JPH0231445A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置およびその製造技術に関し、特に
多層配線間を電気的に接続するスルーホールの信頼性向
上に適用して有効な技術に関するものである。

〔従来の技術〕

半導体装置の高集積化、高密度化に伴って集積回路素子
間を接続する配線が微細化されるようになると、上層の
配線と下層の配線とを電気的に接続するためのスルーホ
ールのアスペクト比（スルーホールの深さ／スルーホー
ルの径）が増大し、スルーホール内部の導電膜の被着率
が低下する結果、断線などの接続不良が発生し易くなる
。

その対策として、近年の高集積、高密度半導体装置の製
造工程では、スルーホールの側壁にテーパ状の傾斜を設
けて導電膜の被着率向上を図る、いわゆるテーバエツチ
ング技術が導入されている。

テーパエツチング技術については、例えば１９８４年４
月発行、「ソリッドステイト・テクノロジー　“Ｓ１酸
化膜の選択的反応性イオンエツチング”　（Ｓｏｌｉｄ
　５ｔａｔｅ　Ｔｅｃｈｎｏｌｏｇｙ、”５ｅｌｅｃｔ
ｉｖｅ　Ｒｅａｃｔｉｖｅ　Ｔｏｎ　Ｅｔｃｈｉｎｇ　
ｏｆ　５ｉｎ２’）　Ｊに記載がある。

上記文献には、スルーホールの側壁に傾斜を設ける方法
として、スルーホールの中途までを等方的なウェットエ
ツチングで孔開けし、次いで反応性イオンＸ−）チング
（ＲＩ　Ｅ　；　Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈ
ｉｎｇ）　　などの異方性エツチングで残部を垂直にエ
ツチングする方法や、スルーホールの中途までを異方性
エツチングで垂直に孔開けし、次いでアッシングでレジ
ストマスクを後退させるレジスト後退法を用いて残部を
エツチングする方法などが説明されている。

〔発明が解決しようとする課題〕 本発明者は、上記スルーホールのデーパエツチング技術
について検討し、次のような問題を、見い出した。

第３図は、スルーホール側壁の傾斜角（θ）を（１）、
９０度（垂直）（２）、６０度にした場合のそれぞれに
ついて、スルーホール面積とスルーホールの導通歩留り
との関係を本発明者が定量化した結果である。それによ
ると、傾斜角が６０度の場合、スルーホール面積が約５
μｍ＋　（孔径＝約２．５μｍ）以下になると、スルー
ホールの導通歩留りが急激に低下することが判明した。

また、本発明者の解析により、上記したスルーホール導
通歩留りの低下のメカニズムが第４図に示すようなモデ
ルによって説明できることが解明された。すなわち、半
導体装置の製造工程では、スルーホールを形成した後、
その内部にＡｌなどの導電膜を被着する際、スルーホー
ルの底部に露出した下層配線の表面の自然酸化膜を除去
するため、Ａｒ”　イオンによるスパッタエツチングを
行っている。

このとき、側壁に６０度前後の傾斜があるスルーホール
では、第４図に示すように、側壁の層間絶縁膜も同時に
スパッタエツチングされ、そのエツチング残渣がスルー
ホールの底部に堆積するため、その後、スルーホールの
内部に導電膜を被着すると、この導電膜と下層配線との
コンタクト抵抗が大幅に増加してしまうことになる。

本発明は、上記した問題点に着目してなされたものであ
り、その目的は、微小な径のスルーホールを介して上層
配線と下層配線を接続する際の導通歩留りを向上させる
ことのできる技術を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は、本明
細書の記述および添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。

すなわち、本発明による半導体装置は、孔径２゜５μｍ
以下のスルーホールの側壁の傾斜角を８０〜９０度にし
た半導体装置である。

また、本発明による半導体装置の製造方法は、２．５μ
ｍ以下の孔径を有し、かつ、側壁の傾斜角が８０〜９０
度のスルーホールを異方性エツチングで形成し、前記ス
ルーホールの底部に露出した下層配線の表面の自然酸化
膜をスパッタエツチングで除去した後、前記スルーホー
ルの内部に選択ＣＶＤ法でタングステンを埋込み、次い
で、前記スルーホールの上層に上層配線を形成するもの
である。

〔作用〕

上記した本発明の半導体装置によれば、スルーホールの
傾斜角を８０〜９０度とすることにより、スルーホール
の底部に露出した下層配線の表面の自然酸化膜をスパッ
タエツチングで除去する際、その側壁の層間絶縁膜がエ
ツチングされるのを有効に防止することができる。

また、本発明の半導体装置の製造方法においては、スル
ーホールの底部に絶縁膜のエツチング残渣が堆積しない
ので、該スルーホールに埋め込まれるタングステンと配
線とのコンタクト抵抗の増大を防止することができる。

〔実施例〕

第１図（ａ）〜（ωは本発明の一実施例である半導体装
置のスルーホール形成工程を示す半導体基板の要部断面
図、第２図はこの半導体装置を示す半導体基板の断面図
、第３図はスルーホール面積とスルーホールの導通歩留
りとの関係を示すグラフ図、第４図はスルーホール導通
歩留りの低下のメカニズムを模式的に示すスルーホール
の断面図である。

本実施例は、例えば３層Ａｌ配線を備えたＣＭＯＳゲー
ト・アレイであり、第２図は、その基本セルを示したも
のである。

ｎ−形シリコン単結晶からなる半導体基板（以下、基板
という）１には、ｎ形不純物を拡散したｎウェル２と、
ｐ形不純物を拡散したｐウェル３とが隣接して形成され
ている。

ｎウェル２のトランジスタ形成領域には、ｐ形波散層４
．４とゲート電極５とからなるｐチャネルＭＯ３−ＦＥ
ＴＱ、が、また、ｐウェル３のトランジスタ形成領域に
は、ｎ形波散層６，６とゲート電極５とからなるｎチャ
ネルＭＯ３−ＦＥＴＱ、がそれぞれ形成され、両者は、
３ｉ０２からなる素子分離用絶縁膜７を介して互いに分
離されている。

ゲート電極５．５は、例えばｎ形不純物を導入した低抵
抗ｎ０形ポリシリコンからなる。

ｐチャネル間Ｏ８−ＦＥＴＱ、およびｎチャネルＭＯ５
−ＦＥＴＱ、の上層には、５ｉＣｈ　からなる絶縁膜８
．９が形成され、その上層には、ＢＰ　Ｓ　Ｇ　（Ｂｏ
ｒｏ　Ｐｈｏｓｐｈｏ　５ｉｌｉｃａｔｅ　Ｇｌａｓｓ
）などからなる第一層間絶縁膜１０が被着されている。

第一層間ｔＩＡ縁膜１０の上層には、第−層へβ配線１
１がパターン形成され、コンタクトホール１２を介して
ｐチャネルＭＯＳ−Ｆ　ＥＴＱｐ　のｐ形波散層４，４
、ｎチャネルＭ　ＯＳ−Ｆ　Ｅ　Ｔ　Ｑ　Ｎ　のｎ形波
散層６，６に接続されている。

第−層ＡＩｌ配線１１は、例えばＭｏＳｉｘからなるバ
リヤ・メタルとＡｊ！−３ｉ−Ｃｕ合金膜とを積層した
二層構造になっている。

第−層ＡＩ配線１１の上層には、第二層間絶縁膜１３が
被着されている。この第二層間絶縁膜１３は、例えばＣ
ＶＤ法で形成した５ｉＣｈ　とＳＯＧ　（Ｓｐｉｎ　Ｏ
ｎ　Ｇｌａｓｓ）と同じ＜　ＣＶＤ法で形成した５ｉＣ
ｈ　　との三層構造になっている。

第二層間絶縁膜１３の上層には、Ａｆ−３ｉ−Ｃｕ合金
からなる第二層Ａｌ配線１４がパターン形成され、スル
ーホール１５を介して第−層ＡＮ配線１１に接続されて
いる。

スルーホール１５は、その孔径が２．５μｍ以下で、か
つ、その側壁が垂直となるように開孔され、内部には、
タングステン（Ｗ）１６が埋込まれている。

第二層Ａβ配線１４の上層には、前記第二層間＠縁膜１
３と同じＳ　ｉ　Ｏ２／ＳＯＧ／Ｓ　ｉ○２からなる第
三層間絶縁膜１７が被着され、さらに、その上層には、
電源用の第三層ＡＩ！配線１８がパターン形成されてい
る。この第三層ＡＩ配線１８は、例えば第二層Ａｆｌ配
線１４と同じ＜Ａｊ！−３ｉ−Ｃｕ合金からなり、その
上層には、例えばＰＳＧからなるパッシベーション膜１
９が被着されている。

次に、前記スルーホール１５を介して第−層Ａｌ配線１
１と第二層ＡＩｌ配線１４とを接続する工程を説明する
。

まず、第１図（ａ）に示すように、第−層ＡＡ配線１１
の上層に被着された第二層間絶縁膜１３の所定箇所を孔
開けしてスルーホール１５を形成し、スルーホール１５
の底部に第−層ＡＩｌ配線１１を露出させる。このとき
、反応性イオンエツチングなどの異方性エツチングで孔
開けを行い、スルーホール１５の側壁の傾斜角（θ）を
約９０度にする。

次に、Ａｒ＋　イオンによるスパッタエツチングを行い
、スルーホール１５の底部に露出した第−層Ａｌ配線１
１の表面の自然酸化膜を除去する（第１図Ｑ）））。こ
のとき、側壁の傾斜角（θ）が約９０度になっているた
め、側壁の第二層間絶縁膜１３がＡｒ“イオンによって
スパッタエツチングされることはない。

次に、Ｗ　Ｆ　ｓ　＋　Ｈ２、またハＷＦｓ＋　Ｓ　！
　Ｈａなどの反応ガスを用いた選択ＣＶＤ法によって、
スルーホール１５の内部にタングステン１６を埋込み、
スルーホール１５の開孔部を平坦化する（第１図（Ｃ）
）。

その後、スパッタ法などを用いて第二層間絶縁膜１３の
表面にＡｊ！−３ｉ−Ｃｕ合金膜を被着し、これをパタ
ーニングして第二層へ！配線１４を形成する（第１図（
ｄ））。

このように、孔径が２．５μｍ以下のスルーホール１５
の側壁に９０度の傾斜角を設けた本実施例によれば、ス
ルーホール１５の底部に露出した第−層Ａｌ配線１１の
表面の自然酸化膜を除去する際、側壁の第二層間絶縁膜
１３がＡｒ”　イオンによってスパッタエツチングされ
ることがないため、スルーホール１５の底部に第二層間
絶縁膜１３のエツチング残渣が堆積する虞れがなく、こ
れにより、第−層Ａｌ配線１１とタングステン１６との
コンタクト抵抗の増加を有効に防止することができる。

その結果、スルーホール１５を介して接続される第−層
Ａｌ配線１１と第二層Ａｆ配線１４との導通不良が回避
され、ＣＭＯＳゲートアレイの高速化、高信頼化が促進
される。

以上、・本発明者によってなされた発明を実施例に基づ
き具体的に説明したが、本発明は、前記★施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で種々変
更可能であることはいうまでもない。

例えば、前記実施例では、スルーホールの側壁の傾斜角
を約９０度にしたが、これに限定されるものではなく、
８０〜９０度の範囲内であれば、側壁の層間絶縁膜がＡ
ｒ“イオンによってスパッタエツチングされるのを防止
することができる。

また、側壁の中途に直角の段差を設けた、いわゆる階段
状スルーホールの場合でも、スルーホールの底部に絶縁
膜のエツチング残渣が堆積することはない。

前記実施例では、スルーホールの内部にタングステンを
埋込んだが、例えばバイアス・スパッタ法などを用いて
上層のＡ１配線と下層のＡｊ２配線とを直接接続しても
よい。

また、配線材料にＡ１合金以外の導電材料を用いた場合
にも適用することができる。

以上の説明では、主として本発明者によってなされた発
明を、その利用分野となった多層配線のスルーホールに
適用した場合について説明したが、本発明は、これに限
定されるものではなく、例えば基板の拡散層と配線とを
接続するためのコンタクトホールに適用することもでき
る。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。

すなわち、本発明の半導体装置は、孔径が２．５μｍ以
下のスルーホールの側壁の傾斜角を８０〜９０度とする
ことにより、スルーホールの底部に露出した下層配線の
表面の自然酸化膜をスパッタエツチングで除去する際、
スルーホールの側壁の絶縁膜がエツチングされないので
、スルーホールの底部に絶縁膜のエツチング残渣が堆積
することがない。

従って、配線間のコンタクト抵抗の増加が防止され、半
導体装置の高速化、高信頼化が促進される。

また、本発明による半導体装置の製造方法によれば、ス
ルーホールの側壁の絶縁膜がエツチングされないことに
より、スルーホールの底部に絶縁膜のエツチング残渣が
堆積しないので、スルーホールに埋め込まれたタングス
テンと配線とのコンタクト抵抗の増大が防止され、高速
かつ高信頼性の半導体装置を製造することができる。

【図面の簡単な説明】

第１図（ａ）〜（イ）は本発明の一実施例である半導体
装置のスルーホール形成工程を示す半導体基板の要部断
面図、 第２図はこの半導体装置を示す半導体基板の断面図、 第３図はスルーホール面積とスルーホールの導通歩留り
との関係を示すグラフ図、 第４図はスルーホール導通歩留りの低下のメカニズムを
模式的に示すスルーホールの断面図である。 ｌ・・・半導体基板、２・・・ｎウェル、３・・・ｐウ
ェル、４・・・ｐ形波散層、５・・・ゲート電極、６・
・・ｎ形波散層、７・・・素子分離用絶縁膜、８．９・
・・絶縁膜、１０・・・第一層間絶縁膜、１１・・・第
−層ＡＩ配線、１２・・・コンタクトホール、１３・・
・第二層間絶縁膜、１４・・・第二層Ａ！配線、１５・
・・スルーホール、１６・・・タングステン、１７・・
・第三層間絶縁膜、１８・・・第三層ＡＩｌ配線、１９
・・・パッシベーションｌｌ、Ｑに　・・・ｎチャネル
ＭＯＳ−Ｆ　Ｅ　ＴＳＱｐ　　・・・ｐチャネルＭＯ３
−ＦＥＴ。 代理人　弁理士　筒　井　大　和

Claims (1)

1. 【特許請求の範囲】 １、半導体基板上の絶縁膜に、孔径が２．５μｍ以下の
   スルーホールを形成した半導体装置であって、前記スル
   ーホールの側壁の傾斜角を８０〜９０度にしたことを特
   徴とする半導体装置。 ２、スルーホールの底部にタングステンが埋込まれてい
   ることを特徴とする請求項１記載の半導体装置。 ３、２．５μｍ以下の孔径を有し、かつ、側壁の傾斜角
   が８０〜９０度のスルーホールを異方性エッチングで形
   成し、前記スルーホールの底部に露出した下層配線の表
   面の自然酸化膜をスパッタエッチングで除去した後、前
   記スルーホールの内部に選択ＣＶＤ法でタングステンを
   埋込み、次いで、前記スルーホールの上層に上層配線を
   形成することを特徴とする半導体装置の製造方法。 ４、前記スルーホールの前記側壁の中途に段差を設けて
   階段状に形成することを特徴とする請求項３記載の半導
   体装置の製造方法。