JPS6033307B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6033307B2 JPS6033307B2 JP9253279A JP9253279A JPS6033307B2 JP S6033307 B2 JPS6033307 B2 JP S6033307B2 JP 9253279 A JP9253279 A JP 9253279A JP 9253279 A JP9253279 A JP 9253279A JP S6033307 B2 JPS6033307 B2 JP S6033307B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
- H01L21/31055—Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching
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Description
【発明の詳細な説明】
本発明は半導体装置の製造方法、特に多層配線部の形成
方法に関するものである。
方法に関するものである。
近年、半導体装置、例えばＬＳＩ、の集積密度の高密度
化のために、素子の微細化、配線の微細化、配線の多層
化が図られている。
化のために、素子の微細化、配線の微細化、配線の多層
化が図られている。
そして、微細化・多層化しても半導体装置の信頼性を低
下させずに向上させる必要がある。第１図に半導体装置
における従来の多層配線部の一例を示す。第１図におい
て、１がシリコン基板、２が拡散層、３がアルミニウム
の電極兼配線、４がアルミニウムの配線、５が半導体基
板上の絶縁層（Ｓｉ０２層）、６が層間絶縁層（ＰＳＧ
層）、そして、７が表面保護層（ＰＳＧ層）を表わして
いる。このような多層配線では、第１図中の毅差部Ａに
おいて配線が断線する危険性があり、また、段差部Ｂに
おいて層間絶縁層のクラック発生で配線の短絡（ショー
ト）となる危険がある。特に、配線層数が増えればそれ
だけ配線の断線する可能性が高くなる。したがって、本
発明の目的は、上述のような配線の断線・短絡の危険性
を減らし、できればなくすことである。
下させずに向上させる必要がある。第１図に半導体装置
における従来の多層配線部の一例を示す。第１図におい
て、１がシリコン基板、２が拡散層、３がアルミニウム
の電極兼配線、４がアルミニウムの配線、５が半導体基
板上の絶縁層（Ｓｉ０２層）、６が層間絶縁層（ＰＳＧ
層）、そして、７が表面保護層（ＰＳＧ層）を表わして
いる。このような多層配線では、第１図中の毅差部Ａに
おいて配線が断線する危険性があり、また、段差部Ｂに
おいて層間絶縁層のクラック発生で配線の短絡（ショー
ト）となる危険がある。特に、配線層数が増えればそれ
だけ配線の断線する可能性が高くなる。したがって、本
発明の目的は、上述のような配線の断線・短絡の危険性
を減らし、できればなくすことである。
また、本発明の別の目的は、多層配線構造での段差部を
なくして配線断線を回避することである。これらの目的
が次のような半導体装置における多層配線部の形成法に
よって達成される。
なくして配線断線を回避することである。これらの目的
が次のような半導体装置における多層配線部の形成法に
よって達成される。
すなわち、この形成法とは、すでに形成した絶縁物層お
よび金属配線の上に層間絶縁物を金属配線より厚く形成
し、この層間絶縁物層の上に樹脂状コーナィング材層を
平坦に形成し、そして、プラズマエッチングに使用する
発素系ガスと酸素ガスとの混合比を層間絶縁物のエッチ
ング速度と樹脂状コーティング材のエッチング速度が等
しくなるように定めてプラズマエッチングして表面平坦
な層間絶縁物層を表出することを特徴とする半導体装置
における多層配線部の形成法である。なお、上述の樹脂
状コーティング材にはホトレジスト又は高分子樹脂、例
えばポリィミド系樹脂が好ましい。
よび金属配線の上に層間絶縁物を金属配線より厚く形成
し、この層間絶縁物層の上に樹脂状コーナィング材層を
平坦に形成し、そして、プラズマエッチングに使用する
発素系ガスと酸素ガスとの混合比を層間絶縁物のエッチ
ング速度と樹脂状コーティング材のエッチング速度が等
しくなるように定めてプラズマエッチングして表面平坦
な層間絶縁物層を表出することを特徴とする半導体装置
における多層配線部の形成法である。なお、上述の樹脂
状コーティング材にはホトレジスト又は高分子樹脂、例
えばポリィミド系樹脂が好ましい。
また、層間絶縁物にはＰＳＧ（Ｐｈｏｓｐｈｏ−Ｓｉｌ
ｉｃａｔｅ Ｇｌａｓｓ）、二酸化珪素（Ｓｉ０２）、
窒化珪素（Ｓｉ３Ｎ４）、なとがある。
ｉｃａｔｅ Ｇｌａｓｓ）、二酸化珪素（Ｓｉ０２）、
窒化珪素（Ｓｉ３Ｎ４）、なとがある。
以下、本発明を実施態様例で説明する。まず、弗素系ガ
スと酸素ガスとの混合比を定めるために、この混合比を
変えて使用材料（層間絶縁物、樹脂状コーティング材）
それぞれのエッチング速度を求める実験を行なう。
スと酸素ガスとの混合比を定めるために、この混合比を
変えて使用材料（層間絶縁物、樹脂状コーティング材）
それぞれのエッチング速度を求める実験を行なう。
例えば、弗素系ガスにＣ２Ｆ６ガスを、樹脂状コーティ
ング材にネガタイプレジスト（ＯＭ眼一８３）を、そし
て、層間絶縁材にＰＳＧを使用し、プラズマエッチング
の条件を下記のようにしてエッチング速度を求めた。
ング材にネガタイプレジスト（ＯＭ眼一８３）を、そし
て、層間絶縁材にＰＳＧを使用し、プラズマエッチング
の条件を下記のようにしてエッチング速度を求めた。
反応管内Ｃ２Ｆ６ガス圧力：０．５０ｒｒエッチング時
間：３分 印加商周波電力：３０仇ねｔｔ エッチング開始時の反応管内温度：１２００○ ＰＳＧ（リン濃度１４％） この実験結果を第２図に示す。
間：３分 印加商周波電力：３０仇ねｔｔ エッチング開始時の反応管内温度：１２００○ ＰＳＧ（リン濃度１４％） この実験結果を第２図に示す。
第２図中の線ＡがＰＳＧを、線Ｂがネガタィプレジスト
を表わしており、緑ＡとＢとの交点に対応している弗秦
系ガスと酸素ガスとの混合比が、層間絶縁物と樹脂状コ
ーティング材とのエッチング速度が等しくなる混合比で
ある。次に、本発明に係る形成法に従って半導体装置の
多層配線部を形成する。
を表わしており、緑ＡとＢとの交点に対応している弗秦
系ガスと酸素ガスとの混合比が、層間絶縁物と樹脂状コ
ーティング材とのエッチング速度が等しくなる混合比で
ある。次に、本発明に係る形成法に従って半導体装置の
多層配線部を形成する。
第３図に示したように、半導体基板１１およびその拡散
層１２の上に絶縁層１３（半導体基板がシリコン単結晶
であるときはＳｉ０２層）と電極兼配線１４（例えばア
ルミニウム）を形成する。
層１２の上に絶縁層１３（半導体基板がシリコン単結晶
であるときはＳｉ０２層）と電極兼配線１４（例えばア
ルミニウム）を形成する。
次に、層間絶縁層１５（例えば、ＰＳＧ）をＣＶＤ、蒸
着などの方法で配線１４よりも厚く形成する。この層間
絶縁層１５の上に樹脂状コーティング材層（ネガタィプ
レジスト）をその表面が平坦であるように形成する。そ
して、プラズマエッチング装置内に入れて、前述したプ
ラズマエッチング条件でかつ求めた弗素系ガスと酸素ガ
スとの混合比でガスを流しながらプラズマエッチングを
行う。
着などの方法で配線１４よりも厚く形成する。この層間
絶縁層１５の上に樹脂状コーティング材層（ネガタィプ
レジスト）をその表面が平坦であるように形成する。そ
して、プラズマエッチング装置内に入れて、前述したプ
ラズマエッチング条件でかつ求めた弗素系ガスと酸素ガ
スとの混合比でガスを流しながらプラズマエッチングを
行う。
第４図に示したように層間絶縁物層１５の表面が平坦に
なったときにエッチングを終了する。このエッチングの
終点は、エッチング速度から層間絶縁物層を除去するに
要する時間エッチングを行ない層間絶縁物の除去を確認
することによって決める。同様にして、第５図に示した
ように２番目の配線１７および層間絶縁物層１８を形成
することで配線に段差部のない多層配線部が形成される
。
なったときにエッチングを終了する。このエッチングの
終点は、エッチング速度から層間絶縁物層を除去するに
要する時間エッチングを行ない層間絶縁物の除去を確認
することによって決める。同様にして、第５図に示した
ように２番目の配線１７および層間絶縁物層１８を形成
することで配線に段差部のない多層配線部が形成される
。
なお、第５図のように配線１４と１７とを結ぶには層間
絶縁物層１５に窓をあげてから配線１７を設ければよい
。
絶縁物層１５に窓をあげてから配線１７を設ければよい
。
第１図は、従釆の半導体装置における多層配線部の概略
断面図であり、第２図は、層間絶縁物および樹脂状コー
ティング材のエッチング速度と、弗秦系ガス・酸素ガス
混合比との関係を表わすグラフであり、第３図ないし第
５図は、本発明に係る形成法による多層配線部の形成工
程を説明する概略断面図である。 １・・・・・・半導体基板、３，４・・・・・・配線、
５，６，７・・・…絶縁物層、１１・・・・・・半導体
基板、１３・・…・絶縁層、１４・・・・・・電極配線
、１５・・・・・・層間絶縁物層、１６・・・・・・樹
脂状コーティング材層、１７・・・・・・配線、１８・
…・・絶縁物層。 第１図 第２図 第３図 第４図 第５図
断面図であり、第２図は、層間絶縁物および樹脂状コー
ティング材のエッチング速度と、弗秦系ガス・酸素ガス
混合比との関係を表わすグラフであり、第３図ないし第
５図は、本発明に係る形成法による多層配線部の形成工
程を説明する概略断面図である。 １・・・・・・半導体基板、３，４・・・・・・配線、
５，６，７・・・…絶縁物層、１１・・・・・・半導体
基板、１３・・…・絶縁層、１４・・・・・・電極配線
、１５・・・・・・層間絶縁物層、１６・・・・・・樹
脂状コーティング材層、１７・・・・・・配線、１８・
…・・絶縁物層。 第１図 第２図 第３図 第４図 第５図
Claims (1)
- １ 予め形成した絶縁物層および金属配線の上に層間絶
縁物層を前記金属配線より厚く形成し、この層間絶縁物
層の上に樹脂状コーテイング材層を平坦に形成し、そし
て、プラズマエツチングに使用する弗素系ガスと酸素ガ
スとの混合比を前記層間絶縁物のエツチング速度と前記
樹脂状コーテイング材のエツチング速度とが等しくなる
ように定めてプラズマエツチングして表面平坦な層間絶
縁物層を表出することを特徴とする半導体装置の製造方
法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9253279A JPS6033307B2 (ja) | 1979-07-23 | 1979-07-23 | 半導体装置の製造方法 |
| DE8080302457T DE3072040D1 (en) | 1979-07-23 | 1980-07-21 | Method of manufacturing a semiconductor device wherein first and second layers are formed |
| EP80302457A EP0023146B1 (en) | 1979-07-23 | 1980-07-21 | Method of manufacturing a semiconductor device wherein first and second layers are formed |
| IE150580A IE52971B1 (en) | 1979-07-23 | 1980-07-21 | Method of manufacturing a semiconductor device wherein first and second layers are formed |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9253279A JPS6033307B2 (ja) | 1979-07-23 | 1979-07-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5617042A JPS5617042A (en) | 1981-02-18 |
| JPS6033307B2 true JPS6033307B2 (ja) | 1985-08-02 |
Family
ID=14056961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9253279A Expired JPS6033307B2 (ja) | 1979-07-23 | 1979-07-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6033307B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1169022A (en) * | 1982-04-19 | 1984-06-12 | Kevin Duncan | Integrated circuit planarizing process |
| JPS59114824A (ja) * | 1982-12-21 | 1984-07-03 | Agency Of Ind Science & Technol | 半導体装置の平坦化方法 |
| US4511430A (en) * | 1984-01-30 | 1985-04-16 | International Business Machines Corporation | Control of etch rate ratio of SiO2 /photoresist for quartz planarization etch back process |
| JPS6118155A (ja) * | 1984-07-04 | 1986-01-27 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1979
- 1979-07-23 JP JP9253279A patent/JPS6033307B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5617042A (en) | 1981-02-18 |
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