JPH02218150A - 一対の重畳した部材の間に電気的絶縁媒体を設ける方法及び設けた構造体 - Google Patents

一対の重畳した部材の間に電気的絶縁媒体を設ける方法及び設けた構造体

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JPH02218150A
JPH02218150A JP1324166A JP32416689A JPH02218150A JP H02218150 A JPH02218150 A JP H02218150A JP 1324166 A JP1324166 A JP 1324166A JP 32416689 A JP32416689 A JP 32416689A JP H02218150 A JPH02218150 A JP H02218150A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は一般に、ＶＬＳＩまたはＵＬＳ　Ｉ回路の同一
層上の線の間（層内）または重畳した層上の線の間（層
間）のいずれかにおける容量的結合を低減する方法及び
構造体に関する。具体的な態様でいえば、本発明は誘電
性媒体として空気、その他の気体、または部分真空を利
用して、所定のＶＬＳ　ＩまたはＵＬＳＩチップの表面
上の線の間、あるいはＶＬＳ　ＩまたはＵＳＬＩ構造体
の各種の層または表面に実装された線に、選択的に低減
された誘電率をもたらす方法及び構造に関する。
Ｂ、従来の技術及びその課題 二酸化シリコン、チッ化シリコン、ポリイミド及びいく
つかのその他の有機物質を、集積回路チップの配線部分
における所定の層上、及び金属被膜の各種の層の間の金
属線の間に挿置された誘電物質として利用することは、
集積回路チップの生産における周知の従来技術の方法で
ある。
しかしながら、集積回路技術が超大規模集積回路（ＶＬ
ＳＩ）に、また極超大規模集積回路（ＵＬＳＩ）へと進
歩するにしたがって、所定の面上の金属線の間の間隔、
及び金属線の面の間の間隔がますます小さくなり、層間
間隔についてはサブミクロンの範囲のものとなってきた
。これは線の間の容量性損失を増加させ、線の間に誘電
性の改善された、すなわち誘電率ができるだけ低いスペ
ースを設ける必要性を高くする。
チッ化シリコン（約０．７）　、ＣＶＤ二酸化シリコン
（約３．９）、及びポリイミド（約３．６）の誘電率は
、これらのサブミクロンの領域に許容可能な絶縁をもた
らすには充分な低さではない。
それゆえ、誘電特性の改善された、たとえば線の間の面
内空間、及び異なるレベルの線の間の面間空間で２．０
以下の誘電率の媒体を提供する必要がある。
Ｃ０課題を解決するための手段 本発明によれば、材料層上の２本の線の間、または材料
の隣接する重畳した層上の線の間に電気的絶縁空間をも
たらす方法及び構造体が提供される。本発明によれば、
ベース部材から上方へ延びる複数個の支持部材を有する
ベース部材が形成される。除去可能材料が上記のベース
部材上、及び上記の支持部材の周囲に付着される。次い
で、絶縁材のキャップ部材が、上記の支持部材及び上記
の除去可能材料上に付着される。上記の除去可能材料と
連通ずるベース部材またはキャップ部材の少なくとも１
つに、アクセス開口が形成される。
除去可能材料はアクセス開口を通して除去され、これに
よって上記キャップ部材と上記ベース部材の間、及び上
記支持部材の間に空間を画定する。
このステップの際に、部分真空（内部に何らかの不活性
ガスを分散させてもよい）が、除去可能材料の除去され
た空間に生成されることがある。次いで、アクセス開口
が充填され、キャップ部材とベース部材の間に、誘電率
がきわめて低い密封空間をもたらす。
Ｄ、実施例 第１ａ図ないし第１ｈ図には、本発明の１つの方法によ
る構造を作成するさまざまなステップが、若干略図的に
示されている。第１ａ図に示すように、ｖＬＳＩまたは
ＵＬＳ　Ｉ集積回路チップ（図示せず）上のデバイスに
重畳できる、５ｉｏ２などの絶縁基板材料１０が設けら
れる。絶縁材１０には金属線１２が付着されているが、
これらのアルミニウムその他の金属であって、周知のフ
ォトリングラフ手法によってパターン化され、絶縁層１
０の頂面に希望する配線構造を提供している。除去可能
材料１４の層が、基板材料１０の頂部及び金属線１２の
周囲に付着される。これに好ましい材料ハユニオン・カ
ーバイド・コーポレーシヨンがパリレン　Ｎ（Ｐａｒｙ
ｌｅｎｅ　　Ｎ）という商標で販売している有機ポリマ
ー、ポリパラキシレン（ＰＰＸ）であり、これは以下で
説明するように、ある特定の条件のもとで、選択的に簡
単に除去できるものである。しかしながら、包囲してい
るいずれの材料（すなわち、金属及び二酸化シリコン）
よりも充分高速でエッチまたは消耗される特性を有する
他の除去可能材料も使用できる。
他のこのような付加材料としては、ＨＦ酸エツチングで
除去できるスパン・オン・ガラスがある。
パリレンを使用する場合、これは当技術分野で周知の化
学蒸着（ＣＶＤ）手法によって付着される。たとえば、
ゴーハム（Ｇｏｒｂａｍ）法によるＣｖＤ付着は、きわ
めて優れた手法である。これは、まずオプシロンでシブ
レイ社（Ｓｈｉｐｌｅｙ　Ｃｏ、　）が販売しているＡ
ｌ　１００などの接着増進剤を塗布した後に行なわれる
。その後、ＰＰＸ原料物質を１６５℃まで加熱し、蒸気
を４２５℃の管内の加熱炉を通し、その後加熱蒸気を、
４０ミクロンの圧力で、室温のチェンバ内で基板上に付
着させることによって、ＰＰＸを塗布する。材料が付着
されたら、エッチ・バックその他の平坦化手法などの適
切な方法によって平坦化を行ない、頂面が金属線１２の
頂部と同一平面となるようにする。このようなエッチ・
バック法の１つは、次のようにして行なわれる。シブレ
イ社が販売しているＡＺ１３５０などの平坦化レジスト
材料の層をスパン塗布し、次いで約１２０℃で焼き付け
る。次いで、これを反応性イオン・エツチング装置内の
０２中でエツチングする。すべてのレジストが除去され
るまで、このエツチングを続け、結果として生じる構造
はパリレン１４の平坦化された表面と、金属線１２のも
のである。この構造を第１ｂ図に示す。
次いで、絶縁キャップ材料１６を平坦化されたパリレン
の表面と金属の頂面に付着させる。キャップも周知の手
法で付着できる二酸化シリコンであることが好ましい。
このような手法の１つでは、３０００ｓｅｃｍのＨｅ及
び２５００ｓｅｃｍのＮ２０とともに１．９％のＳｉＨ
＋を使用し、圧力２．０トル、温度３４０℃、電力１５
０Ｗで作動するＡＭＥ３３００付着装置で、５ｉ０２が
付着される。
この後、フォトレジスト物質１８の層を、絶縁体１８の
頂部に付着し、周知のフォトリングラフ処理によってパ
ターン化して、以下で説明し、第１Ｃ図に示すような、
金属線及びパリレン材料に到達するための希望する開口
の外形１９を設ける。
開口１９の下にあるキャップ１６上の露出５ｉ０２材料
は、残余の未露光のフォトレジスト材料１８をマスクと
して利用して、任意の周知のエツチング手法によって除
去される。このような手法の１つは次のとおりである。
７５　ｓｅｃｍ　（１）ＣＨＦ３及び８５ｃａｎのＣＯ
２を使用し、４０ミリトル、周囲温度、１２００Ｗの電
力で作動するＡＭＥ８１００エツチング装置でＮ　Ｓ　
ｓ　０２をエッチする。次いで、残余のフォトレジスト
１８が除去される。
これによって、第１ｄ図に示す構造がもたらされる。第
１ｄ図に示すように、その１つが２０で示されている、
複数個の開口があり、これらはキャップ材料１６を通り
、下地金属層１２まで延びている。その１つが２２で示
されている、他方の開口は絶縁キャップ材料１６を通っ
て延び、下地のパリレン材料１４と連通している。開口
２０は層間接触を行なうために使用され、開口２２は、
以下で説明するように、材料１４を除去するためのアク
セス開口として使用される。
タングステンなどの材料２４が、第１ｅ図に示すように
、開口２０中に付着されるが、これは次のような選択的
な付着によって効果的に達成される。ＷＦｅを１０　ｓ
ｅｃｍで、Ｈ２を２００　ｓｅｃｍで、ＳｉＨ４を１０
　ｓｅｃｍで、かつ約３００℃の温度で使用して、タン
グステンをパリアン５１００Ｂ置で付着させる。
タングステンの付着後、パリレン材料を約２００℃の温
度で、０２リツチ雰囲気中で、構造体全体を加熱するこ
とによって、アクセス開口から除去する。これによって
、パリレン材料１４が雰囲気中の酸素と反応し、本質的
にガスとなり、アクセス開口２２から放出され、第１ｆ
図に示すように、金属線１２の間、及びベース層１０と
キャップ１６の間に空間２５をもたらす。
工程のこの時点で、アクセス開口２２が、好ましくは、
不活性キャリア・ガスを約１００ミリトルの圧力で利用
した、ＳｉＯ２のＣＶＤ蒸着手法によって充填される。
これはきわめて低い圧力であって、ベース１０とキャッ
プ１６の間、及び金属線１２の間の空間に含まれている
雰囲気が真空、及びＳｆＯ□の化学蒸着を行なうのに使
用される、所定の小量のキャリア・ガスと置換される。
Ｓ　ｉ　０２のこの化学蒸着はアクセス開口２２を効果
的に閉鎖するが、処理が１００ミリトルというきわめて
低圧の不活性ガスを使用して行なわれるので、金属線１
４の間に結果として生じる空間は、きわめて小量の不活
性ガスを含む、非常に圧力の低いものとなる。これは２
６０以下の誘電率をもたらす。
アクセス開口２２を閉鎖するためのキャップ１６上への
Ｓ　ｉ　０２の付着の際に、第１ｇ図に示すように、キ
ャップの頂面に付着した５ｉ（ｈの層２６も生じる。こ
の層２６を次いで、上述した反応性イオン・エツチング
（ＲＩＥ）法によってブランケット・エッチし、第１ｈ
図に示すように、タングステンの頂部を露出させる。こ
の部分は次いで、層間接続のためにバイアまたはスタッ
ドとして機能できる。次いで、希望する金属被膜をキャ
ップ層１６の頂部に施すことができ、また、金属被膜の
付加層を希望する場合には、処理全体を繰り返す。
第２ａ図ないし第２ｍ図には、本発明の他の実施例のス
テップが示されているが、この実施例は所定の層の２本
の金属線の間に層内絶縁を設けるのに特に効果的である
だけでなく、２つの重畳した絶縁層に金属線の層間絶縁
を設けるのにも特に効果的である。
この実施例において、タングステンなどの金属の第１層
３１が、任意の適切な付着手法によって、二酸化シリコ
ンなどの絶縁基板３０上にブランケット付着される。こ
のような手法の１つは６００ＷＤＣのマグネトロン・ス
パッタリング、１０−３０ミリトルの圧力で、ＯＶと一
８０ｖの間のバイアスヲ使用するバーキンス・エルマ４
４５０１ｆｉｔを利用したスパッタ法である。その後、
アルミニウムの層を、任意の適切な方法によってタング
ステン上にブランケット付着する。このアルミニウムは
約１マイクロトルの圧力でＲＦ蒸着源を使用することに
よって付着することができる。アルミニウム金属３２の
頂面上に、二酸化シリコン層３４を上述のようにして付
着する。二酸化シリコン層３４の頂面上に、チッ化シリ
コンの層３６を付着させる。チッ化シリコンの付着は、
１７５ｓｅｃａでＳｉＨ＋を、また３　２５　ｓｅｃｍ
でＮＨａを使用し、２トルの圧力、３７５℃の温度、及
び１６０Ｗの電力で作動させたＡＳＭ装置で行なわれる
のが好ましい。これは出発構造であって、第２ａ図に示
されている。
重畳チッ化シリコン層３６を次いで、周知のフォトリソ
グラフ手法によってパターン化し、反応性イオン・エツ
チングを行なって、第２ｂ図に示した構造を設ける。こ
の構造においては、二酸化シリコン層３４の頂部に、一
連のチッ化シリコン３６のパッドがある。
次いで、フォトレジスト材料３８の層を、第２ｂ図に示
す構造の表面に付着させ、周知の態様でパターン化し、
現像して、第２ｃ図に示すパターンを設ける。フォトレ
ジスト３８のパターンは、以下で明らかとなる、下地金
属層３２にエッチされる線の希望するパターンに対応し
ている。
チッ化シリコン・パッド３６は意図的に、フォトレジス
トのパターン材料３８の幅よりも若干広い幅にされ、当
技術分野で周知の自己整合機能をもたらす。この時点で
、過剰なチッ化物３６がＣＨＦ３を７５ｓｅｃｍで、０
２を１０　ｓｃｃｍで使用し、８００Ｗの電力で作動す
るＡＭＥヘキソード装置で除去する。これによって、第
２ｄ図に示す構造がもたらされる。
この時点で、構造体を未露光のフォトレジスト・パター
ン３８をマスクとして使用してエツチングする。エツチ
ングはまず、露出した二酸化シリコン３４から、露出し
た金属層３２まで行なわれ、その後アルミニウム金属層
３２をエッチして、第２ｅ図に示すように、下地のタン
グステン３１を露出させ、線のパターンを設ける。この
エツチングは次の工程によって行なわれる・。まず、Ｓ
ｉＯ２を上述のようにして、完全に除去され、アルミニ
ウム金属を露出するまでエツチングする。アルミニウム
を次のように、マルチステップ工程を使用したＡＭＥ８
３００装置でエッチする。
まず、４０５ｃｃａ＋のＣＦ、中で、２５ｖの直流バイ
アスを用いて、２５ミリトルの圧力で行ない、その後、
１４０　ｓｅｃｍのＢＣｕａ、３０　ｓｅｃｍのＣＱｐ
ｔ、１５　ｓｅｃｍのＣＨ３、および１５５ｃａｎＣＨ
４中で、マスクされていないアルミニウムが除去される
まで、３０ミリトルの圧力及び−１６０Ｖの直流バイア
スで行なう。
この時点で、残余のフォトレジスト３８を剥離する。フ
ォトレジストの下にあるが、ＳＩ３Ｎ４でカバーされて
いない二酸化シリコンを、上述のように、エツチングに
よって除去する。パッド３６は５ｉ０２層３４上のエッ
チ・マークとして作用し、タングステン３１は５ｉ０２
層３０上のエッチ・マークとして作用する。次いで、タ
ングステン３１を、ＳＦ６などの適当なガス中での、１
５０部ｍ／分の速度の反応性イオン・エツチングなどの
任意適当な手段によって除去する。これは第２ｆ図に示
すような構造をもたらす。工程のこの段階で、下地のア
ルミニウム金属線３２上にスタンシロン４０が付着され
る。そのうちの２つが第２ｆ図に示されているが、各ス
タンシロンはチッ化シリコン層３６及び二酸化シリコン
層３４で構成されている。
パリレンなどの除去可能材料４１を基板３０の表面に付
着させ（上述したようにして）、これが金属線３２の間
、及びスタンシロン４０の周囲を充填し、上述のように
、第２ｇ図に示す構造まで平坦化されるようにする。（
工程のこの段階以降、チッ化シリコンは残っている必要
がなく、必要に応じ、平坦化操作の一部として、上述の
ように周知の手法を使用して、除去することができる。
）次いで、二酸化シリコンのキャップ層４２を第２ｈ図
に示す構造の頂部にブランケット付着する。
フォトレジストの層をキャップ層４２に付着させ、上記
の実施例で説明したように、パターン化し、現像して、
必要なバイア及びアクセス開口を設ける。その１つが４
４で示されているバイア開口及びアクセス開口４６を、
上述の手法によって、二酸化シリコン・キャップ層４２
にエッチする。バイア開口をスタンシロン４０上に配置
し、除去ないしアクセス開口４６を除去可能材料４１上
に配置し、フォトレジスト材料を除去して、第２１図に
示す構造を設ける。バイア・ホール４４のエツチングが
、酸化物キャップ材料４２とチッ化シリコン３６の両方
、及び下地酸化物３４を通り、金属３２に及ぶことに留
意されたい。このエツチング処理はＡＭＥ８１００エツ
チング装置で行なわれ、上述のように、５ｉ０２がまず
エッチされ、ＳｉＯ□が除去されて、チッ化シリコンを
露出させる。次いで、チッ化シリコンが上述のように、
ＡＭＥヘキソード装置でエッチされ、ＳｉＯ□が露出さ
れる。５ｉ０２のこの最後の層は上述のようにエッチさ
れ、下にあるアルミニウム線を露出させる。
上記の実施例におけるように、金属４８がバイア４４に
付着され、上述のようにタングステンであることが好ま
しく、第２ｊ図に示すような相互接続をもたらす。次い
で、材料４１が上述のように除去される。材料がパリレ
ンの場合、この材料は第２に図に示すように除去される
まで、約２００°Ｃ以下の０２雰囲気で加熱することに
よって除去され、線３２の間、及びベース３０とキャッ
プ４２の間に空間６０をもたらす。材料がスパン・オン
・ガラスの場合、どれは１００部のＨＮＯ３，１００部
のＨ２Ｏ及び１部のＨＦの溶液でエッチできる。他の材
料を使用した場合には、二酸化シリコン、あるいはチッ
化シリコンまたは金属のいずれとも顕著な反応を行なわ
ないエツチング溶液を選択することによって、適宜除去
される。
構造体には次いで、上述のように、ＣｖＤ二酸化シリコ
ン付着を施し、アクセス開口４６を閉鎖し、キャップ４
２の頂面に層５２を設けるが、これは１００ミ！Ｊ）ル
の圧力で実施した場合、第２１図に示すような比較的低
圧な空間５０をもたらす。次いで、層５２を上述のよう
にエッチバックして、第２ｍ図に示すような構造を設け
る。
この特定の実施例は、層内絶縁に使用する場合だけでな
く、複数個のスタンシロンないしサポー）４０が設けら
れている層間絶縁にも特に適したものである。これらの
スタンシロンは二酸化シリコンの層と、金属線３２に重
畳したチッ化シリコンで構成され、層３２とキャップ４
２の間の空間を構成する空間５０を増大させるものであ
る。
本発明の数種類の実施例を図示説明したが、本発明の精
神を逸脱することなく、各種の適合形及び改変形を作成
することができる。
Ｅ０発明の効果 本発明により、材料層上の２本の線の間または材料の隣
接する重畳した層上の線の間に電気的絶縁空間をもたら
す方法及び構造体が達成された。
【図面の簡単な説明】
第１ａ図ないし第１ｈ図は、本発明による構造を作成す
る１つの方法におけるさまざまなステップを示す部分斜
視図である。 第２ａ図ないし第２ｍ図は、本発明による構造を作成す
る他の方法におけるさまざまなステップを示す部分斜視
図である。 出願人　　インターナシロナル・ビジネス・マシーンズ
・コーポレーシヨン 代理人　　弁理士　　頓　　宮　　孝　　−（外１名）

Claims (2)

    【特許請求の範囲】
  1. （１）ベース部材を設け、 該ベース部材から上方へ延びる複数個の支持手段を形成
    し、 該支持手段周囲の前記ベース部材に、選択的に除去可能
    な材料を付着し、 前記支持部材及び前記除去可能材料に重畳するキャップ
    部材を設け、 前記キャップ部材または前記ベース部材の少なくとも１
    つに、前記除去可能材料と連通するアクセス開口手段を
    設け、 ベース部材またはキャップ部材または支持手段のいずれ
    をも顕著に除去することなく、前記アクセス開口を通し
    て前記除去可能材料を除去して、前記ベース部材と前記
    キャップ部材の間及び前記支持手段の周囲に空間を画定
    し、低誘電率の空間を設けるステップからなる、 一対の重畳した部材の間に電気的絶縁媒体を設ける方法
    。
  2. （２）誘電性ベース部材と、 前記ベース部材上に形成されて上方へ延びる複数本の離
    隔した金属線と、 前記ベース部材に重畳され、少なくとも部分的に前記金
    属線によって支持された誘電性キャップ部材とからなり
    、 前記キャップ部材、前記ベース部材及び前記金属線がこ
    れらの間に複数個の空間を画定し、前記空間の各々が２
    ．０未満の誘電率を有している、 構造体。
JP1324166A 1988-12-16 1989-12-15 一対の重畳した部材の間に電気的絶縁媒体を設ける方法及び設けた構造体 Expired - Lifetime JPH0685415B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US286443 1988-12-16
US07/286,443 US4987101A (en) 1988-12-16 1988-12-16 Method for providing improved insulation in VLSI and ULSI circuits

Publications (2)

Publication Number Publication Date
JPH02218150A true JPH02218150A (ja) 1990-08-30
JPH0685415B2 JPH0685415B2 (ja) 1994-10-26

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ID=23098630

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Families Citing this family (85)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2247986A (en) * 1990-09-12 1992-03-18 Marconi Gec Ltd Reducing interconnection capacitance in integrated circuits
JP3074713B2 (ja) * 1990-09-18 2000-08-07 日本電気株式会社 半導体装置の製造方法
GB2248072B (en) * 1990-09-22 1994-03-09 Gec Ferranti Defence Syst A method of fabricating coaxial cable components and coaxial cable components fabricated thereby
JP3019884B2 (ja) * 1991-09-05 2000-03-13 松下電器産業株式会社 半導体装置およびその製造方法
US5335200A (en) * 1993-01-05 1994-08-02 Texas Instruments Incorporated High voltage negative charge pump with low voltage CMOS transistors
US5486493A (en) * 1994-02-25 1996-01-23 Jeng; Shin-Puu Planarized multi-level interconnect scheme with embedded low-dielectric constant insulators
US5641711A (en) * 1994-04-28 1997-06-24 Texas Instruments Incorporated Low dielectric constant insulation in VLSI applications
US5488015A (en) 1994-05-20 1996-01-30 Texas Instruments Incorporated Method of making an interconnect structure with an integrated low density dielectric
US5470802A (en) * 1994-05-20 1995-11-28 Texas Instruments Incorporated Method of making a semiconductor device using a low dielectric constant material
US5461003A (en) * 1994-05-27 1995-10-24 Texas Instruments Incorporated Multilevel interconnect structure with air gaps formed between metal leads
US5407860A (en) * 1994-05-27 1995-04-18 Texas Instruments Incorporated Method of forming air gap dielectric spaces between semiconductor leads
US5432128A (en) * 1994-05-27 1995-07-11 Texas Instruments Incorporated Reliability enhancement of aluminum interconnects by reacting aluminum leads with a strengthening gas
DE69531571T2 (de) * 1994-05-27 2004-04-08 Texas Instruments Inc., Dallas Verbesserungen in Bezug auf Halbleitervorrichtungen
US5510293A (en) * 1994-05-31 1996-04-23 Texas Instruments Incorporated Method of making reliable metal leads in high speed LSI semiconductors using thermoconductive layers
JPH0845936A (ja) * 1994-05-31 1996-02-16 Texas Instr Inc <Ti> ダミーリードを用いた高速ｌｓｉ半導体装置およびその信頼性改善方法
US5476817A (en) * 1994-05-31 1995-12-19 Texas Instruments Incorporated Method of making reliable metal leads in high speed LSI semiconductors using both dummy leads and thermoconductive layers
US5494858A (en) * 1994-06-07 1996-02-27 Texas Instruments Incorporated Method for forming porous composites as a low dielectric constant layer with varying porosity distribution electronics applications
US5504042A (en) * 1994-06-23 1996-04-02 Texas Instruments Incorporated Porous dielectric material with improved pore surface properties for electronics applications
US5625232A (en) * 1994-07-15 1997-04-29 Texas Instruments Incorporated Reliability of metal leads in high speed LSI semiconductors using dummy vias
US5472913A (en) * 1994-08-05 1995-12-05 Texas Instruments Incorporated Method of fabricating porous dielectric material with a passivation layer for electronics applications
US5525857A (en) * 1994-08-19 1996-06-11 Texas Instruments Inc. Low density, high porosity material as gate dielectric for field emission device
DE4441898C1 (de) * 1994-11-24 1996-04-04 Siemens Ag Verfahren zur Herstellung eines Halbleiterbauelementes
US5670828A (en) * 1995-02-21 1997-09-23 Advanced Micro Devices, Inc. Tunneling technology for reducing intra-conductive layer capacitance
JP2809131B2 (ja) * 1995-05-11 1998-10-08 日本電気株式会社 半導体装置の製造方法
US5599745A (en) * 1995-06-07 1997-02-04 Micron Technology, Inc. Method to provide a void between adjacent conducting lines in a semiconductor device
US5759911A (en) * 1995-08-22 1998-06-02 International Business Machines Corporation Self-aligned metallurgy
US6319852B1 (en) 1995-11-16 2001-11-20 Texas Instruments Incorporated Nanoporous dielectric thin film formation using a post-deposition catalyst
US6380105B1 (en) 1996-11-14 2002-04-30 Texas Instruments Incorporated Low volatility solvent-based method for forming thin film nanoporous aerogels on semiconductor substrates
US6130152A (en) 1995-11-16 2000-10-10 Texas Instruments Incorporated Aerogel thin film formation from multi-solvent systems
US5807607A (en) * 1995-11-16 1998-09-15 Texas Instruments Incorporated Polyol-based method for forming thin film aerogels on semiconductor substrates
US5908318A (en) * 1995-12-08 1999-06-01 Advanced Micro Devices, Inc. Method of forming low capacitance interconnect structures on semiconductor substrates
JP3887035B2 (ja) * 1995-12-28 2007-02-28 株式会社東芝 半導体装置の製造方法
US6136212A (en) * 1996-08-12 2000-10-24 The Regents Of The University Of Michigan Polymer-based micromachining for microfluidic devices
US5880018A (en) * 1996-10-07 1999-03-09 Motorola Inc. Method for manufacturing a low dielectric constant inter-level integrated circuit structure
US6576848B1 (en) 1996-11-22 2003-06-10 International Business Machines Corporation Integrated circuit chip wiring structure with crossover capability and method of manufacturing the same
US5818110A (en) * 1996-11-22 1998-10-06 International Business Machines Corporation Integrated circuit chip wiring structure with crossover capability and method of manufacturing the same
US6576976B2 (en) 1997-01-03 2003-06-10 Integrated Device Technology, Inc. Semiconductor integrated circuit with an insulation structure having reduced permittivity
AU736875B2 (en) * 1997-01-21 2001-08-02 Georgia Tech Research Corporation Fabrication of a semiconductor device with air gaps for ultra-low capacitance interconnections
JP2962272B2 (ja) * 1997-04-18 1999-10-12 日本電気株式会社 半導体装置の製造方法
US5801092A (en) * 1997-09-04 1998-09-01 Ayers; Michael R. Method of making two-component nanospheres and their use as a low dielectric constant material for semiconductor devices
US5965465A (en) * 1997-09-18 1999-10-12 International Business Machines Corporation Etching of silicon nitride
US6150282A (en) * 1997-11-13 2000-11-21 International Business Machines Corporation Selective removal of etching residues
US6033996A (en) * 1997-11-13 2000-03-07 International Business Machines Corporation Process for removing etching residues, etching mask and silicon nitride and/or silicon dioxide
US6097092A (en) 1998-04-22 2000-08-01 International Business Machines Corporation Freestanding multilayer IC wiring structure
US7211496B1 (en) 1998-04-22 2007-05-01 International Business Machines Corporation Freestanding multiplayer IC wiring structure
RU2195050C2 (ru) 1998-06-05 2002-12-20 Джорджиэ Тек Рисеч Копэрейшн Способ получения пористой изоляционной композиции (варианты), композиция, используемая для получения пористого изоляционного материала (варианты), и полупроводниковое устройство
US6200891B1 (en) 1998-08-13 2001-03-13 International Business Machines Corporation Removal of dielectric oxides
US6117796A (en) * 1998-08-13 2000-09-12 International Business Machines Corporation Removal of silicon oxide
US6710538B1 (en) * 1998-08-26 2004-03-23 Micron Technology, Inc. Field emission display having reduced power requirements and method
US6614097B1 (en) 1998-09-30 2003-09-02 Lsi Logic Corporation Method for composing a dielectric layer within an interconnect structure of a multilayer semiconductor device
US6090724A (en) * 1998-12-15 2000-07-18 Lsi Logic Corporation Method for composing a thermally conductive thin film having a low dielectric property
US6071805A (en) * 1999-01-25 2000-06-06 Chartered Semiconductor Manufacturing, Ltd. Air gap formation for high speed IC processing
WO2000054312A1 (en) * 1999-03-12 2000-09-14 California Institute Of Technology Ic-compatible parylene mems technology and its application in integrated sensors
US6498031B1 (en) 1999-05-28 2002-12-24 Oxidor Corporation, Inc. Column reactor for testing and evaluating refractory ores
US6277766B1 (en) 2000-02-03 2001-08-21 Michael Raymond Ayers Method of making fullerene-decorated nanoparticles and their use as a low dielectric constant material for semiconductor devices
US6329062B1 (en) 2000-02-29 2001-12-11 Novellus Systems, Inc. Dielectric layer including silicalite crystals and binder and method for producing same for microelectronic circuits
US6319858B1 (en) * 2000-07-11 2001-11-20 Nano-Architect Research Corporation Methods for reducing a dielectric constant of a dielectric film and for forming a low dielectric constant porous film
MY128644A (en) 2000-08-31 2007-02-28 Georgia Tech Res Inst Fabrication of semiconductor devices with air gaps for ultra low capacitance interconnections and methods of making same
JP3600544B2 (ja) * 2001-03-30 2004-12-15 ユーディナデバイス株式会社 半導体装置の製造方法
DE10144847A1 (de) * 2001-09-12 2003-03-27 Infineon Technologies Ag Verfahren zur Herstellung einer Membran
DE10200869A1 (de) 2002-01-11 2003-07-31 Infineon Technologies Ag Verfahren zum Erzeugen einer Schutzabdeckung für ein Bauelement
AU2003233470A1 (en) * 2002-04-02 2003-10-20 Dow Global Technologies Inc. Process for making air gap containing semiconducting devices and resulting semiconducting device
US6753250B1 (en) * 2002-06-12 2004-06-22 Novellus Systems, Inc. Method of fabricating low dielectric constant dielectric films
JP4574145B2 (ja) * 2002-09-13 2010-11-04 ローム・アンド・ハース・エレクトロニック・マテリアルズ，エル．エル．シー． エアギャップ形成
US20040077107A1 (en) * 2002-10-17 2004-04-22 Nantero, Inc. Method of making nanoscopic tunnel
US20040087162A1 (en) * 2002-10-17 2004-05-06 Nantero, Inc. Metal sacrificial layer
US20040075159A1 (en) * 2002-10-17 2004-04-22 Nantero, Inc. Nanoscopic tunnel
US7598114B2 (en) * 2003-02-05 2009-10-06 Dow Global Technologies Inc. Sacrificial benzocyclobutene/norbornene polymers for making air gap semiconductor devices
US7585785B2 (en) * 2003-02-05 2009-09-08 Dow Global Technologies Sacrificial benzocyclobutene copolymers for making air gap semiconductor devices
DE10316776B4 (de) 2003-04-11 2005-03-17 Infineon Technologies Ag Verfahren zum Erzeugen einer Schutzabdeckung für ein Bauelement
DE10316777B4 (de) * 2003-04-11 2005-11-24 Infineon Technologies Ag Verfahren zum Erzeugen einer Schutzabdeckung für ein Bauelement
US6875685B1 (en) 2003-10-24 2005-04-05 International Business Machines Corporation Method of forming gas dielectric with support structure
TWI292933B (en) * 2004-03-17 2008-01-21 Imec Inter Uni Micro Electr Method of manufacturing a semiconductor device having damascene structures with air gaps
DE102005004376A1 (de) * 2005-01-31 2006-08-10 Infineon Technologies Ag Halbeiterspeichereinrichtung und Verfahren zu deren Herstellung
US7531209B2 (en) * 2005-02-24 2009-05-12 Michael Raymond Ayers Porous films and bodies with enhanced mechanical strength
WO2007143026A2 (en) 2006-05-31 2007-12-13 Roskilde Semiconductor Llc Linked periodic networks of alternating carbon and inorganic clusters for use as low dielectric constant materials
US7790234B2 (en) * 2006-05-31 2010-09-07 Michael Raymond Ayers Low dielectric constant materials prepared from soluble fullerene clusters
WO2007143029A1 (en) * 2006-05-31 2007-12-13 Roskilde Semiconductor Llc Porous materials derived from polymer composites
US7875315B2 (en) * 2006-05-31 2011-01-25 Roskilde Semiconductor Llc Porous inorganic solids for use as low dielectric constant materials
JP4691152B2 (ja) 2008-03-31 2011-06-01 株式会社東芝 半導体装置およびその製造方法
JP2009267347A (ja) * 2008-03-31 2009-11-12 Toshiba Corp 半導体装置およびその製造方法
US7541277B1 (en) 2008-04-30 2009-06-02 International Business Machines Corporation Stress relaxation, selective nitride phase removal
US8779592B2 (en) * 2012-05-01 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Via-free interconnect structure with self-aligned metal line interconnections
PL2826856T3 (pl) 2013-07-16 2016-06-30 Sia Latima Genetycznie stabilny onkolityczny wirus RNA, sposób jego wytwarzania i zastosowanie
CN109935549B (zh) * 2019-03-21 2021-05-18 长江存储科技有限责任公司 金属互连线的形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62177943A (ja) * 1986-01-31 1987-08-04 Nec Corp 多層配線構造の製造方法
JPS62181446A (ja) * 1986-02-04 1987-08-08 Mitsubishi Electric Corp 半導体装置の製造方法
JPS63179548A (ja) * 1987-01-21 1988-07-23 Mitsubishi Electric Corp 半導体集積回路装置の配線構造
JPS63250155A (ja) * 1987-04-07 1988-10-18 Nec Corp 半導体装置の製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1439712A1 (de) * 1964-08-08 1968-11-28 Telefunken Patent Verfahren zur Herstellung isolierter einkristalliner Bereiche mit geringer Nebenschlusskapazitaet im Halbleiterkoerper einer mikrominiaturisierten Schaltungsanordnung auf Festkoerperbasis
US3925880A (en) * 1971-04-29 1975-12-16 Signetics Corp Semiconductor assembly with beam lead construction and method
JPS4834686A (ja) * 1971-09-09 1973-05-21
JPS5220230B2 (ja) * 1973-06-22 1977-06-02
US3932226A (en) * 1974-12-06 1976-01-13 Rca Corporation Method of electrically interconnecting semiconductor elements
US4289846A (en) * 1979-12-28 1981-09-15 General Electric Company Process for forming low-reactance interconnections on semiconductors
US4379307A (en) * 1980-06-16 1983-04-05 Rockwell International Corporation Integrated circuit chip transmission line
US4975762A (en) * 1981-06-11 1990-12-04 General Electric Ceramics, Inc. Alpha-particle-emitting ceramic composite cover
JPS60223145A (ja) * 1984-04-20 1985-11-07 Hitachi Ltd 半導体装置
GB2198611B (en) * 1986-12-13 1990-04-04 Spectrol Reliance Ltd Method of forming a sealed diaphragm on a substrate

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62177943A (ja) * 1986-01-31 1987-08-04 Nec Corp 多層配線構造の製造方法
JPS62181446A (ja) * 1986-02-04 1987-08-08 Mitsubishi Electric Corp 半導体装置の製造方法
JPS63179548A (ja) * 1987-01-21 1988-07-23 Mitsubishi Electric Corp 半導体集積回路装置の配線構造
JPS63250155A (ja) * 1987-04-07 1988-10-18 Nec Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
JPH0685415B2 (ja) 1994-10-26
US4987101A (en) 1991-01-22
EP0373360A3 (en) 1991-02-27
EP0373360B1 (en) 1995-10-04
DE68924468T2 (de) 1996-05-30
DE68924468D1 (de) 1995-11-09
US5144411A (en) 1992-09-01
EP0373360A2 (en) 1990-06-20

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