KR0138864B1 - 직접회로에서의 금속배선 제조방법 - Google Patents

직접회로에서의 금속배선 제조방법

Info

Publication number
KR0138864B1
KR0138864B1 KR1019940034159A KR19940034159A KR0138864B1 KR 0138864 B1 KR0138864 B1 KR 0138864B1 KR 1019940034159 A KR1019940034159 A KR 1019940034159A KR 19940034159 A KR19940034159 A KR 19940034159A KR 0138864 B1 KR0138864 B1 KR 0138864B1
Authority
KR
South Korea
Prior art keywords
wiring
film
aluminum
wafer
tiw
Prior art date
Application number
KR1019940034159A
Other languages
English (en)
Other versions
KR960026728A (ko
Inventor
박종원
Original Assignee
양승택
한국전자통신연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 양승택, 한국전자통신연구원 filed Critical 양승택
Priority to KR1019940034159A priority Critical patent/KR0138864B1/ko
Publication of KR960026728A publication Critical patent/KR960026728A/ko
Application granted granted Critical
Publication of KR0138864B1 publication Critical patent/KR0138864B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/7685Barrier, adhesion or liner layers the layer covering a conductive structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53219Aluminium alloys

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

미세전자회로에서 알루미늄 배선은 사용도중 전자이주(eletro-migration)과 응력절단(stress voiding)에 의해 전달된다.특히,회로의 집적도가 높아짐에 따라 배선폭은 줄어들게 되어 전자이주나 응력절단에 의한 절단은 더욱 심각하게 된다.본 발명은 알루미늄 배선을 Ti로 증착하고,열처리를 통한 배선표면의 Al3Ti 완층막을 형성시킨후 건식식각의 선택성을 이용하여 배선 사이의 Ti만을 식각함으로써 배선의 윗면 뿐만 아니라 측벽에도 Al3Ti 완층막을 갖는 배선구조를 제조한다.본 발명은 추가되는 마스크의 사용없이 알루미늄 배선의 윗면,아랫면 및 측면에 대한 Al3Ti 완층막을 형성시켜 금속 배선의 신뢰성 증대를 가능하게 한다.

Description

직접회로에서의 금속배선 제조방법
제 1 도의 (a)내지 (e)는 본 발명에 따른 금속배선의 제조방법.
*도면의 주요부분에 대한 부호의 설명*
1 : 규소기판, 2 : 규소산화막,
4,7 : TiN, 5 : 배선용 금속,
3,6,8 : Ti,9 : Al3Ti,
10 : Sio2
본 발명은 기억소자나 마이크로프로세서와 같은 미세전자회로의 알루미늄 합금배선을 제조하는 방법에 관한 것이다.
미세전자회로에서 알루미늄 배선은 사용도중 전자이주(eletro-migration)과 응력절단(stress voiding)에 의해 전달된다.
특히,회로의 접적도가 높아짐에 따라 배선폭은 줄어들게 되어 전자이주나 응력절단에 의한 절단은 더욱심각하게 된다.
전자이주는 주로 입계(grain boundary)와 보호막(passivation Layer)와 의 계면(interface)를 따라 일어나는 것으로 알려져 있다.
계속되는 집적도의 증가로 말미암아 배선 폭은 입자(grain)크기보다작게 되어 배선에서의 입계는 불연속적으로 된다.
이와 같이 불연속적인 입계에서는 전자이주 현상이 극히 작아 배선의 신뢰성은 증대된다.
하지만,응력절단과 계면을 통한 전자이주는 여전히 남아 있게 되며 이는 배선절단의 주된 요인으로서 작용하게 된다.
여기서,응력절단이란 배선에 잔류하는 열처리에서 유발된 인장응력이 전자이주와 연루하여 배선을 절단시키는 현상을 일컫는 것이다.
일반적으로,반도체 소자 제조 공정에서 알루미늄 배선은 증차중 혹은 증착 후에 약 400℃ 이상의 온도에서 열처리를 거친다.
열처리 과정이 끝나면 배선의 온도는 상온으로 낮아지고 si기판 및 보호막과의 열팽창 계수 차이로 인하여 배선은 인장응력을 받게 된다.이러한 인장응력은 낮은 온도에서의 소둔(annealing)으로 제거될 수 있지만,이러한 경우에는 부피의 수축으로 인하여 배선의 내부나 보호막과의 경계면에 공동(void)이 남게된다.
이러한 공동의 형성은 곧 알루미늄의 자유표면(bare surface)을 형성하는 것이다.
자유표면에서는 표면전자이주가 활발히 일어나므로 배선절단의 또 다른 원인이 된다.
특히, 알루미늄 배선의 측면은 알루미늄에 비해 열팽창계수가 아주 작은 Sio2와 경계면을 이루어 높은 비틀림을 받을 수 있다.
이러한 높은 비틀림은 알루미늄의 Sio2에 대한 접착력을 떨어뜨려 알루미늄의 부피 수축시 이곳에 공동을 생성시킬 수 있다.
또한 배선의 측면은 Sio2의 경계면 이전에 약 30A정도두께의 알루미늄 산화막으로 덮혀 있다.
이와 같이 알루미늄이 자연 산화막으로 덮혀 있는 경우의 전자이주는,알루미늄의 자유표면에서 보다는 덜 일어나지만,알루미늄과 산화막의 계면에서는 상당히 일어나는 것으로 보고되고 있다.
이와 같이 알루미늄 배선의 측면은 절단의 시발점이 될 수 있으며,이와 같은 현상들에 대한 실험결과가 속속 발표되고 있다.
한편,알루미늄 배선의 바닥과 윗면은 알루미늄의 형성이 없이 TiN이나 Tiw,Ti박막으로 덮혀 있어 측면에 비해 계면전자이주가 덜 일어날 뿐만 아니라 앞에서 기술한 Ti계의 박막들이 응력을 완충시켜 이 부위에서는 절단의 시작이 덜 일어난다.
이와 같은 이유로, 알루미늄 배선의 신뢰성을 높이기 위하여 배선의 측면 또한 윗면 및 아랫면과 같이 Sio2보호막을 덮기 전에 알루미늄 자연산화막을 제거하고 TiN이나 Tiw,Ti박막과 같은 완충막으로 도포할 필요가 있다.
배선의 측벽을 완충막으로 도포하기 이하여 다음과 같은 세가지 방법을 생각할 수 있다.
첫 번째 방법으로는,배선에만 Ti계의 완충막을 선택적으로 증착하는 것이다.
하지만,아직까지 TiN이나 Tiw,Ti 등을 알루미늄에 선택적으로 증착하는 기술이 개발되어 있지 않아 사용 불가능하다.
두번째 방법으로는,배선과 함께 웨이퍼 전체를 Ti계 물질로 증착한 후 배선간의 사이(spacing)에 증착된 Ti계 물질을 노광 및 식각 작업으로 제거하는 것이다.
하지만, 이러한 공정은 소자제조의 단가를 상당히 올리며 또한 상당한 수준의 정밀한 노광기술이 요구되어 실제로 사용되는데도 곤란이 따른다.
세번째 방법으로는,웨이퍼 전면을 완층 물질로 증착한 후 배선 사이를 선택적으로 식각하는 것이다.
이때, 건식식각의 비등방서을 이용하면 실현가능할 수 있지만 비등방성 식각의 정밀성이 아직 확립되지 않아 실제로 적용하기에는 많은 문제점이 있다.
즉,위에서 기술된 세가지 방법 모두를 실제의 제조공정에 적용하기는 어려움이 있다.
하지만,여기서 첫 번째 방법을 고려하면,배선만을 선택적으로 증착하기는 힘들어도 배선과 배선사이의 물질이 다르다는 것에 착안하여 이를 이용하면 배선과 배선간의 사이를 다른 구조의물질로 도포하는 것은 가능하다.
즉,웨이퍼 전면을 Ti로 증착하고 약 300∼ 600℃ 범위에서 열처리하는 경우에는,배선에 증착된 Ti가 배선인 Al과 반응하여 금속간 화합물인 Al3Ti가 형성된다.
한편,배선간 사이에 증착된 Ti는 Sio2와 반응없이 그대로 존재한다.이렇게 배선에 도포된 Al3Ti은 완충막은 SF6등의 가스 분위기에서 웨이퍼를 건식식각할 때 Ti 보다 식각율이 훨씬 낮아 Ti를 식각한 후에도 남아 있게 된다.
Al3Ti는 열팽창계수가 11×10-6/℃로 보호막인 Sio2나 SiN4의 1∼2×10-6/℃ 보다 그리고 Al2O3의 6x10-6/℃보다 Al의 26x10-6/℃에 상당히 근접헤 열처리에서 발생되는 보호막으로부터의 응력을 완충시킬 수 있다.
이 값은 Ti(9×10-6℃)나 TiN(10×10-6)의 값보다도 더 높아 Al 값에 더 가깝다.
한편 Al3Ti는 Al 금속간 화합물로서 AL에 대해 접착력이 좋다.
실제로 Al3Ti 막이 Al배선의 윗면과 아랫면에 도포되어 완충막으로 사용될 때 Al배선의 신뢰성은 눈에 띄게 증가된다고 발표된 바 있다.
본 발명은 아루미늄 배선을 Ti로 증착하고,열처리를 통한 배선 표면의 Al3Ti 완충막을 형성시킨 후 건식식각의 선택성을 이용하여 배선 사이의 Ti만을 식각함으로써 배선의 윗면 뿐만 아니라 측벽에도 Al3Ti 완충막을 갖는 배선구조를 제조하는데 목적이 있다. 이하,도면을 참조하여 본 발명을 상세히 설명한다.
제 1 도의 (a)∼(e)는 본 발명에 따라 측벽에 Al3Ti 막을 갖는 알루미늄 배선의 제조공정별 단면도를 나타낸 것이다.
먼저,제 1 도의 (a)를 참조하여,규소 웨이퍼 소자를 제작하고,규소기판(1) 위의 컨택(contact)이 형성된 규소 산화막(2) 위에,각각,100∼ 1000Å, 200∼2000Å, 2000∼10000Å, 300∼2000Å 및, 200∼2000Å 정도의두께로, Ti (3),TiN(4), Al(또는,Al-Si합금이나Al-Si-Cu합금) (5),Ti (6)및,TiN (7)을 차례로 증착한다.
여기서 TiN막(4)대신 TiN/Ti 막이나 Tiw 막 또는 Tiw/Ti막을 형성할 수 도 있다.
또한,Ti 막 대신에는 Tiw 막을,그리고 TiN(7)대신에는 Tiw막을 형성할 수도 있다.
이어,금속 배선을 위한 노광적업을 한 후, BCL3+CL2가스 분위기에서,원하는 패턴대로 건식식각하고 포토레지스트(photoresist)를 제거한다.
다음,제 1 도의 (b)를 참조하여,배선 식각 공정이 끝난 웨이퍼를 RF스퍼터(sputter)로 약 30초∼10분 동안 세척하여 배선 측면의 알루미늄 산화막을 완전히 제거한후 진공속에서 그대로 Ti(8)을 약 200∼2000Å정도의 두께로 증착한다.
다음,제 1 도의 (C)를 참조하여,Ti(8)가 증착된 웨이퍼를 진공중이나 질소가스 분위기 또는 대기중에서 그리고 약 300∼ 600℃ 의 온도에서, 1분 내지 90분 동안 열처리하여 배선의 측면과 윗면에 Al3Ti 막 (9)을 형성한다.
다음, 제 1 도의 (d)를 참조하여,웨이퍼를 SF6혹은 CF4혹은 이들의 혼합 등의 가스 분위기나 H2O2용액에서 Ti를 선택적으로 건식식각 혹은 습식식각하여 알루미늄 배선의 윗면 및 측면을 덮은 Al3Ti막(9)을 그대로 남기고 알루미늄 배선 사이의 Ti 를 제거 한다.
이때 Al3Ti막(9) 은 잔류한 Ti 박막으로 덮혀 있을 수도 있다.
제 1 도의 (e)를 참조하여,알루미늄 배선을 둘러 싸고 있는 Al3Ti막(9)을 공기중에 노출시켜 그것의 표면을 산화시킨다.
이어,PECVD 방법으로 산화된 표면을 갖는 Al3Ti막(9) 위에 Sio2보호막(10)을 증착한다.
이때,Al3Ti막(9)의 표면에 형성된 산화막은 Sio2보호막(10)과의 접착력이 낮아서, 온도 강하에 따른 알루미늄 배선의 부피 수축이 일어날 때 보호막으로부터 알루미늄 배선으로 가해지는 응력을 줄여준다.
이상에서 설명된 바와 같은 본 발명은 추가되는 마스크의 사용없이 알루미늄 배선의 윗면,아랫면 및 측면에 대한 Al3Ti막(9) 을 형성시켜 금속 배선의 신뢰성 증대를 가능하게 한다.

Claims (1)

  1. 규소 산화막 위에,각각, 100∼1000Å,200∼2000Å,2000∼10000Å,300∼2000Å 및,200∼2000Å 정도의 두께로, Ti(3),TiN(TiN/Ti,Tiw,또는 Tiw/Ti)(4),Al(Al-Si 합금이나 Al-Si-Cu합금)(5) Ti(Tiw)(6),Ti(Tnw)(7)을 차례로 증착하는 공정과:배선 식각 공정이 끝난 웨이퍼를 RF스퍼터로 약 30초∼10분 동안 세척하여 배선 측면의 알루미늄 산화막을 완전히 제거한후 진공속에서 그대로 Ti(8)을 약 200∼2000A 정도의 두께로 증착하는 공정과:Ti(8)가 증착된 웨이퍼를 진공중이나 질소가스 분위기 또는 대기 중에서 그리고 약 300℃∼600℃의 온도에서,1분 내지 90분동안 열처리하여 배선의 측면과 윗면에 Al3Ti(9)를 형성하는 공정과:웨이퍼를 SF6혹은 CF4혹은 이들의 혼합가스 분위기나 H2O2용액에서 Ti를 선택적으로 식각하여 알루미늄 배선의 윗면 및 측면을 덮은 Al3Ti막(9)을 그대로 남기고 알루미늄 배선 사이의 Ti를 제거하는 공정과 알루미늄 배선을 둘러 싸고 있는 Al3Ti막(9)을 공기중에 노출시켜 그것의 표면을 산화시키는 공정을 포함하는 직접회로에서의 금속배선 제조방법.
KR1019940034159A 1994-12-14 1994-12-14 직접회로에서의 금속배선 제조방법 KR0138864B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019940034159A KR0138864B1 (ko) 1994-12-14 1994-12-14 직접회로에서의 금속배선 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019940034159A KR0138864B1 (ko) 1994-12-14 1994-12-14 직접회로에서의 금속배선 제조방법

Publications (2)

Publication Number Publication Date
KR960026728A KR960026728A (ko) 1996-07-22
KR0138864B1 true KR0138864B1 (ko) 1998-04-27

Family

ID=19401448

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940034159A KR0138864B1 (ko) 1994-12-14 1994-12-14 직접회로에서의 금속배선 제조방법

Country Status (1)

Country Link
KR (1) KR0138864B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050009877A (ko) * 2003-07-18 2005-01-26 주식회사 하이닉스반도체 반도체 소자의 알루미늄 배선 형성방법
KR100505059B1 (ko) * 1998-08-08 2005-11-30 삼성전자주식회사 셀리사이드 공정에서의 산화막 제거방법
KR20160115055A (ko) 2015-03-25 2016-10-06 주식회사 싸이텍 파리 및 애벌레 먹이제조장치

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100505059B1 (ko) * 1998-08-08 2005-11-30 삼성전자주식회사 셀리사이드 공정에서의 산화막 제거방법
KR20050009877A (ko) * 2003-07-18 2005-01-26 주식회사 하이닉스반도체 반도체 소자의 알루미늄 배선 형성방법
KR20160115055A (ko) 2015-03-25 2016-10-06 주식회사 싸이텍 파리 및 애벌레 먹이제조장치

Also Published As

Publication number Publication date
KR960026728A (ko) 1996-07-22

Similar Documents

Publication Publication Date Title
JP3510942B2 (ja) 半導体素子の配線形成方法
US6424021B1 (en) Passivation method for copper process
JPH0418702B2 (ko)
JPH05304213A (ja) 半導体装置の製造方法
JPS63169045A (ja) 集積回路の相互接続およびその形成方法
US5517062A (en) Stress released VLSI structure by the formation of porous intermetal layer
JPH0685074A (ja) 多層相互接続導体パターン製造方法
US4745089A (en) Self-aligned barrier metal and oxidation mask method
US5909635A (en) Cladding of an interconnect for improved electromigration performance
JPH08264538A (ja) 配線の形成方法
KR0138864B1 (ko) 직접회로에서의 금속배선 제조방법
JPS63142A (ja) 半導体装置の製造方法
JP3009032B2 (ja) 半導体装置の製造方法
JPH1116914A (ja) 半導体装置用の相互接続方法及び構成体
US20050136645A1 (en) Semiconductor device and fabrication method thereof
JP3303400B2 (ja) 半導体装置の製造方法
JP2560623B2 (ja) 半導体装置の製造方法
JPH0758199A (ja) 半導体装置の製造方法
JPS6113375B2 (ko)
JP3510943B2 (ja) 半導体装置の製造方法
KR100192168B1 (ko) 반도체 소자의 다층 금속 배선 형성방법
JPS5928358A (ja) 半導体装置の製造方法
JP2998719B2 (ja) 半導体装置
JPS63164339A (ja) 半導体集積回路装置の製造方法
KR20010058541A (ko) 반도체 소자의 금속배선 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20030130

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee