JPH09232446A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH09232446A JPH09232446A JP8032106A JP3210696A JPH09232446A JP H09232446 A JPH09232446 A JP H09232446A JP 8032106 A JP8032106 A JP 8032106A JP 3210696 A JP3210696 A JP 3210696A JP H09232446 A JPH09232446 A JP H09232446A
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- Japan
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- bit line
- capacitor
- insulating film
- memory device
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Abstract
(57)【要約】
【課題】 トランジスタ特性の劣化や工程数の著しい増
大を招くことなく、ビット線先作りのセル構造を実現す
る。 【解決手段】 ビット線先作り方式のＮＡＮＤ型ＤＲＡ
Ｍにおいて、第１のＳｉ基板１上に絶縁膜３を介して第
２のＳｉ基板４が形成されたＳＯＩ基板を用い、絶縁膜
３上のＳｉ基板４に、トランジスタとキャパシタからな
るメモリセルが形成され、絶縁膜３の下のＳｉ基板１の
表面に拡散層からなるビット線２が形成されている。
大を招くことなく、ビット線先作りのセル構造を実現す
る。 【解決手段】 ビット線先作り方式のＮＡＮＤ型ＤＲＡ
Ｍにおいて、第１のＳｉ基板１上に絶縁膜３を介して第
２のＳｉ基板４が形成されたＳＯＩ基板を用い、絶縁膜
３上のＳｉ基板４に、トランジスタとキャパシタからな
るメモリセルが形成され、絶縁膜３の下のＳｉ基板１の
表面に拡散層からなるビット線２が形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
係わり、特にビット線先作り方式の積層型キャパシタを
有する半導体記憶装置及びその製造方法に関する。
係わり、特にビット線先作り方式の積層型キャパシタを
有する半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】近年、ＤＲＡＭの高集積化のため、スタ
ックセルやトレンチセルなどの３次元構造のキャパシタ
を持ったメモリセルが開発されている。しかし、これと
共に製造プロセスが大幅に複雑化し、開発，製造のため
の費用，時間が拡大し、これまでと同様の手法を今後と
も取り続けることは困難を極めるものと予想される。そ
こで、既存のプロセス技術でより高い集積度を実現でき
るものとして、ＮＡＮＤ型セル構造を有するＤＲＡＭが
提案されている。
ックセルやトレンチセルなどの３次元構造のキャパシタ
を持ったメモリセルが開発されている。しかし、これと
共に製造プロセスが大幅に複雑化し、開発，製造のため
の費用，時間が拡大し、これまでと同様の手法を今後と
も取り続けることは困難を極めるものと予想される。そ
こで、既存のプロセス技術でより高い集積度を実現でき
るものとして、ＮＡＮＤ型セル構造を有するＤＲＡＭが
提案されている。
【０００３】図１４に、従来のスタック型キャパシタを
用いたＮＡＮＤ型ＤＲＡＭセルの構造例を示す。図中の
２はビット線、４は素子領域、５は素子分離絶縁膜、７
はワード線、８はソース・ドレイン拡散層、９は層間絶
縁膜、１０はビット線コンタクト、１３は蓄積電極、１
４はキャパシタ絶縁膜、１５はプレート電極を示してい
る。
用いたＮＡＮＤ型ＤＲＡＭセルの構造例を示す。図中の
２はビット線、４は素子領域、５は素子分離絶縁膜、７
はワード線、８はソース・ドレイン拡散層、９は層間絶
縁膜、１０はビット線コンタクト、１３は蓄積電極、１
４はキャパシタ絶縁膜、１５はプレート電極を示してい
る。
【０００４】この種のＮＡＮＤ型セルでは、読み出し／
書き込みノードとしてのビット線コンタクトに、１個の
トランジスタと１個のキャパシタからなるメモリセルが
複数個（図１４では破線で囲んだ４個）直列接続されて
いる。直列接続された複数のメモリセルに対してビット
線コンタクトが１個で済むため、メモリセル１個にビッ
ト線コンタクトが１個必要な従来のメモリセルに比べ、
この分の集積化が成される。
書き込みノードとしてのビット線コンタクトに、１個の
トランジスタと１個のキャパシタからなるメモリセルが
複数個（図１４では破線で囲んだ４個）直列接続されて
いる。直列接続された複数のメモリセルに対してビット
線コンタクトが１個で済むため、メモリセル１個にビッ
ト線コンタクトが１個必要な従来のメモリセルに比べ、
この分の集積化が成される。
【０００５】しかしながら、ＮＡＮＤ型ＤＲＡＭでは、
セル面積が縮小される分、キャパシタ面積も縮小される
ため、従来のメモリセルに比べ、キャパシタ容量の確保
が一段と厳しくなる。このため、キャパシタ容量を増大
させるために、蓄積電極の構造を工夫したり、誘電率の
大きなキャパシタ絶縁膜を用いたりすることが必須とな
る。このとき、図１４のような、キャパシタの後にビッ
ト線を形成する、いゆわるビット線後作りスタックセル
では、キャパシタ容量の確保が困難となる。
セル面積が縮小される分、キャパシタ面積も縮小される
ため、従来のメモリセルに比べ、キャパシタ容量の確保
が一段と厳しくなる。このため、キャパシタ容量を増大
させるために、蓄積電極の構造を工夫したり、誘電率の
大きなキャパシタ絶縁膜を用いたりすることが必須とな
る。このとき、図１４のような、キャパシタの後にビッ
ト線を形成する、いゆわるビット線後作りスタックセル
では、キャパシタ容量の確保が困難となる。
【０００６】これは、キャパシタ容量を確保するため
に、蓄積電極の高さを高くしていく場合、その後に形成
するビット線コンタクトの深さが深くなり、コンタクト
形成が困難となるためである。また、キャパシタ絶縁膜
として一般に高温工程に弱い高誘電体膜を用いる場合、
キャパシタ形成後の熱工程が大きく限定され、例えばビ
ット線に従来用いているポリサイド構造は配線とコンタ
クトの低抵抗化のために８００℃程度以上の熱工程が必
要であり使用できない。
に、蓄積電極の高さを高くしていく場合、その後に形成
するビット線コンタクトの深さが深くなり、コンタクト
形成が困難となるためである。また、キャパシタ絶縁膜
として一般に高温工程に弱い高誘電体膜を用いる場合、
キャパシタ形成後の熱工程が大きく限定され、例えばビ
ット線に従来用いているポリサイド構造は配線とコンタ
クトの低抵抗化のために８００℃程度以上の熱工程が必
要であり使用できない。
【０００７】以上のことから、ビット線をキャパシタよ
りも先に形成するいわゆるビット線先作りスタックセル
構造にする必要があった。ビット線先作りの場合、蓄積
電極コンタクト形成時にビット線が邪魔にならないよう
に、素子領域とビット線とを半ピッチずらす必要があ
る。このためには、基本的には、素子領域かビット線パ
ターンを一部斜めに曲げて形成するか、ビット線コンタ
クト部に引き出し電極を設けてビット線コンタクトとビ
ット線を半ピッチずらす方法がある。
りも先に形成するいわゆるビット線先作りスタックセル
構造にする必要があった。ビット線先作りの場合、蓄積
電極コンタクト形成時にビット線が邪魔にならないよう
に、素子領域とビット線とを半ピッチずらす必要があ
る。このためには、基本的には、素子領域かビット線パ
ターンを一部斜めに曲げて形成するか、ビット線コンタ
クト部に引き出し電極を設けてビット線コンタクトとビ
ット線を半ピッチずらす方法がある。
【０００８】しかしながら、ＮＡＮＤ型ＤＲＡＭのパタ
ーンは、無駄がなく詰められているため、パターンを斜
めに曲げるとすると、デザインルールが厳しくなり加工
が困難となってしまう。図１５に素子領域４をビット線
コンタクト部で曲げた例を示した。図中の矢印で示した
曲げた部分の素子領域パターンスペースが細くなってし
まうのである。また、この場合は、ビット線コンタクト
１０の両隣トランジスタのチャネル領域が曲げられるこ
とになり、トランジスタ特性の劣化が考えられる。
ーンは、無駄がなく詰められているため、パターンを斜
めに曲げるとすると、デザインルールが厳しくなり加工
が困難となってしまう。図１５に素子領域４をビット線
コンタクト部で曲げた例を示した。図中の矢印で示した
曲げた部分の素子領域パターンスペースが細くなってし
まうのである。また、この場合は、ビット線コンタクト
１０の両隣トランジスタのチャネル領域が曲げられるこ
とになり、トランジスタ特性の劣化が考えられる。
【０００９】また、引き出し電極を形成しようとしても
パターンに余裕がなく、例えば図１６に示したように引
き出し電極コンタクト１７につながる引き出し電極１８
を２層に分けて形成することが必要となるが、これによ
り工程数が大幅に増大してしまう。さらに、引き出し電
極同士がショートしないような新たな技術が必要であ
る。
パターンに余裕がなく、例えば図１６に示したように引
き出し電極コンタクト１７につながる引き出し電極１８
を２層に分けて形成することが必要となるが、これによ
り工程数が大幅に増大してしまう。さらに、引き出し電
極同士がショートしないような新たな技術が必要であ
る。
【００１０】
【発明が解決しようとする課題】このように、従来のビ
ット線後作りスタック構造によるＮＡＮＤ型ＤＲＡＭで
は、キャパシタ容量確保が困難となる。また、ビット線
先作り構造にすると、トランジスタ特性の劣化や工程数
の増大を招く問題があった。
ット線後作りスタック構造によるＮＡＮＤ型ＤＲＡＭで
は、キャパシタ容量確保が困難となる。また、ビット線
先作り構造にすると、トランジスタ特性の劣化や工程数
の増大を招く問題があった。
【００１１】本発明は、上記事情を考慮して成されたも
ので、その目的とするところは、トランジスタ特性の劣
化や工程数の著しい増大を招くことなくビット線先作り
のセル構造を実現し得る半導体記憶装置及びその製造方
法を提供することにある。
ので、その目的とするところは、トランジスタ特性の劣
化や工程数の著しい増大を招くことなくビット線先作り
のセル構造を実現し得る半導体記憶装置及びその製造方
法を提供することにある。
【００１２】
（構成）上記課題を解決するために本発明は、次のよう
な構成を採用している。即ち、本発明（請求項１）は、
ビット線先作り方式の半導体記憶装置において、基板上
に絶縁膜が形成され、該絶縁膜上の半導体層に、トラン
ジスタとキャパシタからなるメモリセルが形成され、前
記絶縁膜の下にビット線が形成され、前記半導体層から
前記ビット線より深く素子分離用のトレンチが形成され
てなることを特徴とする。
な構成を採用している。即ち、本発明（請求項１）は、
ビット線先作り方式の半導体記憶装置において、基板上
に絶縁膜が形成され、該絶縁膜上の半導体層に、トラン
ジスタとキャパシタからなるメモリセルが形成され、前
記絶縁膜の下にビット線が形成され、前記半導体層から
前記ビット線より深く素子分離用のトレンチが形成され
てなることを特徴とする。
【００１３】また、本発明（請求項２）は、上記半導体
記憶装置の製造方法において、上面に導電層が形成され
た半導体基板上に絶縁膜を介して半導体層が形成された
ＳＯＩ基板に対し、前記半導体層側から前記導電層より
深くライン状のトレンチを形成して、前記半導体層から
なる素子領域と前記導電層からなるビット線を同時形成
する工程と、前記素子領域上にゲート絶縁膜を介してＭ
ＯＳトランジスタのゲート電極となるワード線を形成す
る工程と、前記ワード線に覆われていない素子領域上に
ＭＯＳトランジスタのソース・ドレインとなる拡散層を
形成する工程と、前記拡散層と前記ビット線とを電気的
に接続するストラップを形成する工程と、前記ビット線
と接続した以外の拡散層上にコンタクトを介して、蓄積
電極，キャパシタ絶縁膜及びプレート電極からなるキャ
パシタを形成する工程とを含むことを特徴とする。
記憶装置の製造方法において、上面に導電層が形成され
た半導体基板上に絶縁膜を介して半導体層が形成された
ＳＯＩ基板に対し、前記半導体層側から前記導電層より
深くライン状のトレンチを形成して、前記半導体層から
なる素子領域と前記導電層からなるビット線を同時形成
する工程と、前記素子領域上にゲート絶縁膜を介してＭ
ＯＳトランジスタのゲート電極となるワード線を形成す
る工程と、前記ワード線に覆われていない素子領域上に
ＭＯＳトランジスタのソース・ドレインとなる拡散層を
形成する工程と、前記拡散層と前記ビット線とを電気的
に接続するストラップを形成する工程と、前記ビット線
と接続した以外の拡散層上にコンタクトを介して、蓄積
電極，キャパシタ絶縁膜及びプレート電極からなるキャ
パシタを形成する工程とを含むことを特徴とする。
【００１４】また、本発明（請求項３）は、ビット線と
ワード線が交差配置され、これらの交差部にＭＯＳトラ
ンジスタとキャパシタからなるメモリセルを接続し、か
つビット線の上にキャパシタを形成した半導体記憶装置
であって、前記ワード線上に絶縁膜を介して形成された
引き出し電極と、この引き出し電極と前記ＭＯＳトラン
ジスタのソース・ドレイン拡散層とを電気的に接続する
ストラップと、前記引き出し電極上に接続されたビット
線コンタクトとを具備してなることを特徴とする。
ワード線が交差配置され、これらの交差部にＭＯＳトラ
ンジスタとキャパシタからなるメモリセルを接続し、か
つビット線の上にキャパシタを形成した半導体記憶装置
であって、前記ワード線上に絶縁膜を介して形成された
引き出し電極と、この引き出し電極と前記ＭＯＳトラン
ジスタのソース・ドレイン拡散層とを電気的に接続する
ストラップと、前記引き出し電極上に接続されたビット
線コンタクトとを具備してなることを特徴とする。
【００１５】また、本発明（請求項４）は、半導体基板
上にビット線とワード線が交差配置され、これらの交差
部にＭＯＳトランジスタとキャパシタからなるメモリセ
ルを接続し、かつビット線の上にキャパシタを形成した
半導体記憶装置であって、前記ＭＯＳトランジスタのソ
ース・ドレイン拡散層と前記ビット線とを、前記基板表
面と垂直な方向から傾いたビット線コンタクトにより接
続してなることを特徴とする。
上にビット線とワード線が交差配置され、これらの交差
部にＭＯＳトランジスタとキャパシタからなるメモリセ
ルを接続し、かつビット線の上にキャパシタを形成した
半導体記憶装置であって、前記ＭＯＳトランジスタのソ
ース・ドレイン拡散層と前記ビット線とを、前記基板表
面と垂直な方向から傾いたビット線コンタクトにより接
続してなることを特徴とする。
【００１６】また、本発明（請求項５）は、半導体基板
上にビット線とワード線が交差配置され、これらの交差
部にＭＯＳトランジスタとキャパシタからなるメモリセ
ルを接続し、かつビット線の上にキャパシタを形成した
半導体記憶装置であって、交互に平行配置された素子領
域とビット線の一部を共に曲げて重ね合わせ、その重な
り部分にビット線コンタクトを形成してなることを特徴
とする。 （作用）本発明（請求項１，２）によれば、ビット線を
素子領域の下に形成するため、素子領域とビット線パタ
ーンを重ねてあっても、ビット線先作りスタックが実現
できる。特に、ＮＡＮＤ型ＤＲＡＭでは、素子領域がビ
ット線と同様にラインパターンであるため、素子領域分
離のためのトレンチにより、下方のビット線もセルフア
ライン的に同時形成できるメリットがある。
上にビット線とワード線が交差配置され、これらの交差
部にＭＯＳトランジスタとキャパシタからなるメモリセ
ルを接続し、かつビット線の上にキャパシタを形成した
半導体記憶装置であって、交互に平行配置された素子領
域とビット線の一部を共に曲げて重ね合わせ、その重な
り部分にビット線コンタクトを形成してなることを特徴
とする。 （作用）本発明（請求項１，２）によれば、ビット線を
素子領域の下に形成するため、素子領域とビット線パタ
ーンを重ねてあっても、ビット線先作りスタックが実現
できる。特に、ＮＡＮＤ型ＤＲＡＭでは、素子領域がビ
ット線と同様にラインパターンであるため、素子領域分
離のためのトレンチにより、下方のビット線もセルフア
ライン的に同時形成できるメリットがある。
【００１７】また、本発明（請求項３）によれば、これ
まで用いなかったワード線の上を引き出し電極とするこ
とで、引き出し電極のパターンに余裕ができ、２層に分
ける必要がなくなる。
まで用いなかったワード線の上を引き出し電極とするこ
とで、引き出し電極のパターンに余裕ができ、２層に分
ける必要がなくなる。
【００１８】また、本発明（請求項４）によれば、ビッ
ト線コンタクトを斜めに開口するため、素子領域又はビ
ット線パターンを曲げることなく半ピッチずらすことが
できる。
ト線コンタクトを斜めに開口するため、素子領域又はビ
ット線パターンを曲げることなく半ピッチずらすことが
できる。
【００１９】また、本発明（請求項５）によれば、素子
領域とビット線の双方を曲げることにより、素子領域の
みを曲げることに比べパターン曲り角度を小さくするこ
とができ、これにより素子領域パターンの細りやトラン
ジスタ特性の劣化を抑えることが可能となる。
領域とビット線の双方を曲げることにより、素子領域の
みを曲げることに比べパターン曲り角度を小さくするこ
とができ、これにより素子領域パターンの細りやトラン
ジスタ特性の劣化を抑えることが可能となる。
【００２０】
【発明の実施の形態】以下、本発明の詳細を図示の実施
形態によって説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係わるＮＡＮＤ型ＤＲＡＭの構造例を示すもので、
（ａ）は平面パターン図、（ｂ）（ｃ）はそれぞれ
（ａ）のＡ−Ａ′，Ｂ−Ｂ′に沿った断面図である。
形態によって説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係わるＮＡＮＤ型ＤＲＡＭの構造例を示すもので、
（ａ）は平面パターン図、（ｂ）（ｃ）はそれぞれ
（ａ）のＡ−Ａ′，Ｂ−Ｂ′に沿った断面図である。
【００２１】ＳＯＩ基板を用い、ライン状のトレンチを
形成することにより、埋め込み酸化膜３の下にビット線
２が形成されると共に、埋め込み酸化膜（絶縁膜）３の
上に素子領域４が形成されている。このような構成であ
れば、キャパシタの形成に際し邪魔なビット線がないた
め、その形成が非常に簡単となる。
形成することにより、埋め込み酸化膜３の下にビット線
２が形成されると共に、埋め込み酸化膜（絶縁膜）３の
上に素子領域４が形成されている。このような構成であ
れば、キャパシタの形成に際し邪魔なビット線がないた
め、その形成が非常に簡単となる。
【００２２】図２〜図４は、本実施形態の製造工程を示
す図である。いずれの図においても（ａ）は平面パター
ン図、（ｂ）（ｃ）はそれぞれ（ａ）のＡ−Ａ′，Ｂ−
Ｂ′に沿った断面図である。
す図である。いずれの図においても（ａ）は平面パター
ン図、（ｂ）（ｃ）はそれぞれ（ａ）のＡ−Ａ′，Ｂ−
Ｂ′に沿った断面図である。
【００２３】図２に示すように、張り合わせＳＯＩ基板
或いはＳＩＭＯＸ−ＳＯＩ基板を用いる。ＳＯＩの下地
基板１はｐ型或いはイントリンジック型とし、その表面
に後でビット線２となるｎ型拡散層を形成する。これ
は、張り合わせＳＯＩ基板では張り合わせ前にドーピン
グして形成でき、ＳＩＭＯＸ−ＳＯＩ基板では高加速イ
オン注入等により形成できる。そして、素子領域４及び
ビット線２をセルフアライン形成するためのトレンチ分
離５を形成する。このトレンチ分離５は、素子領域４と
なるＳＯＩシリコン層と埋め込み酸化膜３、更にビット
線２となるｎ型拡散層を貫くように形成する。このよう
なセルフアライン形成が可能なのは、素子領域４がライ
ンパターンで形成されるＮＡＮＤ型ＤＲＡＭセル固有の
特徴と言える。トレンチ分離５には、ＣＶＤ法による酸
化膜を埋め込む。
或いはＳＩＭＯＸ−ＳＯＩ基板を用いる。ＳＯＩの下地
基板１はｐ型或いはイントリンジック型とし、その表面
に後でビット線２となるｎ型拡散層を形成する。これ
は、張り合わせＳＯＩ基板では張り合わせ前にドーピン
グして形成でき、ＳＩＭＯＸ−ＳＯＩ基板では高加速イ
オン注入等により形成できる。そして、素子領域４及び
ビット線２をセルフアライン形成するためのトレンチ分
離５を形成する。このトレンチ分離５は、素子領域４と
なるＳＯＩシリコン層と埋め込み酸化膜３、更にビット
線２となるｎ型拡散層を貫くように形成する。このよう
なセルフアライン形成が可能なのは、素子領域４がライ
ンパターンで形成されるＮＡＮＤ型ＤＲＡＭセル固有の
特徴と言える。トレンチ分離５には、ＣＶＤ法による酸
化膜を埋め込む。
【００２４】次いで、図３に示すように、従来方法によ
りトランジスタを形成する。即ち、酸化やＣＶＤ法によ
るゲート絶縁膜６を形成し、燐をドーピングした多結晶
シリコンを形成したのち、これをパターニングしてビッ
ト線２及び素子領域４と直交する方向にワード線７を形
成する。そして、燐イオン注入等によりソース・ドレイ
ンとなるｎ型拡散層８を形成し、更に層間絶縁膜９を形
成する。
りトランジスタを形成する。即ち、酸化やＣＶＤ法によ
るゲート絶縁膜６を形成し、燐をドーピングした多結晶
シリコンを形成したのち、これをパターニングしてビッ
ト線２及び素子領域４と直交する方向にワード線７を形
成する。そして、燐イオン注入等によりソース・ドレイ
ンとなるｎ型拡散層８を形成し、更に層間絶縁膜９を形
成する。
【００２５】次いで、図４に示すように、ビット線コン
タクト１０、ビット線２とソース・ドレイン拡散層８と
のストラップ１１を形成する。即ち、ビット線２まで到
達するビット線コンタクト１０を形成し、例えば燐をド
ーピングした多結晶シリコンを埋め込んでストラップ１
１を形成する。ビット線コンタクト１０とワード線７の
形成を逆にしても構わない。
タクト１０、ビット線２とソース・ドレイン拡散層８と
のストラップ１１を形成する。即ち、ビット線２まで到
達するビット線コンタクト１０を形成し、例えば燐をド
ーピングした多結晶シリコンを埋め込んでストラップ１
１を形成する。ビット線コンタクト１０とワード線７の
形成を逆にしても構わない。
【００２６】その後、再び層間絶縁膜９を形成した後、
従来の方法で蓄積電極コンタクト１２，蓄積電極１３，
キャパシタ絶縁膜１４，プレート電極１５を形成するこ
とにより、前記図１に示す構造のメモリセルが出来上が
る。
従来の方法で蓄積電極コンタクト１２，蓄積電極１３，
キャパシタ絶縁膜１４，プレート電極１５を形成するこ
とにより、前記図１に示す構造のメモリセルが出来上が
る。
【００２７】本実施形態では、ビット線２を拡散層で形
成しているが、シリサイド等の低抵抗材を用いても構わ
ない。この場合は、例えば張り合わせ基板としてシリサ
イドを埋め込み絶縁膜の下に形成したものを用いる。或
いは、図５に示すように、ビット線２を２つの埋め込み
絶縁膜３，３′で挟んでもよい。これも張り合わせ等に
より得られるが、こうすることでビット線２が全て絶縁
膜で覆われるため、ビット線間の絶縁が確実となると共
に、特に絶縁膜３′を厚くすることによりビット線容量
の低減がはかられ、セル動作マージンとアクセススピー
ドの増大が実現できる。
成しているが、シリサイド等の低抵抗材を用いても構わ
ない。この場合は、例えば張り合わせ基板としてシリサ
イドを埋め込み絶縁膜の下に形成したものを用いる。或
いは、図５に示すように、ビット線２を２つの埋め込み
絶縁膜３，３′で挟んでもよい。これも張り合わせ等に
より得られるが、こうすることでビット線２が全て絶縁
膜で覆われるため、ビット線間の絶縁が確実となると共
に、特に絶縁膜３′を厚くすることによりビット線容量
の低減がはかられ、セル動作マージンとアクセススピー
ドの増大が実現できる。
【００２８】このように本実施形態によれば、ビット線
２を素子領域４の下に形成するため、素子領域４とビッ
ト線パターンを重ねてあっても、ビット線先作りスタッ
ク構造を実現することができる。つまり、トランジスタ
特性の劣化や工程数の著しい増大を招くことなく、ビッ
ト線先作りのセル構造を実現することができる。また、
本実施形態のようなＮＡＮＤ型ＤＲＡＭでは、素子領域
４がビット線２と同様にラインパターンであるため、素
子領域分離のためのトレンチにより、下方のビット線２
もセルフアライン的に同時形成できる利点がある。 （第２の実施形態）図６は、本発明の第２の実施形態に
係わるＮＡＮＤ型ＤＲＡＭの構造例を示すもので、
（ａ）は平面図、（ｂ）（ｃ）（ｄ）は（ａ）中のＡ−
Ａ′，Ｂ−Ｂ′，Ｃ−Ｃ′に沿った断面図である。
２を素子領域４の下に形成するため、素子領域４とビッ
ト線パターンを重ねてあっても、ビット線先作りスタッ
ク構造を実現することができる。つまり、トランジスタ
特性の劣化や工程数の著しい増大を招くことなく、ビッ
ト線先作りのセル構造を実現することができる。また、
本実施形態のようなＮＡＮＤ型ＤＲＡＭでは、素子領域
４がビット線２と同様にラインパターンであるため、素
子領域分離のためのトレンチにより、下方のビット線２
もセルフアライン的に同時形成できる利点がある。 （第２の実施形態）図６は、本発明の第２の実施形態に
係わるＮＡＮＤ型ＤＲＡＭの構造例を示すもので、
（ａ）は平面図、（ｂ）（ｃ）（ｄ）は（ａ）中のＡ−
Ａ′，Ｂ−Ｂ′，Ｃ−Ｃ′に沿った断面図である。
【００２９】本実施形態では、ビット線２は、ワード線
７とキャパシタとの間に形成している。ビット線２を半
ピッチずらすために、引き出し電極１８を用いている。
引き出し電極１８をビット線コンタクト部両側のワード
線７上に互い違い形成することにより、引き出し電極１
８を同一層で形成している。
７とキャパシタとの間に形成している。ビット線２を半
ピッチずらすために、引き出し電極１８を用いている。
引き出し電極１８をビット線コンタクト部両側のワード
線７上に互い違い形成することにより、引き出し電極１
８を同一層で形成している。
【００３０】図７〜図１０は、本実施形態の製造工程を
示す図である。いずれの図においても（ａ）は平面パタ
ーン図、（ｂ）（ｃ）（ｄ）はそれぞれ（ａ）のＡ−
Ａ′，Ｂ−Ｂ′，Ｃ−Ｃ′に沿った断面図である。
示す図である。いずれの図においても（ａ）は平面パタ
ーン図、（ｂ）（ｃ）（ｄ）はそれぞれ（ａ）のＡ−
Ａ′，Ｂ−Ｂ′，Ｃ−Ｃ′に沿った断面図である。
【００３１】まず、図７に示すように、素子分離とワー
ド線上の引き出し電極のためのパターニングを行う。即
ち、ｐ型シリコン基板１′にトレンチ分離５を形成した
後、ゲート酸化膜６を介してワード線となる燐をドーピ
ングした多結晶シリコン７′を形成し、さらにシリコン
酸化膜等のゲート上絶縁膜１６を全面に堆積する。そし
て、その上に引き出し電極となる燐をドーピングした多
結晶シリコン１８′を堆積し、（ａ）の破線で囲まれた
領域について多結晶シリコン１８′をエッチング除去す
る。
ド線上の引き出し電極のためのパターニングを行う。即
ち、ｐ型シリコン基板１′にトレンチ分離５を形成した
後、ゲート酸化膜６を介してワード線となる燐をドーピ
ングした多結晶シリコン７′を形成し、さらにシリコン
酸化膜等のゲート上絶縁膜１６を全面に堆積する。そし
て、その上に引き出し電極となる燐をドーピングした多
結晶シリコン１８′を堆積し、（ａ）の破線で囲まれた
領域について多結晶シリコン１８′をエッチング除去す
る。
【００３２】次いで、図８に示すように、多結晶シリコ
ン７′をパターニングしてワード線７を形成する。この
とき、ビット線コンタクトの両側のワード線７上に引き
出し電極１８を同時形成する。これは、ワード線のため
の異方性エッチングをまず引き出し電極用多結晶シリコ
ン１８′を選択的にエッチングする条件で行い、次に絶
縁膜１６を選択エッチングし、さらにワード線用多結晶
シリコン７′をエッチングしていく。このとき、前もっ
ての引き出し電極用多結晶シリコン１８′のパターニン
グにより、ワード線７上にセルフアラインに引き出し電
極１８が、互い違いに形成される。
ン７′をパターニングしてワード線７を形成する。この
とき、ビット線コンタクトの両側のワード線７上に引き
出し電極１８を同時形成する。これは、ワード線のため
の異方性エッチングをまず引き出し電極用多結晶シリコ
ン１８′を選択的にエッチングする条件で行い、次に絶
縁膜１６を選択エッチングし、さらにワード線用多結晶
シリコン７′をエッチングしていく。このとき、前もっ
ての引き出し電極用多結晶シリコン１８′のパターニン
グにより、ワード線７上にセルフアラインに引き出し電
極１８が、互い違いに形成される。
【００３３】次いで、図９に示すように、ソース・ドレ
インｎ型拡散層８，層間絶縁膜９を形成する。さらに、
引き出し電極１８とコンタクトすべきｎ型拡散層８をス
トラップするため、ストラップ用コンタクト１９を形成
し、続いて燐をドーピングした多結晶シリコン等を埋め
込みストラップ１１を形成する。
インｎ型拡散層８，層間絶縁膜９を形成する。さらに、
引き出し電極１８とコンタクトすべきｎ型拡散層８をス
トラップするため、ストラップ用コンタクト１９を形成
し、続いて燐をドーピングした多結晶シリコン等を埋め
込みストラップ１１を形成する。
【００３４】次いで、図１０に示すように、再び層間絶
縁膜９を形成し、引き出し電極１８上にビット線コンタ
クト１０を形成した後、ビット線２を形成する。その
後、再び層間絶縁膜９を形成し、蓄積電極用コンタクト
１２，蓄積電極１３，キャパシタ絶縁膜１４，プレート
電極１５を形成することにより、前記図６に示したメモ
リセル構造が完成する。
縁膜９を形成し、引き出し電極１８上にビット線コンタ
クト１０を形成した後、ビット線２を形成する。その
後、再び層間絶縁膜９を形成し、蓄積電極用コンタクト
１２，蓄積電極１３，キャパシタ絶縁膜１４，プレート
電極１５を形成することにより、前記図６に示したメモ
リセル構造が完成する。
【００３５】このように本実施形態によれば、ワード線
７の上にビット線コンタクトのための引き出し電極１８
を形成することにより、引き出し電極１８のパターンに
余裕ができ、引き出し電極１８を２層に分ける必要がな
くなる。従って、工程数の増加を抑制することができ、
ビット線先作りのセル構造を簡易に実現することができ
る。 （第３の実施形態）図１１は、本発明の第３の実施形態
に係わるＮＡＮＤ型ＤＲＡＭの構造例を示すもので、
（ａ）は平面図、（ｂ）（ｃ）は（ａ）のＡ−Ａ′，Ｂ
−Ｂ′に沿った断面図である。
７の上にビット線コンタクトのための引き出し電極１８
を形成することにより、引き出し電極１８のパターンに
余裕ができ、引き出し電極１８を２層に分ける必要がな
くなる。従って、工程数の増加を抑制することができ、
ビット線先作りのセル構造を簡易に実現することができ
る。 （第３の実施形態）図１１は、本発明の第３の実施形態
に係わるＮＡＮＤ型ＤＲＡＭの構造例を示すもので、
（ａ）は平面図、（ｂ）（ｃ）は（ａ）のＡ−Ａ′，Ｂ
−Ｂ′に沿った断面図である。
【００３６】本実施形態では、素子領域４やビット線２
を曲げることなく、また引き出し電極も用いていない。
その代わり、ビット線コンタクト１０を（ｃ）に示すよ
うに斜めに形成している。これは、例えばＲＩＥによる
異方性エッチング時にシリコン基板を傾けることによっ
て可能となる。
を曲げることなく、また引き出し電極も用いていない。
その代わり、ビット線コンタクト１０を（ｃ）に示すよ
うに斜めに形成している。これは、例えばＲＩＥによる
異方性エッチング時にシリコン基板を傾けることによっ
て可能となる。
【００３７】これにより、（ａ）で分るように、ビット
線コンタクト１０の孔の表面パターンが素子領域４から
半ピッチずれた位置にあっても、素子領域へのビット線
コンタクトが可能となる。他の工程については、従来の
方法をそのまま適用することができる。
線コンタクト１０の孔の表面パターンが素子領域４から
半ピッチずれた位置にあっても、素子領域へのビット線
コンタクトが可能となる。他の工程については、従来の
方法をそのまま適用することができる。
【００３８】なお、本実施形態では、素子領域とビット
線とを全く曲げていない極端な例を示したが、例えばど
ちらか、或いは双方を少し曲げて近付け、残った分を斜
め加工で形成するようにすることも可能である。これに
よって、パターンを曲げる角度、孔の斜め加工精度を低
減できるため、より加工マージンが増大できる。 （第４の実施形態）図１２は、本発明の第４の実施形態
に係わるＮＡＮＤ型ＤＲＡＭの構造例を示すもので、
（ａ）は平面図、（ｂ）（ｃ）は（ａ）のＡ−Ａ′，Ｂ
−Ｂ′に沿った断面図である。
線とを全く曲げていない極端な例を示したが、例えばど
ちらか、或いは双方を少し曲げて近付け、残った分を斜
め加工で形成するようにすることも可能である。これに
よって、パターンを曲げる角度、孔の斜め加工精度を低
減できるため、より加工マージンが増大できる。 （第４の実施形態）図１２は、本発明の第４の実施形態
に係わるＮＡＮＤ型ＤＲＡＭの構造例を示すもので、
（ａ）は平面図、（ｂ）（ｃ）は（ａ）のＡ−Ａ′，Ｂ
−Ｂ′に沿った断面図である。
【００３９】本実施形態では、ビット線コンタクト部に
おいて、素子領域４とビット線２の両者をそれぞれ１／
４ピッチ曲げて形成している。これにより、素子領域４
（図中のａ），ビット線２（図中のｂ）のパターンの厳
しさを緩和しつつ、半ピッチずらしを行っている。
おいて、素子領域４とビット線２の両者をそれぞれ１／
４ピッチ曲げて形成している。これにより、素子領域４
（図中のａ），ビット線２（図中のｂ）のパターンの厳
しさを緩和しつつ、半ピッチずらしを行っている。
【００４０】図１３は、パターンの曲り角度とパターン
縮小度との関係を示している。パターンが曲がっていな
い時に対し、曲がり角度θを増すに従って、パターン縮
小度は cosθのカーブで加速的に厳しくなっており、パ
ターンの角度をできるだけ小さくすることが非常に重要
となる。
縮小度との関係を示している。パターンが曲がっていな
い時に対し、曲がり角度θを増すに従って、パターン縮
小度は cosθのカーブで加速的に厳しくなっており、パ
ターンの角度をできるだけ小さくすることが非常に重要
となる。
【００４１】図１３から分るように、従来例（図１５）
に対し本実施形態（図１２の例）では、コンタクト部に
おけるパターンが約３０％緩くなる。従って、素子領域
パターンの細りやトランジスタ特性の劣化を抑えること
ができる。
に対し本実施形態（図１２の例）では、コンタクト部に
おけるパターンが約３０％緩くなる。従って、素子領域
パターンの細りやトランジスタ特性の劣化を抑えること
ができる。
【００４２】なお、本発明は上述した各実施形態に限定
されるものではない。実施形態ではＤＲＡＭのセル構造
をＮＡＮＤ型としたが、これに限らず各種のセル構造に
適用することが可能である。また、各実施形態における
製造工程は一例を示したに過ぎず、仕様に応じて適宜変
更可能である。その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施することができる。
されるものではない。実施形態ではＤＲＡＭのセル構造
をＮＡＮＤ型としたが、これに限らず各種のセル構造に
適用することが可能である。また、各実施形態における
製造工程は一例を示したに過ぎず、仕様に応じて適宜変
更可能である。その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施することができる。
【００４３】
【発明の効果】以上詳述したように本発明によれば、Ｄ
ＲＡＭ等の半導体記憶装置において、ＳＯＩ基板を用い
て絶縁膜の下にビット線を形成する、ワード線の上にビ
ット線コンタクトのための引き出し電極を形成する、ビ
ット線コンタクトを斜めに開口する、又は素子領域とビ
ット線の双方を曲げてビット線コンタクトを形成するこ
とにより、トランジスタ特性の劣化や工程数の著しい増
大を招くことなく、ビット線先作りのセル構造を実現す
ることができる。
ＲＡＭ等の半導体記憶装置において、ＳＯＩ基板を用い
て絶縁膜の下にビット線を形成する、ワード線の上にビ
ット線コンタクトのための引き出し電極を形成する、ビ
ット線コンタクトを斜めに開口する、又は素子領域とビ
ット線の双方を曲げてビット線コンタクトを形成するこ
とにより、トランジスタ特性の劣化や工程数の著しい増
大を招くことなく、ビット線先作りのセル構造を実現す
ることができる。
【図１】第１の実施形態に係わるＮＡＮＤ型ＤＲＡＭの
メモリセル構造を示す図。
メモリセル構造を示す図。
【図２】第１の実施形態に係わるＮＡＮＤ型ＤＲＡＭの
製造工程を示す図。
製造工程を示す図。
【図３】第１の実施形態に係わるＮＡＮＤ型ＤＲＡＭの
製造工程を示す図。
製造工程を示す図。
【図４】第１の実施形態に係わるＮＡＮＤ型ＤＲＡＭの
製造工程を示す図。
製造工程を示す図。
【図５】第１の実施形態の変形例を示す図。
【図６】第２の実施形態に係わるＮＡＮＤ型ＤＲＡＭの
メモリセル構造を示す図。
メモリセル構造を示す図。
【図７】第２の実施形態に係わるＮＡＮＤ型ＤＲＡＭの
製造工程を示す図。
製造工程を示す図。
【図８】第２の実施形態に係わるＮＡＮＤ型ＤＲＡＭの
製造工程を示す図。
製造工程を示す図。
【図９】第２の実施形態に係わるＮＡＮＤ型ＤＲＡＭの
製造工程を示す図。
製造工程を示す図。
【図１０】第２の実施形態に係わるＮＡＮＤ型ＤＲＡＭ
の製造工程を示す図。
の製造工程を示す図。
【図１１】第３の実施形態に係わるＮＡＮＤ型ＤＲＡＭ
のメモリセル構造を示す図。
のメモリセル構造を示す図。
【図１２】第４の実施形態に係わるＮＡＮＤ型ＤＲＡＭ
のメモリセル構造を示す図。
のメモリセル構造を示す図。
【図１３】パターンの曲り角度とパターン縮小度との関
係を示す図。
係を示す図。
【図１４】従来のビット線後作りＮＡＮＤ型ＤＲＡＭの
メモリセル構造を示す図。
メモリセル構造を示す図。
【図１５】従来のビット線先作りＮＡＮＤ型ＤＲＡＭの
メモリセル構造を示す図。
メモリセル構造を示す図。
【図１６】従来のビット線先作りＮＡＮＤ型ＤＲＡＭの
メモリセル構造を示す図。
メモリセル構造を示す図。
【符号の説明】 １…下地基板 ２…ビット線 ３…絶縁膜 ４…素子領域 ５…トレンチ分離 ６…ゲート絶縁膜 ７…ワード線 ８…ｎ型拡散層 ９…層間絶縁膜 １０…ビット線コンタクト １１…ストラップ １２…蓄積電極コンタクト １３…蓄積電極 １４…キャパシタ絶縁膜 １５…プレート電極 １６…ゲート上絶縁膜 １７…引き出し電極コンタクト １８…引き出し電極 １９…ストラップ用コンタクト
Claims (5)
- 【請求項１】基板上に絶縁膜が形成され、該絶縁膜上の
半導体層に、トランジスタとキャパシタからなるメモリ
セルが形成され、前記絶縁膜の下にビット線が形成さ
れ、前記半導体層から前記ビット線より深く素子分離用
のトレンチが形成されてなることを特徴とする半導体記
憶装置。 - 【請求項２】上面に導電層が形成された半導体基板上に
絶縁膜を介して半導体層が形成されたＳＯＩ基板に対
し、前記半導体層側から前記導電層より深くライン状の
トレンチを形成して、前記半導体層からなる素子領域と
前記導電層からなるビット線を同時形成する工程と、前
記素子領域上にゲート絶縁膜を介してＭＯＳトランジス
タのゲート電極となるワード線を形成する工程と、前記
ワード線に覆われていない素子領域上にＭＯＳトランジ
スタのソース・ドレインとなる拡散層を形成する工程
と、前記拡散層と前記ビット線とを電気的に接続するス
トラップを形成する工程と、前記ビット線と接続した以
外の拡散層上にコンタクトを介して、蓄積電極，キャパ
シタ絶縁膜及びプレート電極からなるキャパシタを形成
する工程とを含むことを特徴とする半導体記憶装置の製
造方法。 - 【請求項３】ビット線とワード線が交差配置され、これ
らの交差部にＭＯＳトランジスタとキャパシタからなる
メモリセルを接続し、かつビット線の上にキャパシタを
形成した半導体記憶装置であって、 前記ワード線上に絶縁膜を介して形成された引き出し電
極と、この引き出し電極と前記ＭＯＳトランジスタのソ
ース・ドレイン拡散層とを電気的に接続するストラップ
と、前記引き出し電極上に接続されたビット線コンタク
トとを具備してなることを特徴とする半導体記憶装置。 - 【請求項４】半導体基板上にビット線とワード線が交差
配置され、これらの交差部にＭＯＳトランジスタとキャ
パシタからなるメモリセルを接続し、かつビット線の上
にキャパシタを形成した半導体記憶装置であって、 前記ＭＯＳトランジスタのソース・ドレイン拡散層と前
記ビット線とを、前記基板表面と垂直な方向から傾いた
ビット線コンタクトにより接続してなることを特徴とす
る半導体記憶装置。 - 【請求項５】半導体基板上にビット線とワード線が交差
配置され、これらの交差部にＭＯＳトランジスタとキャ
パシタからなるメモリセルを接続し、かつビット線の上
にキャパシタを形成した半導体記憶装置であって、 交互に平行配置された素子領域とビット線の一部を共に
曲げて重ね合わせ、その重なり部分にビット線コンタク
トを形成してなることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03210696A JP3265178B2 (ja) | 1996-02-20 | 1996-02-20 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03210696A JP3265178B2 (ja) | 1996-02-20 | 1996-02-20 | 半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09232446A true JPH09232446A (ja) | 1997-09-05 |
| JP3265178B2 JP3265178B2 (ja) | 2002-03-11 |
Family
ID=12349654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03210696A Expired - Fee Related JP3265178B2 (ja) | 1996-02-20 | 1996-02-20 | 半導体記憶装置及びその製造方法 |
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|---|---|
| JP (1) | JP3265178B2 (ja) |
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100388419C (zh) * | 2005-05-10 | 2008-05-14 | 茂德科技股份有限公司 | 形成沟槽电容于衬底的方法及沟槽电容 |
| FR2955200A1 (fr) * | 2010-01-14 | 2011-07-15 | Soitec Silicon On Insulator | Dispositif, et son procede de fabrication, disposant d'un contact entre regions semi-conductrices a travers une couche isolante enterree |
| US8223582B2 (en) | 2010-04-02 | 2012-07-17 | Soitec | Pseudo-inverter circuit on SeOI |
| US8305803B2 (en) | 2010-01-14 | 2012-11-06 | Soitec | DRAM memory cell having a vertical bipolar injector |
| US8304833B2 (en) | 2010-01-14 | 2012-11-06 | Soitec | Memory cell with a channel buried beneath a dielectric layer |
| US8325506B2 (en) | 2010-01-14 | 2012-12-04 | Soitec | Devices and methods for comparing data in a content-addressable memory |
| US8358552B2 (en) | 2010-03-11 | 2013-01-22 | Soitec | Nano-sense amplifier |
| US8384425B2 (en) | 2009-12-08 | 2013-02-26 | Soitec | Arrays of transistors with back control gates buried beneath the insulating film of a semiconductor-on-insulator substrate |
| US8432216B2 (en) | 2010-03-03 | 2013-04-30 | Soitec | Data-path cell on an SeOI substrate with a back control gate beneath the insulating layer |
| US8455938B2 (en) | 2010-04-22 | 2013-06-04 | Soitec | Device comprising a field-effect transistor in a silicon-on-insulator |
| US8508289B2 (en) | 2009-12-08 | 2013-08-13 | Soitec | Data-path cell on an SeOI substrate with a back control gate beneath the insulating layer |
| US8575697B2 (en) | 2010-03-08 | 2013-11-05 | Soitec | SRAM-type memory cell |
| US8664712B2 (en) | 2009-12-08 | 2014-03-04 | Soitec | Flash memory cell on SeOI having a second control gate buried under the insulating layer |
| US9035474B2 (en) | 2010-04-06 | 2015-05-19 | Soitec | Method for manufacturing a semiconductor substrate |
| JP2021506132A (ja) * | 2017-12-12 | 2021-02-18 | ヴァリアン セミコンダクター イクイップメント アソシエイツ インコーポレイテッド | メモリデバイス、半導体デバイスを製造する方法及びデバイス構造 |
-
1996
- 1996-02-20 JP JP03210696A patent/JP3265178B2/ja not_active Expired - Fee Related
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100388419C (zh) * | 2005-05-10 | 2008-05-14 | 茂德科技股份有限公司 | 形成沟槽电容于衬底的方法及沟槽电容 |
| US8508289B2 (en) | 2009-12-08 | 2013-08-13 | Soitec | Data-path cell on an SeOI substrate with a back control gate beneath the insulating layer |
| US8664712B2 (en) | 2009-12-08 | 2014-03-04 | Soitec | Flash memory cell on SeOI having a second control gate buried under the insulating layer |
| US8384425B2 (en) | 2009-12-08 | 2013-02-26 | Soitec | Arrays of transistors with back control gates buried beneath the insulating film of a semiconductor-on-insulator substrate |
| CN102184927A (zh) * | 2010-01-14 | 2011-09-14 | 硅绝缘体技术有限公司 | 具有贯穿隐埋绝缘层的区域间触点的器件及其制造方法 |
| US8305803B2 (en) | 2010-01-14 | 2012-11-06 | Soitec | DRAM memory cell having a vertical bipolar injector |
| US8304833B2 (en) | 2010-01-14 | 2012-11-06 | Soitec | Memory cell with a channel buried beneath a dielectric layer |
| US8325506B2 (en) | 2010-01-14 | 2012-12-04 | Soitec | Devices and methods for comparing data in a content-addressable memory |
| US9490264B2 (en) | 2010-01-14 | 2016-11-08 | Soitec | Device having a contact between semiconductor regions through a buried insulating layer, and process for fabricating said device |
| EP2355143A1 (en) * | 2010-01-14 | 2011-08-10 | S.O.I.Tec Silicon on Insulator Technologies | Device having a contact between semiconductor regions through a buried insulating layer, and process for fabricating said device |
| FR2955200A1 (fr) * | 2010-01-14 | 2011-07-15 | Soitec Silicon On Insulator | Dispositif, et son procede de fabrication, disposant d'un contact entre regions semi-conductrices a travers une couche isolante enterree |
| US8432216B2 (en) | 2010-03-03 | 2013-04-30 | Soitec | Data-path cell on an SeOI substrate with a back control gate beneath the insulating layer |
| US8575697B2 (en) | 2010-03-08 | 2013-11-05 | Soitec | SRAM-type memory cell |
| US8358552B2 (en) | 2010-03-11 | 2013-01-22 | Soitec | Nano-sense amplifier |
| US8654602B2 (en) | 2010-04-02 | 2014-02-18 | Soitec | Pseudo-inverter circuit on SeOI |
| US8223582B2 (en) | 2010-04-02 | 2012-07-17 | Soitec | Pseudo-inverter circuit on SeOI |
| US9035474B2 (en) | 2010-04-06 | 2015-05-19 | Soitec | Method for manufacturing a semiconductor substrate |
| US8455938B2 (en) | 2010-04-22 | 2013-06-04 | Soitec | Device comprising a field-effect transistor in a silicon-on-insulator |
| JP2021506132A (ja) * | 2017-12-12 | 2021-02-18 | ヴァリアン セミコンダクター イクイップメント アソシエイツ インコーポレイテッド | メモリデバイス、半導体デバイスを製造する方法及びデバイス構造 |
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|---|---|
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