JPH1084095A - 高密度メモリ応用の波形頂部コンデンサ構造 - Google Patents
高密度メモリ応用の波形頂部コンデンサ構造Info
- Publication number
- JPH1084095A JPH1084095A JP9142119A JP14211997A JPH1084095A JP H1084095 A JPH1084095 A JP H1084095A JP 9142119 A JP9142119 A JP 9142119A JP 14211997 A JP14211997 A JP 14211997A JP H1084095 A JPH1084095 A JP H1084095A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- capacitor
- polysilicon
- thin film
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 93
- 230000015654 memory Effects 0.000 title abstract description 4
- 239000000463 material Substances 0.000 claims abstract description 63
- 238000005530 etching Methods 0.000 claims abstract description 46
- 238000000034 method Methods 0.000 claims abstract description 40
- 239000010409 thin film Substances 0.000 claims description 32
- 238000000151 deposition Methods 0.000 claims description 24
- 239000004020 conductor Substances 0.000 claims description 15
- 238000000059 patterning Methods 0.000 claims description 7
- 238000005520 cutting process Methods 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 89
- 229920005591 polysilicon Polymers 0.000 abstract description 89
- 238000004519 manufacturing process Methods 0.000 abstract description 18
- 239000010410 layer Substances 0.000 description 162
- 238000003860 storage Methods 0.000 description 27
- 150000004767 nitrides Chemical class 0.000 description 13
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 7
- 239000005360 phosphosilicate glass Substances 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 239000005380 borophosphosilicate glass Substances 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000000075 oxide glass Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
- H01L28/88—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions made by patterning layers, e.g. by etching conductive layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
- H01L28/87—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 高密度メモリのコンデンサを、従来の方法よ
り余裕があり、処理量が大きく、簡単な工程で形成する
方法を提供する。 【解決手段】 ポリシリコン基層（１１６）を堆積させ
る。次に、異なるエッチング選択性を持つ第１材料（１
３０）と第２材料（１３２）の層を交互に堆積させる。
交互の層（１３０、１３２）をパターン化して異方性エ
ッチングを行う。次に選択的エッチングを用いて第１材
料層（１３０）を半径方向にエッチングし、第１材料層
（１３０）が第２材料（１３２）に切り込むようにす
る。次に、切り込み領域（１３８）を含む構造の上にポ
リシリコンの等角層（１３６）を堆積させる。次に交互
の層を除去し、表面積が増加したポリシリコンの等角層
（１３６）を残して、コンデンサの記憶ノードとして用
いる。
り余裕があり、処理量が大きく、簡単な工程で形成する
方法を提供する。 【解決手段】 ポリシリコン基層（１１６）を堆積させ
る。次に、異なるエッチング選択性を持つ第１材料（１
３０）と第２材料（１３２）の層を交互に堆積させる。
交互の層（１３０、１３２）をパターン化して異方性エ
ッチングを行う。次に選択的エッチングを用いて第１材
料層（１３０）を半径方向にエッチングし、第１材料層
（１３０）が第２材料（１３２）に切り込むようにす
る。次に、切り込み領域（１３８）を含む構造の上にポ
リシリコンの等角層（１３６）を堆積させる。次に交互
の層を除去し、表面積が増加したポリシリコンの等角層
（１３６）を残して、コンデンサの記憶ノードとして用
いる。
Description
【０００１】
【発明の属する技術分野】この発明は一般に高密度デバ
イス用のコンデンサ構造に関する。
イス用のコンデンサ構造に関する。
【０００２】
【従来の技術】普通の高密度メモリの１つにダイナミッ
クランダムアクセスメモリ（ＤＲＡＭ）がある。ＤＲＡ
Ｍは、情報を記憶する個々のセルの配列を備える。これ
らのセルは１ビットの情報を短時間だけ保持するのでダ
イナミックと呼んでいる。したがって、セルは定期的に
読み出してリフレッシュしなければならない。普通のセ
ル構成は、図１に示す１個のトランジスタ１２と１個の
コンデンサ１４から成る。トランジスタ１２はパストラ
ンジスタで、ビット線１６とコンデンサ１４の間に接続
する。パストランジスタ１２のゲートは語線信号１８に
接続する。１ビットの情報をコンデンサ１４に記憶し、
パストランジスタ１２を通して、セルから関係するビッ
ト線に読み出し、またビット線からセルに書き込む。
クランダムアクセスメモリ（ＤＲＡＭ）がある。ＤＲＡ
Ｍは、情報を記憶する個々のセルの配列を備える。これ
らのセルは１ビットの情報を短時間だけ保持するのでダ
イナミックと呼んでいる。したがって、セルは定期的に
読み出してリフレッシュしなければならない。普通のセ
ル構成は、図１に示す１個のトランジスタ１２と１個の
コンデンサ１４から成る。トランジスタ１２はパストラ
ンジスタで、ビット線１６とコンデンサ１４の間に接続
する。パストランジスタ１２のゲートは語線信号１８に
接続する。１ビットの情報をコンデンサ１４に記憶し、
パストランジスタ１２を通して、セルから関係するビッ
ト線に読み出し、またビット線からセルに書き込む。
【０００３】
【発明が解決しようとする課題】メモリデバイスの密度
が高くなるに従って、各セルの小さい面積内に十分なセ
ル容量を持つことが困難になる。従来の一方法では、ド
ープしたポリシリコンシリコン２２とドープしないポリ
シリコン２４の層を交互に堆積させる。ドープしたポリ
シリコン２２とドープしないポリシリコン２４はエッチ
ング速度が異なる。図２に示すように、エッチングによ
りコンデンサの記憶ノード２６をたとえばふいごの形に
する。この構造にすると表面積が増えるので、デバイス
の所定のセル面積における容量が増える。しかし、異な
る堆積ツールを用いてドープしたポリシリコン層とドー
プしないポリシリコン層を堆積させるので、処理量が小
さくなる。したがって、従来の方法より余裕があり、処
理量が大きく、簡単な工程が必要である。
が高くなるに従って、各セルの小さい面積内に十分なセ
ル容量を持つことが困難になる。従来の一方法では、ド
ープしたポリシリコンシリコン２２とドープしないポリ
シリコン２４の層を交互に堆積させる。ドープしたポリ
シリコン２２とドープしないポリシリコン２４はエッチ
ング速度が異なる。図２に示すように、エッチングによ
りコンデンサの記憶ノード２６をたとえばふいごの形に
する。この構造にすると表面積が増えるので、デバイス
の所定のセル面積における容量が増える。しかし、異な
る堆積ツールを用いてドープしたポリシリコン層とドー
プしないポリシリコン層を堆積させるので、処理量が小
さくなる。したがって、従来の方法より余裕があり、処
理量が大きく、簡単な工程が必要である。
【０００４】
【発明の実施の形態】この発明を、ビット線上にコンデ
ンサを持つ型のＤＲＡＭセルについて説明する。ＤＲＡ
Ｍなどの高密度デバイス技術の当業者が理解するよう
に、この発明のコンデンサを他の型のＤＲＡＭやその他
の高密度応用にも用いることができる。
ンサを持つ型のＤＲＡＭセルについて説明する。ＤＲＡ
Ｍなどの高密度デバイス技術の当業者が理解するよう
に、この発明のコンデンサを他の型のＤＲＡＭやその他
の高密度応用にも用いることができる。
【０００５】
【実施例】別に指示のない限り、異なる図面の中の対応
する数字や記号は、対応する部分を示す。この発明の第
１実施態様であるコンデンサ１００を図３に示す。コン
デンサ１００は、たとえば酸化物層１１０と窒化物層１
１２を備える中間レベル誘電体層を通して基板１０２と
接触する。コンデンサ１００の底部ノードはポリシリコ
ン層１１６と波形のシリンダ状のポリシリコン構造１１
８を備える。好ましくはこれらは共にドープしたポリシ
リコンであるが、他の導電材料を用いてもよい。コンデ
ンサ誘電体１２０は、コンデンサ１００の底部ノード１
１６、１１８と頂部ノード１２２とを分離する。コンデ
ンサ誘電体１２０はたとえば窒化物・酸化物の２層構造
でよく、頂部ノード１２２は好ましくはドープしたポリ
シリコンであるが、他の導電材料を用いてもよい。この
形のポリシリコン構造１１８を用いると底部ノード１１
６、１１８の表面積が十分大きくなり、従って容量が大
きくなる。たとえば、表面積を３．５倍程度に大きくす
ることができる。
する数字や記号は、対応する部分を示す。この発明の第
１実施態様であるコンデンサ１００を図３に示す。コン
デンサ１００は、たとえば酸化物層１１０と窒化物層１
１２を備える中間レベル誘電体層を通して基板１０２と
接触する。コンデンサ１００の底部ノードはポリシリコ
ン層１１６と波形のシリンダ状のポリシリコン構造１１
８を備える。好ましくはこれらは共にドープしたポリシ
リコンであるが、他の導電材料を用いてもよい。コンデ
ンサ誘電体１２０は、コンデンサ１００の底部ノード１
１６、１１８と頂部ノード１２２とを分離する。コンデ
ンサ誘電体１２０はたとえば窒化物・酸化物の２層構造
でよく、頂部ノード１２２は好ましくはドープしたポリ
シリコンであるが、他の導電材料を用いてもよい。この
形のポリシリコン構造１１８を用いると底部ノード１１
６、１１８の表面積が十分大きくなり、従って容量が大
きくなる。たとえば、表面積を３．５倍程度に大きくす
ることができる。
【０００６】図４は、記憶コンデンサを形成する前の１
対のＤＲＡＭセルを示す。語線１０４はトランジスタ１
０５のゲートを形成する。ソース／ドレイン領域１０６
および１０８は語線１０４の反対側に形成する。ビット
線／ビット線接点１０９はソース／ドレイン領域１０８
に接触する。後で形成される記憶コンデンサは中間レベ
ル誘電体１１０／１１２を通してソース／ドレイン領域
１０６に接続する。このような１対のＤＲＡＭセルを形
成する１つの方法が、同時係属米国出願（ＴＩ−１９１
５２）に述べられている。これはテキサス・インスツル
メンツ社に譲渡されており、参照することによりここに
含める。当業者には、ＤＲＡＭセルを形成する他の既知
の方法と共にこの発明のコンデンサを用いてよいことが
理解できるであろう。
対のＤＲＡＭセルを示す。語線１０４はトランジスタ１
０５のゲートを形成する。ソース／ドレイン領域１０６
および１０８は語線１０４の反対側に形成する。ビット
線／ビット線接点１０９はソース／ドレイン領域１０８
に接触する。後で形成される記憶コンデンサは中間レベ
ル誘電体１１０／１１２を通してソース／ドレイン領域
１０６に接続する。このような１対のＤＲＡＭセルを形
成する１つの方法が、同時係属米国出願（ＴＩ−１９１
５２）に述べられている。これはテキサス・インスツル
メンツ社に譲渡されており、参照することによりここに
含める。当業者には、ＤＲＡＭセルを形成する他の既知
の方法と共にこの発明のコンデンサを用いてよいことが
理解できるであろう。
【０００７】この発明のコンデンサ１００を図４の構造
の中に形成する方法を以下に説明する。まず図５に示す
ように、ポリシリコン層１１６を窒化物層１１２の上
に、そして記憶ノード接触領域１１４の中に、堆積させ
る。窒化物層１１２がこの工程の一部としてすでに形成
されていない場合は、記憶ノード接触領域１１４を形成
するエッチングの前に追加して形成しなければならな
い。ポリシリコン層１１６はソース／ドレイン領域１０
６に直接接触させてもよいし、または記憶ノード接触領
域１１４の中にプラグ（図示せず）を用いてポリシリコ
ン層１１６をソース／ドレイン領域１０６に接続しても
よい。ポリシリコン層１１６は、好ましくはドープして
２００から１５００オングストローム程度の厚さに堆積
させる。
の中に形成する方法を以下に説明する。まず図５に示す
ように、ポリシリコン層１１６を窒化物層１１２の上
に、そして記憶ノード接触領域１１４の中に、堆積させ
る。窒化物層１１２がこの工程の一部としてすでに形成
されていない場合は、記憶ノード接触領域１１４を形成
するエッチングの前に追加して形成しなければならな
い。ポリシリコン層１１６はソース／ドレイン領域１０
６に直接接触させてもよいし、または記憶ノード接触領
域１１４の中にプラグ（図示せず）を用いてポリシリコ
ン層１１６をソース／ドレイン領域１０６に接続しても
よい。ポリシリコン層１１６は、好ましくはドープして
２００から１５００オングストローム程度の厚さに堆積
させる。
【０００８】次に図６に示すように、第１材料１３０と
第２材料１３２の層を交互に堆積させる。第１材料と第
２材料は、１つのエッチング工程内で多様に選択するこ
とができる。たとえば、第２材料層１３２はＴＥＯＳ
（テトラエトキシシラン(tetraethoxysilane) 誘導酸化
珪素）でよく、第１材料層１３０はＳＡＣＶＤ（低温(s
ub-atmospheric) 化学気相堆積）酸化物またはＰＳＧ(
ホスホシリケートガラス(phosphosilicate glass) ）で
よい。第１材料と第２材料の種々の組み合わせが可能な
ことは当業者には明らかであろう。たとえば、ドープし
た酸化物とドープしない酸化物、すなわちハード酸化物
とソフト酸化物、の組み合わせを用いることができる。
しかし、第１材料と第２材料はポリシリコンに対しても
選択的にエッチングできなければならない。エッチング
の選択性の比は２０：１以上であることが望ましいが、
これは５：１まで下げることもできる。
第２材料１３２の層を交互に堆積させる。第１材料と第
２材料は、１つのエッチング工程内で多様に選択するこ
とができる。たとえば、第２材料層１３２はＴＥＯＳ
（テトラエトキシシラン(tetraethoxysilane) 誘導酸化
珪素）でよく、第１材料層１３０はＳＡＣＶＤ（低温(s
ub-atmospheric) 化学気相堆積）酸化物またはＰＳＧ(
ホスホシリケートガラス(phosphosilicate glass) ）で
よい。第１材料と第２材料の種々の組み合わせが可能な
ことは当業者には明らかであろう。たとえば、ドープし
た酸化物とドープしない酸化物、すなわちハード酸化物
とソフト酸化物、の組み合わせを用いることができる。
しかし、第１材料と第２材料はポリシリコンに対しても
選択的にエッチングできなければならない。エッチング
の選択性の比は２０：１以上であることが望ましいが、
これは５：１まで下げることもできる。
【０００９】交互の層１３０と１３２の厚さは１５０−
５００オングストローム程度でよい。図には同じ厚さで
示しているが、層１３０と１３２は同じ厚さである必要
はない。これらの厚さは設計の際に、たとえば所望の表
面積や、後の段階でコンデンサ誘電体やコンデンサの頂
部ノードを形成するのに必要な面積などを基準にして選
択する。交互の層１３０と１３２の数は、所望の表面積
や、得られる構造の機械的な安定性／信頼性に従って変
えることもできる。層１３０と１３２は、少なくともそ
れぞれ２層は用いなければならない。
５００オングストローム程度でよい。図には同じ厚さで
示しているが、層１３０と１３２は同じ厚さである必要
はない。これらの厚さは設計の際に、たとえば所望の表
面積や、後の段階でコンデンサ誘電体やコンデンサの頂
部ノードを形成するのに必要な面積などを基準にして選
択する。交互の層１３０と１３２の数は、所望の表面積
や、得られる構造の機械的な安定性／信頼性に従って変
えることもできる。層１３０と１３２は、少なくともそ
れぞれ２層は用いなければならない。
【００１０】図７に示すように、たとえばレジスト１３
４を用いてこの構造をパターン化し、異方性エッチング
を行う。ポリシリコン層１１６のエッチングはこの時点
では随意であって、工程の後の方に遅らせてポリシリコ
ンのエッチング数を制限してもよい。次にレジスト層１
３４を除去する。
４を用いてこの構造をパターン化し、異方性エッチング
を行う。ポリシリコン層１１６のエッチングはこの時点
では随意であって、工程の後の方に遅らせてポリシリコ
ンのエッチング数を制限してもよい。次にレジスト層１
３４を除去する。
【００１１】次に図８に示すように、第１材料層１３０
を第２材料層に対して選択的にエッチングする。第１材
料層１３０は半径方向に(radially)エッチングし、第２
材料層１３２に対して第１材料層１３０を切り込む。エ
ッチングの薬品と種類は第１材料と第２材料の組成に従
って変えてよい。たとえばそれぞれ１１％のＰＳＧとＴ
ＥＯＳを用いる場合は、１％の緩衝剤なしＨＦエッチン
グを３５−４０秒程度の間用いるとよい。エッチング時
間は所望の切り込みの程度によって決まる。他の適当な
エッチング、たとえば適当な気相ＨＦエッチングや等方
性プラズマエッチングなどは、この説明を読めば当業者
には明らかである。ポリシリコン層１１６をすでにエッ
チングしてある場合は、酸化物層１１０は窒化物層１１
２によりこのエッチング中に影響を受けない。しかしこ
の窒化物層がない場合でも、このような薄めたＨＦエッ
チングでは材料１１０の頂部表面を形成する適当な中間
層誘電体はほとんど消耗しない。
を第２材料層に対して選択的にエッチングする。第１材
料層１３０は半径方向に(radially)エッチングし、第２
材料層１３２に対して第１材料層１３０を切り込む。エ
ッチングの薬品と種類は第１材料と第２材料の組成に従
って変えてよい。たとえばそれぞれ１１％のＰＳＧとＴ
ＥＯＳを用いる場合は、１％の緩衝剤なしＨＦエッチン
グを３５−４０秒程度の間用いるとよい。エッチング時
間は所望の切り込みの程度によって決まる。他の適当な
エッチング、たとえば適当な気相ＨＦエッチングや等方
性プラズマエッチングなどは、この説明を読めば当業者
には明らかである。ポリシリコン層１１６をすでにエッ
チングしてある場合は、酸化物層１１０は窒化物層１１
２によりこのエッチング中に影響を受けない。しかしこ
の窒化物層がない場合でも、このような薄めたＨＦエッ
チングでは材料１１０の頂部表面を形成する適当な中間
層誘電体はほとんど消耗しない。
【００１２】ポリシリコン上にごくわずかに自然の酸化
物を成長させる工程を用いると、切り込み領域１３８を
含む構造の上に薄い等角ポリシリコン層１３６が堆積す
る。たとえばポリシリコン堆積クラスタツール上に気相
ＨＦユニットを用いる。または、第１材料の選択的なエ
ッチングの直後に、４００Ｃのプッシュドープした (a
400 C push insitu-doped)ポリシリコン堆積を用いてよ
い。この説明を読めば、他のエッチングは当業者には明
らかである。コンデンサを形成するのに従来はポリシリ
コンを用いているが、ポリシリコンの代わりに他の導電
材料を用いてもよい。
物を成長させる工程を用いると、切り込み領域１３８を
含む構造の上に薄い等角ポリシリコン層１３６が堆積す
る。たとえばポリシリコン堆積クラスタツール上に気相
ＨＦユニットを用いる。または、第１材料の選択的なエ
ッチングの直後に、４００Ｃのプッシュドープした (a
400 C push insitu-doped)ポリシリコン堆積を用いてよ
い。この説明を読めば、他のエッチングは当業者には明
らかである。コンデンサを形成するのに従来はポリシリ
コンを用いているが、ポリシリコンの代わりに他の導電
材料を用いてもよい。
【００１３】ポリシリコン層１３６は１００−７００オ
ングストローム程度の厚さに堆積させ、好ましくはドー
プする。ポリシリコン層１３６の厚さは第１および第２
材料層１３０、１３２の厚さによって変わる。第１材料
層１３０の厚さが最も重要である。ポリシリコン層１３
６の厚さが第１材料層１３０の厚さの半分以下の場合
は、図９Ａに示す構造が得られる。ポリシリコン層１３
６の厚さが第１材料層１３０の厚さの半分以上の場合
は、図９Ｂに示す構造が得られる。好ましい実施態様で
は、ポリシリコン層１３６の厚さは２００オングストロ
ーム程度であって、２０００オングストロームより厚く
てはならない。図９Ａの構造では、ポリシリコン層１３
６の厚さは第１材料層の厚さの半分より小さく、その程
度はコンデンサ誘電体と頂部コンデンサノードが切り込
み部分１３８内に十分形成できるようでなければならな
い。
ングストローム程度の厚さに堆積させ、好ましくはドー
プする。ポリシリコン層１３６の厚さは第１および第２
材料層１３０、１３２の厚さによって変わる。第１材料
層１３０の厚さが最も重要である。ポリシリコン層１３
６の厚さが第１材料層１３０の厚さの半分以下の場合
は、図９Ａに示す構造が得られる。ポリシリコン層１３
６の厚さが第１材料層１３０の厚さの半分以上の場合
は、図９Ｂに示す構造が得られる。好ましい実施態様で
は、ポリシリコン層１３６の厚さは２００オングストロ
ーム程度であって、２０００オングストロームより厚く
てはならない。図９Ａの構造では、ポリシリコン層１３
６の厚さは第１材料層の厚さの半分より小さく、その程
度はコンデンサ誘電体と頂部コンデンサノードが切り込
み部分１３８内に十分形成できるようでなければならな
い。
【００１４】図１０Ａ−図１０Ｂに示すように、次にポ
リシリコンのエッチバックを行う。これにより、記憶ノ
ードの頂部表面１４０と、記憶ノード１４２の間の領域
のポリシリコンを除去する。構造の側面と切り込み部分
１３８内のポリシリコン層１３６の部分はエッチバック
の後も残る。ポリシリコン層１３６をドープせずに堆積
した場合は、エッチバックの前にドープしてよい。ポリ
シリコンのエッチバックの前に、ポリシリコン層１１６
と１３６の上に随意に粗いポリシリコンの薄い層を堆積
させてよい。これにより表面部はさらに強化される。表
面部をさらに強化するために粗いポリシリコンを堆積さ
せる方法は、この技術では既知である。
リシリコンのエッチバックを行う。これにより、記憶ノ
ードの頂部表面１４０と、記憶ノード１４２の間の領域
のポリシリコンを除去する。構造の側面と切り込み部分
１３８内のポリシリコン層１３６の部分はエッチバック
の後も残る。ポリシリコン層１３６をドープせずに堆積
した場合は、エッチバックの前にドープしてよい。ポリ
シリコンのエッチバックの前に、ポリシリコン層１１６
と１３６の上に随意に粗いポリシリコンの薄い層を堆積
させてよい。これにより表面部はさらに強化される。表
面部をさらに強化するために粗いポリシリコンを堆積さ
せる方法は、この技術では既知である。
【００１５】次に第１および第２材料層１３０、１３２
を除去する。必要であれば、レジスト層１４３をスピン
堆積させて、第１および第２材料層１３０、１３２を除
去する前にエッチバックし、記憶ノード間の酸化物領域
を保護する。好ましくは、等方性（ウエットまたはプラ
ズマ）エッチングを用いて第１および第２材料層１３
０、１３２を除去し、これらの層の除去を完全にする。
このエッチングはエッチングするポリシリコンに対して
選択的である。図１１Ａ−図１１Ｂに示すように、ポリ
シリコン層１３６はそのままである。
を除去する。必要であれば、レジスト層１４３をスピン
堆積させて、第１および第２材料層１３０、１３２を除
去する前にエッチバックし、記憶ノード間の酸化物領域
を保護する。好ましくは、等方性（ウエットまたはプラ
ズマ）エッチングを用いて第１および第２材料層１３
０、１３２を除去し、これらの層の除去を完全にする。
このエッチングはエッチングするポリシリコンに対して
選択的である。図１１Ａ−図１１Ｂに示すように、ポリ
シリコン層１３６はそのままである。
【００１６】記憶コンデンサ１００の、たとえば窒化物
／酸化物の２層構造のコンデンサ誘電体１２０と頂部ノ
ード１２２を形成すると、この構造は完成する。記憶コ
ンデンサ１００の頂部ノード１２２は好ましくはドープ
したポリシリコンである。完成した構造を図１２Ａ−図
１２Ｂに示す。図１２Ａの構造は表面積が大きく、図１
２Ｂの構造は丈夫で製造しやすい。
／酸化物の２層構造のコンデンサ誘電体１２０と頂部ノ
ード１２２を形成すると、この構造は完成する。記憶コ
ンデンサ１００の頂部ノード１２２は好ましくはドープ
したポリシリコンである。完成した構造を図１２Ａ−図
１２Ｂに示す。図１２Ａの構造は表面積が大きく、図１
２Ｂの構造は丈夫で製造しやすい。
【００１７】次にこの発明の第２実施態様を形成する方
法を説明する。第２実施態様は第１実施態様の鏡像であ
って、機械的な安定性が高い点が好ましい。第１実施態
様と同様に、ポリシリコン層１１６と交互の第１および
第２材料層１３０、１３２を堆積させる。しかしこの時
点でポリシリコンパッド層１１６を記憶パターンにパタ
ーン化しエッチングしてよい。これにより、工程の後の
方でこの層をエッチングする必要がなくなる。図１３に
示すように、マスキング層１５０を用いてこれらの層を
パターン化する。記憶ノードになる中央部の領域１５２
を露出させる。この領域は、最終構造の幅の４分の１か
ら３分の１程度でよい。直径が最小限界寸法（ＣＤ）よ
り小さい孔を得るには側壁スペーサを備えるハードマス
クが必要であろう。たとえば最小のコンデンサ幅が２６
００オングストロームの場合は、領域１５２は１０００
オングストローム程度でよい。次に異方性エッチングを
行って、図１４に示すように領域１５２の下の層１３０
と１３２を除去する。
法を説明する。第２実施態様は第１実施態様の鏡像であ
って、機械的な安定性が高い点が好ましい。第１実施態
様と同様に、ポリシリコン層１１６と交互の第１および
第２材料層１３０、１３２を堆積させる。しかしこの時
点でポリシリコンパッド層１１６を記憶パターンにパタ
ーン化しエッチングしてよい。これにより、工程の後の
方でこの層をエッチングする必要がなくなる。図１３に
示すように、マスキング層１５０を用いてこれらの層を
パターン化する。記憶ノードになる中央部の領域１５２
を露出させる。この領域は、最終構造の幅の４分の１か
ら３分の１程度でよい。直径が最小限界寸法（ＣＤ）よ
り小さい孔を得るには側壁スペーサを備えるハードマス
クが必要であろう。たとえば最小のコンデンサ幅が２６
００オングストロームの場合は、領域１５２は１０００
オングストローム程度でよい。次に異方性エッチングを
行って、図１４に示すように領域１５２の下の層１３０
と１３２を除去する。
【００１８】次に選択エッチングを行って、第１材料層
１３０を第２材料層１３２に対して選択的にエッチング
する。第１材料層１３０を半径方向にエッチングし、図
１５に示すように第２材料層１３２に対して第１材料層
１３０を切り込む。第１実施態様と同様に、エッチング
の薬品と種類は第１および第２材料の組成に従って変え
てよい。たとえばそれぞれＰＳＧとＴＥＯＳを用いる場
合は、１％の緩衝剤なしＨＦを３５−４０秒程度の間用
いるとよい。エッチング時間は所望の切り込みの程度に
よって決まる。他の適当なエッチング、たとえば適当な
気相ＨＦエッチングや等方性プラズマエッチングなど
は、この説明を読めば当業者には明らかである。
１３０を第２材料層１３２に対して選択的にエッチング
する。第１材料層１３０を半径方向にエッチングし、図
１５に示すように第２材料層１３２に対して第１材料層
１３０を切り込む。第１実施態様と同様に、エッチング
の薬品と種類は第１および第２材料の組成に従って変え
てよい。たとえばそれぞれＰＳＧとＴＥＯＳを用いる場
合は、１％の緩衝剤なしＨＦを３５−４０秒程度の間用
いるとよい。エッチング時間は所望の切り込みの程度に
よって決まる。他の適当なエッチング、たとえば適当な
気相ＨＦエッチングや等方性プラズマエッチングなど
は、この説明を読めば当業者には明らかである。
【００１９】ポリシリコン上にごくわずかに自然の酸化
物を成長させる工程を用いると、第１実施態様の場合と
同様に、切り込み領域１３８を含む構造の上に薄い等角
ポリシリコン層１３６が堆積する。ポリシリコン層１３
６は１０００オングストローム程度の厚さに堆積させ、
好ましくはドープする。第１実施態様の場合と同様に、
ポリシリコン層１３６の厚さは第１および第２材料層１
３０、１３２の厚さによって変わる。ポリシリコン層１
３６の厚さが第１材料層１３０の厚さの半分以下の場合
は、図１６Ａに示す構造が得られる。ポリシリコン層１
３６の厚さが第１材料層１３０の厚さの半分以上の場合
は、図１６Ｂに示す構造が得られる。
物を成長させる工程を用いると、第１実施態様の場合と
同様に、切り込み領域１３８を含む構造の上に薄い等角
ポリシリコン層１３６が堆積する。ポリシリコン層１３
６は１０００オングストローム程度の厚さに堆積させ、
好ましくはドープする。第１実施態様の場合と同様に、
ポリシリコン層１３６の厚さは第１および第２材料層１
３０、１３２の厚さによって変わる。ポリシリコン層１
３６の厚さが第１材料層１３０の厚さの半分以下の場合
は、図１６Ａに示す構造が得られる。ポリシリコン層１
３６の厚さが第１材料層１３０の厚さの半分以上の場合
は、図１６Ｂに示す構造が得られる。
【００２０】ポリシリコン層１１６と１３６の上に随意
に粗いポリシリコンの薄い層を堆積させてよい。これに
より表面部はさらに強化される。表面部をさらに強化す
るために粗いポリシリコンを堆積させる方法は、この技
術では既知である。次にポリシリコンのエッチバックを
行う。これにより、記憶ノードの頂部表面１４０のポリ
シリコンを除去する。構造の側面と切り込み部分１３８
内のポリシリコン層１３６の部分はエッチバックの後も
残る。ポリシリコン層１３６をドープせずに堆積させた
場合は、エッチバックの前にドープしてよい。
に粗いポリシリコンの薄い層を堆積させてよい。これに
より表面部はさらに強化される。表面部をさらに強化す
るために粗いポリシリコンを堆積させる方法は、この技
術では既知である。次にポリシリコンのエッチバックを
行う。これにより、記憶ノードの頂部表面１４０のポリ
シリコンを除去する。構造の側面と切り込み部分１３８
内のポリシリコン層１３６の部分はエッチバックの後も
残る。ポリシリコン層１３６をドープせずに堆積させた
場合は、エッチバックの前にドープしてよい。
【００２１】次に第１および第２材料層１３０、１３２
を除去する。好ましくは、等方性（ウエットまたはプラ
ズマ）エッチングを用いてこれらの層の除去を完全にす
る。このエッチングはエッチングするポリシリコンに対
して選択的である。図１７Ａ−図１７Ｂに示すように、
ポリシリコン層１３６はそのままである。記憶ノードの
間のポリシリコン層１１６の部分が前に除去されていな
い場合は、この時点で除去する。
を除去する。好ましくは、等方性（ウエットまたはプラ
ズマ）エッチングを用いてこれらの層の除去を完全にす
る。このエッチングはエッチングするポリシリコンに対
して選択的である。図１７Ａ−図１７Ｂに示すように、
ポリシリコン層１３６はそのままである。記憶ノードの
間のポリシリコン層１１６の部分が前に除去されていな
い場合は、この時点で除去する。
【００２２】第１実施態様に関して述べたのと同様に、
記憶コンデンサのコンデンサ誘電体と頂部ノードを形成
すると、この構造は完成する。記憶コンデンサの頂部ノ
ードは好ましくはドープしたポリシリコンである。コン
デンサ誘電体は、たとえば窒化物／酸化物の２層構造を
備える。図１７Ａの構造は表面積が大きく、図１７Ｂの
構造は丈夫で製造しやすい。
記憶コンデンサのコンデンサ誘電体と頂部ノードを形成
すると、この構造は完成する。記憶コンデンサの頂部ノ
ードは好ましくはドープしたポリシリコンである。コン
デンサ誘電体は、たとえば窒化物／酸化物の２層構造を
備える。図１７Ａの構造は表面積が大きく、図１７Ｂの
構造は丈夫で製造しやすい。
【００２３】この発明の第３実施態様の平面化コンデン
サ配列１８２を図１８に示す。コンデンサ配列１８２の
コンデンサ構造を第１実施態様と同様に示す。しかし第
３実施態様の平面化構造と方法は、この技術で既知のビ
ット線上にコンデンサを持つ他の構造にも適用できる。
コンデンサ配列１８２は記憶平板空洞(storage plateca
vity)１８０内にある。記憶平板空洞１８０は、誘電体
部分１７０と、誘電体マスク部分１７２を備える平面化
構造により囲まれている。誘電体部分１７０は、たとえ
ばボロホスホシリケートガラス(borophosphosilicate g
lass) ＢＰＳＧでよく、誘電体マスク部分１７２は、た
とえば窒化珪素でよい。誘電体部分１７０と１７２を合
わせた高さは、コンデンサ配列１８２の最終コンデンサ
構造の高さにほぼ等しい。平面化構造１７０、１７２を
用いると、コンデンサ配列を含むデバイスの領域と周辺
領域との間に従来のような段差ができない。段差は配列
の密度が増加するに従って増加する。たとえば２５６メ
ガＤＲＡＭでは、段差は５００ｎｍ程度になる。段差が
あると、後で相互接続レベルを形成するときに大きな問
題を生じる。なぜなら、このような相互接続レベルによ
り周辺領域からコンデンサ配列領域に移行しなければな
らないからである。平面化構造１７０、１７２を用いる
ことによりこの問題はなくなり、また化学的機械的平面
化を安価に実現することができる。
サ配列１８２を図１８に示す。コンデンサ配列１８２の
コンデンサ構造を第１実施態様と同様に示す。しかし第
３実施態様の平面化構造と方法は、この技術で既知のビ
ット線上にコンデンサを持つ他の構造にも適用できる。
コンデンサ配列１８２は記憶平板空洞(storage plateca
vity)１８０内にある。記憶平板空洞１８０は、誘電体
部分１７０と、誘電体マスク部分１７２を備える平面化
構造により囲まれている。誘電体部分１７０は、たとえ
ばボロホスホシリケートガラス(borophosphosilicate g
lass) ＢＰＳＧでよく、誘電体マスク部分１７２は、た
とえば窒化珪素でよい。誘電体部分１７０と１７２を合
わせた高さは、コンデンサ配列１８２の最終コンデンサ
構造の高さにほぼ等しい。平面化構造１７０、１７２を
用いると、コンデンサ配列を含むデバイスの領域と周辺
領域との間に従来のような段差ができない。段差は配列
の密度が増加するに従って増加する。たとえば２５６メ
ガＤＲＡＭでは、段差は５００ｎｍ程度になる。段差が
あると、後で相互接続レベルを形成するときに大きな問
題を生じる。なぜなら、このような相互接続レベルによ
り周辺領域からコンデンサ配列領域に移行しなければな
らないからである。平面化構造１７０、１７２を用いる
ことによりこの問題はなくなり、また化学的機械的平面
化を安価に実現することができる。
【００２４】この発明の第３実施態様のコンデンサ配列
を図４の構造の中に形成する方法を以下に説明する。ま
ず図１９に示すように、記憶ノード接触領域１１４内に
ポリシリコンプラグ１１６を形成するが、窒化物層１１
２は必要ない。図１９の構造は平面化されている。次
に、この構造の上に誘電体材料層１７０を堆積させる。
誘電体材料１７０はＢＰＳＧなどの酸化物が好ましい。
次に酸化物層１７０の上に窒化物層１７２を堆積させ
る。酸化物層１７０と窒化物層１７２の厚さは、２つの
層の厚さの和が最終のコンデンサ構造の所望の厚さにほ
ぼ等しくなるように選ぶ。これはたとえば５００ｎｍ程
度である。次に窒化物層１７２と酸化物層１７０をパタ
ーン化してエッチングし、図２０に示すように平面化構
造１８４で囲まれた記憶平板空洞１８０を形成する。平
面化構造１８４は酸化物層１７０と窒化物層１７２の残
った部分から成る。窒化物層１７２は後の工程で酸化物
層１７０を保護するためのマスキング層となる。
を図４の構造の中に形成する方法を以下に説明する。ま
ず図１９に示すように、記憶ノード接触領域１１４内に
ポリシリコンプラグ１１６を形成するが、窒化物層１１
２は必要ない。図１９の構造は平面化されている。次
に、この構造の上に誘電体材料層１７０を堆積させる。
誘電体材料１７０はＢＰＳＧなどの酸化物が好ましい。
次に酸化物層１７０の上に窒化物層１７２を堆積させ
る。酸化物層１７０と窒化物層１７２の厚さは、２つの
層の厚さの和が最終のコンデンサ構造の所望の厚さにほ
ぼ等しくなるように選ぶ。これはたとえば５００ｎｍ程
度である。次に窒化物層１７２と酸化物層１７０をパタ
ーン化してエッチングし、図２０に示すように平面化構
造１８４で囲まれた記憶平板空洞１８０を形成する。平
面化構造１８４は酸化物層１７０と窒化物層１７２の残
った部分から成る。窒化物層１７２は後の工程で酸化物
層１７０を保護するためのマスキング層となる。
【００２５】次に好ましくはドープしたポリシリコン層
１７４を、窒化物層１７２の上と記憶平板空洞１８０の
中に堆積させる。ポリシリコン層１７４は５０ｎｍ程度
でよい。ポリシリコン層１７４は、後の工程段階で酸化
物層１７０の垂直端と中間レベル誘電体層１００の表面
を保護する。次の工程でコンデンサ配列１８２を形成す
る。コンデンサ配列１８２は第１および第２実施態様の
場合と同様に形成する。まず交互の層１３０と１３２を
堆積させる。この場合は、第１材料１３０と第２材料１
３２の交互の層の全体の厚さを、記憶平板空洞１８０の
深さにほぼ等しくする（すなわち、層１３０または層１
３２の厚さに等しい厚さ以下に）。ＣＭＰの代わりに、
重要でないレジストパターン化段階が必要な場合があ
る。好ましくは、コンデンサ配列１８２の端と平面化構
造１８４の間に記憶平板空洞の深さにほぼ等しい間隔を
残して、コンデンサ配列１８２の端で交互の層１３０と
１３２の品質が均一になるようにする。このようにして
も、デバイス全体の大きさはごくわずか増える（すなわ
ち、ミリメートル程度のデバイスの大きさが約１ミクロ
ン増える）だけである。または、この技術で既知の他の
コンデンサ構造を用いてもよい。頂部電極材料１２２を
堆積させた後、一般にポリシリコンの頂部電極材料をエ
ッチバックなどにより除去して、図１８に示すように、
平面化構造１８４の高さと同じ平面にする。これによ
り、従来の技術で見られた段差やその他の問題のない平
面化構造が得られる。
１７４を、窒化物層１７２の上と記憶平板空洞１８０の
中に堆積させる。ポリシリコン層１７４は５０ｎｍ程度
でよい。ポリシリコン層１７４は、後の工程段階で酸化
物層１７０の垂直端と中間レベル誘電体層１００の表面
を保護する。次の工程でコンデンサ配列１８２を形成す
る。コンデンサ配列１８２は第１および第２実施態様の
場合と同様に形成する。まず交互の層１３０と１３２を
堆積させる。この場合は、第１材料１３０と第２材料１
３２の交互の層の全体の厚さを、記憶平板空洞１８０の
深さにほぼ等しくする（すなわち、層１３０または層１
３２の厚さに等しい厚さ以下に）。ＣＭＰの代わりに、
重要でないレジストパターン化段階が必要な場合があ
る。好ましくは、コンデンサ配列１８２の端と平面化構
造１８４の間に記憶平板空洞の深さにほぼ等しい間隔を
残して、コンデンサ配列１８２の端で交互の層１３０と
１３２の品質が均一になるようにする。このようにして
も、デバイス全体の大きさはごくわずか増える（すなわ
ち、ミリメートル程度のデバイスの大きさが約１ミクロ
ン増える）だけである。または、この技術で既知の他の
コンデンサ構造を用いてもよい。頂部電極材料１２２を
堆積させた後、一般にポリシリコンの頂部電極材料をエ
ッチバックなどにより除去して、図１８に示すように、
平面化構造１８４の高さと同じ平面にする。これによ
り、従来の技術で見られた段差やその他の問題のない平
面化構造が得られる。
【００２６】この発明について例示の実施態様に関連し
て説明したが、この説明を制限的に解釈してはならな
い。たとえば第２材料のエッチングが第１材料より早く
なるように第１材料と第２材料を選択するなど、例示の
実施態様の種々の変形や組み合わせが可能なことは、こ
の説明により当業者には明らかである。したがって特許
請求の範囲はこのような変形や実施態様をすべて含むも
のである。
て説明したが、この説明を制限的に解釈してはならな
い。たとえば第２材料のエッチングが第１材料より早く
なるように第１材料と第２材料を選択するなど、例示の
実施態様の種々の変形や組み合わせが可能なことは、こ
の説明により当業者には明らかである。したがって特許
請求の範囲はこのような変形や実施態様をすべて含むも
のである。
【００２７】以上の説明に関して更に以下の項を開示す
る。 （１） コンデンサを形成する方法であって、第１エッ
チング選択性を持つ第１薄膜を堆積させ、前記第１薄膜
の上に第２エッチング選択性を持つ第２薄膜を堆積さ
せ、前記第１薄膜を堆積させまた前記第２薄膜を堆積さ
せる前記ステップを少なくとも１回繰り返して、複数の
第１薄膜層と複数の第２薄膜層を交互に形成し、前記複
数の第１および第２薄膜層をパターン化してエッチング
し、前記複数の第１および第２薄膜層を選択的にエッチ
ングして複数の切り込み領域を形成し、ただし前記第１
エッチング選択性は前記第２エッチング選択性より小さ
く、また前記複数の第１薄膜層を前記複数の第２薄膜層
に対して切り込み、前記切り込み領域を含む前記複数の
第１および第２薄膜層の上に導電材料の等角層を堆積さ
せ、導電材料の前記等角層をエッチバックし、導電材料
の前記等角層は除去せずに、前記複数の第１および第２
薄膜層を選択的に除去し、導電材料の前記等角層の上に
コンデンサ誘電体を形成し、前記コンデンサ誘電体の上
に頂部ノードを形成する、ステップを含む、コンデンサ
を形成する方法。
る。 （１） コンデンサを形成する方法であって、第１エッ
チング選択性を持つ第１薄膜を堆積させ、前記第１薄膜
の上に第２エッチング選択性を持つ第２薄膜を堆積さ
せ、前記第１薄膜を堆積させまた前記第２薄膜を堆積さ
せる前記ステップを少なくとも１回繰り返して、複数の
第１薄膜層と複数の第２薄膜層を交互に形成し、前記複
数の第１および第２薄膜層をパターン化してエッチング
し、前記複数の第１および第２薄膜層を選択的にエッチ
ングして複数の切り込み領域を形成し、ただし前記第１
エッチング選択性は前記第２エッチング選択性より小さ
く、また前記複数の第１薄膜層を前記複数の第２薄膜層
に対して切り込み、前記切り込み領域を含む前記複数の
第１および第２薄膜層の上に導電材料の等角層を堆積さ
せ、導電材料の前記等角層をエッチバックし、導電材料
の前記等角層は除去せずに、前記複数の第１および第２
薄膜層を選択的に除去し、導電材料の前記等角層の上に
コンデンサ誘電体を形成し、前記コンデンサ誘電体の上
に頂部ノードを形成する、ステップを含む、コンデンサ
を形成する方法。
【００２８】（２） 前記第２薄膜はテトラエトキシシ
ラン誘導酸化珪素（ＴＥＯＳ）を含む、第１項記載のコ
ンデンサを形成する方法。 （３） 前記第１薄膜はホスホシリケートガラスを含
む、第１項記載のコンデンサを形成する方法。 （４） 前記第１薄膜はＳＡＣＶＤ酸化物を含む、第１
項記載のコンデンサを形成する方法。 （５） 導電材料の前記等角層は前記第１薄膜の厚さの
半分より大きい厚さに堆積させる、第１項記載のコンデ
ンサを形成する方法。
ラン誘導酸化珪素（ＴＥＯＳ）を含む、第１項記載のコ
ンデンサを形成する方法。 （３） 前記第１薄膜はホスホシリケートガラスを含
む、第１項記載のコンデンサを形成する方法。 （４） 前記第１薄膜はＳＡＣＶＤ酸化物を含む、第１
項記載のコンデンサを形成する方法。 （５） 導電材料の前記等角層は前記第１薄膜の厚さの
半分より大きい厚さに堆積させる、第１項記載のコンデ
ンサを形成する方法。
【００２９】（６） 導電材料の前記等角層は前記第１
薄膜の厚さの半分より小さい厚さに堆積させる、第１項
記載のコンデンサを形成する方法。 （７） 接触領域を形成し、前記第１薄膜を堆積させる
前記ステップの前に、前記接触領域内および周りに導電
材料の基層を堆積させるステップをさらに含む、第１項
記載のコンデンサを形成する方法。 （８） 前記パターン化およびエッチングのステップは
前記接触領域を覆う領域をマスクする、第７項記載のコ
ンデンサを形成する方法。
薄膜の厚さの半分より小さい厚さに堆積させる、第１項
記載のコンデンサを形成する方法。 （７） 接触領域を形成し、前記第１薄膜を堆積させる
前記ステップの前に、前記接触領域内および周りに導電
材料の基層を堆積させるステップをさらに含む、第１項
記載のコンデンサを形成する方法。 （８） 前記パターン化およびエッチングのステップは
前記接触領域を覆う領域をマスクする、第７項記載のコ
ンデンサを形成する方法。
【００３０】（９） 前記パターン化およびエッチング
のステップは前記接触領域を覆う領域を露出させる、第
７項記載のコンデンサを形成する方法。 （１０） 導電材料の前記等角層を堆積させる前記ステ
ップの後で、導電材料の前記等角層の上に粗いポリシリ
コン層を堆積させる、ステップをさらに含む、第１項記
載のコンデンサを形成する方法。 （１１） 前記導電材料はポリシリコンである、第１項
記載のコンデンサを形成する方法。
のステップは前記接触領域を覆う領域を露出させる、第
７項記載のコンデンサを形成する方法。 （１０） 導電材料の前記等角層を堆積させる前記ステ
ップの後で、導電材料の前記等角層の上に粗いポリシリ
コン層を堆積させる、ステップをさらに含む、第１項記
載のコンデンサを形成する方法。 （１１） 前記導電材料はポリシリコンである、第１項
記載のコンデンサを形成する方法。
【００３１】（１２） 高密度応用のコンデンサを形成
する方法であって、接触領域を形成し、前記接触領域内
および周りに第１ポリシリコン層を堆積させ、前記第１
ポリシリコン層の上に第１および第２材料の複数の交互
の層を堆積させ、ただし前記第１および第２材料は少な
くとも５：１の異なるエッチング選択性を持ち、前記複
数の交互の層をパターン化して第１領域を露出させ、前
記第１領域内の前記複数の交互の層に異方性エッチング
を行って前記第１ポリシリコン層を露出させ、前記複数
の交互の層を選択的にかつ半径方向にエッチングして、
前記第１材料を含む前記複数の交互の層を、前記第２材
料を含む前記複数の交互の層に対して切り込み、前記複
数の交互の層の上に第２ポリシリコン層を堆積させ、前
記第２ポリシリコン層をエッチバックして、前記複数の
交互の層の頂部表面を露出させ、前記第２ポリシリコン
層を除去せずに、前記複数の交互の層を選択的に除去
し、前記第２ポリシリコン層の上にコンデンサ誘電体を
形成し、前記コンデンサ誘電体の上に導電頂部ノードを
形成する、ステップを含む、コンデンサを形成する方
法。
する方法であって、接触領域を形成し、前記接触領域内
および周りに第１ポリシリコン層を堆積させ、前記第１
ポリシリコン層の上に第１および第２材料の複数の交互
の層を堆積させ、ただし前記第１および第２材料は少な
くとも５：１の異なるエッチング選択性を持ち、前記複
数の交互の層をパターン化して第１領域を露出させ、前
記第１領域内の前記複数の交互の層に異方性エッチング
を行って前記第１ポリシリコン層を露出させ、前記複数
の交互の層を選択的にかつ半径方向にエッチングして、
前記第１材料を含む前記複数の交互の層を、前記第２材
料を含む前記複数の交互の層に対して切り込み、前記複
数の交互の層の上に第２ポリシリコン層を堆積させ、前
記第２ポリシリコン層をエッチバックして、前記複数の
交互の層の頂部表面を露出させ、前記第２ポリシリコン
層を除去せずに、前記複数の交互の層を選択的に除去
し、前記第２ポリシリコン層の上にコンデンサ誘電体を
形成し、前記コンデンサ誘電体の上に導電頂部ノードを
形成する、ステップを含む、コンデンサを形成する方
法。
【００３２】（１３） 前記第２材料はテトラエトキシ
シラン誘導酸化珪素（ＴＥＯＳ）を含む、第１２項記載
のコンデンサを形成する方法。 （１４） 前記第１材料はホスホシリケートガラスを含
む、第１２項記載のコンデンサを形成する方法。 （１５） 前記第１材料はＳＡＣＶＤ酸化物を含む、第
１２項記載のコンデンサを形成する方法。 （１６） 前記第２ポリシリコン層は前記第１材料を含
む前記複数の交互の層の厚さの半分より大きい厚さに堆
積させる、第１２項記載のコンデンサを形成する方法。
シラン誘導酸化珪素（ＴＥＯＳ）を含む、第１２項記載
のコンデンサを形成する方法。 （１４） 前記第１材料はホスホシリケートガラスを含
む、第１２項記載のコンデンサを形成する方法。 （１５） 前記第１材料はＳＡＣＶＤ酸化物を含む、第
１２項記載のコンデンサを形成する方法。 （１６） 前記第２ポリシリコン層は前記第１材料を含
む前記複数の交互の層の厚さの半分より大きい厚さに堆
積させる、第１２項記載のコンデンサを形成する方法。
【００３３】（１７） 前記第２ポリシリコン層は前記
第１材料を含む前記複数の交互の層の厚さの半分より小
さい厚さに堆積させる、第１２項記載のコンデンサを形
成する方法。 （１８） 前記第２ポリシリコン層のエッチバックを行
う前記ステップの前に、前記第２ポリシリコン層の上に
粗いポリシリコン層を堆積させるステップをさらに含
む、第１２項記載のコンデンサを形成する方法。
第１材料を含む前記複数の交互の層の厚さの半分より小
さい厚さに堆積させる、第１２項記載のコンデンサを形
成する方法。 （１８） 前記第２ポリシリコン層のエッチバックを行
う前記ステップの前に、前記第２ポリシリコン層の上に
粗いポリシリコン層を堆積させるステップをさらに含
む、第１２項記載のコンデンサを形成する方法。
【００３４】（１９） 第１および第２材料の複数の交
互の層を堆積させる前記ステップの前に、記憶パターン
を用いて前記第１ポリシリコン層をパターン化しエッチ
ングするステップをさらに含む、第１２項記載のコンデ
ンサを形成する方法。 （２０） 前記複数の交互の層をパターン化する前記ス
テップは、ハードマスクを形成し、前記ハードマスク上
に側壁を形成してサブリソグラフィの孔パターンを形成
する、ステップをさらに含む、第１２項記載のコンデン
サを形成する方法。
互の層を堆積させる前記ステップの前に、記憶パターン
を用いて前記第１ポリシリコン層をパターン化しエッチ
ングするステップをさらに含む、第１２項記載のコンデ
ンサを形成する方法。 （２０） 前記複数の交互の層をパターン化する前記ス
テップは、ハードマスクを形成し、前記ハードマスク上
に側壁を形成してサブリソグラフィの孔パターンを形成
する、ステップをさらに含む、第１２項記載のコンデン
サを形成する方法。
【００３５】（２１） 高密度応用のコンデンサを形成
する方法。ポリシリコン基層１１６を堆積させる。次
に、異なるエッチング選択性を持つ第１材料１３０と第
２材料１３２の層を交互に堆積させる。交互の層１３
０、１３２をパターン化して異方性エッチングを行う。
次に選択的エッチングを用いて第１材料層１３０を半径
方向にエッチングし、第１材料層１３０が第２材料１３
２に切り込むようにする。次に、切り込み領域１３８を
含む構造の上にポリシリコンの等角層１３６を堆積させ
る。次に交互の層を除去し、表面積が増加したポリシリ
コンの等角層１３６を残して、コンデンサの記憶ノード
として用いる。
する方法。ポリシリコン基層１１６を堆積させる。次
に、異なるエッチング選択性を持つ第１材料１３０と第
２材料１３２の層を交互に堆積させる。交互の層１３
０、１３２をパターン化して異方性エッチングを行う。
次に選択的エッチングを用いて第１材料層１３０を半径
方向にエッチングし、第１材料層１３０が第２材料１３
２に切り込むようにする。次に、切り込み領域１３８を
含む構造の上にポリシリコンの等角層１３６を堆積させ
る。次に交互の層を除去し、表面積が増加したポリシリ
コンの等角層１３６を残して、コンデンサの記憶ノード
として用いる。
【００３６】関連出願の相互引例 次の共同譲渡特許出願を参照することによりここに含め
る。 一連番号 出願日 発明者 （ＴＩ−１９１５２） リュー(Liu) 他
る。 一連番号 出願日 発明者 （ＴＩ−１９１５２） リュー(Liu) 他
【図１】従来のＤＲＡＭセルの略図。
【図２】従来のＤＲＡＭコンデンサの断面図。
【図３】この発明の第１実施態様のコンデンサの断面
図。
図。
【図４】記憶ノードを形成する前の１対のＤＲＡＭセル
の断面図。
の断面図。
【図５】ある製造段階における、この発明の第１実施態
様のコンデンサの断面図。
様のコンデンサの断面図。
【図６】ある製造段階における、この発明の第１実施態
様のコンデンサの断面図。
様のコンデンサの断面図。
【図７】ある製造段階における、この発明の第１実施態
様のコンデンサの断面図。
様のコンデンサの断面図。
【図８】ある製造段階における、この発明の第１実施態
様のコンデンサの断面図。
様のコンデンサの断面図。
【図９】ある製造段階における、この発明の第１実施態
様のコンデンサの断面図。
様のコンデンサの断面図。
【図１０】ある製造段階における、この発明の第１実施
態様のコンデンサの断面図。
態様のコンデンサの断面図。
【図１１】ある製造段階における、この発明の第１実施
態様のコンデンサの断面図。
態様のコンデンサの断面図。
【図１２】ある製造段階における、この発明の第１実施
態様のコンデンサの断面図。
態様のコンデンサの断面図。
【図１３】ある製造段階における、この発明の第２実施
態様のコンデンサの断面図。
態様のコンデンサの断面図。
【図１４】ある製造段階における、この発明の第２実施
態様のコンデンサの断面図。
態様のコンデンサの断面図。
【図１５】ある製造段階における、この発明の第２実施
態様のコンデンサの断面図。
態様のコンデンサの断面図。
【図１６】ある製造段階における、この発明の第２実施
態様のコンデンサの断面図。
態様のコンデンサの断面図。
【図１７】ある製造段階における、この発明の第２実施
態様のコンデンサの断面図。
態様のコンデンサの断面図。
【図１８】この発明の第３実施態様の平面化コンデンサ
配列の断面図。
配列の断面図。
【図１９】ある製造段階における、図１８の平面化コン
デンサ配列の断面図。
デンサ配列の断面図。
【図２０】ある製造段階における、図１８の平面化コン
デンサ配列の断面図。
デンサ配列の断面図。
１００ コンデンサ １０２ 基板 １１０ 酸化物層 １１２ 窒化物層 １１６ ポリシリコン層 １１８ ポリシリコン構造 １２０ コンデンサ誘導体 １２２ 頂部ノード １３６ 等角ポリシリコン層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ダリウス エル．クレンショー アメリカ合衆国テキサス州プラノ，ダブリ ュ．パーク ブールバード 3300，ナンバ ー 2242 (72)発明者 ケリー ジェイ．テイラー アメリカ合衆国テキサス州プラノ，エッジ フィールド 1113 (72)発明者 ダーク エヌ．アンダーソン アメリカ合衆国テキサス州プラノ，メイプ ル リーフ 2117
Claims (1)
- 【請求項１】 コンデンサを形成する方法であって、 第１エッチング選択性を持つ第１薄膜を堆積させ、 前記第１薄膜の上に第２エッチング選択性を持つ第２薄
膜を堆積させ、 前記第１薄膜を堆積させまた前記第２薄膜を堆積させる
前記ステップを少なくとも１回繰り返して、複数の第１
薄膜層と複数の第２薄膜層を交互に形成し、 前記複数の第１および第２薄膜層をパターン化してエッ
チングし、 前記複数の第１および第２薄膜層を選択的にエッチング
して複数の切り込み領域を形成し、ただし前記第１エッ
チング選択性は前記第２エッチング選択性より小さく、
また前記複数の第１薄膜層を前記複数の第２薄膜層に対
して切り込み、 前記切り込み領域を含む前記複数の第１および第２薄膜
層の上に導電材料の等角層を堆積させ、 導電材料の前記等角層をエッチバックし、 導電材料の前記等角層は除去せずに、前記複数の第１お
よび第２薄膜層を選択的に除去し、 導電材料の前記等角層の上にコンデンサ誘電体を形成
し、 前記コンデンサ誘電体の上に頂部ノードを形成する、ス
テップを含む、コンデンサを形成する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US1876796P | 1996-05-31 | 1996-05-31 | |
| US018767 | 1996-05-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1084095A true JPH1084095A (ja) | 1998-03-31 |
Family
ID=21789686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9142119A Pending JPH1084095A (ja) | 1996-05-31 | 1997-05-30 | 高密度メモリ応用の波形頂部コンデンサ構造 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0814498A1 (ja) |
| JP (1) | JPH1084095A (ja) |
| KR (1) | KR970077676A (ja) |
| TW (1) | TW383493B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001127272A (ja) * | 1999-09-30 | 2001-05-11 | Infineon Technologies Ag | 集積回路装置およびその製造方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5926716A (en) * | 1997-03-31 | 1999-07-20 | Siemens Aktiengesellschaft | Method for forming a structure |
| FR2837622B1 (fr) * | 2002-03-20 | 2005-03-25 | Memscap | Micro-composant electronique integrant une structure capacitive, et procede de fabrication |
| US20030179521A1 (en) * | 2002-03-20 | 2003-09-25 | Lionel Girardie | Electronic microcomponent incorporating a capacitive structure and fabrication process |
| WO2020191614A1 (zh) * | 2019-03-26 | 2020-10-01 | 深圳市汇顶科技股份有限公司 | 电容器及其制作方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2504606B2 (ja) * | 1990-05-18 | 1996-06-05 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
| US5170233A (en) * | 1991-03-19 | 1992-12-08 | Micron Technology, Inc. | Method for increasing capacitive surface area of a conductive material in semiconductor processing and stacked memory cell capacitor |
| US5240871A (en) * | 1991-09-06 | 1993-08-31 | Micron Technology, Inc. | Corrugated storage contact capacitor and method for forming a corrugated storage contact capacitor |
| JPH0637256A (ja) * | 1992-07-15 | 1994-02-10 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
| US5330928A (en) * | 1992-09-28 | 1994-07-19 | Industrial Technology Research Institute | Method for fabricating stacked capacitors with increased capacitance in a DRAM cell |
| US5489553A (en) * | 1995-05-25 | 1996-02-06 | Industrial Technology Research Institute | HF vapor surface treatment for the 03 teos gap filling deposition |
| JP2785766B2 (ja) * | 1995-09-29 | 1998-08-13 | 日本電気株式会社 | 半導体装置の製造方法 |
-
1997
- 1997-05-30 EP EP97108728A patent/EP0814498A1/en not_active Withdrawn
- 1997-05-30 JP JP9142119A patent/JPH1084095A/ja active Pending
- 1997-05-30 KR KR1019970022168A patent/KR970077676A/ko not_active Application Discontinuation
- 1997-07-24 TW TW086107668A patent/TW383493B/zh not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001127272A (ja) * | 1999-09-30 | 2001-05-11 | Infineon Technologies Ag | 集積回路装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0814498A1 (en) | 1997-12-29 |
| TW383493B (en) | 2000-03-01 |
| KR970077676A (ko) | 1997-12-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5770499A (en) | Planarized capacitor array structure for high density memory applications | |
| US5726085A (en) | Method of fabricating a dynamic random access memory (DRAM) cell capacitor using hemispherical grain (HSG) polysilicon and selective polysilicon etchback | |
| US5491103A (en) | Method for manufacturing a capacitor structure of a semiconductor memory device | |
| US5712202A (en) | Method for fabricating a multiple walled crown capacitor of a semiconductor device | |
| US6875655B2 (en) | Method of forming DRAM capacitors with protected outside crown surface for more robust structures | |
| US5677222A (en) | Method for forming a DRAM capacitor | |
| JPH05315565A (ja) | 高集積半導体メモリ装置のキャパシタ製造方法 | |
| JPH04249363A (ja) | 高集積半導体メモリ装置の製造方法 | |
| JPH1074905A (ja) | 半導体装置の製造方法 | |
| JP3222944B2 (ja) | Ｄｒａｍセルのキャパシタの製造方法 | |
| US6294436B1 (en) | Method for fabrication of enlarged stacked capacitors using isotropic etching | |
| US5913118A (en) | Method of manufacturing trench DRAM cells with self-aligned field plate | |
| US11974427B2 (en) | Manufacturing method of a memory and a memory | |
| US5837581A (en) | Method for forming a capacitor using a hemispherical-grain structure | |
| KR20200113491A (ko) | 커패시터의 형성 방법, 반도체 소자의 제조 방법, 미세 패턴의 형성 방법, 및 반도체 소자 | |
| US6150213A (en) | Method of forming a cob dram by using self-aligned node and bit line contact plug | |
| US5985729A (en) | Method for manufacturing a capacitor of a trench DRAM cell | |
| US5759894A (en) | Method for forming a DRAM capacitor using HSG-Si | |
| US6190989B1 (en) | Method for patterning cavities and enhanced cavity shapes for semiconductor devices | |
| US6066541A (en) | Method for fabricating a cylindrical capacitor | |
| US6844229B2 (en) | Method of manufacturing semiconductor device having storage electrode of capacitor | |
| JPH1084095A (ja) | 高密度メモリ応用の波形頂部コンデンサ構造 | |
| US6391708B1 (en) | Method of manufacturing DRAM capacitor | |
| US6265263B1 (en) | Method for forming a DRAM capacitor with porous storage node and rugged sidewalls | |
| US5824581A (en) | Method for forming a DRAM capacitor with rounded horizontal fins |