JPH0637256A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0637256A JPH0637256A JP4187170A JP18717092A JPH0637256A JP H0637256 A JPH0637256 A JP H0637256A JP 4187170 A JP4187170 A JP 4187170A JP 18717092 A JP18717092 A JP 18717092A JP H0637256 A JPH0637256 A JP H0637256A
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Abstract
(57)【要約】
【目的】ダイナミックＲＡＭの多段のフィン型スタック
トキャパシタを低コストで形成する。 【構成】半導体基板上にＭＯＳ構造を形成した上でその
上に性質の異なる２種類の膜を繰り返し積層し、基板の
ソース領域への接触孔を開けたのち、その孔を通しての
エッチングで一方の薄膜のみを所定の長さ除去し、その
部分に多結晶シリコンを充填してフィンとし、残った双
方の薄膜を全部除去したのち多結晶シリコンの表面を酸
化して誘電膜とし、その外側に多結晶シリコンを充填し
て対向電極とする。
トキャパシタを低コストで形成する。 【構成】半導体基板上にＭＯＳ構造を形成した上でその
上に性質の異なる２種類の膜を繰り返し積層し、基板の
ソース領域への接触孔を開けたのち、その孔を通しての
エッチングで一方の薄膜のみを所定の長さ除去し、その
部分に多結晶シリコンを充填してフィンとし、残った双
方の薄膜を全部除去したのち多結晶シリコンの表面を酸
化して誘電膜とし、その外側に多結晶シリコンを充填し
て対向電極とする。
Description
【０００１】
【産業上の利用分野】本発明は、コンピュータのメモリ
として用いられるダイナミックＲＡＭ (以下ＤＲＡＭと
記す) を含む半導体装置の製造方法に関する。
として用いられるダイナミックＲＡＭ (以下ＤＲＡＭと
記す) を含む半導体装置の製造方法に関する。
【０００２】
【従来の技術】ＤＲＡＭは容量に電荷を保持することに
よって記憶作用を行う半導体メモリである。ＭＯＳＤＲ
ＡＭは高密度化、大容量化が進み、16Ｍbit ＤＲＡＭが
開発されるようになってきた。そして、微細化に伴って
ソフトエラー耐量を向上させるために、いわゆるスタッ
ク型のキャパシタを採用するようになってきた。図２
(a) 〜(e) は従来のフィン型スタックトキャパシタの製
造工程を示す。ｐ形シリコン基板１の上には、すでに通
常のＬＳＩプロセスによりフィールド酸化膜２および絶
縁膜41を介して設けられる多結晶シリコンのワードライ
ン３からなるＭＯＳ構造が形成され、基板内にはワード
ライン３の下の領域をはさんでソース、ドレインとなる
ｎ+ 領域51、52が形成されている〔図２(a) 〕。次に、
ストレージノードのｎ+ 領域51への接触孔を層間絶縁膜
42にフォト工程およびドライエッチングを用いて開けた
のち、多結晶Siを熱ＣＶＤ法で堆積し、フォトプロセス
によりパターニングしてこれをストレージノードの第一
のフィン61とする。そして、その上に、例えば熱ＣＶＤ
法によるSi3 Ｎ4 膜によってキャパシタの誘電膜７を形
成する〔図２(b) 〕。この誘電膜７の形成には、第一の
フィン61の多結晶Siを熱酸化することにより形成される
SiＯ2 膜を用いる、あるいはそのSiＯ2 膜にさらにSi3
Ｎ4 膜を積層するなど、他のいくつかの方法がある。こ
のあと、再び多結晶Siを積層し、パターニングしてスト
レージノードの対向電極であるセルプレート81を形成
し、その上を誘電膜７により被覆する〔図２(c) 〕。次
いで、その誘電膜７にストレージノードの接触孔を開
け、第二のフィン62を形成し、再び誘電膜７で覆う〔図
２(d) 〕。このような接触孔を開ける工程からセルプレ
ートを形成する工程を繰り返すことによりフィンの数を
増すことができ、キャパシタ容量を増すことでソフトエ
ラー耐量を向上させることができる。図２(e) は２段構
造のキャパシタが形成された段階を示す。ワードライン
３はＷＬ端子に、ｎ+ 領域52はＢＬ (ベースライン) 端
子に、セルプレート81、82はＣＰ (コマンドパルス) 端
子に接続されている。
よって記憶作用を行う半導体メモリである。ＭＯＳＤＲ
ＡＭは高密度化、大容量化が進み、16Ｍbit ＤＲＡＭが
開発されるようになってきた。そして、微細化に伴って
ソフトエラー耐量を向上させるために、いわゆるスタッ
ク型のキャパシタを採用するようになってきた。図２
(a) 〜(e) は従来のフィン型スタックトキャパシタの製
造工程を示す。ｐ形シリコン基板１の上には、すでに通
常のＬＳＩプロセスによりフィールド酸化膜２および絶
縁膜41を介して設けられる多結晶シリコンのワードライ
ン３からなるＭＯＳ構造が形成され、基板内にはワード
ライン３の下の領域をはさんでソース、ドレインとなる
ｎ+ 領域51、52が形成されている〔図２(a) 〕。次に、
ストレージノードのｎ+ 領域51への接触孔を層間絶縁膜
42にフォト工程およびドライエッチングを用いて開けた
のち、多結晶Siを熱ＣＶＤ法で堆積し、フォトプロセス
によりパターニングしてこれをストレージノードの第一
のフィン61とする。そして、その上に、例えば熱ＣＶＤ
法によるSi3 Ｎ4 膜によってキャパシタの誘電膜７を形
成する〔図２(b) 〕。この誘電膜７の形成には、第一の
フィン61の多結晶Siを熱酸化することにより形成される
SiＯ2 膜を用いる、あるいはそのSiＯ2 膜にさらにSi3
Ｎ4 膜を積層するなど、他のいくつかの方法がある。こ
のあと、再び多結晶Siを積層し、パターニングしてスト
レージノードの対向電極であるセルプレート81を形成
し、その上を誘電膜７により被覆する〔図２(c) 〕。次
いで、その誘電膜７にストレージノードの接触孔を開
け、第二のフィン62を形成し、再び誘電膜７で覆う〔図
２(d) 〕。このような接触孔を開ける工程からセルプレ
ートを形成する工程を繰り返すことによりフィンの数を
増すことができ、キャパシタ容量を増すことでソフトエ
ラー耐量を向上させることができる。図２(e) は２段構
造のキャパシタが形成された段階を示す。ワードライン
３はＷＬ端子に、ｎ+ 領域52はＢＬ (ベースライン) 端
子に、セルプレート81、82はＣＰ (コマンドパルス) 端
子に接続されている。
【０００３】
【発明が解決しようとする課題】上記のような製造工程
では、１段のストレージノード／セルプレート構造を形
成するのに、フォト工程が３回、多結晶シリコンの堆積
が２回、誘電膜の形成が少なくとも１回必要であり、容
量を増すために段数がかさむごとにこれらの工程が増す
こと、また段差の大きい面に微細なパターニングを行う
ために、フォト工程においては高度の平坦化技術を適用
しなければならないこと、さらに平坦化技術を用いても
段数には限界があり、そのためキャパシタ容量を増すた
めには上記のように高誘電率のSi3 Ｎ4 で誘電膜７を形
成しなければならず、設備投資が避けられないという問
題があった。
では、１段のストレージノード／セルプレート構造を形
成するのに、フォト工程が３回、多結晶シリコンの堆積
が２回、誘電膜の形成が少なくとも１回必要であり、容
量を増すために段数がかさむごとにこれらの工程が増す
こと、また段差の大きい面に微細なパターニングを行う
ために、フォト工程においては高度の平坦化技術を適用
しなければならないこと、さらに平坦化技術を用いても
段数には限界があり、そのためキャパシタ容量を増すた
めには上記のように高誘電率のSi3 Ｎ4 で誘電膜７を形
成しなければならず、設備投資が避けられないという問
題があった。
【０００４】本発明の目的は、上述の問題を解決し、容
易に段数を増すことのできるＤＲＡＭのフィン型スタッ
クトキャパシタを形成することのできる半導体装置の製
造方法を提供することにある。
易に段数を増すことのできるＤＲＡＭのフィン型スタッ
クトキャパシタを形成することのできる半導体装置の製
造方法を提供することにある。
【０００５】
【課題を解決するための手段】上述の目的を達成するた
めに、本発明の半導体装置の製造方法は、ＤＲＡＭのフ
ィン型スタックトキャパシタを形成するために、第一導
電形の半導体基板の表面層に形成された第二導電形のソ
ース、ドレイン領域の間の基板上に絶縁膜を介してワー
ドラインを形成したのち、そのワードラインを絶縁膜で
覆い、その上に性質の異なる第一、第二の薄膜を交互に
複数回積層し、次いで積層された第一、第二の薄膜およ
び絶縁膜を貫通してソース領域に達する縦孔を開け、そ
の貫通孔を用いての選択的エッチングにより第一薄膜の
所定の部分を除去したのち、生じた第二薄膜相互間およ
び絶縁膜との間ならびに貫通孔の壁面近傍の空間に導電
物質を充填し、さらに残った第一薄膜を第二薄膜と共に
除去し、前記導電物質の表面を誘電膜で被覆し、そのあ
と誘電膜間の空間を充填し、外側で連結される導電物質
からなる層を形成するものとする。そして、第一薄膜が
フォスフォシリケードグラス (ＰＳＧ) からなり、第二
薄膜が低温成長酸化物 (ＬＴＯ) からなること、その場
合第一薄膜の選択的エッチングを硝酸とふっ酸の混合水
溶液を用いて行うことが有効である。また導電物質が多
結晶シリコンであること、誘電膜をその多結晶シリコン
の表面酸化により形成することが有効である。
めに、本発明の半導体装置の製造方法は、ＤＲＡＭのフ
ィン型スタックトキャパシタを形成するために、第一導
電形の半導体基板の表面層に形成された第二導電形のソ
ース、ドレイン領域の間の基板上に絶縁膜を介してワー
ドラインを形成したのち、そのワードラインを絶縁膜で
覆い、その上に性質の異なる第一、第二の薄膜を交互に
複数回積層し、次いで積層された第一、第二の薄膜およ
び絶縁膜を貫通してソース領域に達する縦孔を開け、そ
の貫通孔を用いての選択的エッチングにより第一薄膜の
所定の部分を除去したのち、生じた第二薄膜相互間およ
び絶縁膜との間ならびに貫通孔の壁面近傍の空間に導電
物質を充填し、さらに残った第一薄膜を第二薄膜と共に
除去し、前記導電物質の表面を誘電膜で被覆し、そのあ
と誘電膜間の空間を充填し、外側で連結される導電物質
からなる層を形成するものとする。そして、第一薄膜が
フォスフォシリケードグラス (ＰＳＧ) からなり、第二
薄膜が低温成長酸化物 (ＬＴＯ) からなること、その場
合第一薄膜の選択的エッチングを硝酸とふっ酸の混合水
溶液を用いて行うことが有効である。また導電物質が多
結晶シリコンであること、誘電膜をその多結晶シリコン
の表面酸化により形成することが有効である。
【０００６】
【作用】性質の異なる２種類の薄膜を交互に積層してか
ら１方の薄膜の各々の一部分を選択的に除去して空間を
形成し、その空間を導電物質で充填することにより、ス
トレージノードとなるフィン型導電体を１回の工程で形
成することができる。そして、フィン型導電体の表面を
誘電膜により被覆し、その外側の空間を導電物質で埋め
ることにより前記フィン型の導電体に誘電膜を介して導
電体を対向させることができ、スタックトキャパシタが
でき上がる。
ら１方の薄膜の各々の一部分を選択的に除去して空間を
形成し、その空間を導電物質で充填することにより、ス
トレージノードとなるフィン型導電体を１回の工程で形
成することができる。そして、フィン型導電体の表面を
誘電膜により被覆し、その外側の空間を導電物質で埋め
ることにより前記フィン型の導電体に誘電膜を介して導
電体を対向させることができ、スタックトキャパシタが
でき上がる。
【０００７】
【実施例】図１は本発明の一実施例のフィン型スタック
トキャパシタの製造工程を示し、図２と共通の部分には
同一の符号が付されている。この製造工程では、ｐ形シ
リコン基板１上にフィールド酸化膜２、ＭＯＳ構造のワ
ードライン３、絶縁膜41および42、ならびにｎ+ ソー
ス、ドレイン領域51、52の形成までは図２(a) に示した
従来の工程と同じであり、層間絶縁膜42の上を保護膜43
で覆う〔図１(a) 〕。絶縁膜41およびフィールド酸化膜
２は熱酸化法で形成され、層間絶縁膜42には熱ＣＶＤ法
で形成したＰＳＧあるいはＬＴＯが、保護膜43には、例
えば熱ＣＶＤ法で形成した厚さ2000〜3000ÅのSi3 Ｎ4
膜を用いる。次に、ＰＳＧ膜11およびＬＴＯ膜12を交互
に積層する。図ではそれを２回繰り返したのち、ドライ
エッチングでｎ+ ソース領域51への接触孔を兼ねる貫通
孔９を形成している〔図１(b) 〕。次いで、70％ＨＮＯ
3 と44％ＨＦを１：１ないし７：13の体積比で混合し、
Ｈ2 Ｏで50倍ないし70倍に希釈した液を用い、貫通孔９
からＰＳＧ膜11のみを一定の深さまでエッチングし、生
じた空間に多結晶Siで60を埋込んでパターニングする。
エッチングされないＬＴＯ膜12にはさまれた多結晶Siが
ストレージノードのフィン部61、62、63になる〔図１
(c) 〕。図３はSi基板上に9700Åの厚さのＬＴＯ膜と1.
８μｍの厚さの７mol ％ＰＳＧ膜を積層したのち、上記
のようなエッチング液を用いてエッチングしたときの表
面からの厚さ減少を示し、線31の部分は上層の７mol ％
ＰＳＧ膜のエッチングされる時間で、そのエッチングレ
ートは132 Å／sec であり、線32の部分は下層のＬＴＯ
膜のエッチングされる時間でそのエッチングレートは2.
６Å／sec であり、選択比の大きいことを示している。
ストレージノードの形状、寸法は、積層薄膜11、12の厚
さ、段数および積層薄膜形成時の熱処理方法、エッチン
グ液の混合方法に依存したＰＳＧ／ＬＴＯの選択比によ
って決まるので、最終形状を考慮し、これらの条件の決
定を行わなければならない。
トキャパシタの製造工程を示し、図２と共通の部分には
同一の符号が付されている。この製造工程では、ｐ形シ
リコン基板１上にフィールド酸化膜２、ＭＯＳ構造のワ
ードライン３、絶縁膜41および42、ならびにｎ+ ソー
ス、ドレイン領域51、52の形成までは図２(a) に示した
従来の工程と同じであり、層間絶縁膜42の上を保護膜43
で覆う〔図１(a) 〕。絶縁膜41およびフィールド酸化膜
２は熱酸化法で形成され、層間絶縁膜42には熱ＣＶＤ法
で形成したＰＳＧあるいはＬＴＯが、保護膜43には、例
えば熱ＣＶＤ法で形成した厚さ2000〜3000ÅのSi3 Ｎ4
膜を用いる。次に、ＰＳＧ膜11およびＬＴＯ膜12を交互
に積層する。図ではそれを２回繰り返したのち、ドライ
エッチングでｎ+ ソース領域51への接触孔を兼ねる貫通
孔９を形成している〔図１(b) 〕。次いで、70％ＨＮＯ
3 と44％ＨＦを１：１ないし７：13の体積比で混合し、
Ｈ2 Ｏで50倍ないし70倍に希釈した液を用い、貫通孔９
からＰＳＧ膜11のみを一定の深さまでエッチングし、生
じた空間に多結晶Siで60を埋込んでパターニングする。
エッチングされないＬＴＯ膜12にはさまれた多結晶Siが
ストレージノードのフィン部61、62、63になる〔図１
(c) 〕。図３はSi基板上に9700Åの厚さのＬＴＯ膜と1.
８μｍの厚さの７mol ％ＰＳＧ膜を積層したのち、上記
のようなエッチング液を用いてエッチングしたときの表
面からの厚さ減少を示し、線31の部分は上層の７mol ％
ＰＳＧ膜のエッチングされる時間で、そのエッチングレ
ートは132 Å／sec であり、線32の部分は下層のＬＴＯ
膜のエッチングされる時間でそのエッチングレートは2.
６Å／sec であり、選択比の大きいことを示している。
ストレージノードの形状、寸法は、積層薄膜11、12の厚
さ、段数および積層薄膜形成時の熱処理方法、エッチン
グ液の混合方法に依存したＰＳＧ／ＬＴＯの選択比によ
って決まるので、最終形状を考慮し、これらの条件の決
定を行わなければならない。
【０００８】このあと、先に積層したＰＳＧ膜11および
ＬＴＯ膜12をＨＦ水溶液により一挙にエッチングして除
去する。下層の層間絶縁膜42は、保護膜43で覆われてい
るので、エッチング液による絶縁不良の発生のおそれは
ない。しかし、層間絶縁膜42をＬＴＯで形成すれば、Ｈ
Ｆ水溶液によるエッチングを最下層のＰＳＧ膜11が露出
するまででとどめ、そのＰＳＧ膜を上述のＨＮＯ3 、Ｈ
Ｆ混合水溶液でエッチングすることにより、ＬＴＯ膜42
はエッチングされないので、保護膜43は不必要になり、
保護膜43形成のための設備、工数が節減できる。つづい
て、露出した多結晶Siの表面を熱酸化すれば、各フィン
61、62、63の表面にSiＯ2 が形成されるので、これを誘
電膜７として用いる〔図１(d) 〕。最後に、多結晶Siの
堆積、フォトエッチングにより対向電極となるセルプレ
ート81、82、83および連結部80を形成し、この連結部を
ＣＰ端子に接続、さらにワードライン３をＷＬ端子に、
ｎ + 領域52をＢＬ端子に接続することによりフィン型ス
タックトキャパシタができ上がる〔図１(e) 〕。
ＬＴＯ膜12をＨＦ水溶液により一挙にエッチングして除
去する。下層の層間絶縁膜42は、保護膜43で覆われてい
るので、エッチング液による絶縁不良の発生のおそれは
ない。しかし、層間絶縁膜42をＬＴＯで形成すれば、Ｈ
Ｆ水溶液によるエッチングを最下層のＰＳＧ膜11が露出
するまででとどめ、そのＰＳＧ膜を上述のＨＮＯ3 、Ｈ
Ｆ混合水溶液でエッチングすることにより、ＬＴＯ膜42
はエッチングされないので、保護膜43は不必要になり、
保護膜43形成のための設備、工数が節減できる。つづい
て、露出した多結晶Siの表面を熱酸化すれば、各フィン
61、62、63の表面にSiＯ2 が形成されるので、これを誘
電膜７として用いる〔図１(d) 〕。最後に、多結晶Siの
堆積、フォトエッチングにより対向電極となるセルプレ
ート81、82、83および連結部80を形成し、この連結部を
ＣＰ端子に接続、さらにワードライン３をＷＬ端子に、
ｎ + 領域52をＢＬ端子に接続することによりフィン型ス
タックトキャパシタができ上がる〔図１(e) 〕。
【０００９】以上述べたような本発明の工程では、フィ
ンの数に関係なく、フォト工程が３回、多結晶Si堆積が
２回、誘電膜形成が１回ですみ、工程数を増すことなく
容易にキャパシタ容量を増やすことができる。また、薄
膜を積層することで平坦化の効果があり、接触孔形成の
ためのフォトプロセスの精度が上がる。
ンの数に関係なく、フォト工程が３回、多結晶Si堆積が
２回、誘電膜形成が１回ですみ、工程数を増すことなく
容易にキャパシタ容量を増やすことができる。また、薄
膜を積層することで平坦化の効果があり、接触孔形成の
ためのフォトプロセスの精度が上がる。
【００１０】
【発明の効果】本発明によれば、エッチングに対する性
質の異なる２種類の薄膜を交互に積層することを繰り返
し、選択的エッチングにより１方の薄膜を除去して生ず
る空間をキャパシタの一方の電極となる導電物質で埋
め、その表面を誘電膜で覆ったのち双方の薄膜を除去し
て対向電極を形成することにより、段数の多少にかかわ
らず、フォト工程、ドライエッチング工程、ウェットエ
ッチング工程を各１回行うだけで複雑な形状のキャパシ
タを形成することが可能になった。また、微細加工にウ
ェットエッチングを適用することが可能になったため、
従来必要であったドライエッチング装置やSi3 Ｎ4 成膜
用ＣＶＤ装置などの装置使用時間が短縮あるいは省略さ
れるため、ＤＲＡＭを含む半導体装置のコストダウンが
達せられた。
質の異なる２種類の薄膜を交互に積層することを繰り返
し、選択的エッチングにより１方の薄膜を除去して生ず
る空間をキャパシタの一方の電極となる導電物質で埋
め、その表面を誘電膜で覆ったのち双方の薄膜を除去し
て対向電極を形成することにより、段数の多少にかかわ
らず、フォト工程、ドライエッチング工程、ウェットエ
ッチング工程を各１回行うだけで複雑な形状のキャパシ
タを形成することが可能になった。また、微細加工にウ
ェットエッチングを適用することが可能になったため、
従来必要であったドライエッチング装置やSi3 Ｎ4 成膜
用ＣＶＤ装置などの装置使用時間が短縮あるいは省略さ
れるため、ＤＲＡＭを含む半導体装置のコストダウンが
達せられた。
【図１】本発明の一実施例におけるスタックトキャパシ
タの形成工程を(a) ないし(e)の順に示す断面図
タの形成工程を(a) ないし(e)の順に示す断面図
【図２】従来のスタックトキャパシタの形成工程を(a)
ないし(e) の順に示す断面図
ないし(e) の順に示す断面図
【図３】本発明の一実施例に用いるエッチング液のエッ
チングレートを示す線図
チングレートを示す線図
【符号の説明】 １ ｐ型Si基板 ２ フィールド酸化膜 ３ ワードライン ４１ 絶縁膜 ４２ 層間絶縁膜 ４３ 保護膜 ５１ ソース領域 ５２ ドレイン領域 ６０ 多結晶Ｓｉ ６１ フィン ６２ フィン ６３ フィン ７ 誘電膜 ８０ セルプレート連結部 ８１ セルプレート ８２ セルプレート ８３ セルプレート ９ 貫通孔
Claims (5)
- 【請求項１】ダイナミックＲＡＭのフィン型スタックト
キャパシタを形成するために、第一導電形の半導体基板
の表面層に形成された第二導電形のソース、ドレイン領
域の間の基板上に絶縁膜を介してワードラインを形成し
たのち、そのワードラインを絶縁膜で覆い、その上に性
質の異なる第一、第二の薄膜を交互に複数回積層し、次
いで積層された第一、第二の薄膜および絶縁膜を貫通し
てソース領域に達する縦孔を開け、その貫通孔を通じて
の選択的エッチングにより第一薄膜の所定の部分を除去
したのち、生じた第二薄膜相互間および絶縁膜との間な
らびに貫通孔の壁面近傍の空間に導電物質を充填し、さ
らに残った第一薄膜を第二薄膜と共に除去し、前記導電
物質の表面を誘電膜で被覆し、そのあと誘電膜間の空間
を充填し、外側で連結される導電物質からなる層を形成
することを特徴とする半導体装置の製造方法。 - 【請求項２】第一薄膜がフォスフォシリケートグラスか
らなり、第二薄膜が低温成長酸化物からなる請求項１記
載の半導体装置の製造方法。 - 【請求項３】第一薄膜の選択的エッチングに硝酸とふっ
酸の混合水溶液を用いる請求項２記載の半導体装置の製
造方法。 - 【請求項４】導電物質が多結晶シリコンである請求項
１、２あるいは３記載の半導体装置の製造方法。 - 【請求項５】誘電膜を多結晶シリコンの表面酸化により
形成する請求項４記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4187170A JPH0637256A (ja) | 1992-07-15 | 1992-07-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4187170A JPH0637256A (ja) | 1992-07-15 | 1992-07-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0637256A true JPH0637256A (ja) | 1994-02-10 |
Family
ID=16201342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4187170A Pending JPH0637256A (ja) | 1992-07-15 | 1992-07-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0637256A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0810653A1 (en) * | 1996-05-31 | 1997-12-03 | Texas Instruments Incorporated | DRAM and method of fabricating a DRAM with increased capacity |
| EP0814498A1 (en) * | 1996-05-31 | 1997-12-29 | Texas Instruments Incorporated | Capacitor and its manufacturing process |
| US6274224B1 (en) | 1999-02-01 | 2001-08-14 | 3M Innovative Properties Company | Passive electrical article, circuit articles thereof, and circuit articles comprising a passive electrical article |
| US6577492B2 (en) | 2001-07-10 | 2003-06-10 | 3M Innovative Properties Company | Capacitor having epoxy dielectric layer cured with aminophenylfluorenes |
-
1992
- 1992-07-15 JP JP4187170A patent/JPH0637256A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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