JPS61225864A - 半導体装置 - Google Patents

半導体装置

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JPS61225864A
JPS61225864A JP60068155A JP6815585A JPS61225864A JP S61225864 A JPS61225864 A JP S61225864A JP 60068155 A JP60068155 A JP 60068155A JP 6815585 A JP6815585 A JP 6815585A JP S61225864 A JPS61225864 A JP S61225864A
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layer
capacitor
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    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
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    • Y10S148/014—Capacitor

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野〕 この発明はたとえばＭＯＳダイナミックＲＡＭのような
キャパシタへの電荷蓄積を利用する半導体ｔｉｌｌの容
量増加をもたらす構造に関する。
［従来の技術］ 第２図は従来のＭＯＳダイナミックＲＡＭの断面構造を
示す図である。第２図において、半導体基板１表面に形
成されるソース・ドレインとなる不純物拡散層５と、半
導体基板１上の所定の領域に形成されるゲート酸化膜６
と、ゲート酸化！１６上に形成されるゲート電極７とか
らトランスファゲートとなるＭＯＳトランジスタが形成
される。
また、基板１上の所定の領域に形成される誘電体膜３と
、誘電体膜３上に形成されるキャパシタ電極４とからキ
ャパシタ部が形成される。ＭＯＳトランジスタとキャパ
シタ部とでＭＯＳダイナミックＲＡＭが構成される。隣
接する素子とは素子分離用の分＃ｉｌｌ化躾２により電
気的に絶縁される。
以下、第２図を参照してこの装置の動作について説明す
る。第２図に示される構造で１個のメモリセルが構成さ
れている。この構造においては、キャパシタ部に電荷が
充電されているか、放電されているかに応じて２つの状
態を区別して１ビット分の情報の蓄積がなされる。具体
的には、半導体基板１と誘電体膜３とキャパシタ電極４
とで、いわゆるＭＯ８型キャパシタが構成される。キャ
パシタ電極４は一定の電位に保たれており、半導体基板
１と誘電体１ｌｌＩ３との界面にそのキャパシタ容量に
相当するだけの電荷を蓄積できるようにされる。ゲート
酸化膜６とゲート電極７よりなるトランスファゲート（
ＭｏＳトランジスタ）を電気的に開閉することにより、
キャパシタへの電荷蓄積を行なったり（書込み）、キャ
パシタに電荷が蓄積されているか否かを検出したり（読
出し）たりする。この細かい動作は、この発明の主旨と
無関係なので省略するが、たとえばＪ、メーバー他著１
菅野卓雄訳、ｒＭＯ８ＬｓＩ設計入門」産業図書（１９
８３）などに詳述されている。
［発明が解決しようとする問題点］ ＭＯＳダイナミックＲＡ　Ｍにおいては、キャパシタに
蓄積された電荷量がその信号の強さになる。
従来のこの種のメモリ装置においては、一定の面積内に
キャパシタとトランジスタとを必ず構成しなければなら
ないので、ＬＳｒ（大規模集積回路）のｓＳ度が向上し
てセルの面積が小さくなると、それに対応してキャパシ
タの面積も小さくなる。
この結果、キャパシタの蓄積容量も急速に小さくなり、
メモリ動作のノイズに対する安定性が劣化するという致
命的な欠点があった。
それゆえ、この発明の目的は、上述のような欠点を除去
し、微細加工のためのマスク合わせ回数を大幅に増加さ
せることなく、ｉＫ集積化に伴ってセル面積が減少して
も十分な蓄積容量を保ち、電源ノイズやα線によるソフ
トエラーに対しても十分に強いＭＯＳダイナミッミＲＡ
Ｍ等の半導体装置を提供することである。
Ｌ問題点を解決するための手段］ この発明における￥Ｉｍは、材質または組成の異なる薄
膜電極層を絶縁膜を介して交互に積み重ねて堆積層を形
成し、この堆積層を異方性エツチングを用いて所定の領
域に残し、かつこの堆積層の全側面が露出するようにし
、この異方性エツチングで露出した全側面をいずれか一
方の薄膜電極層にのみ優先的に作用するエツチング法を
用いてエツチングし、その電極層の側面を後退させ、こ
の後退によって生じた間隙を絶縁物で埋め、側面が露出
したままの電極層を互いに導電体で電気的に接続して形
成したものである。
特定的には、電気的接続に用いられる導電体は燐、砒素
または硼素等の不純物を含有したポリシリコンまたはシ
リサイドであり、この導電体と半導体基板との接触部か
ら不純物を半導体基板内へと熱拡散させてそこに不純物
拡散導電領域を形成し、この不純物拡散領域と導電体と
を電気的に接続させる。
［作用］ 積層構造のキャパシタ電極を、エツチング法を巧みに組
合わせて交互に一括して電気的に接続するようにしてい
る。したがって、マスク合わせ回数の大幅な増加を生じ
ることなく、小さな面積内に大きな容量値を有する容量
を形成することができる。
［発明の実施例］ 第１八図ないし第１に図はこの発明の一実施例である容
量の主要製造工程における断面構造および平面構造を示
す図である。以下、第１八図ないし第１に図を参照して
この発明の一実施例である容量の製造方法について説明
する。
まず、第１Ａ図について説明する。半導体基板１上の予
め定められた領域に熱酸化法等を用いて素子分離用の厚
い酸化層である分離領域２が形成される。次に、従来と
同様の方法を用いて、露出した全表面に、誘電体膜３．
第１のキャパシタ電極４．誘電体膜８．第２のキャパシ
タ電極９という順序で第１キヤパシタ電極と第２のキャ
パシタ電極とを誘電体膜を介して交互に積み重ねて堆積
層を形成する。電極層に対しての必須要件は、半導体基
板１から数えて奇数番目の第１の電極層（第１Ａ図にお
いて４．１１．１５）と偶数番目の第２の電極層（第１
Ａ図において９．１３．１７）の材質または組成が互い
に異なるということだけである。第１のキャパシタ電極
および第２のキャパシタ電極の材料としては、たとえば
ポリシリコン、＊融点金属シリサイド、高融点金属等の
材料から適当に容易に選び出すことが可能であり、しか
もこれらの材料はスパッタ蒸着法あるいはＣＶＤ法など
のような従来の膜形成法で容易に形成することが可能で
ある。眉間絶縁膜３，８，１０゜１２．１４．１６につ
いては、それぞれの下地層の熱酸化によって形成しても
、またはＣｖＤ法ヤスバッタ蒸着法を用いて形成しても
よい。層間絶縁膜の材質としては二酸化シリコンが最も
適当であるが、シリコン窒化膜（Ｓｉ　Ｉ　Ｎ４　）や
五酸化タンタル（Ｔａ　２０Ｍ　）などの材料であって
もよい。この層間絶縁膜の材料については本発明の主旨
とは特に関係がない。次に、予め定められた数の電極層
を積み重ねて堆積層を形成した優に、予め定められた電
極パターンに一致した平面形状のレジストパターン１８
が堆積層の上に形成される。
このレジスト層１８は、単一レジスト層であっても、レ
ジストと他の耐ドライエツチング性の高い材料との多層
構造であってもよいことは言うまでもない。
第１Ｂ図において、レジストパターン１８をマスクとし
て、堆積層全体を異方性プラズマエツチング（ＲＩＥ）
法によってエツチングし、予め定められた領域にのみ堆
積層を残す。このとき、堆積層の全側面が露出する。
第１Ｃ図において、フォトレジスト！１１８を除去した
後、第１のキャパシタ電極層が優先的にエツチングされ
るような湿式またはプラズマのような等方性エツチング
法を用いて全体を軽くエツチングし、第１キヤパシタＮ
極層４．１１．１５のみを少し内側に後退させる。
第１Ｄ図において、露出した全表面にＣＶＤ法等を用い
てたとえば８１０２のような絶縁層１９を形成する。こ
のとき、絶縁層１９の膜厚は、少なくとも第１キヤパシ
タ電極層４．１１．１’５の後退により生じた空洞を充
填するのに必要な程度の膜厚である。
第１Ｅ図において、絶縁層１９は、異方性プラズマエツ
チング（ＲＩＥ）を用いてエツチングされて、第１キャ
パシタ電極層の後退空洞部分に充填された絶縁層１９の
みが残される。次に、露出した全表面に導電体層２０を
たとえばＣＶＤ法を用いて形成し、全体を被覆する。
第１Ｆ図において、導電体層２０を異方性エツチング法
を用いてエツチングする。この結果堆積層の側面のみに
導電体層２０が残り、しかもこの導電体層は第２のキャ
パシタ電極層９，１３．１７を電気的に互いに接続した
状態となる。この導電体層２０の材質としては、燐や砒
素などの不純物を含有したポリシリコンまたは高融点金
属シリサイド等を使用する。
第１Ｇ図において、全体に加熱処理を施すことにより、
導電体層２０に含まれる不純物材料が自己整合的に半導
体基板１の導電体層２０に接した部分に拡散されて、そ
こに不純物拡散層２１が形成される。この後、露出した
表面全体を熱酸化法またはＣＶＤ法を用いて絶縁層２２
で覆う。この絶縁層２２の形成は導電体層２０からの不
純物拡散における熱処理と同時に行なってもよい。
第１Ｈ図において、その表面パターンを図に示される８
−８＝線に沿って分離させる（堆積層を互いに分離させ
る）ことを目的として、全体をレジストパターン形成と
異方性エツチングとの併用でエツチングしてバターニン
グを行なう。第１Ｈ図において、Ａ−Ａ一方向の断面形
状が第１Ｇ図に相当する。
第１１図において、第２キャパシタ電極層を互いに電気
的に接続したと同様の方法を用いて、第１Ｈ図のＢ−８
−線方向に対し、第１キャパシタ電極層のみが互いに導
電層２３を用いて接続される。
第１Ｊ図において、導電層２３が、通常のフォトリソグ
ラフィ法を用いて予め定められた平・面形状にエツチン
グ加工される。１１Ｊ図におけるＣ−Ｃ＝線沿った断面
構造が第１１図に対応する。
第１に図において、トランスファゲート２４を従来と同
様の方法を用いて所定の領域に形成し、ソース・ドレイ
ンとなる不純物拡散層５を従来と同様の方法を用いて所
定のｍ域に形成する。この結果、第１に図に示されるよ
うに積層型のキャパシタを°有するＭＯＳダイナミック
ＲＡＭが形成される。第１に図は第１Ｊ図におけるＤ−
Ｄ　′線に沿った断面構造に対応し、第２図に示される
従来のＭＯＳダイナミックＲＡＭと対照することができ
るものである。第１に図と第２図とを参照すれば明らか
なように、この発明の一実施例においては、従来の半導
体ｉ蹟とほぼ同一の面積で、キャパシタ容量として積層
部分の容量が加わって数倍以上の容量を有することがで
きる。しかも、この積層数を増やすことで、その容量値
は必要なだけ増加させることが可能である。しかも、こ
の積層型の容量を形成するのに要するマスクパターンの
形成の回数は、キャパシタ電極層を交互に電気的に接続
するためにたかだか２回多くなるだけにすぎない。
なお、上記実施例においては、電極層が６層のキャパシ
タ形成の場合について示しているが、この積層数は２層
以上であれば何層でも構わないことは言うまでもない。
に接続する構成にしているが、奇数番目のキャパシタ電
極層（第１のキャパシタ電極層）を半導体基板に電気的
に接続する構成しても同様の効果が得られることは言う
までもない。
またさらに、上記実施例においては、ＭＯＳダイナミッ
クＲＡＭの容量の形成を例にとって示しているが、半導
体装置内に容量を形成する必要のあるあらゆる場合にこ
の発明による方法が利用できることもこの発明の主旨か
らいって当然である。
［発明の効果］ 以上のように、この発明によれば、異方性エツチングと
等方性エツチングとの巧みな組合わせよって、積層構造
のキャパシタの偶数番目の電極層のみと奇数番目の電極
層のみとそれぞれ一括して電気的に接続するようにして
いるので、マスク合わせ回数の大幅な増加を招くことな
く、小さな面積内に大きな容量値を有する容量を形成す
ることができるという著しい効果がある。
【図面の簡単な説明】
第１Ａ図ないし第１に図はこの発明の一実施例における
ＭＯＳダイナミックＲＡＭ型半導体装置の製造方法を示
す断面側面図および平面図である。 第２図は従来のＭＯＳダイナミックＲＡＭ型半導３．８
．１０．１２．１２．１４．１６は誘電体膜、４，１１
．１５は第１のキャパシタ電極層、９．１３．１７は第
２のキャパシタ電極層、１９゜２２は絶縁膜、２０は導
電体層、２３は導体配線膜を示す。 なお、図中、同一符号は同一または相当部分を示す。 代　　珊　　人　　　　　大　　岩　　増　　雄第１Ａ
図 第１Ｂ図 １：　午４停り基」反　　　　　　　　　４．Ｎ、Ｉｓ
：第１０キイｇシフ雪奎シ第１Ｆ図 ３、８　、　＋０．１２　、１４．１６　　　　　　　
　９．１３．１７：誘電俸頑　　　　　　　　　　　：
第２炉トｌζシタ電怪１９：　　基色　メ表　Ｊ？菓 ：Ｉ！、Ｉのキャパシタ電％　　　　　　２０：ｉ電　
体、檜°ピ ３、＋１．１０．１２．１４．１６　：誘電体項　　　
１９．２２：艶＃Ｌ腹第１１図 第１ｊ図 ：ｙ、　：、ｌ／４　轟＞　７ｔ　掻２０・Ｉｔ、Ｑ　
　・・・ｆ）体配篠月更第１に図 第２図

Claims (4)

    【特許請求の範囲】
  1. （１）半導体基板上に形成される容量を備える半導体装
    置であつて、 前記容量は、 前記半導体基板の全表面に、第１導電層と前記第１導電
    層と材質または組成の異なる第２導電層とを絶縁膜を介
    して交互に積み重ねてなる堆積層を形成する第１の工程
    と、 前記第１の工程で形成された堆積層に異方性のエッチン
    グ処理を施して、予め定められた領域にのみ前記堆積層
    を残し、かつ前記堆積層の全側面を露出させる第２の工
    程と、 前記第２の工程で露出した前記堆積層の全側面を、前記
    第１導電層に対し優先的に作用するエッチング法を用い
    てエッチングし、前記第１導電層の側面を前記第２導電
    層の側面より内側に後退させる第３の工程と、 前記第１導電層の後退により生じた間隙を絶縁物で充填
    する第４の工程と、 前記側面の露出した第２導電層を導電体を用いて互いに
    電気的に接続する第５の工程とを含む製造工程を用いて
    作成される、半導体装置。
  2. （２）前記第１導電層および前記第２導電層はこの順に
    前記絶縁膜を介して交互に作成される、特許請求の範囲
    第１項記載の半導体装置。
  3. （３）前記第２導電層および前記第１導電層はこの順に
    前記絶縁膜を介して交互に作成される、特許請求の範囲
    第１項記載の半導体装置。
  4. （４）前記電気的接続に用いられる導電体は、前記半導
    体基板内に拡散されて導電領域を形成するような不純物
    を含有するポリシリコンまたはシリサイドから構成され
    、かつ前記半導体基板に接しており、 前記不純物は前記導電体から前記半導体基板内へと熱拡
    散されて不純物拡散領域をそこに形成し、それによつて
    前記導電体は前記不純物拡散領域と電気的に接続される
    、特許請求の範囲第１項ないし第３項のいずれかに記載
    の半導体装置。
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