KR950002031A - 캐패시터 저장전극 제조방법 - Google Patents
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Abstract
본 발명은 고집적 디램(DRAM)셀의 캐패시터 저정전극 제조방법에 관한 것을, 비트라인 콘택영역과 저장전극 콘택영역에 콘택플러그를 형성한 다음, 콘택플러그에 콘택되는 비트라인을 형성하고, 비트라인 측벽에 산화막 스페이서를 형성한후, 저장전극 콘택플러그가 노출되게 하고, 비트라인 단차를 이용한 3차원 구조의 저장전극을 형성하여 커패시터 높이를 낮춘 캐패시터 저장전극 제조하는 기술이다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2A도 내지 제2F도는 본 발명에 의해 캐패시터 저장전극을 제조하는 공정단계를 제 1 도의 Ⅰ-Ⅰ를 따라 도시한 단면도, 제 3 도는 본 발명에 의해 제조된 저장전극을 제 1 도의 Ⅱ-Ⅱ를 따라 도시한 단면도, 제 4 도는 본 발명에 의해 제조된 저장전극을 도시한 사시도.
Claims (7)
- 디램설의 캐패시터 제조방법에 있어서, 실리콘기판에 소자분리 산화막, 워드라인을 각각 형성하고, 전체적으로 평탄화용 제 1절연층을 형성하고, 그 상부에 제 2 절연층을 얇은 두께로 형성하는 공정과, 저장전극 콘택마스크와비트라인 콘택마스크가 오버랩된 마스크를 이용하고 식각공정으로 콘택영역의 제 1 절연층, 제 2 절연층을 식각하여 실리콘기판이 노출된 다수의 콘택홀을 형성하고, 이 콘택홀에 전도물질을 채워서 콘택플러그를 형성하는 공정과, 비트라인 도전층과제 3 절연층을 적층하고 비트라인 마스크를 이용한 식각공정으로 콘택플러그에 접속되는 비트라인과 제 3 절연층 패턴을 형성하고,비트라인과 제3 절연층 패턴측벽에 제 4 절연층 스페이서를 형성하는 공정과, 제 5 절연층을 전체적으로 형성하되, 제 3 절연층 상부면 높이까지 형성하고, 그 상부에 저장전극 콘택마스크용 감광막패턴을 형성하고, 동방성 식각공정으로 제5절연층을 식각하는 공정과, 저장전극 콘택마스크용 감광막패턴을 제거하고, 전체적으로 저장전극용 제 1도전층을 형성하고, 그 상부에 제 6 절연층을 두껍게 형성한 후, 그 상부에 제 1 저장전극 마스크용 감광패턴을 형성하는 공정과, 노출된 제 6 절연층을 식각하여 패턴을 형성하고 제 1 저장전극 마스크용 감광막패턴을 제거한 후,제 6절연층패턴 상부 및 제 1 도전층 상부에 저장전극용 제 2 도전층을 형성하고, 그 상부에 제 2 저장전극 마스크용 감광막패턴을 형성하는 공정과, 노출된 제 2도전층과 그 하부의 제1도전층을 식각하여 제 1도전층과 제 2 도전층으로 이루어진 6면체 형태의 저장전극을 형성하는 공정과, 저장전극 내부에 있는 제 6 절연층과 저장전극 가장자리 하부에 있는 제5 절연층을 습식식각으로 제거하여 저장전극 내부 및 저부면을 노출시키는 공정을 포함하는 캐패시터 저장전극 제조방법.
- 제1항에 있어서, 상기 제1, 제5및 제6절연층은 제2, 제3및 제4절연층에 대하여 예정된 에찬트에서 식각선택비가 큰 것을 특징으로 하는 캐패시터 저장전극 제조방법.
- 제1항에 있어서, 상기 콘택플러그를 형성하는 공정은 전체적으로 도전층을 형성하고, 에치백 공정으로 도전층을 콘택홀에만 남겨두는 것을 특징으로 하는 캐패시터 저장전극 제조방법.
- 제1항에 있어서, 상기 콘택플러그를 형성하는 공정은 선택적인 실리콘층을 콘택홀에 증착하는 것을 특징으로 하는 캐패시터 저장전극 제조방법.
- 제1항에 있어서 , 상기 제 5절연층을 식각할 때 콘택플러그와 제 4 절연층 스페이서가 노출되기까지 동방성 식각을 실시하는 것을 특징으로 하는 캐패시터 저장전극 제조방법.
- 제1항에 있어서, 상기 제 1저장전극 마스크용 감광막패턴의 저장전극 면적은 일반적인 저장전극의 면적보다 작게 형성되는 것을 특징으로 하는 캐패시터 저장전극 제조방법.
- 제1항에 있어서, 상기 제 2 저장전극 마스크용 감광막패턴은 저장전극 콘택마스와 일반적인 저장전극 마스크를 오버랩시킨 패턴인 것을 하는 캐패시터 저장전극 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930010499A KR960013643B1 (ko) | 1993-06-10 | 1993-06-10 | 캐패시터 저장전극 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930010499A KR960013643B1 (ko) | 1993-06-10 | 1993-06-10 | 캐패시터 저장전극 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950002031A true KR950002031A (ko) | 1995-01-04 |
| KR960013643B1 KR960013643B1 (ko) | 1996-10-10 |
Family
ID=19357161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019930010499A KR960013643B1 (ko) | 1993-06-10 | 1993-06-10 | 캐패시터 저장전극 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR960013643B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990021600A (ko) * | 1997-08-30 | 1999-03-25 | 정몽규 | 로타리 스위치 접점 유도장치 |
| KR100513364B1 (ko) * | 1998-10-29 | 2006-04-21 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 형성방법 |
-
1993
- 1993-06-10 KR KR1019930010499A patent/KR960013643B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990021600A (ko) * | 1997-08-30 | 1999-03-25 | 정몽규 | 로타리 스위치 접점 유도장치 |
| KR100513364B1 (ko) * | 1998-10-29 | 2006-04-21 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960013643B1 (ko) | 1996-10-10 |
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