KR101145396B1 - 수직게이트 형성 방법 및 그를 이용한 반도체장치 제조방법 - Google Patents
수직게이트 형성 방법 및 그를 이용한 반도체장치 제조방법 Download PDFInfo
- Publication number
- KR101145396B1 KR101145396B1 KR1020080031699A KR20080031699A KR101145396B1 KR 101145396 B1 KR101145396 B1 KR 101145396B1 KR 1020080031699 A KR1020080031699 A KR 1020080031699A KR 20080031699 A KR20080031699 A KR 20080031699A KR 101145396 B1 KR101145396 B1 KR 101145396B1
- Authority
- KR
- South Korea
- Prior art keywords
- gate
- forming
- pillars
- conductive film
- active
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 72
- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 238000004519 manufacturing process Methods 0.000 title abstract description 8
- 239000000758 substrate Substances 0.000 claims abstract description 55
- 238000005530 etching Methods 0.000 claims abstract description 46
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 20
- 229920005591 polysilicon Polymers 0.000 claims abstract description 20
- 229910052710 silicon Inorganic materials 0.000 claims description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 17
- 239000010703 silicon Substances 0.000 claims description 17
- 238000000151 deposition Methods 0.000 claims 1
- 238000005468 ion implantation Methods 0.000 claims 1
- 238000010899 nucleation Methods 0.000 claims 1
- 239000007789 gas Substances 0.000 description 18
- 239000012535 impurity Substances 0.000 description 12
- 238000005229 chemical vapour deposition Methods 0.000 description 9
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 6
- 229910010271 silicon carbide Inorganic materials 0.000 description 6
- 239000000126 substance Substances 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 239000011159 matrix material Substances 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 239000005368 silicate glass Substances 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 description 3
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000005137 deposition process Methods 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- IXCSERBJSXMMFS-UHFFFAOYSA-N hcl hcl Chemical compound Cl.Cl IXCSERBJSXMMFS-UHFFFAOYSA-N 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 229910000077 silane Inorganic materials 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 238000009966 trimming Methods 0.000 description 3
- 238000007740 vapor deposition Methods 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002035 prolonged effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66666—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/488—Word lines
Abstract
본 발명은 기판 펀치 및 활성필라의 상부어택을 방지할 수 있는 수직게이트 형성 방법 및 그를 이용한 반도체장치 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치 제조 방법은 기판 상에 리세스된 측벽을 갖는 복수의 활성필라를 형성하는 단계; 상기 활성필라의 리세스된 측벽을 에워싸는 수직게이트를 형성하는 단계; 상기 활성필라 사이를 갭필하는 절연막을 형성하는 단계; 상기 절연막의 일부를 식각하여 이웃하는 상기 수직게이트의 표면을 동시에 노출시키는 다마신패턴을 형성하는 단계; 및 상기 노출된 수직게이트를 시드로 이용한 에피택셜성장을 통해 상기 다마신패턴을 매립하는 워드라인을 형성하는 단계를 포함하고, 상술한 본 발명은 수직게이트 형성 과정을 얇은 두께의 제1게이트와 에피택셜성장에 의한 제2게이트로 진행하므로써, 기판 펀치 및 활성필라의 상부어택을 방지할 수 있는 효과가 있다.
수직게이트, 폴리실리콘막, 에치백, 펀치, 에피택셜성장
Description
본 발명은 반도체장치에 관한 것으로, 특히 수직게이트(Vertical gate)를 구비한 반도체장치 제조 방법에 관한 것이다.
최근에 집적도 향상을 위해 서브 50nm 이하급 반도체장치가 요구되고 있는데, 플라나채널(Planar channel) 또는 리세스채널(Recess channel)을 갖는 트랜지스터를 구비하는 반도체장치의 경우에는 40nm 이하로 스케일링(scaling) 하기가 매우 어려운 문제가 있다. 따라서 동일 스케일링에서 집적도를 1.5～2 배 향상시킬 수 있는 반도체장치가 요구되고 있으며, 그에 따라 수직게이트(Vertical gate)를 구비한 장치가 제안되었다.
수직 게이트를 구비한 장치는 기판 상에서 수직으로 연장된 기둥형 활성필라(Active pillar)의 주위를 감싸는 환형(Surround type)의 수직게이트를 형성하 고, 수직게이트를 중심으로 하여 활성필라의 상부와 하부에 각각 소스영역과 드레인 영역을 형성한다. 이와 같은 수직게이트에 의해 채널이 수직방향으로 형성된다.
도 1a 내지 도 1c는 종래기술에 따른 수직게이트 형성 방법을 도시한 도면이다.
도 1a에 도시된 바와 같이, 하드마스크막(12)을 식각장벽으로 기판(11)을 식각하여 헤드필라(Head pillar, 13A)와 헤드필라(13A)보다 폭이 작은 넥필라(Neck pillar, 13B)을 갖는 활성필라(13)를 형성한다.
활성필라(13)의 표면과 기판(11) 상에 게이트절연막(도시 생략)을 형성한 후, 활성필라(13) 사이를 갭필하도록 폴리실리콘막(14)을 증착한다.
도 1b에 도시된 바와 같이, 폴리실리콘 에치백을 진행하여 활성필라(13) 사이를 일부 채우는 형태로 폴리실리콘막(14A)을 잔류시킨다.
도 1c에 도시된 바와 같이, 폴리실리콘막(15A)에 대해 게이트식각을 진행하여 활성필라(13)의 넥필라(13B)를 에워싸는 수직게이트(14B)를 형성한다. 수직게이트(14B)에 의해 채널이 수직방향으로 형성된다.
그러나, 종래기술은 폴리실리콘막(14) 증착시 활성필라(13)의 넥필라(13B)의 형상에 기인하여 심(Seam, 도 1a 및 도 2a의 도면부호 'S')이 발생하는 것을 피하기 어렵고, 이러한 심(S)은 후속에 진행하는 폴리실리콘 에치백공정시 먼저 식각되어 게이트절연막이나 기판(11)에 손상을 발생시킨다. 즉, 기판(11)에 펀치(Punch, 도 1b 및 도 2b의 도면부호 'P' 참조)를 발생시켜 소자특성을 열화시킨다.
또한, 종래기술은 폴리실리콘막(15)의 두께가 매우 두꺼우므로 폴리실리콘 에치백공정의 시간이 길어질 수 밖에 없고, 이와 같이 장시간의 에치백공정에 의해 활성필라(13)의 상부가 어택(top attack, 도 2c의 도면부호 'A')받는 문제가 있다.
도 2a는 종래기술에 따른 활성필라 사이의 심을 도시한 사진이고, 도 2b는 종래기술에 따른 기판 펀치를 도시한 사진이며, 도 2c는 종래기술에 따른 활성필라의 상부 어택을 도시한 사진이다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 기판 펀치 및 활성필라의 상부어택을 방지할 수 있는 수직게이트 형성 방법 및 그를 이용한 반도체장치 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 수직게이트 형성 방법은 리세스된 측벽을 갖는 복수의 활성필라를 형성하는 단계; 상기 리세스된 측벽을 에워싸는 제1게이트를 형성하는 단계; 및 에피택셜성장을 통해 상기 제1게이트를 에워싸는 제2게이트를 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 제2게이트를 형성하는 단계는 상기 제1게이트를 시드로 하여 이웃하는 상기 활성필라 사이가 매립되도록 도전막을 에피택셜성장시키는 단계; 및 이웃하는 상기 제1게이트를 연결시키도록 상기 도전막을 라인형태로 식각하는 단계를 포함하는 것을 특징으로 하며, 또한, 상기 제2게이트를 형성하는 단계는 상기 활성필라 사이를 갭필하는 절연막을 형성하는 단계; 상기 절연막의 일부를 식각하여 이웃하는 상기 제1게이트들의 표면을 노출시키는 다마신패턴을 형성하는 단계; 및 상기 제1게이트들을 시드로 하여 상기 다마신패턴이 매립되도록 도전막을 에피택셜성장시키는 단계를 포함하는 것을 특징으로 한다.
그리고, 본 발명의 반도체장치 제조 방법은 기판 상에 리세스된 측벽을 갖는 복수의 활성필라를 형성하는 단계; 상기 활성필라의 리세스된 측벽을 에워싸는 수직게이트를 형성하는 단계; 상기 활성필라 사이를 갭필하는 절연막을 형성하는 단계; 상기 절연막의 일부를 식각하여 이웃하는 상기 수직게이트의 표면을 동시에 노출시키는 다마신패턴을 형성하는 단계; 및 상기 노출된 수직게이트를 시드로 이용한 에피택셜성장을 통해 상기 다마신패턴을 매립하는 워드라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
상술한 본 발명은 수직게이트 형성 과정을 얇은 두께의 제1게이트와 에피택셜성장에 의한 제2게이트로 진행하므로써, 기판 펀치 및 활성필라의 상부어택을 방지할 수 있는 효과가 있다. 이로써, 본 발명은 30nm급 이하에서 사용되는 수직게이트의 구조를 좀더 안정적으로 형성할 수 있고, 수직게이트를 구비한 반도체장치의 동작성능을 개선시킬 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3d는 본 발명의 제1실시예에 따른 수직게이트 형성 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 기판(21) 상에 리세스된 측벽(Recessed sidewall)을 갖는 활성필라(100)를 형성한다.
활성필라(100)는 매트릭스 형태로 배열된 원기둥형 필라 구조이다. 활성필라(100)는 넥필라(24)와 헤드필라(23)로 이루어지고, 리세스된 측벽은 넥필라(24)에 의해 제공된다. 활성필라(100)는 하드마스크막패턴(22)을 이용한 여러번의 식각공정을 통해 형성한다. 먼저, 하드마스크막패턴(22)을 식각장벽으로 하여 기판(21)을 이방성식각하여 헤드필라(23)를 형성하고, 추가로 이방성식각 및 등방성식각을 순차적으로 진행하여 넥필라(24)를 형성한다. 등방성식각에 의해 넥필라(24)는 헤드필라(23) 아래에서 측벽이 리세스된 형태를 갖고 형성된다.
기판(21)은 실리콘기판을 포함한다. 기판(21)이 실리콘기판이므로, 이방성식각은 Cl2 또는 HBr 가스를 단독으로 사용하거나, Cl2와 HBr 가스의 혼합가스를 이용하여 진행한다. 등방성식각은 습식식각(Wet etch) 또는 화학적건식식각(Chemical Dry Etch; CDE) 방식을 이용한다. 습식식각은 수산화칼륨(KOH) 용액 또는 염산(HCl) 용액을 이용할 수 있다. 화학적건식식각은 Cl2, HBr 및 SF6의 혼합가스를 이용하여 진행할 수 있다. SF6 가스는 실리콘기판을 등방성식각하는 것으로 알려져 있다. 등방성식각 공정을 필라 트리밍(Phillar Trimming) 공정이라고 하며, 등방성식각에 의해 150Å 정도로 측벽이 리세스되어 넥필라(24)가 형성된다.
한편, 헤드필라(23)의 측벽이 손상되지 않도록 하기 위해 헤드필라(23)의 측벽에 캡핑막(25)을 형성한 후에 넥필라(24) 형성을 위한 식각공정을 진행할 수 있 다. 캡핑막(25)은 하드마스크막패턴(22)의 측벽에도 형성된다. 캡핑막(25)은 실리콘질화막(Si3N4)으로 형성할 수 있다.
하드마스크막패턴(22)은 실리콘질화막(Si3N4) 또는 탄화실리콘막(SiC)으로 형성할 수 있다. 하드마스크막패턴(22)과 헤드필라(23) 사이에는 버퍼막이 삽입될 수도 있다.
도 3b에 도시된 바와 같이, 기판(21)과 활성필라(100)의 노출된 표면 상에 게이트절연막(26)을 형성한다. 게이트절연막(26)은 실리콘산화막을 포함할 수 있으며, 게이트절연막(26)은 증착공정 또는 산화공정에 의해 50Å 두께로 형성될 수 있다. 바람직하게, 산화공정에 의해 형성한다. 헤드필라(23)의 측벽은 캡핑막(25)에 의해 커버링되어 있으므로 게이트절연막이 형성되지 않는다.
이어서, 게이트절연막(26)이 형성된 구조의 전면에 제1도전막(27)을 형성한다. 이때, 제1도전막(27)은 50～100Å의 두께로 얇게 형성한다. 여기서, 50～100Å의 두께는 활성필라(100)의 리세스된 측벽의 리세스량(150Å)보다 얇은 두께이며, 이웃하는 활성필라(100) 사이를 갭필하는 두께보다 현저히 얇은 두께이다. 여기서, '이웃하는 활성필라(100) 사이를 갭필하는 두께보다 현저히 얇은 두께'는 활성필라(100) 사이를 완전히 갭필하지 않는 두께를 의미한다.
이와 같이 얇은 두께로 제1도전막(27)을 형성하므로 활성필라(100) 사이의 공간에 심이 발생되지 않는다. 또한, 얇은 두께로 형성하기 때문에 넥필라(24)와 헤드필라(23)의 경계지역에서 끊어지는 불연속 형태로 형성될 수 있다(도면부호 'G' 참조).
제1도전막(27)은 화학기상증착법(CVD)을 이용하여 증착한 폴리실리콘막을 포함한다. 폴리실리콘막은 인(Ph), 비소(As)와 같은 N형 불순물 또는 붕소(Boron)와 같은 P형 불순물을 포함할 수 있다.
도 3c에 도시된 바와 같이, 에치백을 진행한다. 이에 따라, 활성필라(100)의 리세스된 측벽에만 제1도전막패턴(27A)이 남게 되고, 헤드필라(23) 및 기판(21) 표면 상부에는 제1도전막이 잔류하지 않는다. 특히, 제1도전막이 심이 없이 얇게 형성된 상태에서 에치백을 진행하므로 과도한 에치백을 진행할 필요가 없다. 따라서, 게이트절연막(26) 및 기판(21)의 손상을 근본적으로 방지할 수 있으면서 활성필라(100)의 상부어택을 방지할 수 있다.
활성필라(100)의 리세스된 측벽에 잔류하는 제1도전막패턴(27A)을 '제1게이트(27A)'라 약칭한다. 제1게이트(27A)는 각각의 활성필라(100)의 리세스된 측벽을 에워싸는 수직게이트이다.
도 3d에 도시된 바와 같이, 에피택셜성장을 통해 제1게이트(27A) 상에 제2게이트(28)를 형성한다. 제2게이트(28)는 에피택셜실리콘층을 포함할 수 있고, 에피택셜성장은 선택적에피택셜성장(Selective Epitaxial Growth, SEG) 공정을 이용할 수 있다.
에피택셜성장을 통해 제2게이트(28)를 성장시키면 제1게이트(27A)와 제2게이트(28)간 계면특성이 우수하다. 한편, 화학기상증착법과 같은 증착법에 의해 제2게이트를 형성할 수도 있으나, 에피택셜성장에 의한 방법보다는 계면특성이 열악하 다.
바람직하게, 제2게이트(28)는 이웃하는 제1게이트(27A) 상에서 측면 방향으로 성장되어 각 제1게이트(27A)의 측벽을 에워싸는 형태가 된다. 에피택셜성장공정은 적어도 15℃ 이상의 온도에서 진행한다. 제2게이트(28)가 에피택셜실리콘층인 경우, 소스물질로는 실레인(SiH4) 가스를 이용할 수 있다.
활성필라(100)의 리세스된 측벽을 에워싸는 제1게이트(27A)와 제1게이트(27A)의 측벽을 에워싸는 제2게이트(28)는 수직게이트(101)를 구성한다.
도 3e는 제1실시예에 따른 수직게이트의 사시도로서, 활성필라의 넥필라(24)의 측벽을 제1게이트(27A)가 에워싸고 있고, 제1게이트(27A)의 측벽을 제2게이트(28)가 에워싸고 있다. 제1게이트(27A)와 넥필라(24) 사이에는 게이트절연막(26)이 형성된다.
상술한 바에 따르면, 활성필라(100)의 리세스된 측벽을 에워싸는 제1게이트(27A)와 제1게이트(27A)의 측벽을 에워싸는 제2게이트(28)는 수직게이트(101)를 구성한다. 수직게이트(101)에 의해 활성필라(100)의 리세스된 측벽에 수직방향의 채널이 형성된다.
제1실시예에 따르면, 제1게이트(27A)를 얇게 형성한 후 에피택셜성장을 통해 제2게이트(28)를 형성하여 수직게이트(101)를 형성하므로써, 심이 없이 수직게이트(101)를 형성할 수 있다. 제1게이트(27A)를 위한 폴리실리콘막이 얇으므로 활성 필라(100) 사이에서 심이 발생하지 않고, 제2게이트(28)또한 에피택셜성장을 통해 형성하므로 활성필라(100) 사이에서 심이 발생하지 않는다. 제1게이트(27A) 형성을 위한 폴리실리콘 에치백공정이 과도하게 진행되지 않아도 되므로 게이트절연막(26) 및 기판(21)의 손상이 방지되고, 아울러 활성필라(100)의 상부어택이 발생하지 않는다.
도 4a 내지 도 4e는 본 발명의 제2실시예에 따른 수직게이트 형성 방법을 도시한 공정 단면도이다.
도 4a에 도시된 바와 같이, 기판(31) 상에 리세스된 측벽(Recessed sidewall)을 갖는 활성필라(200)를 형성한다.
활성필라(200)는 매트릭스 형태로 배열된 원기둥형 필라 구조이다. 활성필라(200)는 넥필라(34)와 헤드필라(33)로 이루어지고, 리세스된 측벽은 넥필라(34)에 의해 제공된다. 활성필라(100)는 하드마스크막패턴(32)을 이용한 여러번의 식각공정을 통해 형성한다. 먼저, 하드마스크막패턴(32)을 식각장벽으로 하여 기판(31)을 이방성식각하여 헤드필라(33)를 형성하고, 추가로 이방성식각 및 등방성식각을 순차적으로 진행하여 넥필라(34)를 형성한다. 등방성식각에 의해 넥필라(34)는 헤드필라(33) 아래에서 측벽이 리세스된 형태를 갖고 형성된다.
기판(31)은 실리콘기판을 포함한다. 기판(31)이 실리콘기판이므로, 이방성식각은 Cl2 또는 HBr 가스를 단독으로 사용하거나, Cl2와 HBr 가스의 혼합가스를 이용하여 진행한다. 등방성식각은 습식식각(Wet etch) 또는 화학적건식식각(Chemical Dry Etch; CDE) 방식을 이용한다. 습식식각은 수산화칼륨(KOH) 용액 또는 염산(HCl) 용액을 이용할 수 있다. 화학적건식식각은 Cl2, HBr 및 SF6의 혼합가스를 이용하여 진행할 수 있다. SF6 가스는 실리콘기판을 등방성식각하는 것으로 알려져 있다. 등방성식각 공정을 필라 트리밍(Phillar Trimming) 공정이라고 하며, 등방성식각에 의해 150Å 정도로 측벽이 리세스되어 넥필라(34)가 형성된다. 한편, 헤드필라(33)의 측벽이 손상되지 않도록 하기 위해 헤드필라(33)의 측벽에 캡핑막(35)을 형성한 후에 넥필라(34) 형성을 위한 식각공정을 진행할 수 있다. 캡핑막(35)은 하드마스크막패턴(32)의 측벽에도 형성된다.
하드마스크막패턴(32)은 실리콘질화막(Si3N4) 또는 탄화실리콘막(SiC)으로 형성할 수 있으며, 그 두께는 2000Å으로 할 수 있다.
도 4b에 도시된 바와 같이, 기판(31)과 활성필라(100)의 노출된 표면 상에 게이트절연막(36)을 형성한다. 게이트절연막(36)은 실리콘산화막을 포함할 수 있으며, 게이트절연막(36)은 증착공정 또는 산화공정에 의해 50Å 두께로 형성될 수 있다. 바람직하게, 산화공정에 의해 형성한다. 헤드필라(33)의 측벽은 캡핑막에 의해 커버링되어 있으므로 게이트절연막이 형성되지 않는다.
이어서, 게이트절연막(36)이 형성된 구조의 전면에 제1도전막(37)을 형성한다. 이때, 제1도전막(37)은 50～100Å의 두께로 얇게 형성한다. 여기서, 50～100Å의 두께는 활성필라(200)의 리세스된 측벽의 리세스량(150Å)보다 얇은 두께이며, 이웃하는 활성필라(200) 사이를 갭필하는 두께보다 현저히 얇은 두께이다. 따라서, 제1도전막(37) 형성후에 활성필라(100) 사이의 공간에 심이 발생되지 않는다. 얇은 두께로 형성하기 때문에 넥필라(34)와 헤드필라(33)의 경계지역에서 끊어지는 불연속 형태로 형성될 수 있다(도면부호 'G' 참조).
제1도전막(37)은 화학기상증착법(CVD)을 이용하여 증착한 폴리실리콘막을 포함한다. 폴리실리콘막은 인(Ph), 비소(As)와 같은 N형 불순물 또는 붕소(Boron)와 같은 P형 불순물을 포함할 수 있다.
도 4c에 도시된 바와 같이, 에치백을 진행한다. 이에 따라, 활성필라(200)의 리세스된 측벽에만 제1도전막패턴(37A)이 남게 되고, 헤드필라(33) 및 기판(31) 표면 상부에는 제1도전막이 잔류하지 않는다. 특히, 제1도전막이 심이 없이 얇게 형성된 상태에서 에치백을 진행하므로 과도한 에치백을 진행할 필요가 없다. 따라서, 게이트절연막(36) 및 기판(31)의 손상을 근본적으로 방지할 수 있으면서 활성필라(200)의 상부어택을 방지할 수 있다.
활성필라(200)의 리세스된 측벽에 잔류하는 제1도전막패턴(37A)을 '제1게이트(37A)'라 약칭한다. 제1게이트(37A)는 각각의 활성필라(200)의 리세스된 측벽을 에워싸는 수직게이트이다.
도 4d에 도시된 바와 같이, 제1게이트(37A)가 형성된 활성필라(200) 사이를 갭필하도록 제1절연막(38)을 형성한다. 이어서, 제1절연막(38)을 에치백(Etchback)하여 넥필라의 주위를 갭필하는 높이로 잔류시킨다. 바람직하게, 제1절연막(38)은 넥필라의 측벽을 에워싸고 있는 제1게이트(37A)의 표면이 노출되는 깊이까지 식각된다. 제1절연막(38)은 질화막 또는 산화막을 포함한다. 예컨대, 제1절연막(38)은 Si3N4, SiO2, PETEOS(Plasma Enhanced TetraEtyl Ortho Silicate), PSG(Phosphorous Silicate Glass), USG(Undoped Silicate Glass) 또는 HDP(High Density Plasma Oxide) 중에서 선택된 어느 하나를 포함한다. 제1절연막(38)의 에치백은 산소 플라즈마(O2 plasma)를 이용하여 진행할 수 있다.
도 4e에 도시된 바와 같이, 에피택셜성장을 통해 제1게이트(37A)의 노출된 측벽 상에 제2도전막을 형성한다. 이어서, 제2도전막을 선택적으로 식각하여 제2게이트(39)를 형성한다. 제2게이트(39)는 이웃하는 제1게이트(37A)들을 서로 연결시키는 라인 패턴이며, 제1게이트(37A)의 측벽에 형성되는 수직게이트이다. 제2게이트(39)는 라인형 감광막패턴을 식각장벽으로 제2도전막을 식각하므로써 얻는다.
제2게이트(39)가 되는 제2도전막은 에피택셜실리콘층을 포함할 수 있고, 에피택셜성장은 선택적에피택셜성장(Selective Epitaxial Growth, SEG) 공정을 이용할 수 있다. 이와 같이, 에피택셜성장을 통해 제2도전막을 성장시키면 제1게이트(37A)와 제2게이트(39)간 계면특성이 우수하다. 한편, 화학기상증착법과 같은 증착법에 의해 제2게이트(39)를 형성할 수도 있으나, 에피택셜성장에 의한 방법보다는 계면특성이 열악하다.
바람직하게, 제2게이트(39)가 되는 제2도전막은 이웃하는 제1게이트(37A) 상에서 측면 방향으로 성장되어 활성필라(200) 중 넥필라(34) 사이를 갭필하게 된다. 또한, 에피택셜성장에 의해 형성되므로, 활성필라(200) 사이에서 심이 없이 제2도전막을 형성할 수 있다. 에피택셜성장공정은 적어도 15℃ 이상의 온도에서 진행한 다. 제2도전막이 에피택셜실리콘층인 경우, 소스물질로는 실레인(SiH4) 가스를 이용할 수 있다.
활성필라(200)의 리세스된 측벽(넥필라)을 에워싸는 제1게이트(37A)와 이웃하는 제1게이트들을 연결하도록 제1게이트들의 측벽 일부를 덮는 제2게이트(39)로 이루어진 수직게이트(201)가 형성된다.
도 4f는 제2실시예에 따른 수직게이트의 사시도로서, 각 활성필라의 넥필라(34)의 측벽을 제1게이트(37A)가 에워싸고 있고, 제1게이트(37A)의 측벽을 제2게이트(39)가 에워싸고 있다. 제1게이트(37A)와 넥필라(34) 사이에는 게이트절연막(36)이 형성된다. 제2게이트(39)는 워드라인 역할을 한다.
위와 같은 일련의 공정에 의하면, 활성필라(200)의 리세스된 측벽(넥필라)을 에워싸는 제1게이트(37A)와 이웃하는 제1게이트들을 연결하도록 제1게이트들의 측벽 일부를 덮는 제2게이트(39)로 이루어진 수직게이트(201)가 형성된다. 수직게이트(201)의 제1게이트(37A)에 의해 활성필라(200)의 리세스된 측벽에 수직방향의 채널이 형성된다.
도 5a 내지 도 5h는 본 발명의 제3실시예에 따른 수직게이트 구비한 반도체장치 제조 방법을 도시한 공정 단면도이다.
도 5a에 도시된 바와 같이, 기판(41) 상에 리세스된 측벽(Recessed sidewall)을 갖는 활성필라(300)를 형성한다.
활성필라(300)는 매트릭스 형태로 배열된 원기둥형 필라 구조이다. 활성필 라(300)는 넥필라(44)와 헤드필라(43)로 이루어지고, 리세스된 측벽은 넥필라(44)에 의해 제공된다. 활성필라(300)는 하드마스크막패턴(42)을 이용한 여러번의 식각공정을 통해 형성한다. 먼저, 하드마스크막패턴(42)을 식각장벽으로 하여 기판(41)을 이방성식각하여 헤드필라(43)를 형성하고, 추가로 이방성식각 및 등방성식각을 순차적으로 진행하여 넥필라(44)를 형성한다. 등방성식각에 의해 넥필라(44)는 헤드필라(43) 아래에서 측벽이 리세스된 형태를 갖고 형성된다.
기판(41)은 실리콘기판을 포함한다. 기판(41)이 실리콘기판이므로, 이방성식각은 Cl2 또는 HBr 가스를 단독으로 사용하거나, Cl2와 HBr 가스의 혼합가스를 이용하여 진행한다. 등방성식각은 습식식각(Wet etch) 또는 화학적건식식각(Chemical Dry Etch; CDE) 방식을 이용한다. 습식식각은 수산화칼륨(KOH) 용액 또는 염산(HCl) 용액을 이용할 수 있다. 화학적건식식각은 Cl2, HBr 및 SF6의 혼합가스를 이용하여 진행할 수 있다. SF6 가스는 실리콘기판을 등방성식각하는 것으로 알려져 있다. 등방성식각 공정을 필라 트리밍(Phillar Trimming) 공정이라고 하며, 등방성식각에 의해 150Å 정도로 측벽이 리세스되어 넥필라(44)가 형성된다. 한편, 헤드필라(43)의 측벽이 손상되지 않도록 하기 위해 헤드필라(43)의 측벽에 캡핑막(45)을 형성한 후에 넥필라(44) 형성을 위한 식각공정을 진행할 수 있다. 캡핑막(45)은 하드마스크막패턴(42)의 측벽에도 형성된다.
하드마스크막패턴(42)은 실리콘질화막(Si3N4) 또는 탄화실리콘막(SiC)으로 형성할 수 있으며, 그 두께는 2000Å으로 할 수 있다.
도 5b에 도시된 바와 같이, 기판(41)과 활성필라(300)의 노출된 표면 상에 게이트절연막(46)을 형성한다. 게이트절연막(46)은 실리콘산화막을 포함할 수 있으며, 게이트절연막(46)은 증착공정 또는 산화공정에 의해 50Å 두께로 형성될 수 있다. 바람직하게, 산화공정에 의해 형성한다. 헤드필라(43)의 측벽은 캡핑막(45)에 의해 커버링되어 있으므로 게이트절연막이 형성되지 않는다.
이어서, 게이트절연막(46)이 형성된 구조의 전면에 제1도전막(47)을 형성한다. 이때, 제1도전막(47)은 50～100Å의 두께로 얇게 형성한다. 여기서, 50～100Å의 두께는 활성필라(300)의 리세스된 측벽의 리세스량(150Å)보다 얇은 두께이며, 이웃하는 활성필라(300) 사이를 갭필하는 두께보다 현저히 얇은 두께이다. 여기서, 갭필하는 두께보다 현저히 얇은 두께는 활성필라(300) 사이를 갭필하지 않는 두께를 의미한다.
따라서, 제1도전막(47) 형성후에 활성필라(300) 사이의 공간에 심이 발생되지 않는다. 얇은 두께로 형성하기 때문에 넥필라(44)와 헤드필라(43)의 경계지역에서 끊어지는 불연속 형태로 형성될 수 있다(도면부호 'G' 참조).
제1도전막(47)은 화학기상증착법(CVD)을 이용하여 증착한 폴리실리콘막을 포함한다. 폴리실리콘막은 인(Ph), 비소(As)와 같은 N형 불순물 또는 붕소(Boron)와 같은 P형 불순물을 포함할 수 있다.
도 5c에 도시된 바와 같이, 에치백을 진행한다. 이에 따라, 활성필라(300)의 리세스된 측벽에만 제1도전막패턴(47A)이 남게 되고, 헤드필라(43) 및 기판(41) 표면 상부에는 제1도전막이 잔류하지 않는다. 특히, 제1도전막이 심이 없이 얇게 형 성된 상태에서 에치백을 진행하므로 과도한 에치백을 진행할 필요가 없다. 따라서, 게이트절연막(46) 및 기판(41)의 손상을 근본적으로 방지할 수 있으면서 활성필라(300)의 상부어택을 방지할 수 있다.
활성필라(300)의 리세스된 측벽에 잔류하는 제1도전막패턴(47A)을 '제1게이트(47A)'라 약칭한다. 제1게이트(47A)는 각각의 활성필라(300)의 리세스된 측벽을 에워싸는 수직게이트이다.
도 5d에 도시된 바와 같이, 활성필라(300) 사이의 기판(41)에 불순물, 예컨대 인(P) 또는 비소(As)를 이온주입하여 기판(41) 내에 불순물영역(48)을 형성한다. 이때, 불순물영역(48)은 트랜지스터의 소스영역이면서 매립형 비트라인(Buried BitLine, BBL)이 형성될 영역이다.
도 5e에 도시된 바와 같이, 게이트절연막(46)을 식각하고, 연속해서 불순물영역(48)이 분리되는 깊이까지 기판(41)을 식각하여 트렌치(49)를 형성한다. 이와 같은 트렌치(49)에 의해 불순물영역(48)은 분리되어 비트라인(48A, 48B)이 된다. 비트라인(48A, 48B)은 기판(41) 내에 매립된 형태를 가지므로 매립형 비트라인(Buried Bitline, BBL)이라고 한다. 게이트절연막(46)은 게이트절연막 역할을 함과 동시에 수직게이트(37A)와 분리된 비트라인(48A, 48B)을 전기적으로 절연시키는 역할도 한다. 아울러, 분리된 비트라인(48A, 48B)은 수직게이트(37)에 대해 수직으로 교차하는 형상을 갖는다.
도 5f에 도시된 바와 같이, 트렌치(49) 및 활성필라(300) 사이를 갭필하도록 전면에 제1절연막(50)을 형성한 후, 제1절연막(50)을 일부 식각하므로써 라인형태 의 다마신패턴(52)을 형성한다.
먼저, 하드마스크패턴(42)의 상부 표면이 드러나도록 제1절연막(50)을 평탄화시킨다. 제1절연막(50)은 질화막 또는 산화막을 포함한다. 예컨대, 절연막은 Si3N4, SiO2, PETEOS(Plasma Enhanced TetraEtyl Ortho Silicate), PSG(Phosphorous Silicate Glass), USG(Undoped Silicate Glass) 또는 HDP(High Density Plasma Oxide) 중에서 선택된 어느 하나를 포함한다. 제1절연막의 에치백은 산소 플라즈마(O2 plasma)를 이용하여 진행할 수 있다. 이어서, 라인형 개구(Line type opening)를 갖는 감광막패턴(도 6의 '51')을 이용하여 제1절연막(50)을 일부 식각하므로써 라인형태의 다마신패턴(52)을 형성한다.
도 6은 다마신패턴(52)의 평면도로서, 감광막패턴(51)의 형태에 의해 X-X' 방향에서 살펴볼 때, 다마신패턴(52)의 일측면(52A)은 활성필라(300) 사이에 위치하고, 다마신패턴(52)의 타측면(52B)은 활성필라(300)들의 측벽을 일부 노출시키는 위치에 형성된다.
다마신패턴(52)의 타측면(52B)에 의해 수직게이트(47A)의 표면이 노출된다. 다마신패턴(52) 형성후에 잔류하는 제1절연막(50)은 활성필라간 절연은 물론 비트라인과 후속의 워드라인간 절연 역할도 수행한다.
도 5g에 도시된 바와 같이, 수직게이트(47A)를 시드(Seed)로 이용한 에피택셜성장을 통해 수직게이트(47A) 상에 제2도전막(53)을 형성한다. 제2도전막(53)은 다마신패턴의 일부를 채우는 형태가 된다. 이는 수직게이트(47A) 상에서 측면방향 으로 성장되기 때문이다.
제2도전막(53)은 에피택셜실리콘층을 포함할 수 있고, 에피택셜성장은 선택적에피택셜성장(Selective Epitaxial Growth, SEG) 공정을 이용할 수 있다.
이와 같이, 에피택셜성장을 통해 제2도전막(53)을 성장시키면 수직게이트(47A)와 제2도전막(53)간 계면특성이 우수하다. 한편, 화학기상증착법과 같은 증착법에 의해 제2도전막을 형성할 수도 있으나, 에피택셜성장에 의한 방법보다는 계면특성이 열악하다.
바람직하게, 제2도전막(53)은 이웃하는 제1게이트(47A) 상에서 측면 방향으로 성장되어 활성필라(300)의 넥필라(44) 사이를 갭필하게 된다. 또한, 에피택셜성장에 의해 형성되므로, 활성필라(300)의 넥필라(44) 사이에서 심이 없이 제2도전막을 형성할 수 있다.
에피택셜성장공정은 적어도 15℃ 이상의 온도에서 진행한다. 제2도전막(53)이 에피택셜실리콘층인 경우, 소스물질로는 실레인(SiH4) 가스를 이용할 수 있다.
상술한 제2도전막(53)은 라인형태의 다마신패턴을 채우는 형태이므로, 이웃하는 수직게이트(47A)들을 연결시키는 라인패턴이 된다. 따라서, 수직게이트들을 연결하는 워드라인의 역할을 하며, 워드라인 형태로 패터닝하기 위한 별도의 식각공정이 불필요하다. 이하, 제2도전막(53)을 '워드라인(53)'이라 약칭한다.
워드라인(53)으로 사용되는 제2도전막을 에피택셜성장을 통해 형성하므로 활성필라(300)의 상부가 어택받지 않는다.
도 5h에 도시된 바와 같이, 제2절연막(54)을 형성하여 다마신패턴의 나머지를 매립한다. 제2절연막(54)은 하드마스크막패턴(42)을 제거한 후에 형성할 수도 있다. 제2절연막(54)에 의해 워드라인(53)과 헤드필라(43) 사이가 절연된다.
도 7은 본 발명의 제3실시예에 따른 수직게이트 구비한 반도체장치의 구조를 도시한 사시도이다. 설명의 편의상 제1 및 제2절연막은 생략하기로 한다.
도 7을 참조하면, 기판(41) 상에 매트릭스 형태로 소정 간격 이격되어 복수의 활성필라(300)가 형성된다. 활성필라(300)는 기판(41) 상에서 리세스된 측벽을 갖고 형성되며, 측벽에 캡핑막(45)이 구비된다. 활성필라(300)의 리세스된 측벽에는 수직게이트(47A)가 에워싸고 있다. 기판(41) 내에는 불순물 주입에 의해 매립형 비트라인(48A, 48B)이 서로 분리되어 형성되어 있다. 워드라인(53)은 수직게이트(47A)의 외벽 일부와 접촉되면서 어느 한 방향으로 연장된 형태를 갖고, 기판(41) 내에 형성된 비트라인(48A, 48B)과는 교차하는 방향으로 형성되어 있다. 워드라인(53)은 각각의 수직게이트(47A)와 모두 접촉하면서 어느 한 방향(비트라인과 교차하는 방향)으로 연장된 형태이며, 수직게이트(47A)와 모두 접촉하기 위해 활성필라의 일측 측벽에서 수직게이트(47A)와 접촉한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1a 내지 도 1c는 종래기술에 따른 수직게이트 형성 방법을 도시한 도면.
도 2a는 종래기술에 따른 활성필라 사이의 심을 도시한 사진.
도 2b는 종래기술에 따른 기판 펀치를 도시한 사진.
도 2c는 종래기술에 따른 활성필라의 상부 어택을 도시한 사진.
도 3a 내지 도 3d는 본 발명의 제1실시예에 따른 수직게이트 형성 방법을 도시한 공정 단면도.
도 3e는 제1실시예에 따른 수직게이트의 사시도.
도 4a 내지 도 4e는 본 발명의 제2실시예에 따른 수직게이트 형성 방법을 도시한 공정 단면도.
도 4f는 제2실시예에 따른 수직게이트의 사시도.
도 5a 내지 도 5h는 본 발명의 제3실시예에 따른 수직게이트 구비한 반도체장치 제조 방법을 도시한 공정 단면도.
도 6은 본 발명의 제3실시예에 따른 다마신패턴의 평면도.
도 7은 본 발명의 제3실시예에 따른 수직게이트 구비한 반도체장치를 도시한 사시도.
* 도면의 주요 부분에 대한 부호의 설명
41 : 기판 43 : 헤드필라
44 : 넥필라 45 : 캡핑막
46 : 게이트절연막 47A : 수직게이트
48A, 48B : 비트라인 50 : 제1절연막
53 : 워드라인 54 : 제2절연막
300 : 활성필라
Claims (16)
- 리세스된 측벽을 갖는 복수의 활성필라를 형성하는 단계;상기 리세스된 측벽을 에워싸는 제1게이트를 형성하는 단계; 및상기 제1게이트를 시드로 에피택셜성장을 실시하여 상기 제1게이트를 에워싸는 제2게이트를 형성하는 단계를 포함하는 수직게이트 형성 방법.
- 청구항 2은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 제2게이트를 형성하는 단계는,상기 제1게이트를 시드로 하여 이웃하는 상기 활성필라 사이가 매립되도록 도전막을 에피택셜성장시키는 단계; 및이웃하는 상기 제1게이트를 연결시키도록 상기 도전막을 라인형태로 식각하는 단계를 포함하는 수직게이트 형성 방법.
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 제2게이트를 형성하는 단계는,상기 활성필라 사이를 갭필하는 절연막을 형성하는 단계;상기 제1게이트들을 시드로 하여 상기 다마신패턴이 매립되도록 도전막을 에피택셜성장시키는 단계를 포함하는 수직게이트 형성 방법.
- 청구항 4은(는) 설정등록료 납부시 포기되었습니다.제1항 내지 제3항 중 어느 한 항에 있어서,상기 제1게이트가 폴리실리콘막을 포함하고, 상기 제2게이트는 에피택셜실리콘층을 포함하는 수직게이트 형성 방법.
- 청구항 5은(는) 설정등록료 납부시 포기되었습니다.제1항 내지 제3항 중 어느 한 항에 있어서,상기 제1게이트를 형성하는 단계는,상기 활성필라를 포함한 전면에 상기 활성필라 사이를 갭필하는 두께보다 얇은 두께로 도전막을 형성하는 단계; 및상기 도전막을 에치백하는 단계를 포함하는 수직게이트 형성 방법.
- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.상기 도전막은 상기 활성필라의 리세스된 측벽의 리세스량보다 얇은 두께로 형성하는 수직게이트 형성 방법.
- 청구항 7은(는) 설정등록료 납부시 포기되었습니다.제6항에 있어서,상기 도전막은 50Å～100Å 두께로 형성하는 수직게이트 형성 방법.
- 청구항 8은(는) 설정등록료 납부시 포기되었습니다.제5항에 있어서,상기 도전막은 폴리실리콘막을 포함하는 수직게이트 형성 방법.
- 기판 상에 리세스된 측벽을 갖는 복수의 활성필라를 형성하는 단계;상기 활성필라의 리세스된 측벽을 에워싸는 수직게이트를 형성하는 단계;상기 활성필라 사이를 갭필하는 절연막을 형성하는 단계;상기 절연막의 일부를 식각하여 이웃하는 상기 수직게이트의 표면을 동시에 노출시키는 다마신패턴을 형성하는 단계; 및상기 노출된 수직게이트를 시드로 이용한 에피택셜성장을 통해 상기 다마신패턴을 매립하는 워드라인을 형성하는 단계를 포함하는 반도체장치 제조 방법.
- 청구항 10은(는) 설정등록료 납부시 포기되었습니다.제9항에 있어서,상기 수직게이트는,상기 활성필라의 전면에 도전막을 증착한 후 에치백하여 형성하는 반도체장치 제조방법.
- 청구항 11은(는) 설정등록료 납부시 포기되었습니다.제10항에 있어서,상기 도전막은 상기 활성필라의 리세스된 측벽의 리세스량보다 얇은 두께로 형성하는 반도체장치 제조 방법.
- 청구항 12은(는) 설정등록료 납부시 포기되었습니다.제11항에 있어서,상기 도전막은 50Å～100Å 두께로 형성하는 반도체장치 제조 방법.
- 청구항 13은(는) 설정등록료 납부시 포기되었습니다.제10항에 있어서,상기 도전막은 폴리실리콘막을 포함하는 반도체장치 제조 방법.
- 청구항 14은(는) 설정등록료 납부시 포기되었습니다.제9항에 있어서,상기 워드라인은,에피택셜실리콘층을 포함하는 반도체장치 제조 방법.
- 청구항 15은(는) 설정등록료 납부시 포기되었습니다.제9항에 있어서,상기 다마신패턴을 매립하는 워드라인을 형성하는 단계후에,상기 워드라인 상에 상기 활성필라와 워드라인 사이를 절연시키는 절연막을 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
- 청구항 16은(는) 설정등록료 납부시 포기되었습니다.제9항 내지 제15항 중 어느 한 항에 있어서,상기 수직게이트를 형성하는 단계후에,상기 기판에 이온주입을 통해 비트라인을 형성하는 단계; 및상기 비트라인이 분리되는 깊이까지 상기 기판을 식각하여 트렌치를 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080031699A KR101145396B1 (ko) | 2008-04-04 | 2008-04-04 | 수직게이트 형성 방법 및 그를 이용한 반도체장치 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080031699A KR101145396B1 (ko) | 2008-04-04 | 2008-04-04 | 수직게이트 형성 방법 및 그를 이용한 반도체장치 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090106158A KR20090106158A (ko) | 2009-10-08 |
| KR101145396B1 true KR101145396B1 (ko) | 2012-05-16 |
Family
ID=41535807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080031699A KR101145396B1 (ko) | 2008-04-04 | 2008-04-04 | 수직게이트 형성 방법 및 그를 이용한 반도체장치 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101145396B1 (ko) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990063147A (ko) * | 1997-12-17 | 1999-07-26 | 피터 토마스 | 메모리 셀 장치, 그 제조 방법 및 그 작동 방법 |
| KR20070032048A (ko) * | 2004-08-24 | 2007-03-20 | 미크론 테크놀로지,인코포레이티드 | 반도체 구조 및 반도체 구조 제작 방법 |
| KR20070034131A (ko) * | 2004-09-01 | 2007-03-27 | 미크론 테크놀로지,인코포레이티드 | 기판에 매립된 게이트를 갖는 ｄｒａｍ 트랜지스터 및 그제조 방법 |
| KR20070058906A (ko) * | 2005-12-05 | 2007-06-11 | 삼성전자주식회사 | 수직 트랜지스터를 갖는 반도체 메모리 소자의 제조방법 |
-
2008
- 2008-04-04 KR KR1020080031699A patent/KR101145396B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990063147A (ko) * | 1997-12-17 | 1999-07-26 | 피터 토마스 | 메모리 셀 장치, 그 제조 방법 및 그 작동 방법 |
| KR20070032048A (ko) * | 2004-08-24 | 2007-03-20 | 미크론 테크놀로지,인코포레이티드 | 반도체 구조 및 반도체 구조 제작 방법 |
| KR20070034131A (ko) * | 2004-09-01 | 2007-03-27 | 미크론 테크놀로지,인코포레이티드 | 기판에 매립된 게이트를 갖는 ｄｒａｍ 트랜지스터 및 그제조 방법 |
| KR20070058906A (ko) * | 2005-12-05 | 2007-06-11 | 삼성전자주식회사 | 수직 트랜지스터를 갖는 반도체 메모리 소자의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20090106158A (ko) | 2009-10-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10790150B2 (en) | Semiconductor device and method for fabricating the same | |
| KR100763542B1 (ko) | 다중 채널 모오스 트랜지스터를 포함하는 반도체 장치의제조 방법 | |
| US11171151B2 (en) | Vertical memory devices and methods of manufacturing the same | |
| US7268381B2 (en) | Memory cell with trench capacitor and vertical select transistor and an annular contact-making region formed between them | |
| US20230059787A1 (en) | Semiconductor device and method for fabricating the same | |
| KR20110003219A (ko) | 수직트랜지스터를 구비한 반도체장치 제조 방법 | |
| US8198674B2 (en) | Semiconductor device and manufacturing method thereof | |
| KR101055749B1 (ko) | 수직게이트를 구비한 반도체장치 제조 방법 | |
| KR100950552B1 (ko) | 매립형 비트라인과 수직채널트랜지스터를 구비한반도체소자 및 그 제조 방법 | |
| KR20120012593A (ko) | 반도체 소자 및 그 제조 방법 | |
| KR20110078022A (ko) | 매립비트라인을 구비한 반도체 장치 및 그 제조 방법 | |
| KR101159985B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR100331848B1 (ko) | 반도체 소자의 콘택 패드 형성 방법 | |
| KR101036927B1 (ko) | 수직게이트를 구비한 반도체장치 및 그 제조 방법 | |
| KR101145396B1 (ko) | 수직게이트 형성 방법 및 그를 이용한 반도체장치 제조방법 | |
| KR101046702B1 (ko) | 수직게이트를 구비한 반도체장치 제조 방법 | |
| KR100971421B1 (ko) | 측벽이 리세스된 활성영역을 구비하는 반도체 장치 및 그제조 방법 | |
| KR20090040989A (ko) | 반도체 소자 및 이의 제조 방법 | |
| KR100955175B1 (ko) | 수직형 반도체 소자 및 그 제조 방법 | |
| KR20090106153A (ko) | 수직게이트를 구비한 반도체장치 제조 방법 | |
| TWI832157B (zh) | 積體電路裝置 | |
| KR101094399B1 (ko) | 매립비트라인을 구비한 반도체장치 및 그 제조 방법 | |
| KR101060767B1 (ko) | 반도체장치의 접합 형성 방법 | |
| JP2012064627A (ja) | 半導体装置の製造方法 | |
| US20230361215A1 (en) | Semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |