CN117222219A - 半导体结构及其制作方法 - Google Patents
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Abstract
本申请提供一种半导体结构及其制作方法，半导体结构包括：衬底；位线，位于衬底中，包括主体部和多个接触部，主体部沿第一方向延伸，接触部连接于主体部并朝向衬底的顶面伸出，多个接触部沿第一方向间隔设置；晶体管，位于接触部的顶表面上，晶体管的沟道的延伸方向垂直于衬底所在平面。半导体结构能够降低位线的电阻，提升DRAM的传输速率。
Description
技术领域
本发明涉及半导体集成电路技术领域，尤其涉及一种半导体结构及其制作方法。
背景技术
动态随机存取存储器(Dynamic Random Access Memory，DRAM)属于易失性存储器，其由多个存储单元构成，每个存储单元主要包括一个晶体管和一个电容器，且各存储单元通过字线(Word Line，WL)和位线(Bit Line，BL)彼此电性连接。
为了提高DRAM的集成度，现已提出将水平方向的晶体管改为垂直方向的晶体管的4F2(其中“F”表示最小特征尺寸)架构方案。此种DRAM是在衬底上形成垂直延伸的有源柱，在有源柱外侧形成环绕型栅极，并形成埋入式位线与埋入式字线。如此，可以在缩小DRAM的平面尺寸的情况下，保持晶体管的沟道长度，提高晶体管的工作效率。
然而，随着DRAM的集成度提升，晶体管的尺寸逐渐缩小，晶体管的传输速率受限，影响了DRAM的性能。
发明内容
为了解决背景技术中提到的至少一个问题，本发明提供一种半导体结构及其制作方法，半导体结构能够降低位线的电阻，提升DRAM的传输速率。
为了实现上述目的，本申请提供如下技术方案：
一方面，本申请提供一种半导体结构，包括：
衬底；
位线，位于衬底中，包括主体部和多个接触部，主体部沿第一方向延伸，接触部连接于主体部并朝向衬底的顶面伸出，多个接触部沿第一方向间隔设置；
晶体管，位于接触部的顶表面上，晶体管的沟道的延伸方向垂直于衬底所在平面。
在一种可能的实施方式中，构成接触部与主体部的材料相同。
在一种可能的实施方式中，接触部的高度为50-200nm。
在一种可能的实施方式中，晶体管包括：
有源柱，直接接触接触部的顶表面，有源柱的延伸方向垂直于衬底所在平面；
栅极绝缘层，围设在有源柱的沟道区的外侧壁。
在一种可能的实施方式中，自衬底向上的方向上，有源柱包括依次排布的源极区、沟道区和漏极区，或者，有源柱包括依次排布的漏极区、沟道区和源极区。
在一种可能的实施方式中，半导体结构还包括：
字线，位于位线背离衬底的底部的一侧并沿第二方向延伸；其中，第二方向与第一方向相互交叉。
在一种可能的实施方式中，字线包围栅极绝缘层的周侧。
在一种可能的实施方式中，半导体结构还包括：
接触插塞，位于晶体管的背离位线的顶表面；
电容，位于接触插塞的背离晶体管的顶表面。
另一方面，本申请提供一种半导体结构的制作方法，包括：
提供衬底；
形成位线；位线形成在衬底中，位线包括主体部和多个接触部，主体部沿第一方向延伸，接触部连接于主体部并朝向衬底的顶面伸出，多个接触部沿第一方向间隔设置；
形成晶体管；晶体管形成在接触部的背离主体部的顶表面上，晶体管的沟道的延伸方向垂直于衬底所在平面。
在一种可能的实施方式中，形成位线包括：
形成第一沟槽，第一沟槽位于衬底中并沿第一方向延伸；
形成隔离层，隔离层位于第一沟槽内；
形成第二沟槽，第二沟槽位于衬底中并沿第二方向延伸；其中，第二方向与第一方向交叉，位于第一沟槽和第二沟槽之间的衬底形成柱状结构；
形成金属层，金属层位于第二沟槽内；
去除部分金属层；
处理金属层和衬底，以在衬底中形成位线。
在一种可能的实施方式中，处理金属层和衬底包括：
采用退火工艺处理金属层和衬底，使部分金属层的金属颗粒渗入衬底中形成金属复合层，金属复合层形成位线；
去除未渗入衬底的金属层。
在一种可能的实施方式中，去除部分金属层后，保留的金属层的高度占据第二沟槽的深度的1/10-1/2。
在一种可能的实施方式中，去除部分金属层，包括：
采用氧化性溶液刻蚀金属层，在第二沟槽的侧壁面形成氧化层。
在一种可能的实施方式中，形成位线之后，形成晶体管之前，还包括：
形成氧化硅层，氧化硅层覆盖第二沟槽的内壁面；
形成氮化硅层，氮化硅层位于第二沟槽内并覆盖氧化硅层。
在一种可能的实施方式中，形成晶体管包括：
掺杂处理柱状结构，形成有源柱；其中，自衬底向上的方向上，有源柱包括依次排布的源极区、沟道区和漏极区，或者，有源柱包括依次排布的漏极区、沟道区和源极区；
形成栅极绝缘层，栅极绝缘层包裹在沟道区的外侧壁。
在一种可能的实施方式中，形成晶体管之后，还包括：
形成字线；字线沿第二方向延伸，字线包围晶体管的周向上的至少部分区域并与栅极绝缘层接触；
形成接触插塞，接触插塞形成在有源柱的背离位线的顶表面；
形成电容，电容形成在接触插塞的背离有源柱的顶表面。
本申请提供的半导体结构及其制作方法，半导体结构通过将位线设置为主体部加接触部的方式，接触部连接在主体部的顶表面上，使接触部朝向衬底的顶面伸出，有源柱一一对应设置在接触部的顶表面上。通过接触部增大位线的体积，加深位线的埋入深度，提升晶体管的传输速率，从而，提升半导体结构的性能。
本申请的构造以及它的其他发明目的及有益效果将会通过结合附图而对优选实施例的描述而更加明显易懂。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作以简单介绍，显而易见地，下面描述中的附图是本发明的一些实施例。对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中具有垂直沟道晶体管的DRAM的一个存储单元的透视图；
图2为本申请实施例提供的半导体结构的衬底的俯视透视图；
图3为本申请实施例提供的半导体结构的立体透视图；
图4为本申请实施例提供的位线的结构示意图；
图5为对应图2的半导体结构的a-a处的剖视图；
图6为对应图2的半导体结构的c-c处的剖视图；
图7为本申请实施例提供的半导体结构的制作方法的步骤流程图；
图8为本申请实施例提供的形成位线的步骤流程图；
图9为在图2的衬底中形成第一沟槽的剖视图；
图10为在图2的衬底中形成隔离层的剖视图；
图11为在图2的衬底中形成第二沟槽的剖视图；
图12为在图2中的衬底中形成金属层的剖视图；
图13为在图2的衬底中去除部分金属层的剖视图；
图14为在图2的衬底中形成位线的剖视图；
图15为在图2的衬底中形成氧化硅层和氮化硅层的剖视图。
附图标记说明：
100-半导体结构；
110-衬底；120-位线；130-字线；140-晶体管；150-电容结构；160-隔离结构；
111-第一沟槽；112-第二沟槽；113-半导体柱；114-金属层；121-主体部；122-接触部；141-有源柱；142-栅极绝缘层；151-接触插塞；161-隔离层；162-氧化硅层；163-氮化硅层；
1121-氧化层；1411-源极；1412-漏极；
101-晶体管；102-位线；103-字线；104-接触插塞；
1011-有源柱；1012-栅极绝缘层。
具体实施方式
随着半导体器件的集成度提高，半导体器件的衬底上集成的晶体管单元的尺寸逐渐缩小，由此逐渐提出了具有垂直沟道的4F2(F表示最小特征尺寸)架构的晶体管，相较于平面状的6F2架构的晶体管，4F2架构的晶体管单元的面积可降低30％左右。
以DRAM为例，DRAM由阵列排布的多个存储单元构成，存储单元由多组相互交错的字线(Word Line，WL)和位线(Bit Line，BL)分隔而成，每个存储单元通过字线与位线彼此电性连接，每个存储单元主要包括一个晶体管和一个电容器。
图1为现有技术中具有垂直沟道晶体管的DRAM的一个存储单元的透视图。参照图1所示，对于4F2架构的存储单元，晶体管101包括有源柱1011和栅极绝缘层1012，有源柱1011垂直于衬底(图中未示出)所在平面向上延伸，栅极绝缘层1012环设在有源柱1011的周侧，位线102埋入在衬底中并与有源柱1011的底部连接，字线103位于有源柱1011所在的高度区间内并与栅极绝缘层1012连接，有源柱1011的顶部形成有接触插塞104，电容器(图中未示出)形成在接触插塞104上，电容器通过接触插塞104与有源柱1011电连接。
然而，现有4F2架构的DRAM中，位线102的电阻较高，且位线102之间存在较大的寄生电容，限制了晶体管101的传输速率，影响了DRAM的性能。
有鉴于此，本申请实施例提供一种半导体结构及其制作方法，半导体结构通过在位线的主体部上连接接触部，使接触部朝向衬底的顶面伸出，通过接触部增大位线的体积，加深位线的埋入深度，提升晶体管的传输速率，从而，提升半导体结构的性能。
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
本实施例提供一种半导体结构，半导体结构可以为存储器件或非存储器件。存储器件例如可以包括动态随机存取存储器(Dynamic Random Access Memory，DRAM)、静态随机存取存储器(Static Random Access Memory，SRAM)、快闪存储器、电可擦可编程只读存储器(Electrically Erasable Programmable Read-Only Memory，EEPROM)、相变随机存取存储器(Phase Change Random Access Memory，PRAM)或磁阻随机存取存储器(Magnetoresistive Random Access Memory，MRAM)。非存储器件可以是逻辑器件(例如微处理器、数字信号处理器或微型控制器)或与其类似的器件。
以下均以半导体结构为DRAM为例进行说明。
图2为本申请实施例提供的半导体结构的衬底的俯视透视图；图3为本申请实施例提供的半导体结构的立体透视图；图4为本申请实施例提供的位线的结构示意图；图5为对应图2的半导体结构的a-a处的剖视图；图6为对应图2的半导体结构的c-c处的剖视图。
参照图2所示，半导体结构100包括衬底110，衬底110通常为半导体衬底110，构成衬底110的材料可以包括单晶硅、多晶硅、无定型硅、硅锗化合物或绝缘体上硅(silicon-on-insulator，简称SOI)中的一种或多种，或者，构成衬底110的材料还可以为本领域技术人员已知的其他材料。
衬底110中形成有多条埋入式的位线120和字线130，各位线120相互平行，位线120沿第一方向延伸，且各位线120之间可以等间距设置，与位线120类似的，各字线130相互平行，字线130沿第二方向延伸，且各字线130之间可以等间距设置，通过位线120和字线130将衬底110分隔为多个阵列排布的区域，这些区域对应DRAM的各存储单元。其中，第一方向和第二方向相交叉，示例性的，第一方向和第二方向可以相互垂直，第一方向例如为图2中的Y方向，第二方向例如为图2中的X方向。
继续参照图2所示，晶体管140也形成在衬底110中，对于具有垂直沟道的晶体管140，晶体管140通常包括有源柱141，有源柱141沿垂直于衬底110的平面方向的方向延伸，即，有源柱141沿衬底110的厚度方向朝向衬底110的顶表面延伸。
需要说明的是，在衬底110的厚度方向上，各位线120通常位于同一水平高度，各字线130通常也位于同一水平高度，并且，位线120和字线130通常位于不同的高度区间内，位线120和字线130之间相互隔离，相邻位线120之间及相邻字线130之间也相互隔离，以通过位线120和字线130控制各存储单元的运行情况。有源柱141可以形成在位线120和字线130的交叠区域内，以便于位线120和字线130与晶体管140之间的连接。
参照图3所示，具体的，沿衬底110的厚度方向(图中的Z方向)，有源柱141设置在位线120上，有源柱141的底部与位线120接触，有源柱141垂直向上伸出，DRAM的电容结构150设置在有源柱141的顶部，电容结构150包括接触插塞151和电容器(图中未示出)，接触插塞151位于有源柱141的顶部与有源柱141接触，电容器通常设置在接触插塞151上，电容器通过接触插塞151与有源柱141电连接。
字线130设置在位线120的上方，且字线130位于有源柱141所在高度区域内，字线130可以对应有源柱141设置，示例性的，有源柱141可以穿过字线130，以便于字线130与有源柱141电连接。
结合图2和图3所示，本实施例通过设置具有垂直沟道的晶体管140，可以减小晶体管140的平面尺寸，有效减少晶体管140在衬底110中占据的空间，进而，提高衬底110中晶体管140的密度，提升DRAM的集成度。
其中，有源柱141可以包括源极1411区、沟道区(图中未示出)和漏极1412区，源极1411区、沟道区和漏极1412区沿有源柱141的长度方向依次设置。示例性的，由有源柱141的底部至顶部依次为源极1411区、沟道区和漏极1412区，或者，由有源柱141的底部至顶部依次为漏极1412区、沟道区和源极1411区。以下均以由有源柱141的底部至顶部依次为源极1411区、沟道区和漏极1412区为例，进行说明。
参照图3所示，作为一种实施方式，本实施例中，晶体管140可以仅包括有源柱141，直接依靠字线130控制晶体管140的打开与关闭。其中，有源柱141的外侧壁上围设有栅极绝缘层142，栅极绝缘层142覆盖在有源柱141的沟道区的外侧壁上，字线130对应栅极绝缘层142设置，字线130包围栅极绝缘层142的周侧。
也就是说，有源柱141的源极1411区与位线120连接，有源柱141的漏极1412区与电容结构150连接，字线130包围有源柱141的沟道区外侧壁上覆盖的栅极绝缘层142。DRAM中通常还设置有字线130驱动器(Word line driver)，字线130与字线130驱动器连接，字线130驱动器向字线130中输入电压信号，字线130上的电压信号可导通有源柱141的源极1411区和漏极1412区，从而，晶体管140打开，以连接位线120和电容结构150，通过位线120读取存储在电容器中的数据，或者，通过位线120将数据写入到电容器中进行存储。
在实际应用中，通过对字线130的位置、宽度等参数进行设计，例如图3中所示，字线130可以完全包围有源柱141，有源柱141穿过字线130的宽度方向的中间区域。或者，字线130可以包围有源柱141的部分周侧，例如，字线130的宽度方向的中心线偏离有源柱141的中轴线，字线130包围有源柱141的沟道区的部分外侧壁，而有源柱141的沟道区的另一部分外侧壁则可以暴露在字线130之外。
与字线130对应的，位于字线130和有源柱141沟道区的外侧壁之间的栅极绝缘层142，可以为环状结构，即，栅极绝缘层142环绕在沟道区的整个外侧壁。或者，栅极绝缘层142也可以为半环状结构，即，栅极绝缘层142包围沟道区的外侧壁的部分区域，而沟道区的外侧壁的另一部分区域则可以暴露在栅极绝缘层142之外。
另外，为了保证栅极绝缘层142的绝缘效果，避免发生字线130漏电流的现象，在栅极绝缘层142能完全覆盖沟道区的厚度区域的基础上，栅极绝缘层142的延伸高度可以大于字线130的厚度，字线130的厚度区域位于栅极绝缘层142的覆盖区域内。示例性的，栅极绝缘层142的至少一侧可以暴露在字线130之外。
作为另外一种实施方式，晶体管140也可以包括栅极(图中未示出)，栅极可以包裹在栅极绝缘层142之外，即，栅极设置在字线130和栅极绝缘层142之间，栅极与字线130接触。字线130上的电压信号作用于栅极，通过栅极导通有源柱141的源极1411区和漏极1412区，从而打开晶体管140。
参照图4所示，本实施例中，位线120包括主体部121和多个接触部122，接触部122伸出在主体部121的背离衬底110的底部的一侧表面上，即，接触部122伸出在主体部121的顶表面上，接触部122例如垂直朝向衬底110的顶表面伸出。结合图3所示，晶体管140的有源柱141设置在接触部122上，有源柱141的底部与接触部122的顶部接触。结合图2所示，位线120的主体部121沿第一方向(Y方向)延伸，接触部122沿第一方向间隔设置，即，接触部122沿位线120的延长方向间隔设置，各接触部122一一对应各有源柱141，各有源柱141均位于相应接触部122的顶部，以确保各有源柱141位于同一水平高度区域内。
参照图3所示，通过将位线120设置为包括主体部121和接触部122的结构形式，接触部122伸出在主体部121的顶表面上，有源柱141的底部与接触部122的顶部接触。相较于传统的位线120(例如图1中所示的位线120)，本实施例通过在主体部121上增加接触部122，增大了位线120的体积，并且，接触部122间隔在主体部121和有源柱141之间，增大了主体部121与有源柱141之间的距离，如此，可以降低位线120的电阻。
数据写入电容器或从电容器读取数据的速度，取决于位线120的电阻，位线120的电阻越低，数据传输速度越快。因此，本实施例通过设置接触部122，增大了位线120的体积，增大了位线120的主体部121与有源柱141之间的间距，降低了位线120的电阻，进而，提高了DRAM的存储单元的数据传输速度，提升了DRAM的性能。
参照图5所示，图中示出了图2的半导体结构100中a-a处的剖视图，图中示出的位线120为沿其延长方向的剖视结构，可以看出，位线120形成在衬底110中，位线120包括沿其延长方向延伸的主体部121以及主体部121上伸出的多个接触部122，接触部122沿位线120的延长方向间隔设置，接触部122之间通过隔离结构160相互隔离。
在实际应用中，可以先在衬底110中形成初始的半导体柱113，之后，通过对衬底110进行处理，在衬底110中形成位线120，位线120包括位于半导体柱113下方的衬底110区域(主体部121)和半导体柱113的底部区域(接触部122)。也就是说，可以在衬底110中经同一步骤一次性形成位线120，位线120为一体成型结构。如此，可以提高位线120的结构强度，增强DRAM的可靠性。
在衬底110中形成位线120之后，可以通过诸如掺杂等方式使半导体柱113形成为有源柱141。以衬底110为N型掺杂的硅衬底为例，可以通过对半导体柱113进行P型掺杂，以形成有源柱141。之后，再在衬底110中形成字线130，在有源柱141顶部形成电容结构150等。
参照图6所示，图中示出了图2的半导体结构100中c-c处的剖视图，图中示出的是沿与位线120的延长方向垂直的方向(例如字线130的延长方向)的剖视结构，可以看出，衬底110中间隔排布有多条位线120，相邻位线120之间通过隔离结构160相互隔离。其中，结合图2所示，图6所示为位线120的和字线130重叠的部位，其上部为接触部122，下部为主体部121。
本实施例中，位线120的接触部122的高度可以为50-200nm。一方面，通过使接触部122的高度≥50nm，确保位线120具有一定高度的接触部122，以有效增大位线120的体积，降低位线120的电阻，提升DRAM的数据传输速度；另一方面，通过使接触部122的高度≤200nm，以防接触部122的高度过高，避免接触部122占据半导体柱113的区域过大，以防由此影响有源柱141的体积，或致使半导体柱113的高度过高(为了保证为有源柱141预留足够的高度)，而影响半导体柱113的稳定性，避免造成半导体柱113倾斜或坍塌。
示例性的，位线120的接触部122的高度可以为60nm、70nm、80nm、90nm、100nm、110nm、120nm、130nm、140nm、150nm、160nm、170nm、180nm或190nm。
在上述实施例的基础上，本申请实施例还提供一种半导体结构的制作方法(以下简称制作方法)，该制作方法用于制作上述半导体结构100。以下对该制作方法进行详细说明。
图7为本申请实施例提供的半导体结构的制作方法的步骤流程图；图8为本申请实施例提供的形成位线的步骤流程图；图9为在图2的衬底中形成第一沟槽的剖视图；图10为在图2的衬底中形成隔离层的剖视图；图11为在图2的衬底中形成第二沟槽的剖视图；图12为在图2中的衬底中形成金属层的剖视图；图13为在图2的衬底中去除部分金属层的剖视图；图14为在图2的衬底中形成位线的剖视图；图15为在图2的衬底中形成氧化硅层和氮化硅层的剖视图。
参照图7所示，该制作方法包括：
S100、提供衬底。
结合图9所示，首先，提供具有一定厚度的衬底110，衬底110可以为半导体衬底110，构成衬底110的材料可以包括单晶硅、多晶硅、无定型硅、硅锗化合物或绝缘体上硅(silicon-on-insulator，简称SOI)中的一种或多种，或者，构成衬底110的材料还可以为本领域技术人员已知的其他材料。
S200、形成位线；位线形成在衬底中，位线包括主体部和多个接触部，主体部沿第一方向延伸，接触部连接于主体部并朝向衬底110的顶面伸出，多个接触部122沿第一方向间隔设置。
形成衬底110之后，接着在衬底110中形成位线120，结合图3所示，形成的位线120包括主体部121和多个接触部122，主体部121沿位线120的延长方向(图3中的Y方向)延伸，接触部122形成在主体部121的背离衬底110的底部的顶表面上，且接触部122沿主体部121的延长方向间隔设置，以在各接触部122的顶部一一对应形成各有源柱141。
参照图8所示，形成位线120具体包括：
S210、形成第一沟槽，第一沟槽位于衬底中并沿第一方向延伸。
参照图9所示，形成衬底110之后，首先在衬底110中刻蚀形成第一沟槽111，第一沟槽111沿第一方向延伸，即，第一沟槽111沿位线120的延伸方向延伸。其中，第一沟槽111位于相邻位线120之间的区域，以在衬底110中没有被刻蚀、被保留的区域形成位线120的初始结构。
需要说明的是，图9中从左往右分别为图2中a-a、b-b、c-c和d-d四处的剖视图，后续的剖视图均与此类似，不再赘述。
S220、形成隔离层，隔离层位于第一沟槽内。
参照图10所示，在衬底110中刻蚀形成第一沟槽111后，接着在第一沟槽111内沉积形成隔离层161，隔离层161将第一沟槽111填充完全，该隔离层161即为相邻位线120之间的隔离结构160。示例性的，构成隔离层161的隔离材料例如为SiO2，可以采用CVD工艺在第一沟槽111内沉积SiO2。
S230、形成第二沟槽，第二沟槽位于衬底中并沿第二方向延伸；其中，第二方向与第一方向交叉，位于第一沟槽和第二沟槽之间的衬底形成柱状结构。
参照图11所示，在第一沟槽111内形成隔离层161后，在衬底110中沿第二方向(字线130的延长方向)刻蚀第二沟槽112，即，沿图2中所示的X方向刻蚀第二沟槽112。如此，在衬底110中未被刻蚀的区域，形成了多个柱状结构，柱状结构位于第一沟槽111和第二沟槽112之间围成的区域内，该柱状结构即为初始的半导体柱113。
其中，沿位线120的延长方向(第一方向)，衬底110中位于半导体柱113下方的部分厚度区域用于形成位线120的主体部121；半导体柱113中，由其底部向上的一段高度区域，用于形成位线120的接触部122，半导体柱113的其他区域可以用于形成有源柱141。
S240、形成金属层，金属层位于第二沟槽内。
参照图12所示，在衬底110中刻蚀形成第二沟槽112后，接着在第二沟槽112内沉积金属层114，例如，可以采用PVD工艺在第二沟槽112内沉积金属层114，该金属层114用于渗入到第二沟槽112周围的衬底110中，以形成最终所需的导电主体。示例性的，构成金属层114的金属材料可以为钨或铝。
需要说明的是，为了保证位线120的接触部122具有合适的高度，在第二沟槽112内沉积金属层114时，金属层114的填充高度通常会高于实际需要的高度，例如图12中所述，沉积的金属层114将第二沟槽112填充完全，以避免后续形成的位线120的接触部122不满足高度要求。之后，再降低第二沟槽112内的金属层114的高度，以精准控制剩余的金属层114的高度，满足位线120的接触部122的高度要求。
S250、去除部分金属层。
由于沉积的金属层114的高度通常高于实际需求的高度，因此，参照图13所示，在第二沟槽112内沉积完金属层114之后，通常需要去除部分高度的金属层114，以使剩余的金属层114的高度满足位线120的接触部122的高度要求。
示例性的，去除部分金属层114后，第二沟槽112内保留的金属层114的高度可以占据第二沟槽112的深度的1/10-1/2，例如，保留的金属层114的高度为第一沟槽111的深度的1/4、1/5、1/6、1/7、1/8或1/9等，以使保留的金属层114满足位线120的要求，例如，可以使形成的接触部122的高度维持在50nm-200nm的范围内。
其中，可以采用湿法刻蚀工艺，刻蚀去除部分高度的金属层114，仅保留位于第二沟槽112内下部区域的部分高度的金属层114。示例性的，可以采用氧化性溶液作为蚀刻液刻蚀金属层114，例如，采用HCl和H2O2的混合溶液作为蚀刻液，如此，参照图13所示，在刻蚀金属层114的过程中，氧化性的蚀刻液会将第二沟槽112的内侧壁上的硅衬底氧化，在第二沟槽112的侧壁面形成氧化层1121。
通过在第二沟槽112的侧壁面形成氧化层1121，半导体柱113的靠近侧壁面的部分厚度区域转变为氧化层1121，相当于减小了半导体柱113的直径，即，减小了后续形成的有源柱141的直径，进而，会减小围设在有源柱141的沟道区周侧的栅极绝缘层142的直径，减小栅极绝缘层142的尺寸，能够提升晶体管140的开关速度。
并且，由于有源柱141的直径减小，使得后续形成的位线120的接触部122的直径大于有源柱141的直径，接触部122的体积大于有源柱141中的源极1411区/漏极1412区的体积，会减小位线120的电阻，提高DRAM的存储单元的数据传输速度，提升DRAM的性能。
S260、处理金属层和衬底，以在衬底中形成位线。
在第二沟槽112内剩余的金属层114的高度满足需求后，参照图14所示，需要对金属层114和衬底110进行热处理，以使金属层114渗入衬底110中，形成金属硅化物，衬底110中金属硅化物所在的区域即形成位线120的导电主体。
金属层114中的金属颗粒从紧挨的第二沟槽112的内壁面渗入周围的衬底110中，其中，金属层114中的金属颗粒从第二沟槽112的底部区域向第二沟槽112下方的衬底110中扩散，形成位线120的主体部121，且金属层114会从第二沟槽112的侧壁区域水平向半导体柱113中扩散，形成位线120的接触部122。
具体的，可以采用退火工艺对金属层114和衬底110进行处理，使金属层114中的金属颗粒渗入衬底110中，形成金属复合层，即前述金属硅化物层，以在衬底110中形成位线120的导电主体。其中，退火温度可以为300℃-800℃之间，例如，退火温度为400℃、450℃、500℃、550℃、600℃、650℃、700℃、750℃或800℃等。
热处理过程结束之后，对于未渗入衬底110中的金属颗粒，即，第二沟槽112内残留的金属层114，可以通过刻蚀工艺，去除第二沟槽112内残留的金属层114，以免残留的金属层114影响位线120之间的隔离性能。示例性的，可以采用H2O2和HCl的混合溶液作为蚀刻液刻蚀去除第二沟槽112内残留的金属层114。
参照图15所示，形成位线120之后，可以在第二沟槽112内填充隔离材料，以在第二沟槽112内形成隔离结构160，通过位线120之间的隔离层161及第二沟槽112内的隔离结构160，将各半导体柱113之间相互隔离。
其中，第二沟槽112内形成的隔离结构160可以包括氧化硅层162和氮化硅层163，可以先在第二沟槽112内沉积氧化硅层162，氧化硅层162覆盖在第二沟槽112的内壁面上，之后，在第二沟槽112内沉积氮化硅层163，氮化硅层163覆盖氧化硅层162，并将第二沟槽112填充完全
S300、形成晶体管；晶体管形成在接触部的背离主体部的顶表面上，晶体管的沟道的延伸方向垂直于衬底所在平面。
在第二沟槽112内形成隔离结构160后，接着可以在衬底110中形成晶体管140。具体的，可以先对半导体柱113进行掺杂处理，使半导体柱113形成有源柱141；之后，再在衬底110中形成环绕在有源柱141周侧的栅极绝缘层142。
其中，以衬底110为N型掺杂的硅衬底为例，可以通过对半导体柱113进行P型掺杂，以形成有源柱141。示例性的，结合图3所示，自衬底110向上的方向上，有源柱141可以包括依次排布的源极1411区、沟道区和漏极1412区，或者，有源柱141包括依次排布的漏极1412区、沟道区和源极1411区。
形成有源柱141之后，在衬底110中形成栅极绝缘层142，结合图3所示，栅极绝缘层142包裹在有源柱141的沟道区的外侧壁。示例性的，栅极绝缘层142可以为环状结构，栅极绝缘层142完全包裹沟道区的周侧；或者，栅极绝缘层142可以为半环状结构，栅极绝缘层142包围沟道区的部分外侧壁，沟道区的另一部分外侧壁暴露在栅极绝缘层142之外。
参照图3所示，对于没有独立栅极的晶体管140，由字线130直接控制晶体管140的开关状态。对此，形成栅极绝缘层142之后，紧接着可以在衬底110中形成字线130，字线130可以沿第二方向延伸，字线130位于有源柱141所在的高度区间内，具体的，字线130位于栅极绝缘层142所在的高度区间内，字线130与栅极绝缘层142接触，且其与栅极绝缘层142相对应的，可以包围沟道区的周向上的至少部分区域。
对于有独立栅极的晶体管140，在形成栅极绝缘层142之后，可以先生成栅极，栅极包裹在栅极绝缘层142的外侧，之后，再在衬底110中形成字线130，字线130位于栅极所在的高度区间内，且字线130包裹栅极。
形成字线130之后，可以在衬底110的顶表面上形成接触插塞151，接触插塞151与有源柱141一一对应，接触插塞151的底表面与有源柱141的顶表面接触。之后，在接触插塞151的顶表面上形成电容器，电容器通过接触插塞151与有源柱141电连接。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
在本发明的描述中，需要理解的是，本文中使用的术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等应做广义理解，例如可以是固定连接，也可以是可拆卸连接，或成为一体；可以是直接相连，也可以通过中间媒介间接相连，可以使两个元件内部的相连或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。此外，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (16)
1.一种半导体结构，其特征在于，包括：
衬底；
位线，位于所述衬底中，包括主体部和多个接触部，所述主体部沿第一方向延伸，所述接触部连接于所述主体部并朝向所述衬底的顶面伸出，多个所述接触部沿所述第一方向间隔设置；
晶体管，位于所述接触部的顶表面上，所述晶体管的沟道的延伸方向垂直于所述衬底所在平面。
2.根据权利要求1所述的半导体结构，其特征在于，构成所述接触部与所述主体部的材料相同。
3.根据权利要求1所述的半导体结构，其特征在于，所述接触部的高度为50-200nm。
4.根据权利要求1-3任一项所述的半导体结构，其特征在于，所述晶体管包括：
有源柱，直接接触所述接触部的顶表面，所述有源柱的延伸方向垂直于所述衬底所在平面；
栅极绝缘层，围设在所述有源柱的沟道区的外侧壁。
5.根据权利要求4所述的半导体结构，其特征在于，自所述衬底向上的方向上，所述有源柱包括依次排布的源极区、沟道区和漏极区，或者，所述有源柱包括依次排布的漏极区、沟道区和源极区。
6.根据权利要求4所述的半导体结构，其特征在于，还包括：
字线，位于所述位线背离所述衬底的底部的一侧并沿第二方向延伸；其中，所述第二方向与所述第一方向相互交叉。
7.根据权利要求6所述的半导体结构，其特征在于，所述字线包围所述栅极绝缘层的周侧。
8.根据权利要求1-3任一项所述的半导体结构，其特征在于，还包括：
接触插塞，位于所述晶体管的背离所述位线的顶表面；
电容，位于所述接触插塞的背离所述晶体管的顶表面。
9.一种半导体结构的制作方法，其特征在于，包括：
提供衬底；
形成位线；所述位线形成在所述衬底中，所述位线包括主体部和多个接触部，所述主体部沿第一方向延伸，所述接触部连接于所述主体部并朝向所述衬底的顶面伸出，多个所述接触部沿所述第一方向间隔设置；
形成晶体管；所述晶体管形成在所述接触部的背离所述主体部的顶表面上，所述晶体管的沟道的延伸方向垂直于所述衬底所在平面。
10.根据权利要求9所述的半导体结构的制作方法，其特征在于，形成所述位线包括：
形成第一沟槽，所述第一沟槽位于所述衬底中并沿所述第一方向延伸；
形成隔离层，所述隔离层位于所述第一沟槽内；
形成第二沟槽，所述第二沟槽位于所述衬底中并沿第二方向延伸；其中，所述第二方向与所述第一方向交叉，位于所述第一沟槽和所述第二沟槽之间的衬底形成柱状结构；
形成金属层，所述金属层位于所述第二沟槽内；
去除部分金属层；
处理所述金属层和所述衬底，以在所述衬底中形成位线。
11.根据权利要求10所述的半导体结构的制作方法，其特征在于，处理所述金属层和所述衬底包括：
采用退火工艺处理所述金属层和所述衬底，使部分所述金属层的金属颗粒渗入所述衬底中形成金属复合层，所述金属复合层形成所述位线；
去除未渗入所述衬底的所述金属层。
12.根据权利要求10所述的半导体结构的制作方法，其特征在于，去除部分所述金属层后，保留的所述金属层的高度占据所述第二沟槽的深度的1/10-1/2。
13.根据权利要求10所述的半导体结构的制作方法，其特征在于，所述去除部分金属层，包括：
采用氧化性溶液刻蚀所述金属层，在所述第二沟槽的侧壁面形成氧化层。
14.根据权利要求10-13任一项所述的半导体结构的制作方法，其特征在于，形成位线之后，形成晶体管之前，还包括：
形成氧化硅层，所述氧化硅层覆盖所述第二沟槽的内壁面；
形成氮化硅层，所述氮化硅层位于所述第二沟槽内并覆盖所述氧化硅层。
15.根据权利要求10-13任一项所述的半导体结构的制作方法，其特征在于，形成所述晶体管包括：
掺杂处理所述柱状结构，形成有源柱；其中，自所述衬底向上的方向上，所述有源柱包括依次排布的源极区、沟道区和漏极区，或者，所述有源柱包括依次排布的漏极区、沟道区和源极区；
形成栅极绝缘层，所述栅极绝缘层包裹在所述沟道区的外侧壁。
16.根据权利要求15所述的半导体结构的制作方法，其特征在于，形成所述晶体管之后，还包括：
形成字线；所述字线沿所述第二方向延伸，所述字线包围所述晶体管的周向上的至少部分区域并与所述栅极绝缘层接触；
形成接触插塞，所述接触插塞形成在所述有源柱的背离所述位线的顶表面；
形成电容，所述电容形成在所述接触插塞的背离所述有源柱的顶表面。
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Legal Events
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