KR101161090B1 - 반도체 장치 - Google Patents

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다까후미 이께다
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Abstract

실시 형태는, 반도체 기판 상에, 제1 절연막, 제1 도전층, 제2 절연막, 및 제2 도전층을 적층하여 형성되고, 또한 제2 절연막에 형성된 홈을 통하여 제1 및 제2 도전층이 전기적으로 접속된 적층 구조부와, 상기 제2 도전층을, 상기 제1 도전층과의 접속 부분을 포함하는 제1 영역과 상기 접속 부분을 포함하지 않는 제2 영역으로 전기적으로 분리되도록 형성된 층간 절연막과, 상기 제1 영역 상에 형성된 제1 콘택트 플러그와, 상기 제2 영역 상에 형성된 제2 콘택트 플러그와, 상기 반도체 기판 상에 형성된 제3 콘택트 플러그를 갖고 있다. 그리고 상기 적층 구조부의 상기 제2 영역측의 일 주변부에서, 상기 제1 도전층, 상기 제1 절연막, 및 상기 반도체 기판의 일부에 제1 소자 분리 절연막이 매립되어 형성되고, 상기 제2 콘택트 플러그는, 상기 제1 소자 분리 절연막의 상방에 형성되어 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
<관련 출원>
본 출원은 2010년 2월 25일 출원된 일본 특허 출원 번호 제2010-40614호에 기초한 것으로 그 우선권을 주장하며, 그 전체 내용이 참조로서 본 명세서에 원용된다.
본 명세서에 기재된 실시예는 2층 게이트 구조의 메모리 셀과 동일 구조의 적층 구조를 갖는 반도체 장치에 관한 것이다.
2층 게이트 구조의 메모리 셀을 갖는 불휘발성 반도체 기억 장치에 있어서, 주변 회로부의 캐패시터는, 메모리 셀 부분과 마찬가지로, Si 기판 상에 터널 절연막, 부유 게이트 전극, 전극간 절연막, 및 제어 게이트 전극을 갖는 적층막을 사용하여 형성되어 있다. 즉, 제어 게이트 전극을 층간 절연막에 의해 분리하고, 분리된 한쪽의 영역을 부유 게이트 전극과 전기적으로 접속하고, 제어 게이트 전극의 한쪽의 영역 상에 제1 콘택트 플러그를 접속하고, 제어 게이트 전극의 다른 쪽의 영역 상에 제2 콘택트 플러그를 접속하고, Si 기판에 제3 콘택트 플러그를 접속하고 있다. 그리고 부유 게이트 전극과 제어 게이트 전극 사이에, 부유 게이트 전극과 기판 사이에 각각 캐패시터를 형성하고 있다.
현재, 제어 게이트 전극에는 Si와 금속 원소에 의한 금속간 화합물이 사용되고 있다. 특히, Ni와의 금속간 화합물인 Ni 실리사이드는, 저저항이면서 실리사이드 성장의 활성화 에너지가 비교적 높은 점에서, 상기한 제어 게이트 전극으로서 유망하다.
그러나 이러한 종류의 실리사이드 전극은, 고온에서의 열처리에 의해, 다결정의 실리사이드 결정립이 응집되어 버려, 구조 및 조성의 균일성이 열화되는 경우가 있다. 제어 게이트 전극인 실리사이드 전극이 응집되어 불균일하게 형성되면, 제어 게이트 전극 상에 콘택트 플러그(제2 콘택트 플러그)를 형성했을 때에, 실리사이드 미형성 개소의 제어 게이트 전극을 뚫고 나가 하층의 전극간 절연막까지 콘택트 플러그가 관통해 버린다. 이로 인해, 제어 게이트 전극과 부유 게이트 전극을 단락시킨다는 문제가 있다.
도 1은 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 기본 구성을 나타내는 블록도.
도 2는 제1 실시 형태의 불휘발성 반도체 기억 장치에 사용한 캐패시터부의 개략 구성을 도시하는 평면도.
도 3a, 도 3b는 도 2의 화살표 A-A'의 단면도 및 화살표 B-B'의 단면도.
도 4a, 도 4b는 제2 실시 형태에 관한 불휘발성 반도체 기억 장치에 사용한 캐패시터부의 개략 구성을 도시하는 평면도와 단면도.
도 5a, 도 5b는 제3 실시 형태에 관한 불휘발성 반도체 기억 장치에 사용한 캐패시터부의 개략 구성을 도시하는 평면도와 단면도.
도 6a, 도 6b는 제4 실시 형태에 관한 불휘발성 반도체 기억 장치에 사용한 캐패시터부의 개략 구성을 도시하는 평면도와 단면도.
본 실시 형태에 따르면, 반도체 장치는, 반도체 기판 상에, 제1 절연막, 제1 도전층, 제2 절연막 및 제2 도전층을 차례로 적층하여 형성되고, 또한 제2 절연막에 형성된 홈을 통하여 제1 및 제2 도전층이 전기적으로 접속된 적층 구조부와, 상기 제2 도전층을, 상기 제1 도전층과의 접속 부분을 포함하는 제1 영역과 상기 접속 부분을 포함하지 않은 제2 영역으로 전기적으로 분리되도록 형성된 층간 절연막과, 상기 제1 영역의 상기 반도체 기판과 상기 제2 도전층 사이에 상기 반도체 기판 전체에 걸쳐서 상기 제1 도전층 및 상기 제1 절연막이 형성되고, 상기 제1 영역 상에 형성된 제1 콘택트 플러그와, 상기 제2 영역 상에 형성된 제2 콘택트 플러그와, 상기 반도체 기판 상에 형성된 제3 콘택트 플러그를 갖고 있다. 그리고 상기 적층 구조부의 상기 제2 영역측의 일 주변부에서, 상기 제1 도전층, 상기 제1 절연막, 및 상기 반도체 기판의 일부에 제1 소자 분리 절연막이 매립되어 형성되고, 상기 제2 콘택트 플러그는, 상기 제1 소자 분리 절연막의 상방에 형성되어 있다.
이하, 본 실시 형태의 상세를, 도면을 참조하여 설명한다.
(제1 실시 형태)
도 1은 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 기본 구성을 도시하는 블록도이다.
Si 기판(반도체 기판)(10) 상에 메모리 셀 어레이(메모리 셀부)(11)와, 각종 트랜지스터 및 캐패시터를 형성한 주변 회로부(12)가 배치되어 있다. 메모리 셀 어레이(11)는 부유 게이트 전극과 제어 게이트 전극을 갖는 2층 게이트 구성의 불휘발성 메모리 셀을 복수 직렬 접속한 NAND 셀 유닛을 어레이 배치한 것이다. 주변 회로부(12)의 트랜지스터나 캐패시터는 제조 프로세스의 간략화로 인하여, 메모리 셀의 게이트 구성과 동일한 구성으로 되어 있다.
주변 회로부(12)의 캐패시터는, 도 2 및 도 3a, 도 3b에 도시된 바와 같이 구성되어 있다. 도 2는 본 실시 형태에 사용한 게이트 적층 구조를 갖는 캐패시터의 개략 구성을 도시하는 평면도이다. 도 3a는 도 2의 화살표 A-A'의 단면도, 도 3b는 도 2의 화살표 B-B'의 단면도이다.
Si 기판(10) 상의 일부에, 실리콘 산화막 등으로 이루어지는 터널 절연막(제1 절연막)(21)을 개재하여, 폴리Si 등으로 이루어지는 부유 게이트 전극(제1 도전층)(22)이 형성되어 있다. 부유 게이트 전극(22) 및 터널 절연막(21)의 우측의 단부와 기판(10)의 일부를 에칭하여 홈이 형성되고, 이 홈 내에 실리콘 산화막 등으로 이루어지는 소자 분리 절연막(제1 소자 분리 절연막)(15)이 매립되어 형성되어 있다. 여기서, 소자 분리 절연막(15)은, 도 2의 평면도로부터 알 수 있는 바와 같이, Y 방향(지면 상하 방향)으로 연속적으로 형성되는 것이 아니고, Y 방향으로 서로 분리된 복수 개소에 대략 일정 간격으로 형성되어 있다. 이에 의해, 부유 게이트 전극(22)의 우측 단부에서는 Y 방향을 따라 부유 게이트 전극(22)과 소자 분리 절연막(15)이 교대로 배치되게 된다. 또한, 부유 게이트 전극(22)의 형성 영역보다 우측에서는, Y 방향을 따라 기판 표면이 노출되는 부분과 소자 분리 절연막(15)이 교대로 배치되게 된다.
부유 게이트 전극(22) 및 소자 분리 절연막(15)의 일부 위에는 전극간 절연막(제2 절연막)(23)을 개재하여 제어 게이트 전극(제2 도전층)(24)이 형성되어 있다. 전극간 절연막(23)으로서는, 터널 절연막보다 유전율이 높은 실리콘 질화막이나 산화막/질화막/산화막의 적층 구조(ONO막)를 사용할 수 있다. 제어 게이트 전극(24)으로서는, 금속 실리사이드를 사용할 수 있지만, 특히 Ni 실리사이드가 적합하다.
또한, 터널 절연막(21), 부유 게이트 전극(22), 전극간 절연막(23), 및 제어 게이트 전극(24)으로 이루어지는 적층 구조부는, 도 2에 도시된 바와 같이 직사각 형상으로 형성되어 있다. 그리고 적층 구조부의 우측의 단부에서는 부유 게이트 전극(22) 및 터널 절연막(21)이 요철 형상을 갖는 것으로 되어 있다.
제어 게이트 전극(24)의 중앙부보다 좌측의 위치에 상기 게이트 전극(24)을 좌측의 제1 영역(51)과 우측의 제2 영역(52)으로 분리되도록 홈이 형성되고, 이 홈 내에 층간 절연막(제1 층간 절연막)(26)이 형성되어 있다. 층간 절연막(26)보다 좌측의 위치, 즉 제1 영역(51)에서, 전극간 절연막(23)의 일부를 제거하고 개구부(접속부)(25)가 형성되어 있다. 이 개구부(25)에 의해, 부유 게이트 전극(22)과 제어 게이트 전극(24)이 전기적으로 접속되어 있다.
제어 게이트 전극(24)에는, 층간 절연막(26)보다 좌측의 위치, 즉 제1 영역(51)이고 또한 전극간 절연막(23)을 제거한 부분의 상방에, 복수의 제1 콘택트 플러그(31)가 접속되어 있다. 층간 절연막(26)보다 우측의 위치, 즉 제2 영역(52)이고 또한 소자 분리 절연막(15)의 상방에 위치하는 부분에, 복수의 제2 콘택트 플러그(32)가 접속되어 있다. 그리고 Si 기판(10) 상에는, 적층 구조부의 우측 단부에 인접하고, 또한 소자 분리 절연막(15)에 인접하는 위치에서 복수의 제3 콘택트 플러그(33)가 접속되어 있다. 제1 내지 제3 콘택트 플러그(31 내지 33)의 배열 방향은 모두 Y 방향으로 되어 있다.
이와 같은 구성이면, 제2 콘택트 플러그(32)를 소자 분리 절연막(15)의 상방에 형성시킴으로써 콘택트 플러그(32)가 전극간 절연막(23)을 뚫고 나갔다고 해도 제어 게이트 전극(24)과 부유 게이트 전극(22) 사이의 단락을 피할 수 있다. 즉, 캐패시터의 콘택트 플러그의 배치 및 콘택트 플러그 하층의 구조를 변경함으로써, 콘택트 형성 시에 발생하는 단락을 방지할 수 있다. 따라서, 소자 신뢰성의 향상을 도모할 수 있다.
이 효과를 더 자세하게 설명하면 다음과 같다. 제어 게이트 전극(24)으로서 Ni 실리사이드를 사용하는 경우, 전극간 절연막(23) 상에 폴리Si막을 퇴적하고, 그 위에 Ni막을 퇴적한 후, 열처리를 실시하여 실리사이드화함으로써 Ni실리사이드를 형성한다. 이 때 폴리Si막의 패턴이 대면적일수록 고온에서의 열처리에 의해 다결정의 실리사이드 졀정립이 응집되어 구조 및 조성의 균일성이 열화되기 쉽다. 즉, 제어 게이트 전극(24)인 실리사이드 전극이 응집되어 불균일하게 형성된다. 그리고 제어 게이트 전극(24) 상에 콘택트 플러그(32)를 형성했을 때에 실리사이드 미형성 개소의 제어 게이트 전극(24)을 뚫고 나가, 하층의 전극간 절연막(23)까지 콘택트 플러그(32)가 관통되어 버린다. 이 경우, 전극간 절연막(23)의 바로 아래에 부유 게이트 전극(22)이 배치되어 있으면, 제어 게이트 전극(24)과 부유 게이트 전극(22)이 단락되어 버리게 된다.
이에 대해 본 실시 형태에서는, 제2 콘택트 플러그(32)를 소자 분리 절연막(15)의 상방에 형성하고 있기 때문에, 가령 뚫고 나가는 일이 발생해도 제어 게이트 전극(24)과 부유 게이트 전극(22)의 단락을 방지할 수 있는 것이다.
또한, 본 실시 형태에서는, 제2 콘택트 플러그(32)와 제3 콘택트 플러그(33)를 전기적으로 접속함으로써, 기판(10)과 부유 게이트 전극(22) 사이에 형성되는 캐패시터와, 제어 게이트 전극(24)의 제2 영역(52)과 부유 게이트 전극(22) 사이에 형성되는 캐패시터가 병렬 접속된다. 이에 의해, 캐패시터 용량의 증대를 도모할 수 있다. 또한, 본 실시 형태에서는, 제2 콘택트 플러그(32)와 제3 콘택트 플러그(33)가 인접하고 있기 때문에, 이들을 접속하는 배선을 용이하게 형성할 수 있는 이점도 있다.
또한, 제2 콘택트 플러그(32)와 제3 콘택트 플러그(33)의 비율은 반드시 동일할 필요는 없다. 또한, 제1 콘택트 플러그(31)와, 제2 및 제3 콘택트 플러그(32, 33)의 비율도 동일할 필요는 없다.
(제2 실시 형태)
도 4a, 도 4b는 제2 실시 형태에 관한 불휘발성 반도체 기억 장치의 주요부 구성을 설명하기 위한 것이며, 도 4a는 평면도, 도 4b는 도 4a의 화살표 A-A'의 단면도이다. 또한, 도 2 및 도 3a, 도 3b와 동일 부분에는 동일 부호를 붙이고, 그 상세한 설명은 생략한다.
본 실시 형태가 상술한 제1 실시 형태와 다른 점은, 제2 콘택트 플러그(32)측뿐만 아니라, 제1 콘택트 플러그(31)측에도 소자 분리 절연막(제2 소자 분리 절연막)(35)을 형성한 것에 있다. 즉, 부유 게이트 전극(22) 및 터널 절연막(21)의 좌측의 단부와 기판(10)의 일부를 에칭하여 홈이 형성되고, 이 홈 내에 소자 분리 절연막(35)이 매립되어 형성되어 있다. 그리고 콘택트 플러그(31)는 소자 분리 절연막(35)의 상방에 위치하게 되어 있다.
여기서, 소자 분리 절연막(35)은, 소자 분리 절연막(15)과 동시에 형성된 동일한 재료이며, 도 4a의 평면도로부터 알 수 있는 바와 같이, Y 방향으로 연속하여 형성되어 있다. 또한, 전극간 절연막(23)을 일부 제거하는 부분은, 소자 분리 절연막(35)의 상방을 피하여 형성되어 있다.
이와 같은 구성이면, 상기 제1 실시 형태와 마찬가지의 효과가 얻어지는 것은 물론, 다음과 같은 효과도 얻어진다. 즉, 제1 콘택트 플러그(31)를 소자 분리 절연막(35)의 상방에 형성함으로써, 콘택트 플러그(31)의 뚫고 나가는 경우가 발생해도 부유 게이트 전극(22)과 반도체 기판(10) 사이의 단락을 피할 수 있다. 따라서, 제2 콘택트 플러그(32)뿐만 아니라, 제1 콘택트 플러그(31, 32)의 뚫고 나가는 것에 의한 문제를 해결할 수 있어, 한층 더한 신뢰성의 향상을 도모할 수 있다.
(제3 실시 형태)
도 5a, 도 5b는 제3 실시 형태에 관한 불휘발성 반도체 기억 장치의 주요부 구성을 설명하기 위한 것이며, 도 5a는 평면도, 도 5b는 도 5a의 화살표 A-A'의 단면도이다. 또한, 도 2 및 도 3a, 도 3b와 동일 부분에는 동일 부호를 붙이고, 그 상세한 설명은 생략한다.
본 실시 형태가 상술한 제1 실시 형태와 다른 점은, 제2 콘택트 플러그(32) 및 제3 콘택트 플러그(33)의 형성 위치이다.
본 실시 형태에서는, 제어 게이트 전극(24) 및 전극간 절연막(23)의 일 주변부(도 5a의 하변부)가 도시하지 않은 소자 분리 절연막 상까지 연장되어 형성되어 있다. 즉, 적층 구조부의 하변부에 있어서, 부유 게이트 전극(22), 터널 절연막(21), 및 기판(10)의 일부에 실리콘 산화막 등으로 이루어지는 소자 분리 절연막이 매립되어 형성되어 있다. 그리고 이 부분에 제2 콘택트 플러그(32)가 형성되어 있다. 즉, 제2 콘택트 플러그(32)는, 제어 게이트 전극(24)의 제2 영역(52)의 하변측의 주변부에 형성되고, 또한 소자 분리 절연막의 상방에 형성되어 있다.
또한, 적층 구조부의 우측의 변은, 부유 게이트 전극(22) 및 터널 절연막(21)이 요철 형상으로 제거되는 것이 아니고, 제어 게이트 전극(24) 및 전극간 절연막(23)과 마찬가지로 대략 직선으로 되어 있다. 그리고 적층 구조부의 우측의 변에 인접하는 영역에서 Si 기판(10)에 제3 콘택트 플러그(33)가 접속되어 있다. 또한, 제1 콘택트 플러그(31)는 제1 실시 형태와 마찬가지로, 제어 게이트 전극(24)의 제1 영역(51)에 접속되어 있다. 여기서, 제2 실시 형태와 같이, 제1 영역(51)측에도 소자 분리 절연막(35)을 형성하고, 제1 콘택트 플러그(31)를 소자 분리 절연막(35)의 상방에 형성하도록 해도 좋다.
이와 같이 본 실시 형태에 따르면, 제2 콘택트 플러그(32)를 캐패시터 단부의 소자 분리 영역의 상방에 형성함으로써, 제1 실시 형태와 마찬가지로, 콘택트 플러그(32)가 전극간 절연막(23)을 뚫고 나갔다고 해도, 제어 게이트 전극(24)과 부유 게이트 전극(22) 사이의 단락을 미연에 방지할 수 있다. 따라서, 제1 실시 형태와 마찬가지의 효과가 얻어진다.
또한, 본 실시 형태에서는, 제2 콘택트 플러그(32)와 제3 콘택트 플러그(33)를 서로 수직 방향이 되는 다른 변에 형성함으로써, 콘택트 플러그 형성 후의 배선 공정이 종래 구조에 비하여 복잡해질 가능성이 있다. 그러나 제2 콘택트 플러그(32) 및 제3 콘택트 플러그(33)의 수를 씨닝하지 않아도, 제2 콘택트 플러그(32)를 소자 분리 영역의 상방에 형성할 수 있다. 따라서, 콘택트 저항의 저감을 도모할 수 있다는 이점이 있다.
(제4 실시 형태)
도 6a, 도 6b는 제4 실시 형태에 관한 불휘발성 반도체 기억 장치의 주요부 구성을 설명하기 위하여 것이며, 도 6a는 평면도, 도 6b는 도 6b의 화살표 A-A'의 단면도이다. 또한, 도 2 및 도 3a, 도 3b와 동일 부분에는 동일 부호를 붙이고, 그 상세한 설명은 생략한다.
본 실시 형태가 상술한 제3 실시 형태와 다른 점은, 제2 콘택트 플러그(32)의 위치 및 새롭게 층간 절연막(제2 층간 절연막)(36)을 형성한 것에 있다.
즉, 제2 콘택트 플러그(32)는 제어 게이트 전극(24)의 우측의 주변부에 형성되어 있다. 여기서, 적층 구조부의 우측의 변은, 부유 게이트 전극(22) 및 터널 절연막(21)이 요철 형상으로 제거되는 것이 아니고, 제어 게이트 전극(24) 및 전극간 절연막(23)과 마찬가지로 대략 직선으로 되어 있다. 그리고 제2 콘택트 플러그(32)와 층간 절연막(26) 사이이고 제2 콘택트 플러그(32)의 근방 위치에서, 제어 게이트 전극(24)의 일부에 층간 절연막(36)이 매립되어 형성되어 있다. 이 층간 절연막(36)은, 층간 절연막(26)과는 달리, Y 방향으로 연속되는 것이 아니고 단속적으로 형성되어 있고, 또한 층간 절연막(36)의 폭은 층간 절연막(26)보다 좁게 되어 있다.
구체적으로는, 제어 게이트 전극(24)을 형성하기 전에, 전극간 절연막(23) 상에 층간 절연막으로서의 절연막을 퇴적하고, 이 절연막을 원하는 패턴으로 가공함으로써 층간 절연막(26, 36)을 동시에 형성한다. 계속해서, 노출된 전극간 절연막(23) 상에 폴리Si막 및 Ni막을 퇴적한 후에 열처리를 실시함으로써, Ni 실리사이드로 이루어지는 제어 게이트 전극(24)을 형성한다.
여기서, 제어 게이트 전극(24)의 일부 혹은 모두 실리사이드로 형성되어 있는 경우, 실리사이드는, 전극형 성막 두께나 체적, 열 공정 등 여러 요인에 의해 응집되어, 불량의 한 요인이 된다. 따라서, 제2 콘택트 플러그 근방의 실리사이드 형성 체적을 작게 함으로써, 그 주변의 실리사이드 응집 억제가 가능하다. 즉, 제2 콘택트 플러그(32)를 형성하는 영역의 근방에 있어서, 제어 게이트 전극(24)의 일부를 제거함으로써 외관상, 제2 콘택트 플러그(32)에 접속하는 제어 게이트 전극(24)의 실리사이드의 체적을 작게 할 수 있다. 그 결과로서, 실리사이드를 균일하게 형성시킬 수 있고, 이에 의해 제2 콘택트 플러그(32)가 뚫고 나가는 것을 억제시키는 것이 가능해진다.
또한, 본 실시 형태에 있어서도 제2 실시 형태와 같이, 제1 영역(51)측에 소자 분리 절연막(35)을 형성하고, 제1 콘택트 플러그(31)를 소자 분리 절연막(35)의 상방에 형성하도록 해도 좋다.
이렇게 본 실시 형태에 따르면, 제2 콘택트 플러그(32)의 근방의 일부에서, 제어 게이트 전극(24)에 층간 절연막(36)을 매립함으로써 캐패시터 용량의 감소를 최저한으로 억제하면서, 제2 콘택트 플러그(32)를 형성하는 제어 게이트 전극(24)을 균일하게 형성시키는 것이 가능해진다. 이로 인해, 콘택트 플러그(32)의 제어 게이트 전극(24) 및 전극간 절연막(23)의 관통을 피하는 것이 가능해진다.
또한, 본 실시 형태에서는, 제3 실시 형태와 마찬가지로, 제2 콘택트 플러그(32) 및 제3 콘택트 플러그(33)의 수를 씨닝하지 않고도 형성할 수 있기 때문에, 콘택트 저항의 저감을 도모할 수 있다는 이점이 있다. 또한, 층간 절연막(36)의 형성을 층간 절연막(26)과 동시에 행함으로써, 층간 절연막(36)의 형성에 수반하는 공정의 복잡화를 방지할 수 있다는 이점도 있다.
(변형예)
또한, 본 발명은 상술한 각 실시 형태에 한정되는 것이 아니다. 기판은 반드시 Si 기판에 한정하는 것은 아니고, 메모리 셀을 형성 가능한 반도체 기판이면 된다. 또한, 절연막 상에 Si층을 형성한 SOI 기판을 사용하는 것도 가능하다.
또한, 제1 내지 제3 콘택트 플러그의 개수는 반드시 복수일 필요는 없고, 충분한 콘택트를 취할 수 있는 조건이면, 각각 1개로 하는 것도 가능하다.
메모리 셀부를 구성하는 메모리 셀 유닛은 NAND형에 한하지 않고 NOR형에 적용할 수도 있다. 요는, 메모리 셀이 부유 게이트 전극과 제어 게이트 전극의 2층 게이트 구성을 갖는 불휘발성 반도체 메모리 셀이면 된다.
또한, 실시 형태에서는 불휘발성 반도체 기억 장치를 예로 했지만, 반드시 이에 한정하지 않고, 반도체 기판 상에 제1 절연막, 제1 도전층, 제2 절연막 및 제2 도전층을 적층한 적층 구조부를 갖는 반도체 장치이면 적용하는 것이 가능하다.
임의의 실시 형태로 설명했지만, 이러한 실시 형태는 단지 예시적으로 제시된 것이고, 본 발명의 범위를 제한하려는 것은 아니다. 또한, 본 명세서에서 설명된 신규 방법 및 시스템은 다양한 다른 형태로 실시될 수 있고, 또한 본 명세서에서 설명된 방법 및 시스템의 형태에서의 다양한 생략, 대체 및 변경은 본 발명의 기술사상 내에서 이뤄질 수 있다. 첨부된 청구범위 및 그 등가물은 본 발명의 기술사상 및 범위 내에 있으면 이러한 형태 또는 변형을 포함한다.

Claims (20)

  1. 반도체 장치로서,
    반도체 기판 상에, 제1 절연막, 제1 도전층, 제2 절연막 및 제2 도전층을 차례로 적층하여 형성된 적층 구조부-상기 제1 도전층과 상기 제2 도전층은, 상기 제2 절연막에 형성된 홈을 통하여 전기적으로 접속되어 있음-,
    상기 제2 도전층을, 상기 제1 도전층과의 접속 부분을 포함하는 면적이 좁은 제1 영역과 상기 접속 부분을 포함하지 않은 면적이 넓은 제2 영역으로 전기적으로 분리되도록 형성된 층간 절연막,
    상기 적층 구조부의 상기 제2 영역측의 일 주변부에 형성된 제1 소자 분리 절연막-상기 제1 소자 분리 절연막은, 상기 제1 도전층, 상기 제1 절연막 및 상기 반도체 기판의 일부에 매립되어 형성되어 있음-,
    상기 제1 영역의 상기 반도체 기판과 상기 제2 도전층 사이에 상기 반도체 기판 전체에 걸쳐서 상기 제1 도전층 및 상기 제1 절연막이 형성되고, 상기 제1 영역 상에 형성된 제1 콘택트 플러그,
    상기 제2 영역 상에 형성된 제2 콘택트 플러그-상기 제2 콘택트 플러그는, 상기 제1 소자 분리 절연막의 상방에 형성되어 있음-, 및
    상기 반도체 기판 상에 형성된 제3 콘택트 플러그-상기 제3 콘택트 플러그는 상기 적층 구조부의 상기 제2 영역측의 상기 일 주변부에 인접하는 영역에 형성되어 있음-를 포함하는, 반도체 장치.
  2. 삭제
  3. 제1항에 있어서, 상기 각 플러그는 각각 복수 개이며, 상기 각 플러그는 각각 일방향을 따라 배열되어 있는, 반도체 장치.
  4. 제3항에 있어서, 상기 제1 소자 분리 절연막은, 상기 적층 구조부의 상기 일 주변부의 경계를 걸치도록 복수 개소에 형성되어 있는, 반도체 장치.
  5. 제4항에 있어서, 상기 제1 소자 분리 절연막은, 상기 적층 구조부의 상기 일 주변부의 경계를 따라 실질적으로 일정 간격으로 형성되어 있는, 반도체 장치.
  6. 제4항에 있어서, 상기 제3 콘택트 플러그는, 상기 적층 구조부의 상기 일 주변부의 상기 제1 소자 분리 절연막이 형성되어 있지 않은 영역에 인접하여 형성되어 있는, 반도체 장치.
  7. 제1항에 있어서, 상기 제1 절연막은 터널 절연막이며, 상기 제1 도전층은 부유 게이트 전극이며, 상기 제2 절연막은 전극간 절연막이며, 상기 제2 도전층은 제어 게이트 전극인, 반도체 장치.
  8. 제7항에 있어서, 상기 제1 도전층과 상기 반도체 기판 사이에 제1 캐패시터가 형성되고, 상기 제1 도전층과 상기 제2 도전층의 제2 영역 사이에 제2 캐패시터가 형성되어 있는, 반도체 장치.
  9. 반도체 장치로서,
    반도체 기판 상에, 제1 절연막, 제1 도전층, 제2 절연막 및 제2 도전층을 차례로 적층하여 형성된 적층 구조부-상기 제1 도전층과 상기 제2 도전층은, 상기 제2 절연막에 형성된 홈을 통하여 전기적으로 접속되어 있음-,
    상기 제2 도전층을, 상기 제1 도전층과의 접속 부분을 포함하는 면적이 좁은 제1 영역과 상기 접속 부분을 포함하지 않은 면적이 넓은 제2 영역으로 전기적으로 분리되도록 형성된 층간 절연막,
    상기 적층 구조부의 상기 제2 영역측의 일 주변부에 형성된 제1 소자 분리 절연막-상기 제1 소자 분리 절연막은, 상기 제1 도전층, 상기 제1 절연막 및 상기 반도체 기판의 일부에 매립되어 형성되어 있음-,
    상기 제1 영역의 상기 반도체 기판과 상기 제2 도전층 사이에 상기 반도체 기판 전체에 걸쳐서 상기 제1 도전층 및 상기 제1 절연막이 형성되고, 상기 제1 영역 상에 형성된 제1 콘택트 플러그,
    상기 제2 영역 상에 형성된 제2 콘택트 플러그-상기 제2 콘택트 플러그는, 상기 제1 소자 분리 절연막의 상방에 형성되어 있음-, 및
    상기 반도체 기판 상에 형성된 제3 콘택트 플러그-상기 제3 콘택트 플러그는, 상기 적층 구조부의 상기 제2 영역측의 상기 일 주변부와는 다른 주변부에 인접하는 영역에 형성되어 있음-를 포함하는, 반도체 장치.
  10. 삭제
  11. 제9항에 있어서, 상기 각 플러그는 각각 복수 개이며, 상기 각 플러그는 각각 일방향을 따라 배열되어 있는, 반도체 장치.
  12. 제11항에 있어서, 상기 제1 소자 분리 절연막은, 상기 적층 구조부의 상기 일 주변부의 경계를 따라 형성되어 있는, 반도체 장치.
  13. 제9항에 있어서, 상기 제1 절연막은 터널 절연막이며, 상기 제1 도전층은 부유 게이트 전극이며, 상기 제2 절연막은 전극간 절연막이며, 상기 제2 도전층은 제어 게이트 전극인, 반도체 장치.
  14. 제13항에 있어서, 상기 제1 도전층과 상기 반도체 기판 사이에 제1 캐패시터가 형성되고, 상기 제1 도전층과 상기 제2 도전층의 제2 영역 사이에 제2 캐패시터가 형성되어 있는, 반도체 장치.
  15. 반도체 장치로서,
    반도체 기판 상에, 제1 절연막, 제1 도전층, 제2 절연막 및 제2 도전층을 차례로 적층하여 형성된 적층 구조부-상기 제1 도전층과 상기 제2 도전층은 또한 제2 절연막에 형성된 홈을 통하여 전기적으로 접속되어 있음-,
    상기 제2 도전층을, 상기 제1 도전층과의 접속 부분을 포함하는 면적이 좁은 제1 영역과 상기 접속 부분을 포함하지 않은 면적이 넓은 제2 영역으로 전기적으로 분리되도록 형성된 제1 층간 절연막,
    상기 제1 영역 상에 형성된 제1 콘택트 플러그,
    상기 적층 구조부의 상기 제2 영역측의 일 주변부를 따라 상기 제2 영역 상에 형성된 제2 컨택트 플러그,
    상기 반도체 기판 상에 형성된 제3 콘택트 플러그-상기 제3 콘택트 플러그는, 상기 적층 구조부의 상기 일 주변부에 인접하는 영역에 형성되어 있음-, 및
    상기 제2 콘택트 플러그와 상기 제1 층간 절연막 사이이며, 이들의 중간보다 상기 제2 콘택트 플러그에 가까운 영역에 형성된 제2 층간 절연막-상기 제2 층간 절연막은, 상기 제2 도전층에 매립되어 형성되어 있음-을 포함하는, 반도체 장치.
  16. 제15항에 있어서, 상기 적층 구조부의 상기 제1 영역측에서, 상기 제1 도전층, 상기 제1 절연막 및 상기 반도체 기판의 일부에 매립되어 형성된 소자 분리 절연막을 더 구비하고,
    상기 제1 콘택트 플러그는, 상기 소자 분리 절연막의 상방에 형성되어 있는, 반도체 장치.
  17. 제15항에 있어서, 상기 각 플러그는 각각 복수 개이며, 상기 각 플러그는 각각 일방향을 따라 배열되어 있는, 반도체 장치.
  18. 제17항에 있어서, 상기 제2 층간 절연막은, 상기 제2 콘택트 플러그의 배열 방향을 따라 단속적으로 형성되어 있는, 반도체 장치.
  19. 제15항에 있어서, 상기 제1 절연막은 터널 절연막이며, 상기 제1 도전층은 부유 게이트 전극이며, 상기 제2 절연막은 전극간 절연막이며, 상기 제2 도전층은 제어 게이트 전극인, 반도체 장치.
  20. 제19항에 있어서, 상기 제1 도전층과 상기 반도체 기판 사이에 제1 캐패시터가 형성되고, 상기 제1 도전층과 상기 제2 도전층의 제2 영역 사이에 제2 캐패시터가 형성되어 있는, 반도체 장치.
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