KR101053079B1

KR101053079B1 - 적층형 전자부품 및 그 제조방법

Info

Publication number: KR101053079B1
Application number: KR1020040020097A
Authority: KR
Inventors: 야마구치카츠요시; 히가시하라노부히로; 사코다히데토
Original assignee: 쿄세라 코포레이션
Priority date: 2003-03-26
Filing date: 2004-03-24
Publication date: 2011-08-01
Also published as: TW200425186A; US6898069B2; CN1532859A; TWI240289B; US20040190221A1; KR20040084785A; CN100472677C

Abstract

내부전극층을 박층화해도 높은 정전용량이 얻어지는 적층형 전자부품 및 그 제조방법을 제공한다. 또한, 내부전극층의 박층화와 아울러, 디라미네이션 등의 내부결함이 없는 적층형 전자부품을 제공하며, 내부전극층과 외부전극의 접속성을 높여, 고용량화와 그 편차의 저감을 도모할 수 있는 적층형 전자부품 및 그 제조방법을 제공한다.

유전체층(7)과 내부전극층(5)을 교대로 적층해서 이루어지고, 상기 내부전극층(5)이 적층방향으로 교대로 도출된 전자부품 본체(1)의 끝부에 외부전극(3)을 구비해서 이루어지는 적층형 전자부품에 있어서, 상기 내부전극층(5)의 상기 외부전극(3)과의 접속단(21)측의 두께가, 대향하는 비접속단(23)측의 두께보다 두꺼운 것을 특징으로 한다.

Description

적층형 전자부품 및 그 제조방법{LAMINATED ELECTRONIC PARTS AND METHOD OF MANUFACTURING THE SAME}

도 1은 본 발명의 적층형 전자부품의 개략단면도이다.

도 2는 본 발명의 적층형 전자부품을 제조하기 위한 공정도이다.

도 3은 본 발명의 내부전극 패턴의 형성공정을 나타내는 모식도이다.

도 4는 본 발명의 적층형 전자부품의 대표예인 적층 세라믹 콘덴서의 개략단면도이다.

도 5는 전자부품 본체의 끝면에 있어서의 용량부를 나타내는 개략단면도이다.

도 6은 본 발명의 내부전극 패턴의 제작공정을 나타내는 개략도이다.

도 7은 본 발명의 적층형 전자부품을 제조하는 공정도이다.

< 도면의 주요부분에 대한 부호의 설명 >

1 : 전자부품 본체 3 : 외부전극

5 : 내부전극층 7 : 유전체층

21 : 접속단 23 : 비접속단

27 : 유전체 그린시트 31 : 기판플레이트

33 : 마스크패턴 41 : 내부전극 패턴

47 : 적층 성형체

1A : 전자부품 본체 2A : 끝면

3A : 외부전극 5A : 유전체층

7A : 내부전극층 9A : 용량부

11A : 비용량부 13A, 51A : 연장부

31A : 기판플레이트 41A : 내부전극 패턴

53A : 유전체 그린시트 47A : 적층 성형체

49A : 전자부품 본체 성형체

본 발명은, 적층형 전자부품 및 그 제조방법에 관한 것이고, 특히, 적층 세라믹 콘덴서와 같이, 내부전극층이 박층화된 적층형 전자부품 및 그 제조방법에 관한 것이다.

최근, 전자기기의 소형화, 고밀도화에 따라, 적층형 전자부품, 예를 들면, 적층 세라믹 콘덴서는, 소형, 고용량 및 높은 신뢰성이 요구되고 있고, 이를 위해, ①유전체층의 박층화와 적층수의 증가, ②내부전극층의 박층화, ③유전체층의 고유전율화가 꾀해지고 있고, 예를 들면, 유전체층의 두께를 5㎛이하, 유전체층의 적층수를 100층이상으로 한 고용량의 적층형 전자부품이 개발되어 있다.

종래, 적층형 전자부품의 내부전극층은 도전성 페이스트를 사용해서 스크린 인쇄법에 의해 형성되고, 도전성 페이스트의 성분으로서 금속성분 이외에 세라믹 분말로 이루어지는 공재(共材)성분이나 수지성분, 및 유기용제성분 등을 함유하고 있어, 소성수축에 의해 내부전극층이 메시상으로 형성되기 때문에, 본래, 내부전극층을 형성해야 할 영역을 완전히 피복하는 것이 곤란하게 되고, 이 때문에 내부전극층의 유효면적이 저하하여 정전용량이 얻어지지 않는다는 문제가 있었다.

이러한 내부전극층의 박층화에 대한 문제를 해결하기 위해서, 예를 들면 하기의 특허문헌 1에 개시된 적층형 전자부품에서는, 내부전극층으로 되는 금속막을, 스퍼터나 증착과 같은 물리적 박막형성법, 혹은 무전해 도금과 같은 화학적 박막형성법에 의해 필름상에 형성하고, 이것을 유전체 그린시트상에 전사함으로써 내부전극 패턴을 형성해서 적층형 전자부품이 제작되고 있다.

[특허문헌 1]

일본 특허공개 평2000-243650호 공보

그러나, 상기 특허문헌 1에 개시된 적층형 전자부품의 제조방법에 따르면, 내부전극층으로 되는 금속막을 스퍼터나 증착과 같은 물리적 박막형성법, 혹은 무전해 도금과 같은 화학적 박막형성법에 의해 필름상에 균일두께로 되도록 형성하고, 이것을 유전체 그린시트상에 전사함으로써 내부전극 패턴을 형성해서 적층형 전자부품을 제작하는 것이지만, 이러한 균일두께의 내부전극 패턴을 사용했을 경우에는, 내부전극층의 유효면적은 크게 생기지만, 내부전극 패턴의 박층화에 따르는 끝 가장자리의 단면적의 감소 때문에, 내부전극층과 외부전극의 전기적 접속성이 저하되기 쉬워지고, 결과적으로 설계대로의 정전용량이 발현되기 어렵고, 또한, 이것에 의해 정전용량의 편차가 커진다고 하는 문제가 있었다.

따라서, 본 발명은, 내부전극층을 박층화해도 높은 정전용량을 얻을 수 있는 적층형 전자부품 및 그 제조방법을 제공하는 것을 제1의 목적으로 한다.

또한, 상기 특허문헌 1에 개시된 적층형 전자부품에서는, 내부전극층의 박층화를 용이하게 행할 수 있지만, 도전성 페이스트에 의한 인쇄막의 경우에 비하여, 유전체층의 소결수축에 맞춰서 열변형하기 어렵고, 소성후에 디라미네이션이나 크랙이 발생하기 쉬워진다는 문제가 있었다.

따라서 본 발명은, 내부전극층의 박층화와 아울러 디라미네이션 등의 내부결함이 없는 적층형 전자부품 및 그 제조방법을 제공하는 것을 제2의 목적으로 한다.

또, 상기 특허문헌 1에 개시된 적층형 전자부품에서는, 내부전극층의 박층화는 실현할 수 있지만, 내부전극층의 박층화에 따라, 외부전극과의 접촉면적이 감소하는 것 때문에, 외부전극과의 사이에서 충분한 접속부를 형성할 수 없고, 이 때문에 설계대로의 정전용량을 발현하기 어렵고, 또 그 편차가 커진다는 문제가 있었다.

따라서 본 발명은, 내부전극층의 박층화와 아울러, 내부전극층과 외부전극의 접속성을 높이고, 고용량화와 그 편차의 저감을 도모할 수 있는 적층형 전자부품 및 그 제조방법을 제공하는 것을 제3의 목적으로 한다.

본 발명의 적층형 전자부품은, 유전체층과 내부전극층을 교대로 적층하여 이 루어지고, 상기 내부전극층이 적층방향으로 교대로 도출된 전자부품 본체의 단부에 외부전극을 구비하여 이루어지는 적층형 전자부품에 있어서, 상기 내부전극층의 상기 외부전극과의 접속단측의 두께가 비접속단측의 두께보다 두꺼운 것을 특징으로 한다.

상기 적층형 전자부품에서는, 내부전극층은 접속단측에서 비접속단측을 향해서 점차 박층화되어 있는 것이 바람직하다.

이러한 구성에 따르면, 내부전극층을 박층화해도, 이 내부전극층의 외부전극과의 접속단측의 두께가 두꺼운 것 때문에, 내부전극층과 외부전극의 전기적 접속성을 높일 수 있고, 결과적으로 설계대로의 정전용량을 얻을 수 있으며, 또한 정전용량의 편차도 작게 할 수 있다. 또한, 내부전극층은 두께의 변화에 의해 경사면을 갖는 것 때문에 유효면적도 크게 할 수 있다.

상기 적층형 전자부품에서는, 내부전극층의 평균두께가 1㎛이하인 것이 바람직하다. 본 발명의 내부전극층은, 적어도 외부전극과의 접속단측을 두껍게 함으로써 외부전극과의 접속을 확실하게 행할 수 있는 것이므로, 평균두께가 1㎛이하로 매우 얇은 것인 경우에 바람직하게 사용할 수 있다.

본 발명에 있어서의 내부전극층의 평균두께란, 이 내부전극층의 최대두께를 tmax, 최저두께를 tmin이라고 했을 때에, (tmax + tmin)/2의 관계를 만족하는 두께인 것을 말한다.

상기 적층형 전자부품에서는, 유전체층의 두께가 5㎛이하인 것이 바람직하다.

본 발명의 내부전극층을 사용하면, 내부전극층의 적어도 한쪽측의 끝 가장자리측이 얇게 되어 있는 것 때문에, 유전체층 두께가 5㎛이하로 얇은 경우에도 내부전극층에 의한 단차를 저감할 수 있고, 이 때문에 디라미네이션(delamination) 등의 결함도 억제할 수 있다.

상기 적층형 전자부품에서는, 내부전극층의 접속단에서 비접속단까지의 거리를 L, 상기 내부전극층의 최대두께를 t라고 했을 때에, L/t≥500(예를 들면, 길이치수가 0.5㎜, 두께 1㎛의 경우)의 관계를 만족하는 것이 바람직하다.

외부전극과의 접속단측을 두껍게 한다고 하는 본 발명의 내부전극층이라도, 평면방향에는 완만한 경사를 갖도록 점차 두껍게 되어 있는 편이, 내부전극층의 두께차에 의한 단차를 저감하고, 또한 유전체층의 두께변화를 완만한 것으로 하는 점에서 바람직하고, 이러한 L/t의 조건으로 규정된 내부전극층이야말로 외부전극과의 접속성을 높일 수 있음과 아울러, 디라미네이션 등의 결함도 더욱 억제할 수 있다.

상기 적층형 전자부품에서는, 내부전극층이 전기도금막에 의해 형성된 것임이 바람직하다.

내부전극층이 도금막에 의해 형성된 것이면, 보다 고정밀도의 두께차를 갖는 내부전극층을 형성할 수 있고, 또한, 내부전극층을 박층화해도 유효면적을 보다 크게 할 수 있는 것 때문에 정전용량을 높일 수 있다.

상기 적층형 전자부품에서는, 내부전극층이 비금속인 것이 바람직하다. 내부전극층이 비금속이면 저비용의 적층형 전자부품을 제작할 수 있다.

상기 적층형 전자부품에서는, 상기 내부전극층이 전기도금법에 의해 형성되 고, 비금속 재료 및 주기율표에 있어서의 3b∼6b족 원소의 군에서 선택되는 적어도 1종의 원소를 함유하는 것을 특징으로 한다.

여기에서, 3b∼6족 원소의 군에서 선택되는 적어도 1종의 원소가 유황인 것이 바람직하고, 또한 그 3b∼6b족 원소의 군에서 선택되는 적어도 1종의 원소의 함유량은 내부전극층에 대하여 5∼2000㎍/g의 범위에 있는 것이 바람직하다.

상기 적층형 전자부품에서는, 정전용량을 발현하는 용량부와, 그 용량부의 주위에 상기 유전체층에 의해 형성되어 정전용량을 발현하지 않는 비용량부를 가지는 전자부품 본체와, 상기 전자부품 본체의 양 끝면에 각각 설치되어 상기 내부전극층과 교대로 접속되는 한쌍의 외부전극을 구비하고, 상기 전자부품 본체의 양 끝면에 상기 내부전극층으로부터 연속되어 연장부를 갖는 것을 특징으로 한다.

이러한 구성에 따르면, 내부전극층의 박층화와 아울러 외부전극과의 접촉면적을 크게 할 수 있기 때문에, 이로 인해 내부전극와 외부전극의 접속성이 향상되고, 이 때문에 설계대로의 정전용량이 발현되기 쉬워지며, 또 그 편차도 억제할 수 있다.

상기 적층형 전자부품에서는, 전자부품 본체의 끝면에 있어서의 용량부의 끝면의 면적을 A0, 연장부의 면적을 A1로 하였을 때에, A1/A0≥0.01%의 관계를 만족하는 것이 바람직하다. 용량부의 한쪽 끝면에 있어서의 전체 면적에 대하여 연장부가 차지하는 비율을 0.01%이상으로 함으로써 적층방향에 이웃하여 형성되어 있는 내부전극층끼리의 접속을 높일 수 있고, 이것에 의해 적층 세라믹 콘덴서의 정전용량을 높일 수 있다. 또, 외부전극과의 접속도 높일 수 있다.

상기 적층형 전자부품에서는, 연장부끼리가 전자부품 본체의 끝면에서 접속되어 있는 것이 바람직하다. 예를 들면, 전자부품 본체의 한쪽의 끝면에 노출되어 있는 내부전극층은, 동일한 극성을 갖는 것이기 때문에, 외부전극만이 각 층의 내부전극층끼리를 접속하는 것이 아니라 연장부에 의해서 미리 접속함으로써 내부전극층과 외부전극의 접속을 확실하게 할 수 있음과 아울러, 내부전극끼리의 접속도 높일 수 있다.

본 발명의 적층형 전자부품의 제조방법은, 마스크패턴을 갖는 기판플레이트를 준비하는 공정과, 상기 마스크패턴이 부각방향으로 향하도록 상기 기판플레이트를 경사시킨 후에 전기 도금을 행하고, 상기 기판플레이트 표면의 상기 마스크패턴에 의해 구획된 오목부 내에 끝 가장자리끼리의 두께가 다른 내부전극 패턴을 형성하는 공정과, 상기 기판플레이트 표면의 상기 내부전극 패턴을 유전체 그린시트상에 전사하는 공정과, 상기 내부전극 패턴의 끝 가장자리의 전체 두께가 적층방향으로 상쇄되도록 적층해서 적층 성형체를 형성하는 공정과, 상기 적층 성형체를 적층방향으로 절단하고, 상기 내부전극 패턴의 한쪽 끝 가장자리가 도출되는 전자부품 본체 성형체를 형성하는 공정을 구비하는 것을 특징으로 한다.

상기 적층형 전자부품의 제조방법에서는, 내부전극 패턴은 도출되는 끝 가장자리측에서 비도출단 가장자리측을 향해서 점차 박층화되어 있는 것이 바람직하다.

이러한 제조방법에 따르면 직사각형상의 내부전극 패턴을 형성할 경우에 있어서, 대면에 있는 한쌍의 끝 가장자리끼리의 두께가 다르고, 또한, 그 두께가 점차 변화되는 내부전극 패턴을 용이하게 형성할 수 있다.

그리고, 이러한 내부전극 패턴을 사용함으로써 외부전극과의 접속단측의 두께를 두껍게 할 수 있는 내부전극 패턴을 적층 성형체 중에 용이하게 형성할 수 있다.

또한, 본 발명의 제조방법에 따르면, 두께차가 다른 내부전극 패턴을 사용했다고 해도, 다층으로 적층된 내부전극 패턴의 적층방향의 전체의 두께를 대략 균일하게 할 수 있다.

상기 적층형 전자부품의 제조방법에서는, 내부전극 패턴의 최대두께가 1㎛이하인 것이 바람직하다. 본 발명에서는 내부전극 패턴을 전기 도금법에 의해 형성하는 것 때문에 최대두께가 1㎛로 매우 얇을 경우라도 용이하게 두께차가 다른 금속막을 형성할 수 있다.

상기 적층형 전자부품의 제조방법에서는, 내부전극 패턴의 주성분이 비금속인 것이 바람직하다. 이 경우, 내부전극 패턴으로 되는 금속막으로서 비금속을 선정함으로써 고순도이며 저비용의 내부전극 패턴을 용이하게 형성할 수 있다.

상기 적층형 전자부품 제조방법에서는, 기판플레이트상에 전기도금법에 의해서 비금속 재료 및 주기율표에 있어서의 3b∼6b족 원소의 군에서 선택되는 1종 이상의 원소를 함유하는 내부전극 패턴을 형성하는 공정을 포함하는 것을 특징으로 하는 것이며, 이 경우, 도금욕 중의 3b∼6b족 원소로서 유황을 함유하는 것이 바람직하고, 또한, 도금막중에 도금욕 중의 3b∼6b족 원소를 용이하게 함유시키기 위해서, 전기도금의 전류밀도는 30A/d㎡이하로 하는 것이 바람직하다.

이러한 제조방법에 의하면, 전기도금법을 이용하여 내부전극 패턴을 형성함 으로써, 표면이 평활한 금속막을 용이하고 또한, 저비용으로 형성할 수 있다.

또, 도금욕 중에는, 그 금속의 용해도에 따라서 여러 가지 금속이온을 균일하게 용해시킬 수 있는 것으로부터, 상기한 3b∼6b족 원소도 균일하게 함유시킬 수 있고, 이와 같이 전기도금법에 의해 형성된 3b∼6b족 원소를 함유하는 금속막을 내부전극 패턴으로서 이용한 경우에는, 소성시에 내부전극 패턴을 구성하는 비금속 재료의 융점이 저하하여 액상이 형성되기 쉬워지기 때문에, 내부전극 패턴의 강성을 저하시킬 수 있다. 이 때문에 소성시의 내부전극층의 유전체층 표면으로의 형상 추종성이 높아지고, 유전체층과 내부전극층의 접착을 강화할 수 있고, 적층형 전자부품의 디라미네이션이나 크랙을 방지할 수 있다.

또, 3b∼6b족 원소의 함유량을 내부전극층에 대하여 5∼2000㎍/g의 범위로 함으로써, 내부전극층을 구성하는 비금속 재료의 융점을 제어할 수 있고, 소성시의 변형이나 수축을 억제할 수 있기 때문에, 유전체층과의 사이의 추종성이나 접착성을 더욱 높일 수 있으며, 디라미네이션이나 크랙을 억제할 수 있다.

또한, 3b∼6b족 원소의 함유량을 내부전극층에 대하여 5∼2000㎍/g란, 예를 들면 내부전극층의 주성분인 Ni금속 1g에 대한 3b∼6b족 원소의 함유량인 것이다.

또한 상기 적층형 전자부품의 제조방법에서는, 상기 전자부품 본체 성형체의 끝면에 상기 내부전극 패턴으로부터 연속된 연장부를 갖도록 절단하는 것이 바람직하다.

이와 같이 내부전극 패턴이 전기도금법에 의해 형성된 것이면 종래의 도체페이스트를 사용하여 형성한 내부전극 패턴과는 달리, 내부전극 패턴이 소성전에 있 어서도 박상으로 연속성을 갖기 때문에, 절단하였을 때에도 금속의 연성(延性)에 의해 상기와 같은 연장부를 용이하게 형성할 수 있다.

[제1실시형태]

본 발명의 적층형 전자부품인 적층 세라믹 콘덴서의 제1실시형태에 대해서, 도 1의 개략단면도를 바탕으로 상세하게 설명한다.

본 발명의 적층형 전자부품은, 도 1에 나타낸 바와 같이, 직육면체상의 전자부품 본체(1)의 양단부에 외부전극(3)이 형성되어 있다.

전자부품 본체(1)는, 내부전극층(5)과 유전체층(7)이 교대로 적층되어 구성되어 있다.

내부전극층(5)은 전자부품 본체(1)의 대향하는 끝면(11)에 있어서 교대로 노출되어, 외부전극(3)과 교대로 전기적으로 접속되어 있다.

본 발명의 내부전극층(5)은, 외부전극(3)과의 접속단(21)측의 두께가 대향하는 비접속단(23)측의 두께보다 두꺼운 것이 중요하다.

또한, 이 내부전극층(5)은, 접속단(21)측에서 비접속단(23)측을 향해서 점차 박층화되어 있는 것이 바람직하다. 또, 본 발명에서 말하는 경우의 두께차를 갖는 내부전극층(5)이라고 하는 것은, 내부전극층(5)의 면내에서의 최대와 최소의 두께차가 적어도 0.1㎛이상 갖는 것을 말하고, 이 두께차보다 작은 범위의 것은, 대략 균일한 두께를 갖는 것으로 한다.

그리고, 본 발명에서는, 내부전극층(5)의 두께차에 의한 단차를 저감하고, 또한 유전체층(7)의 두께변화를 완만한 것으로 한다는 이유에서, 접속단(21)으로부 터 비접속단(23)까지의 거리를 L, 상기 내부전극층(5)의 최대두께를 t라고 했을 때에, L/t≥500의 관계를 만족하는 것이 바람직하고, 이 L/t는, 4000이상인 것이 보다 바람직하다.

그리고, 본 발명에서는, 내부전극층(5)의 평균두께가 1㎛이하인 것이 바람직하고, 특히, 0.8㎛이하인 경우에 바람직하게 사용할 수 있다.

또한, 내부전극층(5)과 외부전극(3)의 접속성을 높인다는 이유에서, 내부전극층(5)의 외부전극(3)과의 접속단(21)의 최소두께가 0.3㎛이상인 것이 바람직하고, 특히, 0.5㎛이상, 또한 0.7㎛이상인 것이 바람직하다.

단, 내부전극층(5)의 최대두께는, 적층형 전자부품의 소형, 고적층화를 가능하게 하고, 또한, 내부전극층(5)에 의한 단차의 영향을 경감한다고 하는 이유에서, 2㎛이하인 것이 바람직하고, 특히, 1.5㎛이하인 것이 보다 바람직하다.

또한, 본 발명의 내부전극층(5)은, 박층화해도 유효면적을 보다 크게 할 수 있음과 아울러, 보다 고정밀도로 두께차를 제어할 수 있다고 하는 이유에서, 전기도금막에 의해 형성된 것임이 바람직하다.

그리고, 이와 같이 내부전극층(5)을 구성하는 전기도금막은, 내부전극층(5)의 저비용화를 도모한다는 이유에서, Ni, Cu, Co, Fe등의 군으로부터 선택되는 적어도 1종의 비금속인 것이 바람직하고, 또한, 유전체층(7)과의 동시소성을 가능하게 하는 점에서, Ni 혹은 Cu를 사용하는 것이 보다 바람직하다.

한편, 본 발명의 적층형 전자부품을 구성하는 유전체층(7)은, 적층 세라믹 콘덴서의 소형, 고적층화를 꾀하고, 고용량화할 수 있다는 이유에서, 그 두께는 5 ㎛이하인 것이 바람직하고, 특히, 3㎛이하, 또한 2㎛이하인 것이 보다 바람직하다.

본 발명의 유전체층(7)으로 되는 유전체 재료로서는, 내부전극층(5)에 Ni를 사용할 경우, 주성분으로서 BaTiO₃가 바람직하게 이용되고, 이것의 소결성이나 유전특성을 향상시키기 위한 조제를 함유하는 것이 바람직하고, 또한, 내부전극층(5)에 Cu를 사용할 경우에는, 상기한 조제를 포함하는 유전체 재료에 대하여, 유리성분 등의 저온소성화를 위한 조제를 더 함유시키는 것이 바람직하다.

다음에, 본 발명의 적층형 전자부품의 제조방법에 대해서 구체예를 설명한다. 도 2는 본 발명의 적층형 전자부품을 제조하기 위한 공정도이다.

(a) 우선, 캐리어 필름(25)상에 유전체층(7)으로 되는 두께 1.5∼5㎛의 유전체 그린시트(27)를 제작한다. 이 유전체 그린시트(27)는, 예를 들면 비표면적이 큰 BaTiO₃ 원료분말을 사용해서 조제한 슬러리를 사용하고, 닥터블레이드법, 인상법, 리버스 롤코터법, 그라비어 코터법 등의 군으로부터 선택되는 1종의 성형법이 바람직하게 이용된다.

이러한 공법으로 형성된 유전체 그린시트(27)의 두께는 12㎛이하이며, 특히, 적층형 전자부품의 소형 대용량화라고 하는 이유에서 1.5∼5㎛의 범위로 형성되는 것이 바람직하다.

다음에, 본 발명의 적층형 전자부품에 사용되는 내부전극층(5)은 전기 도금법에 의해 형성된다.

이 경우, 도 3의 (a)부분에 나타낸 바와 같이, 막형성용 기판플레이트(31)로서, 표면을 경면가공한 스텐레스판이나 티타늄판 등이 사용된다. 이 기판플레이트(31)의 표면의 전체면에 감광성 레지스트 수지를 도포하고, 내부전극층(5)으로 되는 내부전극 패턴을 형성하는 부분을 감광시키지 않도록 마스크를 대고, 노광, 현상을 행한다.

그 후, 미경화의 레지스트를 세정 제거함으로써, 내부전극층(5)이 형성되는 부분의 레지스트가 제외된 전기 도금용의 마스크패턴(33)을 형성한다.

이 경우, 기판플레이트(31)상에 있어서 마스크패턴(33)은, 내부전극 패턴으로 되는 금속막이 형성되는 영역은 우뚝 솟은 오목부(35)상으로 되도록 형성되는 것이 바람직하고, 특히, 그 오목부(35)의 경사각도(θ1)는 60∼100°, 특히 70∼90°인 것이 바람직하다.

다음에, 도 3의 (b)부분에 나타낸 바와 같이, 상기 마스크패턴(33)이 형성된 기판플레이트(31)에 대하여, Ni도금액을 사용해서 전기도금을 행한다.

본 발명에서는, 전기 도금법에 의해 형성되는 내부전극 패턴에 두께변화를 주기 위해서, 전기 도금을 행할 경우에, 상기 마스크패턴(33)이 부여된 기판플레이트(31)를, 도금액 속에 경사시켜서 담그는 공법이 채용된다.

즉, 본 발명에서는, 상기 마스크패턴(33)이 θ2의 각도만큼 부각방향으로 향하도록 상기 기판플레이트(31)를 경사시켜서 전기 도금을 행하는 것이 중요하다.

이렇게 하면, 전기 도금시에 발생하는 가스(수소)가 마스크패턴(33)의 오목부(35)의 저면 코너부(37)에 모이게 되고, 이와 같이 모여진 가스의 존재 때문에, 이 저면 코너부(37)를 도금하기가 나빠지고, 오목부(35) 내에 있어서 두께가 다른 도금막, 즉, 직사각형상의 도금막의 마주 보는 한쌍의 끝 가장자리끼리의 두께가 다른 것을 특징으로 하는 본 발명의 내부전극 패턴(41)이 형성된다(도 3의 (c)부분).

즉, 이와 같이 기판플레이트(31)를 경사시킴으로써, 두께를 점차 변화시킨 내부전극 패턴(41)을 얻을 수 있다.

한편, 두께가 균일한 내부전극 패턴(41)을 얻을 경우에는, 기판플레이트(31)를 앙각(仰角)으로 향하고, 또한 마스크패턴(33)의 오목부(35) 저면 코너부(37)에 가스가 머물지 않도록 충분한 교반을 행하면 좋다.

그 후, 세정에 의해 마스크패턴(33)의 제거를 행함으로써, 기판플레이트(31)상에 내부전극 패턴(41)으로 되는 Ni금속막이 형성된다. 이 경우, 내부전극 패턴으로 되는 금속막의 평균두께는 1㎛이하인 것이 바람직하고, 특히, 0.8㎛이하가 보다 바람직하다.

본 발명에서는, 이렇게 내부전극 패턴(41)을 전기 도금법을 사용해서 형성함으로써, 두께차의 제어와 함께, 예를 들면, 평균두께 1㎛이하로 매우 박층화해도 구멍 등의 결함이 거의 없는 금속막을 제작하는 것이 가능해진다.

(b) 다음에, 이 내부전극 패턴(41)이 형성된 기판플레이트(31)를, 유전체 그린시트(27)상에 열압착 전사한다.

(c) 이 전사공정에 의해, 유전체 그린시트(27)의 한쪽 주면상에 내부전극 패턴(41)을 형성할 수 있다.

이 경우, 유전체 그린시트(27)상에 형성된 내부전극 패턴(41)에 의한 단차를 해소하기 위해서, 그 내부전극 패턴(41)의 주위를 따라서 유기수지 등을 도포해도 좋다. 또, 이 유기수지의 도포두께는 내부전극 패턴(41)의 두께에 상당하도록 형성되는 것이 바람직하다.

(d) 다음에, 이 내부전극 패턴(41)을 형성한 유전체 그린시트(27)를 복수 적층한다. 이 적층공정에 있어서, 본 발명에서는, 상기 내부전극 패턴(41)의 끝 가장자리(43a, 43b)의 전체두께가 적층방향으로 상쇄되도록 적층하는 것이 중요하다.

즉, 본 발명에 있어서는, 내부전극 패턴(41)의 두꺼운 측의 끝 가장자리(43a)의 상하방향에 얇은 측의 끝 가장자리(43b)가 배치되도록, 즉, 내부전극 패턴(41)의 두께가 얇은 측의 끝 가장자리(43b)가 대향하도록 적층되는 것이다.

또한, 본 발명에서는, 대향해서 적층된 내부전극 패턴(41)은, 이 내부전극 패턴(41)의 최대두께를 갖는 끝 가장자리(43a)가, 그 상하에 배치 적층된 내부전극 패턴(41)의 최소두께를 갖는 끝 가장자리(43b)에 겹치지 않는 비중첩부(45)를 남기도록 적층되는 것이다.

이어서, 이 상하면에, 또한 내부전극 패턴(41)이 형성되어 있지 않은 유전체 그린시트(27)를 복수 적층하고, 가열가압에 의해 적층 성형체(47)를 제작한다.

(e) 다음에, 이 적층 성형체(47)를 소정의 치수마다 절단해서 전자부품 본체 성형체를 제작한다. 이 경우, 적층 성형체(47)는, 이 도면에 절단선(C)으로 표시되는 바와 같이, 이 적층 성형체(47)의 내부에 규칙적으로 배치된 내부전극 패턴(41) 의 상기 비중첩부(45)의 두께가 두꺼운 측의 일부를 제외하도록 절단된다.

다음에 이 전자부품 본체 성형체를 대기중 250∼300℃ 또는 산소분압 0.1∼1㎩의 저산소 분위기중 500∼800℃에서 탈용매한 후, 비산화성 분위기로 1250∼1350℃에서 2∼3시간 소성하여, 전자부품 본체(1)를 제작한다.

또한, 소정의 유전특성을 얻기 위해서, 산소분압이 0.1∼10^-4㎩정도의 저산소 분압하, 900∼1100℃에서 5∼15시간 열처리를 행한다.

마지막으로, 얻어진 전자부품 본체(1)의 끝면(11)에 외부전극 페이스트를 도포하고, 소성하여 외부전극(3)을 형성한다. 또, 외부전극 페이스트를 전자부품 본체 성형체(67)의 끝면에 도포하고, 동시 소성해서 외부전극(3)을 형성해도 좋다.

본 발명에서는, 전자부품 본체(1)의 끝면에 도출된 내부전극층(5)의 접속단(21)의 두께가 전자부품 본체(1)의 내부보다 반드시 두껍게 되도록 형성되어 있기 때문에, 내부전극층(5)을 따라 박층화했을 경우에 있어서도 외부전극(3)과의 접속을 확실하게 할 수 있다.

또, 외부전극 페이스트는, Cu분말, 점결제(粘結劑), 및 용제를 사용해서 조제된다. 보다 박층화된 내부전극층(5)과의 접속성을 높이기 위해서, 이 Cu분말에는, 내부전극층(5)의 두께보다도 작은 평균입경을 갖는 Cu의 미분말이 Cu분말 전체량중에 10중량%이상 함유되는 것이 바람직하다.

또한, 이러한 외부전극(3)에서는, 금속분말이나 유기수지 이외에, 페이스트중에 소결조제로서 유리를 함유하는 것이, 전자부품 본체(1)와 외부전극(3)의 접착 접합성을 향상시키는 점에서 바람직하다.

또한, 이 외부전극(3)상에 Ni도금막 및 Sn도금막을 형성하여, 적층 세라믹 콘덴서를 제작한다.

<내부전극층의 재질>

내부전극층은 전기도금법에 의해 형성된 비금속 재료로 이루어지고, 또한 이 비금속 재료의 융점을 저하시켜, 경우에 따라서는 액상을 형성시키는 조제인 3b∼6b족 원소를 함유하는 것이 중요하다.

3b족 원소로서는 원소기호로 표시한다면, B, Al, Ga, In이, 4b족 원소로서는 C, Si, Ge, Sn, Pb가, 5b족 원소로서는 P, As, Sb, Bi가, 그리고 6b족 원소로서는 S, Se, Te 등이 있다.

또, 비금속 재료로서는, 적층 세라믹 콘덴서에 이용되는 여러 가지 유전체 재료와 소결온도가 일치하고, 고적층화에 대하여 비용이점을 갖는 Ni나 Cu등의 비금속이 바람직하게 이용된다.

또, 3b∼6b족 원소로서는, 도금욕에 용해가능하고, 내부전극층으로 되는 비금속 재료와 화합한 경우에 융점을 낮출 수 있는 것이면 어떤 금속성분이라도 사용할 수 있지만, 이 경우, 유전체층의 유전특성에 영향을 주지 않는다는 이유에서, 유황, 붕소, 인, 탄소, 주석 및 납 중 어느 1종인 것이 바람직하고, 특히, 3b∼6b족 원소가 첨가되어도 비금속 재료를 함유하는 도금욕의 pH나 각 이온농도의 변동을 억제한다는 이유에서 유황이 특히 바람직하다.

그리고, 전기도금에 의해 형성된 본 발명의 도금막 중에, 예를 들면, 유황을 함유하는 경우에는, 도금막의 주성분인 Ni금속과의 사이에서, Ni₃S₂, Ni₇S ₆, NiS 등의 금속간 화합물이 분산되어 형성된다. 특히, 내부전극층의 표면에 이 금속간 화합물이 형성된 경우에는, 금속에 비하여 금속간 화합물의 쪽이 유전체층을 형성하는 자기와 화합하기 쉽고, 이것으로부터도 내부전극층과 유전체층의 접합성을 높일 수 있다.

또, 도금막 중의 3b∼6b족 원소의 함유량은, 도금막의 융점의 저하 및 액상의 형성을 억제할 수 있고, 소성시의 변형이나 수축을 억제할 수 있다는 이유에서, 5∼2000㎍/g의 범위인 것이 바람직하지만, 특히 150∼1500㎍/g의 범위인 것이 보다 바람직하다.

[제2실시형태]

본 발명의 적층형 전자부품인 적층 세라믹 콘덴서의 제2실시형태에 대해서, 이하에 상세하게 설명한다.

도 4는 본 발명의 적층형 전자부품의 대표예인 적층 세라믹 콘덴서의 개략단면도이다. 본 발명의 적층형 전자부품은, 전자부품 본체(1A)의 양쪽의 끝면(2A)에 외부전극(3A)이 형성되어 있다.

전자부품 본체(1A)는, 유전체층(5A)과 내부전극층(7A)을 교대로 적층해서 정전용량을 발현하는 용량부(9A)와, 이 용량부(9A)의 주위에 유전체층(5A)과 동일재료로 형성되어 정전용량을 발현하지 않는 비용량부(11A)로 구성되어 있다.

내부전극층(7A)은, 전자부품 본체(1A)의 동일한 끝면(2A)에 있어서 외부전극(3A)과 교대로 접속되어 있다. 그리고, 본 발명에서는, 내부전극층(7A)이 상기 전자부품 본체(1A)의 끝면(2A)에 있어서 내부로부터 연속된 연장부(13A)를 갖고 있는 것이 중요하다. 이 경우의 연장부(13A)란, 전자부품 본체(1A)의 끝면(2A)으로부터 내부전극층(7A)이 적어도 1㎛이상 돌출되어 있는 경우를 말한다.

또한, 연장부(13A)는 전자부품 본체(1A)의 끝면(2A)에 있어서 적어도 인접하는 연장부(13A)끼리가 접속되어 있는 것이 바람직하다.

또한, 내부전극층(7A)의 최대두께는 2㎛이하인 것이 바람직하고, 특히, 내부전극층(7A)의 파단이나 구멍의 형성을 억제하여, 유효면적을 확보한다고 하는 이유에서 두께는 0.4∼1.8㎛의 범위인 것이 바람직하다.

도 5는, 전자부품 본체의 끝면에 있어서의 상기 용량부를 나타내는 개략단면도이다.

전자부품 본체(1A)의 끝면(2A)에 있어서의 용량부(9A)의 면적을 A0, 연장부(13A)의 면적을 A1이라고 했을 때에, A1/A0≥0.01%의 관계를 만족하는 것이 바람직하지만, 외부전극(3A)과 내부전극층(7A)으로부터 연장된 연장부(13A)의 접합과 아울러, 외부전극(3A)과 전자부품 본체(1A)의 끝면(2A)의 비용량부(11A)와도 강고하게 접합된다고 하는 점에서, A1/A0는 0.05∼60%, 특히, 0.1∼10%의 범위인 것이 보다 바람직하다. 여기에서, 연장부(13A)의 면적이란 용량부(9A)에 돌출한 연장부(13A)의 편면의 면적의 총합을 말한다.

내부전극층(7A)은 전기도금막에 의해 형성되어 있는 것이 바람직하고, 또한, 그 도금막은 비금속 재료를 주성분으로 하는 것이 바람직하며, 특히, Ni, Cu 중 어 느 1종, 혹은 이들의 합금인 것이 보다 바람직하다.

또한, 유전체층(5A)의 두께는 4㎛이하인 것이 바람직하고, 특히, 3㎛이하, 또한 2㎛이하인 경우에, 내부전극층(7A)의 끝부에 형성한 본 발명의 연장부(13A)끼리의 접속을 확실하게 할 수 있다.

다음에, 본 발명의 적층형 전자부품의 하나의 적용예인 적층 세라믹 콘덴서의 제조방법에 대해서 설명한다.

도 6은, 본 발명의 내부전극 패턴의 제작공정을 나타내는 개략도이다.

(a) 내부전극 패턴은 전기도금법에 의해 제작한다.

우선, 기판플레이트(31A)의 표면의 전체면에 감광성 레지스트 수지를 도포하고, 내부전극 패턴을 형성하는 부분을 감광시키지 않도록 마스크를 대고, 노광, 현상을 행한다. 기판플레이트(31A)는 금속인 경우에는, 그대로의 상태로 사용할 수 있다. 기판플레이트(31A)가 플라스틱으로 만들어져 있는 경우에는, 일단 얇은 금속막을 형성한 후에 전기도금을 행한다.

그 후, 미경화의 레지스트를 세정 제거함으로써, 내부전극 패턴이 형성되는 부분의 레지스트가 제외된 전기도금용의 마스크패턴(33A)을 형성한다.

이 경우, 기판플레이트(31A)상에 있어서 마스크패턴(33A)은, 내부전극 패턴으로 되는 금속막이 형성되는 영역은 우뚝 솟은 오목부(35A)상으로 되도록 형성되는 것이 바람직하고, 특히, 그 오목부(35A)의 경사각도(θ)는 60∼100°, 특히 70∼90°인 것이 바람직하다.

다음에, 도 6의 (b)부분에 나타낸 바와 같이, 상기 마스크패턴(33A)이 형성 된 기판플레이트(31A)에 대하여, Ni판(36A)을 담근 Ni도금액을 사용해서 전기도금을 행한다.

(c) 그 후, 세정에 의해 마스크패턴(33A)의 제거를 행함으로써, 기판플레이트(31A)상에 내부전극 패턴(41A)으로 되는 Ni금속막이 형성된다. 이 경우, 내부전극 패턴으로 되는 금속막의 평균두께는 2㎛이하인 것이 바람직하고, 특히, 1.8㎛이하가 보다 바람직하다.

본 발명에서는, 이와 같이 내부전극 패턴(41A)을 전기도금법을 사용해서 형성함으로써, 예를 들면, 평균두께 2㎛이하로 매우 박층화해도 구멍 등의 결함이 거의 없는 금속막을 제작하는 것이 가능해진다. 또, 전기도금막은 종래에 사용되고 있던 무전계 도금막이나 증착막 혹은 스퍼터막 등과 비교하여 금속막으로서의 연성(延性)이 높다.

도 7은, 본 발명의 적층형 전자부품을 제조하는 공정도이다.

(a) 우선, BaTiO₃와 소결조제를 혼합해서 유전체 분말에 바인더 및 용매를 첨가해서 세라믹 슬러리를 조제하고, 이 후, 세라믹 슬러리를 캐리어 필름(51A)상에 도포해서 유전체 그린시트(53A)를 형성한다.

그 방법으로서는, 다이코터법, 닥터블레이드법, 인상법, 리버스 롤코터법, 그라비어 코터법, 스크린 인쇄법의 군으로부터 선택되는 적어도 1종이 바람직하게 사용된다.

이러한 공법으로 형성된 유전체 그린시트(53A)의 두께는 12㎛이하이며, 특히 적층형 전자부품의 소형, 대용량화라고 하는 이유에서 1.5∼5㎛의 범위로 형성되는 것이 바람직하다.

(b) 다음에, 유전체 그린시트(53A)상에, 상기 공정으로 제작한 내부전극 패턴(41A)을 열압착해서 전사한다.

이 경우, 유전체 그린시트(53A)상에 형성된 내부전극 패턴(41A)에 의한 단차를 해소하기 위해서, 그 내부전극 패턴(41A)의 주위를 따라 유기수지 등을 도포해도 좋다. 또, 이 유기수지의 도포두께는 내부전극 패턴(41A)의 두께에 상당하도록 형성되는 것이 바람직하다.

(c) 다음에, 이 내부전극 패턴(41A)을 형성한 유전체 그린시트(53A)를 복수 적층하고, 이어서, 이 상하면에, 또한, 내부전극 패턴(41A)이 형성되어 있지 않은 유전체 그린시트(53A)를 복수 적층하여, 가열가압에 의해 적층 성형체(47A)를 제작한다.

이 경우, 내부전극 패턴(41A)은 각 층마다 내부전극 패턴(41A)의 긴변방향의 절반의 간격만큼 어긋나게 하여 적층되어 있다.

다음에, 이 적층 성형체(47A)를 격자상으로 절단하여, 전자부품 본체 성형체(49A)를 제작한다. 이 경우, 상기한 바와 같이 적층한 내부전극층(7A)은 긴변방향의 절반의 간격의 부분(절단 선C)에서 절단한다.

또한, 본 발명에서는, 전자부품 본체 성형체(49A)의 끝면에 내부전극 패턴(41A)으로부터 연속된 연장부(51A)를 갖도록 절단하는 것이 중요하다. 구체적으로는, 적층 성형체(47A)를 회전날을 사용해서 절단할 때의 속도를 바꾸어서 행하 지만, 회전수를 높게 하면 연장부(51A)가 커지고, 한편, 회전수가 낮으면 연장부가 작아진다.

(d) 즉, 고속으로 절단함으로써 전기도금막의 전단응력에 대한 연성을 이용하여, 내부전극 패턴(41A)의 끝부를 전자부품 본체 성형체(49A)의 끝부보다 긴 상태로 절단할 수 있고, 이것에 의해 전자부품 본체 성형체(49A)의 내부로부터 연속된 연장부(51A)를 용이하게 형성할 수 있다.

다음에, 이 전자부품 본체 성형체(49A)를 대기중 250∼300℃ 또는 산소분압 0.1∼1㎩의 저산소 분위기중 500∼800℃에서 탈용매한 후, 비산화성 분위기로 1250∼1350℃에서 2∼3시간 소성하여, 전자부품 본체(1A)를 제작한다. 이 경우, 소성후의 전자부품 본체(1A)의 끝면(2A)에는 내부전극층(7A)으로부터 연속된 연장부(13A)가 형성되어 있다.

마지막으로, 얻어진 전자부품 본체(1A)의 끝면(11A)에 외부전극 페이스트를 도포하고, 소성하여 외부전극(3A)을 형성한다. 또, 외부전극 페이스트를 전자부품 본체 성형체(49A)의 끝면에 도포하고, 동시 소성해서 외부전극(3A)을 형성해도 좋다.

본 발명에서는, 전자부품 본체(1A)의 끝면에 도출된 내부전극층(7A)의 끝부에 연장부(13A)가 형성되고, 그 연장부(13A)가 전자부품 본체(1A)의 내부로부터 돌 출되도록 형성되어 있기 때문에, 내부전극층(7A)을 보다 박층화했을 경우에 있어서도 외부전극(3A)과의 접속을 확실하게 할 수 있다.

또, 외부전극 페이스트는, Cu분말, 점결제(粘結劑), 및 용제를 사용해서 조제된다. 보다 박층화된 내부전극층(7A)과의 접속성을 높이기 위해서, 이 Cu분말에는, 내부전극층(7A)의 두께보다도 작은 평균입경을 갖는 Cu의 미분말이 Cu분말 전체량중에 10중량%이상 함유되는 것이 바람직하다.

또한, 이러한 외부전극(3A)에서는, 금속분말이나 유기수지 이외에, 페이스트중에 소결조제로서 유리를 함유하는 것이, 전자부품 본체(1A)와 외부전극(3A)의 접착 접합성을 향상시키는 점에서 바람직하다.

또한, 이 외부전극(3A)상에 Ni도금막 및 Sn도금막을 형성하여, 적층 세라믹 콘덴서를 제작한다.

(실시예)

(실시예 1)

적층형 전자부품의 하나인 적층 세라믹 콘덴서를 이하와 같이 해서 제작했다.

우선, BaTiO₃을 주성분으로 하는 유전체 분말에 유기점결제, 가소제, 분산제 및 용매를 소정량 혼합하고, 진동밀을 사용하여 분쇄, 혼련하고, 슬러리를 조제한 후, 다이코터에 의해 폴리에스테르로 이루어지는 캐리어 필름상에 두께 2.4㎛의 유전체 그린시트를 제작했다.

다음에, 경면가공을 실시한 스텐레스판제의 기판플레이트를 사용하여, 그 표 면에 감광성 레지스트 수지를 도포해서 레지스트 패턴을 형성했다.

그 후, 이 기판플레이트를 마스크패턴이 부각방향을 향하도록 도금욕 속에 놓고, 여러 가지 전류밀도나 도금시간을 조정해서 전기도금을 행하고, 대향하는 한쌍의 끝 가장자리의 두께가 다른 Ni도금막을 스텐레스판제의 기판플레이트상에 형성했다. 평균두께는 0.7㎛로 했다.

다음에, 이 Ni도금막으로 이루어지는 내부전극 패턴을 유전체 그린시트상에 놓고, 80℃, 80㎏/㎠ 조건으로 열압착 전사하여, 내부전극 패턴이 전사된 유전체 그린시트를 제작했다.

다음에, 이 내부전극 패턴을 전사한 유전체 그린시트를, 도 2의 (d)부분에 나타내는 구성과 같이 400매 적층하고, 온도 100℃, 압력 200kgf/㎠의 조건에서의 적층 프레스에 의해 적층 성형체를 제작했다.

이 후, 이 적층 성형체를 도 2의 (e)부분에 나타내는 소정의 위치에서 절단하여 전자부품 본체 성형체를 얻고, 다음에 이 전자부품 본체 성형체를 비산화성 분위기중 500℃∼800℃에서 탈용매한 후, 동 분위기중 1300℃에서 2시간 소성해 전자부품 본체를 제작했다.

또한, 이 전자부품 본체의 양단면에는, 내부전극층의 다른 부분보다 두께가 두꺼운 접속단이 도출되고, 두께방향으로 중첩해서 적층된 내부전극층은 위치어긋남도 없이 형성되어 있었다.

마지막으로, 이렇게 하여 얻어진 전자부품 본체에 대하여, 내부전극층이 노출된 각 끝면에 유리분말을 함유한 Cu페이스트를 도포한 후, 질소분위기중에서 소 성을 행하고, 또한, 이 외부전극의 표면에 Ni도금막 및 Sn도금막을 형성하여, 내부전극층과 전기적으로 접속된 외부전극을 갖는 적층 세라믹 콘덴서를 제작했다.

이렇게 하여 얻어진 적층 세라믹 콘덴서의 외형치수는, 폭 1.25㎜, 길이 2.0㎜, 두께 1.25㎜이며, 내부전극층간에 개재하는 유전체층의 두께는 2㎛이었다. 내부전극층의 외부전극 접속단에서 비접속단까지의 간격은 1.7㎜로 했다. L/t는 표 1에 나타내는 값이 되도록 도금조건을 조정했다. 내부전극 패턴에 점차 두께차를 부여하지 않을 경우에는, 한번 얇게 도금을 행한 후에 부분적으로 레지스트를 형성하고, 다시 전기도금을 행해서 두께차가 있는 도금막을 형성했다.

소성후에, 얻어진 적층 세라믹 콘덴서에 대해서, 각 100개의 초기의 정전용량(C)을 측정하고, 그 편차를 평가했다. 측정은, 기준온도 25℃로 행하고, 주파수 1.0㎑, 입력신호 레벨 0.5Vrms의 조건으로 측정했다. 또한, 각 100개의 시료에 대해서 소성후의 디라미네이션 및 내열충격시험 후의 발생수를 평가했다. 전체 시료 모두 내부전극층의 피복율은 95%로 했다. 또, 내열충격시험은 365℃로 가열한 땜납욕을 사용했다.

비교예로서, 면내에서의 두께차가 0.1㎛보다 작고, 본 발명으로 말하면, 거의 균일두께의 내부전극 패턴을 사용해서 형성한 적층 세라믹 콘덴서를 제작하고, 본 발명과 같은 평가를 행했다. 이러한 두께가 균일한 내부전극 패턴은, 마스크패턴의 오목부의 저면 코너부에 가스가 쌓이지 않도록, 기판플레이트를 앙각방향으로 향하고 또한 충분한 교반을 행해서 제작했다.

시료No.	내부전극층의 형상			전기특성		디라미네이션
시료No.	두께차 유무	점차 박층화 유무	L/(t1-t2)	정전용량 ㎌	정전용량 의 편차 %	소성후 개/100	내열충격시험후 개/100
* 1	없음	없음	0	9.3	0.7	1/100	2/100
2	있음	없음	4000	9.7	0.55	0/100	0/100
3	있음	있음	500	9.8	0.53	0/100	0/100
4	있음	있음	4000	9.9	0.52	0/100	0/100
5	있음	있음	20000	10	0.5	0/100	0/100

*표는 본 발명의 범위 밖의 시료를 나타낸다.표 1의 결과로부터 명확한 것 같이, 외부전극과의 접속단을 다른 면내의 부분보다 두껍게 한 내부전극층을 갖는 시료No．2∼5에서는, 내부전극층의 평균두께를 0.7㎛로 매우 얇게 한 경우에 있어서도, 정전용량이 목표인 10㎌에 가까운 9.7㎌이상의 값이 얻어지고, 또한, 정전용량의 편차도 0.55%이하로 할 수 있었다. 또한, 본 발명의 시료에서는, 소성후 및 내열충격시험 후의 디라미네이션도 보여지지 않았다.

특히, 내부전극층을 외부전극과의 접속단에서 비접속단에 걸쳐서 점차 박층화한 시료No．3∼5에서는, 정전용량이 9.8㎌이상이고, 그 편차가 0.53%이하였다.

한편, 균일두께의 내부전극층을 갖는 시료No．1에서는, 정전용량이 9.3㎌이하로 낮고, 정전용량의 편차도 0.7%로 컸다. 또한, 이 시료에서는, 소성후 및 내열충격시험 후에 디라미네이션의 발생이 보여졌다.

(실시예 2)

적층형 전자부품의 하나인 적층 세라믹 콘덴서를 이하와 같이 해서 제작했다. 우선, BaTiO₃을 주성분으로 하는 유전체 분말에 유기점결제, 가소제, 분산제 및 용매를 소정량 혼합하고, 진동밀을 사용하여 분쇄, 혼련하고, 슬러리를 조제한 후, 다이코터에 의해 폴리에스테르로 이루어지는 캐리어 필름상에 두께 2.4㎛의 유전체 그린시트를 제작했다.

다음에, 경면가공을 실시한 스텐레스판제의 기판플레이트를 사용하여, 그 표면에 감광성 레지스트 수지를 도포해서 레지스트 패턴을 형성했다.

그 후, 여러가지 전류밀도나 도금시간을 조정하여 전기도금을 행하고, 3b∼6b족 원소의 함유량이 다른 두께 0.5㎛의 Ni도금막을 스텐레스판제의 기판플레이트상에 형성하였다. 이 경우, 예를 들면 3b∼6b족 원소 중 유황성분에 대해서는 화합물로서 유황을 함유하는 황산이온을 도금욕 속에 약 4×10⁴㎍/g 용해시키고, Ni애노드와 조합하여 전기도금을 행하였다, 또, 다른 3b∼6b족 원소에 대해서도 마찬가지로 도금욕 속에 용해시켜 사용하였다.

다음에, 이 내부전극 패턴을 전사한 유전체 그린시트를, 200매 적층하고, 온도 100℃, 압력 200kgf/㎠의 조건에서의 적층 프레스에 의해 적층 성형체를 제작했다.

이후, 이 적층 성형체를 격자상으로 절단하여, 전자부품 본체 성형체를 얻고, 다음에 이 전자부품 본체 성형체를 비산화성 분위기중 300℃∼500℃에서 탈용 매한 후, 동 분위기중 1300℃에서 2시간 소성해 전자부품 본체를 제작했다.

마지막으로, 이렇게 하여 얻어진 전자부품 본체에 대하여, 내부전극층이 노출된 각 끝면에 유리분말을 함유한 Cu페이스트를 도포한 후, 질소분위기중에서 소성을 행하고, 또한, 이 외부전극의 표면에 Ni도금막 및 Sn도금막을 형성하여, 내부전극층과 전기적으로 접속된 외부전극을 갖는 적층 세라믹 콘덴서를 제작했다.

이렇게 하여 얻어진 적층 세라믹 콘덴서의 외형치수는, 폭 1.25㎜, 길이 2.0㎜, 두께 1.25㎜이며, 내부전극층간에 개재하는 유전체층의 두께는 2㎛이었다.

소성후에, 얻어진 적층 세라믹 콘덴서에 대해서, 각 100개의 초기의 정전용량(C)을 측정했다. 측정은, 기준온도 25℃로 행하고, 주파수 1.0㎑, 입력신호 레벨 0.5Vrms의 조건으로 측정했다. 또한, 각 100개의 시료에 대해서 소성후의 디라미네이션 및 내열충격시험 후의 발생수를 평가했다.

또한, 내열출격시험은 365℃로 가열한 땜납욕을 사용하고, 이 속에 시료를 침지하여 행하였다. 내부전극층중의 3b∼6b족 원소의 함유량은 ICP분광분석법을 이용하여 구하였다.

비교로서, Ni도금막중에 3b∼6b족 원소를 일절 함유하지 않는 내부전극 패턴을 형성하여 적층 세라믹 콘덴서를 제작하고, 본 발명과 마찬가지로 평가를 행하였다.

시료No.	3b∼6b족 원소		전기도금	정전용량 ㎌	디라미네이션·크랙
시료No.	원소명	함유량 ㎍/g	전류밀도A/d㎡	정전용량 ㎌	소성후 개	내열충격시험후 개
*6	-	0	0.6	9.7	18/100	30/100
7	유황	5	0.2	9.8	6/100	9/100
8	유황	150	0.2	9.8	1/100	3/100
9	유황	200	0.4	9.8	0/100	1/100
10	유황	1500	0.5	9.7	1/100	2/100
11	유황	2000	0.6	9.6	3/100	4/100
12	유황	3000	0.7	8.8	7/100	9/100
13	붕소	150	0.5	9.8	5/100	12/100
14	탄소	150	0.5	9.8	4/100	11/100
15	인	150	0.5	9.8	3/100	12/100
16	주석	150	0.5	9.8	4/100	13/100
17	납	150	0.5	9.8	5/100	14/100

*표는 본 발명의 범위 밖의 시료를 나타낸다.

표 2의 결과로부터 명백한 바와 같이, 도금막중에 3b∼6b족 원소 중 어느 1종을 함유하는 내부전극 패턴을 사용하여 제작한 시료No. 7∼17에서는, 소성후의 디라미네이션의 발생율을 7/100개 이하, 내열충격시험후의 발생율을 14/100개 이하로 개선할 수 있었다.

또, 도금막중의 3b∼6b족 원소 중, 특히 유황을 함유한 내부전극 패턴을 사용하여 형성한 시료No. 7∼12에서는, 유황함유량을 3000㎍/g으로 많게 한 시료No. 12에 있어서 내부전극층의 파손이 발생하여 정전용량이 낮게 되었지만, 내열충격시험후의 디라미네이션이나 크랙의 발생율이 9/100개 이하로 되고, 또한 유황함유량을 150∼1500㎍/g으로 한 내부전극 패턴을 이용한 시료No. 8∼10에서는, 내열충격시험후의 디라미네이션이나 크랙이 더욱 적어지게 되어 불량율을 3/100개 이하로 할 수 있었다.

한편, Ni도금막 중에 3b∼6b족 원소를 함유하고 있지 않은 내부전극 패턴을 이용한 경우에는, 소성후에 디라미네이션이 18/100개로 많이 발생하고, 열충격시험에서는 30/100개까지 더 증가하였다.

(실시예 3)

적층형 전자부품의 하나인 적층 세라믹 콘덴서를 이하와 같이 해서 제작했다. 우선, BaTiO₃을 주성분으로 하는 유전체 분말과 유기점결제와 용제로 이루어지는 세라믹 슬러리를 조제하였다. 이 세라믹 슬러리를 이용하여 다이코터에 의해 폴리에스테르로 이루어지는 캐리어 필름상에 두께 3.5㎛의 유전체 그린시트를 성형했다.

다음에, 내부전극 패턴(31A)은 경면가공을 실시한 스텐레스판제의 기판플레이트를 사용하여, 그 표면에 감광성 레지스트 수지를 도포해서 노광, 세정 후에 마스크패턴을 형성했다.

그 후, 이 스텐레스판제의 기판플레이트를 Ni도금욕에 침지한 상태로 전기도금처리를 행하여, 사방 4㎜×1㎜, 평균두께가 1.8㎛인 Ni를 주성분으로 하는 금속막을 형성했다. 또, 마찬가지로, 동일 Ni도금막을 무전계 도금법에 의해 제작하였다.

그 후, 이 유전체 그린시트상에 상기 전기도금법 및 무전계 도금법에 의해 제작된 Ni도금막으로 이루어지는 내부전극 패턴을 80℃, 80㎏/㎠ 조건으로 열압착 전사하여, 내부전극 패턴을 형성한 유전체 그린시트를 제작했다.

다음에, 이 내부전극 패턴을 전사한 유전체 그린시트를 200매 적층하고, 온도 1000℃, 압력 80kgf/㎠의 조건에서의 적층 프레스에 의해 적층 성형체를 제작했다.

이 후, 이 적층 성형체를 회전날을 사용하여 표 3에 나타내는 회전수로 격자상으로 절단하여 전자부품 본체 성형체를 얻었다. 이 전자부품 본체 성형체의 끝면에는 내부전극 패턴의 일단이 교대로 노출되고, 또한 일부에는 내부전극 패턴으로부터 연속된 연장부가 형성되며, 또, 인접하는 연장부끼리가 용량부의 끝면에서 접속되어 있다. 또한, 두께방향으로 중첩되어 적층된 내부전극 패턴은 위치어긋남도 없이 형성되어 있었다.

다음에, 이 전자부품 본체 성형체를 대기중 300℃ 또는 산소분압 0.1∼1Pa의 저산소 분위기중 500℃에서 탈용매한 후, 산소분압 10^-7Pa의 비산화성 분위기중 1300℃에서 2시간 소성하고, 또한 산소분압이 0.01Pa의 저산소 분압하 1000℃에서 10시간의 재산화처리를 실시하여 전자부품 본체를 얻었다.

마지막으로, 이렇게 하여 얻어진 전자부품 본체에 대하여, 내부전극층이 노출되고, 연장부가 형성된 각 끝면에 유리분말을 함유한 Cu페이스트를 도포한 후, 질소분위기중, 900℃에서 소성을 행하였다. 그 후, Ni도금층 및 Sn도금층을 형성하여, 내부전극층과 전기적으로 접속된 외부전극을 형성하여 적층 세라믹 콘덴서를 제작했다.

이렇게 하여 얻어진 적층 세라믹 콘덴서의 외형치수는, 폭 1.25㎜, 길이 2.0㎜, 두께 1.25㎜이며, 내부전극층(7A) 사이에 개재하는 유전체층의 두께는 2.5㎛이었다.

얻어진 적층 세라믹 콘덴서에 대해서, 100개의 시료에 대하여 정전용량을 측정하였다. 측정조건은, 1V, 1㎑로 했다.

또, 제작한 적층 세라믹 콘덴서를 평가용의 프린트기판에 실장하고, 측면측에서 500g의 하중을 부하하여 외부전극의 박리의 유무를 평가(외부전극 고착강도 측정)하였다. 각각의 측정결과를 표 3에 나타내었다.

한편, 비교예로서, 내부전극층을 종래의 도전페이스트로 형성한 시료를 제작하여 본 발명과 동일한 방법으로 평가하였다.

No.	내부전극층으로 되는 금속막의 제조방법	회전날의 회전수	연장부의 유무	연장부의 면적비^*2	정전용량	정전용량의 편차	외부전극의 고착력
No.	내부전극층으로 되는 금속막의 제조방법	r.p.m	연장부의 유무	%	㎌	㎌	개
18	전기도금막	500	있음	0.005	9.2	0.09	2/20
19	전기도금막	1000	있음	0.01	9.5	0.06	0/20
20	전기도금막	2000	있음	0.1	9.7	0.05	0/20
21	전기도금막	2500	있음	1	10	0.03	0/20
22	전기도금막	3000	있음	10	10.2	0.03	0/20
23	전기도금막	3500	있음	60	10.5	0.02	1/20
24	전기도금막	4000	있음	80	10.7	0.02	1/20
25	무전기도금막	1000	있음	0.004	9.1	0.1	2/20
*26	도전페이스트	3000	없음	0	9	0.17	5/20

*표는 본 발명의 범위 밖의 시료를 나타낸다.

*2:용량부 끝면의 면적을 AO, 연장부의 면적을 A1로 하였을 때의 A1/A0의 비

표 3의 결과로부터 명확한 것 같이, 전자부품 본체의 끝면에 내부전극층으로부터 연장부를 갖는 시료No．18∼25에서는, 정전용량이 9.1㎌이상, 정전용량의 편 차가 0.1㎌이하이며, 외부전극과의 고착력 평가에서의 박리도 3/20개 이하로 양호한 결과가 얻어졌다.

또, 내부전극층으로서 전기도금막을 사용한 시료No. 18∼24에서는, 정전용량이 9.2㎌이상, 정전용량의 편차가 0.09㎌이하이며, 외부전극과의 고착력 평가에서의 박리도 2/20개 이하로 더욱 양호한 결과가 얻어졌다.

또한, 연장부의 면적비를 0.01∼60%의 범위로 한 시료No. 19∼23에서는, 정전용량이 9.5이상, 정전용량의 편차가 0.06%이하이고, 외부전극과의 고착력 평가에 있어서의 박리가 1/20개 이하로 되며, 특히, 이 연장부의 면적비를 0.1∼10%의 범위로 한 시료No. 20∼22에서는, 정전용량이 9.7이상, 정전용량의 편차가 0.05%이하이고, 외부전극과의 고착력 평가에 있어서 박리된 것이 없었다.

한편, 본 발명의 대상외의 시료No．26에서는, 정전용량이 낮고, 또한 편차가 크며, 고착력 평가에 있어서의 박리수도 5/20개로 많았다.

이상 상술한 것 같이, 본 발명에 따르면, 내부전극층을 박층화해도 이 내부전극층의 외부전극과의 접속단측의 두께가 두꺼운 것 때문에, 내부전극층과 외부전극의 전기적 접속성을 높일 수 있고, 결과적으로 설계대로의 정전용량을 얻을 수 있으며, 또한 정전용량의 편차도 작게 할 수 있다. 또한, 내부전극층은 두께의 변화에 의해 경사면을 갖기 때문에 유효면적도 크게 할 수 있다.

또한, 본 발명에 의하면, 내부전극층으로서 유황을 함유하는 도금막을 사용함으로써, 내부전극 패턴을 매우 얇고 균질로 할 수 있고, 또한 유전체층의 소결에 맞추어서 이 도금막이 열변형할 수 있기 때문에 유전체층을 박층 고적층화하여도 디라미네이션이나 크랙 등의 내부구조결함을 저감할 수 있다.

그리고, 본 발명의 적층형 전자부품은, 전자부품 본체의 양쪽의 끝면에 내부전극층으로부터 연속하여 연장부를 형성함으로써, 내부전극층을 박층화하여도 외부전극과의 접속성을 높일 수 있어, 설계대로의 정전용량을 발현시킬 수 있음과 아울러, 그 편차도 저감할 수 있다. 또, 외부전극과도 고착력도 높일 수 있다.

Claims

유전체층과 내부전극층을 교대로 적층하여 이루어지고, 상기 내부전극층이 적층방향으로 교대로 도출된 전자부품 본체의 단부에 외부전극을 구비하여 이루어지는 적층형 전자부품에 있어서,

상기 내부전극층이 비금속(卑金屬)임과 아울러, 상기 내부전극층의 상기 외부전극과의 접속단측의 두께가 비접속단측의 두께보다 두꺼운 것을 특징으로 하는 적층형 전자부품.
제1항에 있어서, 상기 내부전극층은 상기 접속단측에서 상기 비접속단측을 향하여 점차 박층화되어 있는 것을 특징으로 하는 적층형 전자부품.
제1항에 있어서, 상기 내부전극층의 평균두께가 1㎛이하인 것을 특징으로 하는 적층형 전자부품.
제1항에 있어서, 상기 유전체층의 두께가 5㎛이하인 것을 특징으로 하는 적층형 전자부품.
제1항 내지 제4항 중 어느 한 항에 있어서, 상기 내부전극층의 상기 접속단으로부터 상기 비접속단까지의 거리를 L, 상기 내부전극층의 최대두께를 t로 하였을 때에, L/t≥500의 관계를 만족하는 것을 특징으로 하는 적층형 전자부품.
제1항 내지 제4항 중 어느 한 항에 있어서, 상기 내부전극층이 전기도금막에 의해 형성된 것을 특징으로 하는 적층형 전자부품.
삭제
제1항 내지 제4항 중 어느 한 항에 있어서, 상기 내부전극층이 전기도금법에 의해 형성되고, 주기율표에 있어서의 3b∼6b족 원소의 군에서 선택되는 1종 이상의 원소를 함유하는 것을 특징으로 하는 적층형 전자부품.
제8항에 있어서, 상기 주기율표에 있어서의 3b∼6b족 원소의 군에서 선택되는 1종 이상의 원소가 유황인 것을 특징으로 하는 적층형 전자부품.
삭제
제1항에 있어서, 정전용량을 발현하는 용량부와, 그 용량부의 주위에 상기 유전체층에 의해 형성되어 정전용량을 발현하지 않는 비용량부를 가지는 전자부품 본체와, 상기 전자부품 본체의 양 끝면에 각각 설치되어 상기 내부전극층과 교대로 접속되는 한쌍의 외부전극을 구비하고,

상기 전자부품 본체의 양 끝면에 상기 내부전극층으로부터 연속되어 연장부를 갖는 것을 특징으로 하는 적층형 전자부품.
제11항에 있어서, 상기 전자부품 본체의 끝면에 있어서의 용량부의 끝면의 면적을 A0, 상기 연장부의 면적을 A1로 하였을 때에, A1/A0≥0.01%의 관계를 만족하는 것을 특징으로 하는 적층형 전자부품.
제11항 또는 제12항에 있어서, 상기 연장부끼리가 전자부품 본체의 끝면에서 접속되어 있는 것을 특징으로 하는 적층형 전자부품.
마스크패턴을 갖는 기판플레이트를 준비하는 공정과, 상기 마스크패턴이 부각방향으로 향하도록 상기 기판플레이트를 경사시킨 후에 전기도금을 행하고, 상기 기판플레이트 표면의 상기 마스크패턴에 의해서 구획된 오목부 내에 끝 가장자리끼리의 두께가 다른 내부전극 패턴을 형성하는 공정과, 상기 기판플레이트 표면의 상기 내부전극 패턴을 유전체 그린시트상에 전사하는 공정과, 상기 내부전극 패턴의 끝 가장자리의 전체 두께가 적층방향으로 상쇄되도록 적층하여 적층 성형체를 형성하는 공정과, 상기 적층 성형체를 적층방향으로 절단하여, 상기 내부전극 패턴의 한쪽 끝 가장자리가 도출되는 전자부품 본체 성형체를 형성하는 공정을 구비하는 것을 특징으로 하는 적층형 전자부품의 제조방법.
제14항에 있어서, 상기 내부전극 패턴은, 도출되는 끝 가장자리측에서 비도출단 가장자리측을 향하여 점차 박층화되어 있는 것을 특징으로 하는 적층형 전자부품의 제조방법.
제14항에 있어서, 상기 내부전극 패턴의 평균두께가 1㎛이하인 것을 특징으로 하는 적층형 전자부품의 제조방법.
제14항 내지 제16항 중 어느 한 항에 있어서, 상기 내부전극 패턴의 주성분이 비금속(卑金屬)인 것을 특징으로 하는 적층형 전자부품의 제조방법.
제14항에 있어서, 기판플레이트상에 전기도금법에 의해서 비금속(卑金屬) 재료 및 주기율표에 있어서의 3b∼6b족 원소의 군에서 선택되는 1종 이상의 원소를 함유하는 상기 내부전극 패턴을 형성하는 공정을 포함하는 것을 특징으로 하는 적층형 전자부품의 제조방법.
제18항에 있어서, 도금욕 중의 상기 주기율표에 있어서의 3b∼6b족 원소로서 유황을 함유하는 것을 특징으로 하는 적층형 전자부품의 제조방법.
제14항에 있어서, 상기 전자부품 본체 성형체의 끝면에 상기 내부전극 패턴으로부터 연속된 연장부를 갖도록 절단하는 것을 특징으로 하는 적층형 전자부품의 제조방법.
제1항에 있어서, 상기 내부전극층은, 적층방향에서 볼 때, 서로 이웃하는 다른 내부전극층과 겹쳐지는 영역에 있어서, 상기 외부전극과의 상기 접속단측의 두께가 상기 비접속단측의 두께보다도 큰 것을 특징으로 하는 적층형 전자부품.
제1항에 있어서, 상기 내부전극층은, 서로 이웃하는 다른 내부전극층과 대향하는 면이 상기 외부전극과의 상기 접속단측으로부터 상기 비접속단측으로 향하여 비스듬히 경사진 것을 특징으로 적층형 전자부품.