KR20220064493A - 적층형 커패시터 및 그 실장 기판 - Google Patents
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Abstract
본 발명은, 유전체층 및 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하는 커패시터 바디; 상기 커패시터 바디의 제5 및 제6 면에 각각 배치되는 제1 및 제2 사이드부; 및 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되어 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 외부 전극; 을 포함하고, 상기 제1 및 제2 내부 전극은 상기 커패시터 바디의 제5 및 제6 면에 수직인 방향으로 일측 가장자리가 요철 패턴을 가지는 적층형 커패시터 및 그 실장 기판을 제공한다.
Description
본 발명은 적층형 커패시터 및 그 실장 기판에 관한 것이다.
적층형 커패시터는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA 및 휴대폰 등의 IT 부품으로 널리 사용되고 있고, 고신뢰성 및 고강도 특성을 가져서 전장 부품으로도 널리 사용되고 있다.
최근 전자 기기의 소형화 및 다기능화에 따라 적층형 커패시터도 크기가 작고 용량이 큰 제품이 요구되고 있고, 이를 위해 내부 전극이 커패시터 바디의 폭 방향으로 노출되도록 한 후 사이드부를 부착하여 내부 전극의 폭 방향 면적을 극대화 한 구조의 적층형 커패시터가 제조되고 있다.
이러한 구조의 적층형 커패시터는, 복수의 유전체층을 적층하고 절단하여 커패시터 바디를 제작한 후 소성 전 단계에서 커패시터 바디의 폭 방향의 양면에 사이드부를 별도로 부착하여, 사이드부가 내부 전극의 노출된 부분을 커버하는 방법으로 제조하게 되며, HVS(High Voltage Shock) 불량과 IR(Insulation Resistance) 불량을 줄일 수 있다.
그러나, 이러한 구조의 적층형 커패시터는, 적층체를 커패시터 바디 별로 절단하는 과정에서 발생하는 버(Burr)에 의해 층간 쇼트 불량이 늘어나는 문제가 있다. 이러한 층간 쇼트는 HVS 불량의 직접적인 원인이 될 수 있다.
본 발명의 목적은, 내부 전극의 면적을 확장하여 커패시터의 용량을 증가시키면서, 제조 과정에서 적층체를 커패시터 바디 별로 절단할 때 버의 발생을 줄이고 버가 발생하더라도 이로 인한 층간 쇼트 불량을 방지할 수 있도록 한 적층형 커패시터 및 그 실장 기판을 제공하는 것이다.
본 발명의 일 측면은, 유전체층 및 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하는 커패시터 바디; 상기 커패시터 바디의 제5 및 제6 면에 각각 배치되는 제1 및 제2 사이드부; 및 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되어 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 외부 전극; 을 포함하고, 상기 제1 및 제2 내부 전극은 상기 커패시터 바디의 제5 및 제6 면에 수직인 방향으로 양측 가장자리가 요철 패턴을 가지는 적층형 커패시터를 제공한다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 내부 전극의 요철 패턴은 상기 제1 및 제2 사이드부와 접촉될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 내부 전극의 요철 패턴과 상기 제2 내부 전극의 요철 패턴은 상기 유전체층이 적층되는 방향으로 서로 엇갈리게 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 내부 전극은 상기 커패시터 바디의 제5 및 제6 면과 수직인 방향으로 양측 가장자리에 상기 제1 및 제2 사이드부와 각각 접촉되도록 소정 간격을 두고 형성되는 복수의 제1 및 제2 돌출부를 포함할 수 있고, 상기 제2 내부 전극은 상기 커패시터 바디의 제5 및 제6 면과 수직인 방향으로 양측 가장자리에 상기 제1 및 제2 사이드부와 각각 접촉되도록 소정 간격을 두고 형성되는 복수의 제3 및 제4 돌출부를 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 내부 전극은 상기 커패시터 바디의 제5 및 제6 면과 수직인 방향으로 양측 가장자리에 상기 커패시터 바디의 제5 및 제6 면으로부터 각각 이격되도록 소정 간격을 두고 형성되는 복수의 제1 및 제2 홈부를 포함할 수 있고, 상기 제2 내부 전극은 상기 커패시터 바디의 제5 및 제6 면과 수직인 방향으로 양측 가장자리에 상기 커패시터 바디의 제5 및 제6 면을 통해 각각 이격되도록 소정 간격을 두고 형성되는 복수의 제3 및 제4 홈부를 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 적층형 커패시터는, 상기 제1 및 제2 홈부에 상기 제1 내부 전극과 이격되게 배치되는 제1 및 제2 더미 패턴과, 상기 제3 및 제4 홈부에 상기 제2 내부 전극과 이격되게 배치되는 제3 및 제4 더미 패턴을 더 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 더미 패턴은 상기 제1 및 제2 사이드부와 각각 접촉될 수 있고, 상기 제3 및 제4 더미 패턴은 상기 제1 및 제2 사이드부와 각각 접촉될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 홈부는 상기 제1 내부 전극에서 상기 커패시터 바디의 제3 및 제5 면을 연결하는 부분에 형성될 수 있고, 상기 제2 홈부가 상기 제1 내부 전극에서 상기 커패시터 바디의 제3 및 제6 면을 연결하는 부분에 형성될 수 있고, 상기 제3 홈부가 상기 제2 내부 전극에서 상기 커패시터 바디의 제4 및 제5 면을 연결하는 부분에 형성될 수 있고, 상기 제4 홈부가 상기 제2 내부 전극에서 상기 커패시터 바디의 제4 및 제6 면을 연결하는 부분에 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 내부 전극은 상기 커패시터의 제4 면과 인접한 양 코너에 제1 절개부가 형성될 수 있고, 상기 제2 내부 전극은 상기 커패시터의 제3 면과 인접한 양 코너에 제2 절개부가 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 커패시터 바디는 제1 및 제2 내부 전극이 오버랩 되는 액티브 영역과, 상기 액티브 영역의 상하 면에 각각 배치되는 상부 및 하부 커버 영역을 포함할 수 있다.
상기 제1 및 제2 외부 전극은, 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되어 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 접속부; 및 상기 제1 및 제2 접속부에서 상기 바디의 제1 면의 일부까지 각각 연장되는 제1 및 제2 밴드부; 를 각각 포함할 수 있다.
본 발명의 다른 측면은, 일면에 제1 및 제2 전극 패드를 가지는 기판; 및 상기 제1 및 제2 전극 패드 상에 제1 및 제2 외부 전극이 각각 접속되도록 실장되는 적층형 커패시터; 를 포함하는 적층형 커패시터의 실장 기판을 제공한다.
본 발명의 일 실시 예에 따르면, 내부 전극의 면적이 확장되어 적층형 커패시터의 용량을 증가시킬 수 있고, 내부 전극의 양측 가장자리가 요철 형상을 가지도록 하여 제조 과정에서 적층체를 커패시터 바디로 절단할 때 버가 발생하는 것을 감소시키면서 이러한 버로 인한 쇼트 불량을 방지할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 예에 따른 적층형 커패시터를 나타내는 사시도이다.
도 2는 도 1의 I-I'선 단면도이다.
도 3(a) 및 도 3(b)는 도 1의 적층형 커패시터의 제1 및 제2 내부 전극을 나타낸 평면도이다.
도 4는 도 1의 II-II'선 단면도이다.
도 5는 도 1의 III-III'선 단면도이다.
도 6(a) 및 도 6(b)는 제1 및 제2 내부 전극의 다른 실시 예를 나타낸 평면도이다.
도 7은 도 6(a)의 제1 내부 전극이 적용된 적층형 커패시터의 X-Y 단면도이다.
도 8은 도 6(a) 및 도 6(b)의 제1 및 제2 내부 전극이 적용된 적층형 커패시터의 Y-Z 단면도이다.
도 9는 도 1의 적층형 커패시터가 실장된 기판을 개략적으로 나타낸 단면도이다.
도 2는 도 1의 I-I'선 단면도이다.
도 3(a) 및 도 3(b)는 도 1의 적층형 커패시터의 제1 및 제2 내부 전극을 나타낸 평면도이다.
도 4는 도 1의 II-II'선 단면도이다.
도 5는 도 1의 III-III'선 단면도이다.
도 6(a) 및 도 6(b)는 제1 및 제2 내부 전극의 다른 실시 예를 나타낸 평면도이다.
도 7은 도 6(a)의 제1 내부 전극이 적용된 적층형 커패시터의 X-Y 단면도이다.
도 8은 도 6(a) 및 도 6(b)의 제1 및 제2 내부 전극이 적용된 적층형 커패시터의 Y-Z 단면도이다.
도 9는 도 1의 적층형 커패시터가 실장된 기판을 개략적으로 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 다음과 같이 설명한다.
그러나, 본 발명의 실시 예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 예로 한정되는 것은 아니다.
또한, 본 발명의 실시 예는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
또한, 유사한 기능 및 작용을 하는 부분에 대해서는 도면 전체에 걸쳐 동일한 부호를 사용한다.
덧붙여, 명세서 전체에서 어떤 구성 요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있다는 것을 의미한다.
본 발명의 실시 예를 명확하게 설명하기 위해 방향을 정의하면, 도면에 표시된 X, Y 및 Z는 각각 적층형 커패시터의 길이 방향, 폭 방향 및 두께 방향을 나타낸다.
또한, 여기서 Z방향은 본 실시 예에서, 유전체층이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.
도 1은 본 발명의 일 실시 예에 따른 적층형 커패시터를 나타내는 사시도이고, 도 2는 도 1의 I-I'선 단면도이고, 도 3(a) 및 도 3(b)는 도 1의 적층형 커패시터의 제1 및 제2 내부 전극을 나타낸 평면도이고, 도 4는 도 1의 II-II'선 단면도이고, 도 5는 도 1의 III-III'선 단면도이다.
이하, 도 1 내지 도 5를 참조하여, 본 실시 예의 적층형 커패시터(100)에 대해 설명한다.
도 1 내지 도 5를 참조하면, 본 실시 예의 적층형 커패시터(100)는, 커패시터 바디(110), 제1 및 제2 사이드부(141, 142), 제1 및 제2 외부 전극(131, 132)을 포함한다.
커패시터 바디(110)는 복수의 유전체층(111)을 Z방향으로 적층한 다음 소성한 것으로서, 커패시터 바디(110)의 서로 인접하는 유전체층(111) 사이의 경계는 주사 전자 현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
또한, 커패시터 바디(110)는 복수의 유전체층(111)과 유전체층(111)을 사이에 두고 Z방향으로 번갈아 배치되는 서로 다른 극성을 가지는 제1 및 제2 내부 전극(121, 122)을 포함한다.
또한, 커패시터 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서 유전체층(111)을 사이에 두고 제1 및 제2 내부 전극(121, 122)이 Z방향으로 번갈아 배치되며 오버랩 되는 액티브 영역과, 마진부로서 Z방향으로 상기 액티브 영역의 상하 면에 각각 마련되는 상부 및 하부 커버 영역(112, 113)을 포함할 수 있다.
또한, 커패시터 바디(110)는 그 형상에 특별히 제한은 없지만, 육면체 형상일 수 있으며, Z방향으로 서로 대향하는 제1 및 제2 면(1, 2)과, 제1 및 제2 면(1, 2)과 서로 연결되고 X방향으로 서로 대향하는 제3 및 제4 면(3, 4)과, 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 서로 대향하는 제5 및 제6 면(5, 6)을 포함할 수 있다. 이때, 본 실시 예에서는 제1 면(1)이 적층형 커패시터(100)의 실장 면일 될 수 있다.
유전체층(111)은 세라믹 분말, 예를 들어 BaTiO3계 세라믹 분말 등을 포함할 수 있다.
또한, 상기 BaTiO3계 세라믹 분말은 BaTiO3(BT)에 Ca 또는 Zr 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1-xCax)(Ti1-yZry)O3 또는 Ba(Ti1-yZry)O3 등이 있을 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
상기 세라믹 첨가제는, 예를 들어 전이 금속 산화물 또는 전이 금속 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등이 포함될 수 있다
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 인가 받는 전극으로서, 각각의 유전체층(111) 상에 형성되어 Z방향으로 번갈아 적층될 수 있으며, 하나의 유전체층(111)을 사이에 두고 커패시터 바디(110)의 내부에 Z방향을 따라 서로 대향되게 번갈아 배치될 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
또한, 제1 내부 전극(121)은 커패시터 바디(110)의 제3, 제5 및 제6 면(3, 5, 6)을 통해 노출될 수 있다.
이때, 제1 내부 전극(121)에서 커패시터 바디(110)의 제5 및 제6 면(5, 6)을 통해 노출되는 Y방향의 양측 영역이 요철 패턴을 가질 수 있다.
이를 위해, 제1 내부 전극(121)은 커패시터 바디(110)의 제5 및 제6 면(5, 6)과 수직인 Y방향으로 양측 가장자리에 소정 간격을 두고 복수의 제1 및 제2 돌출부(121a, 12ab)가 각각 형성될 수 있다.
제1 돌출부(121a)는 커패시터 바디(110)의 제5 면(5)을 통해 노출되어 제1 사이드부(141)와 접촉되고, 제2 돌출부(121b)는 커패시터 바디(110)의 제6 면(6)을 통해 노출되어 제2 사이드부(142)와 접촉된다.
그리고, 제1 내부 전극(121)은 제1 및 제2 돌출부(121a, 121b)에 의해 커패시터 바디(110)의 제5 및 제6 면(5, 6)과 수직인 Y방향으로 양측 가장자리에 소정 간격을 두고 복수의 제1 및 제2 홈부(121c, 12ad)가 각각 형성될 수 있다.
이에 제1 홈부(121c)에 의해 제1 내부 전극(121)의 일측 가장자리 중 일부가 커패시터 바디(110)의 제5 면(5)으로 노출되지 않고 커패시터 바디(110)의 제5 면(5)으로부터 이격되게 되고, 제2 홈부(121d)에 의해 제1 내부 전극(121)의 타측 가장자리 중 일부가 커패시터 바디(110)의 제6 면(6)으로 노출되지 않고 커패시터 바디(110)의 제6 면(6)으로부터 이격될 수 있다.
이때, 제1 홈부(121c)는 제1 내부 전극(121)에서 커패시터 바디(110)의 제3 및 제5 면(3, 5)을 연결하는 부분에도 형성될 수 있고, 제2 홈부(121d)는 제1 내부 전극(121)에서 커패시터 바디(110)의 제3 및 제6 면(3, 6)을 연결하는 부분에도 형성될 수 있다.
또한, 제1 내부 전극(121)은 커패시터 바디(110)의 제4 면(4)과 인접한 양 코너에 제1 절개부(121e)가 각각 형성될 수 있다.
제2 내부 전극(122)은 커패시터 바디(110)의 제4, 제5 및 제6 면(4, 5, 6)을 통해 노출된다.
이때, 제2 내부 전극(122)에서 커패시터 바디(110)의 제5 및 제6 면(5, 6)을 통해 노출되는 Y방향의 양측 선단이 요철 패턴을 가질 수 있다.
이를 위해, 제2 내부 전극(122)은 커패시터 바디(110)의 제5 및 제6 면(5, 6)과 수직인 Y방향으로 양측 가장자리에 소정 간격을 두고 복수의 제3 및 제4 돌출부(122a, 122b)가 각각 형성될 수 있다.
제3 돌출부(122a)는 커패시터 바디(110)의 제5 면(5)을 통해 노출되어 제1 사이드부(141)와 접촉되고, 제4 돌출부(122b)는 커패시터 바디(110)의 제6 면(6)을 통해 노출되어 제2 사이드부(142)와 접촉된다.
이때, 제1 내부 전극(121)의 요철 패턴과 제2 내부 전극(122)의 요철 패턴은 유전체층(111)이 적층되는 Z방향으로 서로 엇갈리게 형성될 수 있다.
즉, 제3 돌출부(122a)는 Z방향으로 제1 내부 전극(121)의 제1 홈부(121c)와 대응하는 위치에 형성될 수 있고, 제4 돌출부(122b)는 Z방향으로 제1 내부 전극(121)의 제2 홈부(121d)와 대응하는 위치에 형성될 수 있다.
그리고, 제2 내부 전극(122)은 제3 및 제4 돌출부(122a, 122b)에 의해 커패시터 바디(110)의 제5 및 제6 면(5, 6)과 수직인 Y방향으로 양측 가장자리에 소정 간격을 두고 복수의 제3 및 제4 홈부(122c, 122d)가 각각 형성될 수 있다.
이에 제3 홈부(122c)에 의해 제2 내부 전극(122)의 일측 가장자리 중 일부가 커패시터 바디(110)의 제5 면(5)으로 노출되지 않고 커패시터 바디(110)의 제5 면(5)으로부터 이격되게 되고, 제4 홈부(122d)에 의해 제2 내부 전극(122)의 타측 가장자리 중 일부가 커패시터 바디(110)의 제6 면(6)으로 노출되지 않고 커패시터 바디(110)의 제6 면(6)으로부터 이격될 수 있다.
이때, 제3 홈부(122c)는 Z방향으로 제1 내부 전극(121)의 제1 돌출부(121a)와 대응하는 위치에 형성될 수 있고, 제4 홈부(122d)는 Z방향으로 제1 내부 전극(121)의 제2 돌출부(121b)와 대응하는 위치에 형성될 수 있다.
이때, 제3 홈부(122c)는 제2 내부 전극(122)에서 커패시터 바디(110)의 제4 및 제5 면(4, 5)을 연결하는 부분에도 형성될 수 있고, 제4 홈부(122d)는 제2 내부 전극(122)에서 커패시터 바디(110)의 제4 및 제6 면(4, 6)을 연결하는 부분에도 형성될 수 있다.
또한, 제2 내부 전극(122)은 커패시터 바디(110)의 제3 면(3)과 인접한 양 코너에 제2 절개부(122e)가 각각 형성될 수 있다.
이때, 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 번갈아 노출되는 제1 및 제2 내부 전극(121, 122)의 단부는 후술하는 커패시터 바디(110)의 X방향의 양 단부에 배치되는 제1 및 제2 외부 전극(131, 132)과 각각 접속되어 연결될 수 있다.
위와 같은 구성에 따라, 제1 및 제2 외부 전극(131, 132)에 소정의 전압을 인가하면 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적된다.
이때, 적층형 커패시터(100)의 정전 용량은 액티브 영역에서 Z방향을 따라 서로 중첩되는 제1 및 제2 내부 전극(121, 122)의 중첩 면적과 비례하게 된다.
본 실시 예에서와 같이, 제1 및 제2 내부 전극(121, 122)을 구성하면, 제1 및 제2 내부 전극(121, 122)의 기본 면적이 확장될 뿐만 아니라 상하로 중첩되는 면적 또한 증가하므로 적층형 커패시터(100)의 용량을 증가시킬 수 있다.
즉, 제1 및 제2 내부 전극(121, 122)의 서로 중첩되는 영역의 면적이 극대화될 경우 동일 사이즈의 커패시터라도 정전 용량이 극대화될 수 있다.
또한, 내부 전극의 적층에 의한 단차를 감소시켜 절연 저항의 가속 수명을 향상시킬 수 있어서, 용량 특성이 우수하면서도 신뢰성이 향상된 적층형 커패시터(100)를 제공할 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 귀금속 재료 또는 니켈(Ni) 및 구리(Cu) 중 적어도 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 사이드부(141)는 커패시터 바디(110)의 제5 면(5)에 배치되고 제2 사이드부(142)는 커패시터 바디(110)의 제6 면(6)에 배치된다.
제1 및 제2 사이드부(141, 142)는 제1 및 제2 내부 전극(121, 122)에서 커패시터 바디(110)의 제5 및 제6 면(5, 6)을 통해 노출되는 부분의 선단을 각각 커버하도록 접하게 된다.
즉, 본 실시 예에서, 제1 사이드부(141)는 제1 내부 전극(121)의 제1 돌출부(121a) 및 제2 내부 전극(122)의 제3 돌출부(122a)와 접하고, 제2 사이드부(142)는 제1 내부 전극(121)의 제2 돌출부(121b) 및 제2 내부 전극(122)의 제4 돌출부(122b)와 접하게 된다.
이러한 제1 및 제2 사이드부(141, 142)는 커패시터 바디(110)와 제1 및 제2 내부 전극(121, 122)을 외부 충격 등으로부터 보호하고 커패시터 바디(110) 주위의 절연성 및 내습 신뢰성을 확보하는 역할을 할 수 있다.
제1 및 제2 외부 전극(131, 132)은 서로 다른 극성의 전압이 제공되며, 바디(110)의 X방향의 양 단부에 배치되고, 제1 및 제2 내부 전극(121, 122)에서 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 노출되는 부분과 각각 접속되어 연결될 수 있다.
제1 외부 전극(131)은 제1 접속부(131a)와 제1 밴드부(131b)를 포함할 수 있다.
제1 접속부(131a)는 커패시터 바디(110)의 제3 면(3)에 배치되며, 제1 내부 전극(121)에서 커패시터 바디(110)의 제3 면(3)을 통해 외부로 노출되는 단부와 접촉하여 제1 내부 전극(121)과 제1 외부 전극(131)을 서로 물리적 및 전기적으로 연결하는 역할을 한다.
제1 밴드부(131b)는 제1 접속부(131a)에서 커패시터 바디(110)의 제1 면(1)의 일부까지 연장되는 부분이다.
이때, 제1 밴드부(131b)는 필요시 고착 강도 향상 등을 위해 커패시터 바디(110)의 제2, 제5 및 제6 면(2, 5, 6) 쪽으로 더 연장되어 제1 및 제2 사이드부(141, 142)의 일 단부를 덮도록 형성될 수 있다.
제2 외부 전극(132)은 제2 접속부(132a)와 제2 밴드부(132b)를 포함할 수 있다.
제2 접속부(132a)는 커패시터 바디(110)의 제4 면(4)에 배치되며, 제2 내부 전극(122)에서 커패시터 바디(110)의 제4 면(4)을 통해 외부로 노출되는 단부와 접촉하여 제2 내부 전극(122)과 제2 외부 전극(132)을 서로 물리적 및 전기적으로 연결하는 역할을 한다.
제2 밴드부(132b)는 제2 접속부(132a)에서 커패시터 바디(110)의 제1 면(1)의 일부까지 연장되는 부분이다.
이때, 제2 밴드부(132b)는 필요시 고착 강도 향상 등을 위해 커패시터 바디(110)의 제2, 제5 및 제6 면(2, 5, 6) 쪽으로 더 연장되어 제1 및 제2 사이드부(141, 142)의 타 단부를 덮도록 형성될 수 있다.
또한, 제1 및 제2 외부 전극(131, 132)은 구조적 신뢰성, 기판 실장 용이성, 외부에 대한 내구도, 내열성, 등가직렬저항값(Equivalent Series Resistance, ESR) 중 적어도 일부를 위해 도금층을 각각 포함할 수 있다.
예를 들어, 상기 도금층은 스퍼터 또는 전해 도금(Electric Deposition)에 따라 형성될 수 있으나, 이에 한정되지 않는다.
또한, 상기 도금층은 니켈을 가장 많이 함유할 수 있으나, 이에 한정되지 않으며 구리(Cu), 팔라듐(Pd), 백금(Pt), 금(Au), 은(Ag) 또는 납(Pb) 등의 단독 또는 이들 중 적어도 하나 이상의 합금으로 구현될 수 있다.
일반적으로 적층형 커패시터는 인접하는 칩과 칩 사이에 마진을 함께 설계한 후 내부 전극을 인쇄하고 적층한 후 각각의 칩으로 절단하는 순서로 제조하게 된다.
반면에, 종래의 노마진 구조의 적층형 커패시터는 마진 없이 내부 전극을 설계하여 인쇄하고 적층한 후 내부 전극이 폭 방향으로 노출되도록 각각의 칩으로 절단한 후, 내부 전극이 노출되는 적층체의 폭 방향의 양 측면에 사이드부를 부착하여 제조하게 된다.
상기의 마진이 있는 일반적인 적층형 커패시터의 경우 HVS 및 IR이 저하되는 문제가 있고, 종래의 노마진 구조의 적층형 커패시터의 경우 마진 없이 내부 전극을 인쇄하고 적층한 후 각각의 칩으로 블레이드를 이용하여 절단하는 과정에서, 적층체의 노출된 면에 버(Burr)가 발생하는 문제가 있다.
이러한 버는 상하로 인접한 전극 간의 간격을 좁게 만들고, 이에 HVS가 저하되거나 쇼트가 발생하는 문제가 생기게 된다.
본 발명의 일 실시 예에 따르면, 제1 및 제2 내부 전극(121, 122)은 폭 방향인 양측 가장자리에 각각 요철 패턴을 가지고 있다.
이에 제1 및 제2 내부 전극(121, 122)의 Y방향의 양측 가장자리 중 일부는 제조 과정에서 커패시터 바디(110)의 제5 및 제6 면(5, 6)을 통해 노출되면서 커패시터 바디(110)의 가장자리 부분의 단차가 줄어 들게 된다.
따라서, 적층형 커패시터(100)를 제조하는 공정에서, 적층체를 압착할 때 커패시터 바디(110)의 가장자리 부분이 늘어지거나 휘는 현상을 억제하여 제품의 신뢰성을 향상시킬 수 있다.
또한, 제1 내부 전극(121)의 요철 패턴과 제2 내부 전극(122)의 요철 패턴은 튀어나온 부분과 오목하게 들어간 부분이 Z방향으로 겹쳐질 때 서로 엇갈리도록 각각 형성될 수 있다.
여기서, 튀어나온 부분은 커패시터 제조시 커패시터 바디(110)의 제5 및 제6 면(5, 6)을 통해 각각 노출되는 부분이 되고, 오목하게 들어간 부분은 커패시터 바디(110)의 제5 및 제6 면(5, 6)으로부터 이격되는 부분이 된다.
이와 같은 구성에 따라, 적층체를 압착한 후 블레이드를 이용하여 각각의 칩으로 절단할 때 종래의 노마진 구조의 적층형 커패시터 대비 버(Burr)가 적게 발생될 뿐만 아니라, 버가 발생하더라도 상하로 위치한 제1 및 제2 내부 전극(121, 122)이 서로 전기적으로 연결되는 현상이 줄어들거나 방지될 수 있으므로 적층형 커패시터(100)의 쇼트 불량을 감소시킬 수 있고, HVS 저하도 방지할 수 있다.
도 6(a) 및 도 6(b)는, 본 발명에서, 제1 및 제2 내부 전극의 다른 실시 예를 나타낸 평면도이고, 도 7은 도 6(a)의 제1 내부 전극이 적용된 적층형 커패시터의 X-Y 단면도이고, 도 8은 도 6(a) 및 도 6(b)의 제1 및 제2 내부 전극이 적용된 적층형 커패시터의 Y-Z 단면도이다.
도 6(a) 내지 도 8을 참조하면, 제1 내부 전극(121)이 형성된 유전체층(111) 상에서, 제1 홈부(121c)에는 제1 내부 전극(121)의 가장자리로부터 이격되게 제1 더미 패턴(123)이 배치될 수 있고, 제2 홈부(121d)에는 제1 내부 전극(121)의 가장자리로부터 이격되게 제2 더미 패턴(124)이 배치될 수 있다.
이때, 제1 더미 패턴(123)은 커패시터 바디(110)의 제5 면(5)을 통해 노출되어 제1 사이드부(141)와 접촉될 수 있고, 제2 더미 패턴(124)은 커패시터 바디(110)의 제6 면(6)을 통해 노출되어 제2 사이드부(142)와 접촉될 수 있다.
그리고, 제2 내부 전극(122)이 형성된 유전체층(111) 상에서, 제3 홈부(122c)에는 제2 내부 전극(122)의 가장자리로부터 이격되게 제3 더미 패턴(125)이 배치될 수 있고, 제4 홈부(122d)에는 제2 내부 전극(122)의 가장자리로부터 이격되게 제4 더미 패턴(126)이 배치될 수 있다.
이때, 제3 더미 패턴(125)은 커패시터 바디(110)의 제5 면(5)을 통해 노출되어 제1 사이드부(141)와 접촉될 수 있고, 제4 더미 패턴(126)은 커패시터 바디(110)의 제6 면(6)을 통해 노출되어 제2 사이드부(142)와 접촉될 수 있다.
이러한 구조에 따라, 커패시터 바디(110)의 가장자리 부분에서의 단차를 더 감소시킬 수 있고, 적층형 커패시터(100)를 제조하는 공정에서, 적층체를 압착할 때 커패시터 바디(110)의 가장자리 부분이 늘어지거나 휘는 현상을 더욱 억제할 수 있어 제품의 신뢰성을 더욱 향상시킬 수 있다.
또한, 제1 및 제3 더미 패턴(123, 125)이 커패시터 바디(110)의 제5 면(5)을 통해 노출되고, 제2 및 제4 더미 패턴(124, 126)이 커패시터 바디(110)의 제6 면(6)을 통해 노출되면, 내부 전극을 적층한 후 각각의 커패시터 바디로 절단할 때, 가장자리 쪽으로 내부 전극이 무너지는 현상을 더욱 효과적으로 방지할 수 있다.
도 9는 도 1의 적층형 커패시터가 실장된 기판을 개략적으로 나타낸 단면도이다.
도 9를 참조하면, 본 실시 예에 따른 적층형 커패시터의 실장 기판은 일면에 제1 및 제2 전극 패드(221, 222)를 가지는 기판(210)과 기판(210)의 상면에서 제1 및 제2 외부 전극(131, 132)이 제1 및 제2 전극 패드(221, 222) 상에 각각 접속되도록 실장되는 적층형 커패시터(100)를 포함한다.
본 실시 예에서, 적층형 커패시터(100)는 솔더(231, 232)에 의해 기판(210)에 실장되는 것으로 도시하여 설명하고 있지만, 필요시 솔더 대신에 도전성 페이스트를 사용할 수 있다.
본 발명은 상술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층형 커패시터
110: 커패시터 바디
111: 유전체층
121, 122: 제 1 및 제 2 내부 전극
131, 132: 제 1 및 제 2 외부 전극
131a, 132a: 제1 및 제2 접속부
131b, 132b: 제1 및 제2 밴드부
141, 142: 제1 및 제2 사이드부
210: 기판
221, 222: 제1 및 제2 전극 패드
231, 232: 솔더
110: 커패시터 바디
111: 유전체층
121, 122: 제 1 및 제 2 내부 전극
131, 132: 제 1 및 제 2 외부 전극
131a, 132a: 제1 및 제2 접속부
131b, 132b: 제1 및 제2 밴드부
141, 142: 제1 및 제2 사이드부
210: 기판
221, 222: 제1 및 제2 전극 패드
231, 232: 솔더
Claims (17)
- 유전체층 및 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하는 커패시터 바디;
상기 커패시터 바디의 제5 및 제6 면에 각각 배치되는 제1 및 제2 사이드부; 및
상기 커패시터 바디의 제3 및 제4 면에 각각 배치되어 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 외부 전극; 을 포함하고,
상기 제1 및 제2 내부 전극은 상기 커패시터 바디의 제5 및 제6 면에 수직인 방향으로 양측 가장자리가 요철 패턴을 가지는 적층형 커패시터.
- 제1항에 있어서,
상기 제1 및 제2 내부 전극의 요철 패턴이 상기 제1 및 제2 사이드부와 접촉되는 적층형 커패시터.
- 제1항에 있어서,
상기 제1 내부 전극의 요철 패턴과 상기 제2 내부 전극의 요철 패턴이 상기 유전체층이 적층되는 방향으로 서로 엇갈리게 형성되는 적층형 커패시터.
- 제1항에 있어서,
상기 제1 내부 전극은 상기 커패시터 바디의 제5 및 제6 면과 수직인 방향으로 양측 가장자리에 상기 상기 제1 및 제2 사이드부와 각각 접촉되도록 소정 간격을 두고 형성되는 복수의 제1 및 제2 돌출부를 포함하고,
상기 제2 내부 전극은 상기 커패시터 바디의 제5 및 제6 면과 수직인 방향으로 양측 가장자리에 상기 상기 제1 및 제2 사이드부와 각각 접촉되도록 소정 간격을 두고 형성되는 복수의 제3 및 제4 돌출부를 포함하는 적층형 커패시터.
- 제1항에 있어서,
상기 제1 내부 전극은 상기 커패시터 바디의 제5 및 제6 면과 수직인 방향으로 양측 가장자리에 상기 커패시터 바디의 제5 및 제6 면으로부터 각각 이격되도록 소정 간격을 두고 형성되는 복수의 제1 및 제2 홈부를 포함하고,
상기 제2 내부 전극은 상기 커패시터 바디의 제5 및 제6 면과 수직인 방향으로 양측 가장자리에 상기 커패시터 바디의 제5 및 제6 면을 통해 각각 이격되도록 소정 간격을 두고 형성되는 복수의 제3 및 제4 홈부를 포함하는 적층형 커패시터.
- 제5항에 있어서,
상기 제1 및 제2 홈부에 상기 제1 내부 전극과 이격되게 배치되는 제1 및 제2 더미 패턴과,
상기 제3 및 제4 홈부에 상기 제2 내부 전극과 이격되게 배치되는 제3 및 제4 더미 패턴을 더 포함하는 적층형 커패시터.
- 제6항에 있어서,
상기 제1 및 제2 더미 패턴이 상기 제1 및 제2 사이드부와 각각 접촉되고,
상기 제3 및 제4 더미 패턴이 상기 제1 및 제2 사이드부와 각각 접촉되는 적층형 커패시터.
- 제5항에 있어서,
상기 제1 홈부가 상기 제1 내부 전극에서 상기 커패시터 바디의 제3 및 제5 면을 연결하는 부분에 형성되고,
상기 제2 홈부가 상기 제1 내부 전극에서 상기 커패시터 바디의 제3 및 제6 면을 연결하는 부분에 형성되고,
상기 제3 홈부가 상기 제2 내부 전극에서 상기 커패시터 바디의 제4 및 제5 면을 연결하는 부분에 형성되고,
상기 제4 홈부가 상기 제2 내부 전극에서 상기 커패시터 바디의 제4 및 제6 면을 연결하는 부분에 형성되는 적층형 커패시터.
- 제1항에 있어서,
상기 제1 내부 전극은 상기 커패시터의 제4 면과 인접한 양 코너에 제1 절개부가 형성되고,
상기 제2 내부 전극은 상기 커패시터의 제3 면과 인접한 양 코너에 제2 절개부가 형성되는 적층형 커패시터.
- 제1항에 있어서,
상기 커패시터 바디는 제1 및 제2 내부 전극이 오버랩 되는 액티브 영역과, 상기 액티브 영역의 상하 면에 각각 배치되는 상부 및 하부 커버 영역을 포함하는 적층형 커패시터.
- 제1항에 있어서,
상기 제1 및 제2 외부 전극은,
상기 커패시터 바디의 제3 및 제4 면에 각각 배치되어 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 접속부; 및
상기 제1 및 제2 접속부에서 상기 바디의 제1 면의 일부까지 각각 연장되는 제1 및 제2 밴드부; 를 각각 포함하는 적층형 커패시터.
- 제1항에 있어서,
상기 제1 내부 전극의 요철 패턴과 상기 제2 내부 전극의 요철 패턴이 상기 유전체층이 적층되는 방향으로 서로 엇갈리게 형성되고,
상기 제1 내부 전극은 상기 커패시터의 제4 면과 인접한 양 코너에 제1 절개부가 형성되고,
상기 제2 내부 전극은 상기 커패시터의 제3 면과 인접한 양 코너에 제2 절개부가 형성되는 적층형 커패시터.
- 제1항에 있어서,
상기 제1 내부 전극의 요철 패턴과 상기 제2 내부 전극의 요철 패턴이 상기 유전체층이 적층되는 방향으로 서로 엇갈리게 형성되고,
상기 제1 내부 전극은 상기 커패시터 바디의 제5 및 제6 면과 수직인 방향으로 양측 가장자리에 상기 제1 및 제2 사이드부와 각각 접촉되도록 소정 간격을 두고 형성되는 복수의 제1 및 제2 돌출부를 포함하고,
상기 제2 내부 전극은 상기 커패시터 바디의 제5 및 제6 면과 수직인 방향으로 양측 가장자리에 상기 제1 및 제2 사이드부와 각각 접촉되도록 소정 간격을 두고 형성되는 복수의 제3 및 제4 돌출부를 포함하는 적층형 커패시터.
- 제13항에 있어서,
상기 제1 내부 전극은 상기 커패시터 바디의 제5 및 제6 면과 수직인 방향으로 양측 가장자리에 상기 커패시터 바디의 제5 및 제6 면으로부터 각각 이격되도록 소정 간격을 두고 형성되는 복수의 제1 및 제2 홈부를 포함하고,
상기 제2 내부 전극은 상기 커패시터 바디의 제5 및 제6 면과 수직인 방향으로 양측 가장자리에 상기 커패시터 바디의 제5 및 제6 면을 통해 각각 이격되도록 소정 간격을 두고 형성되는 복수의 제3 및 제4 홈부를 포함하는 적층형 커패시터.
- 제14항에 있어서,
상기 제1 내부 전극은 상기 커패시터의 제4 면과 인접한 양 코너에 제1 절개부가 형성되고,
상기 제2 내부 전극은 상기 커패시터의 제3 면과 인접한 양 코너에 제2 절개부가 형성되는 적층형 커패시터.
- 제13항에 있어서,
상기 제1 내부 전극은 상기 커패시터의 제4 면과 인접한 양 코너에 제1 절개부가 형성되고,
상기 제2 내부 전극은 상기 커패시터의 제3 면과 인접한 양 코너에 제2 절개부가 형성되는 적층형 커패시터.
- 일면에 제1 및 제2 전극 패드를 가지는 기판; 및
상기 제1 및 제2 전극 패드 상에 제1 및 제2 외부 전극이 각각 접속되도록 실장되는 제1항 내지 제16항 중 어느 한 항의 적층형 커패시터; 를 포함하는 적층형 커패시터의 실장 기판.
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