KR102214305B1 - 적층형 커패시터 - Google Patents

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KR102214305B1
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김홍석
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Abstract

본 발명은, 복수의 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하는 액티브 영역과 상기 액티브 영역의 상하 면에 배치되는 상하 커버를 포함하고, 서로 대향하는 제1 및 제2 면, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제1 및 제2 내부 전극의 일단이 제3 및 제4 면을 통해 각각 노출되는 커패시터 바디; 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되어 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 접속부와, 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제1, 제2, 제5 및 제6 면의 일부까지 각각 연장되는 제1 및 제2 밴드부를 각각 포함하는 제1 및 제2 외부 전극; 및 상기 상하 커버에 유전체층을 사이에 두고 배치되고, 상기 커패시터 바디의 코너를 통해 노출되는 복수의 더미 전극; 을 포함하고, 상기 더미 전극 중 일부는 상기 커패시터 바디의 상하 면과 상기 제1 및 제2 밴드부 사이에 배치되는 적층형 커패시터를 제공한다.

Description

적층형 커패시터{MULTILAYERED CAPACITOR}
본 발명은 적층형 커패시터에 관한 것이다.
적층형 커패시터는 소형이고 고용량이 보장되며 실장이 용이한 특징을 가지고 있어서, 액정 표시 장치(LCD: Liquid Crystal Display)와 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트 폰 및 휴대폰 등 여러 전자 제품의 회로 기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 한다.
이러한 적층형 커패시터는 커패시터 바디의 양 단부에 도전성 물질을 도포하여 외부 전극을 형성한다.
이때, 상기 외부 전극은 상기 커패시터 바디의 코너 부분에 형성된 두께가 적층체의 중앙부에 형성된 두께에 비해 얇게 형성될 수 있다.
따라서, 상기 커패시터 바디의 코너 부분을 통해 습기, 이온 및 도전성 이물질 등이 내부 전극의 노출되는 면으로 침투하여 적층형 커패시터의 절연 저항 열화 및 신뢰성 저하 등의 문제를 야기할 수 있다.
국내공개특허 제2017-0135664호 일본공개특허 제2016-21437호
본 발명의 목적은 내습 신뢰성을 향상시킨 적층형 커패시터를 제공하는데 있다.
본 발명의 일 측면은, 복수의 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하는 액티브 영역과 상기 액티브 영역의 상하 면에 배치되는 상하 커버를 포함하고, 서로 대향하는 제1 및 제2 면, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제1 및 제2 내부 전극의 일단이 제3 및 제4 면을 통해 각각 노출되는 커패시터 바디; 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되어 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 접속부와, 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제1, 제2, 제5 및 제6 면의 일부까지 각각 연장되는 제1 및 제2 밴드부를 각각 포함하는 제1 및 제2 외부 전극; 및 상기 상하 커버에 유전체층을 사이에 두고 배치되고, 상기 커패시터 바디의 코너를 통해 노출되는 복수의 더미 전극; 을 포함하고, 상기 더미 전극 중 일부는 상기 커패시터 바디의 상하 면과 상기 제1 및 제2 밴드부 사이에 배치되는 적층형 커패시터를 제공한다.
본 발명의 일 실시 예에서, 하나의 유전체층에 배치된 복수의 더미 전극은 서로 이격될 수 있다.
본 발명의 일 실시 예에서, 상기 더미 전극은 상기 커패시터 바디의 제3 또는 제4 면을 통해 노출될 수 있다.
본 발명의 일 실시 예에서, 상기 더미 전극은 상기 커패시터 바디의 제5 또는 제6 면을 통해 노출될 수 있다.
본 발명의 일 실시 예에서, 상기 더미 전극은 상기 커패시터 바디의 각 코너를 통해 노출되고, 서로 이격되게 배치될 수 있다.
본 발명의 일 실시 예에서, 상기 더미 전극은 하나의 유전체층의 4개의 코너에 각 하나씩 배치될 수 있다.
본 발명의 일 실시 예에서, 상기 더미 전극은 상기 유전체층의 제3 면 전체 또는 제4 면 전체를 통해 노출될 수 있다.
본 발명의 일 실시 예에서, 상기 적층형 커패시터는 상기 커패시터 바디의 제5 및 제6 면에 배치되는 절연층을 더 포함할 수 있다.
본 발명의 일 실시 형태에 따르면, 커패시터 바디의 코너 부분에 복수의 더미 전극이 유전체층의 적층 방향을 따라 배치됨으로써, 커패시터 바디에서 내습성이 취약한 코너 부분으로 침투하는 습기를 차단하여 적층형 커패시터의 내습 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층형 커패시터의 사시도이다.
도 2는 도 1의 I-I'선 단면도이다.
도 3(a) 내지도 3(d)는 도 1의 커패시터 바디에 포함되는 제1 및 제2 내부 전극과 더미 전극을 각각 나타낸 평면도이다.
도 4는 도 1에서 외부 전극을 제거하고 나타낸 사시도이다.
도 5는 본 발명의 다른 실시 형태에 따른 적층형 커패시터에서 외부 전극을 제거하고 나타낸 사시도이다.
도 6(a) 및 도 6(b)는 도 5의 커패시터 바디에 포함되는 더미 전극을 나타낸 평면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태를 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
덧붙여, 명세서 전체에서 어떤 구성요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
이하, 본 발명의 실시 형태를 명확하게 설명하기 위해 커패시터 바디(110)의 방향을 정의하면, 도면에 표시된 X, Y 및 Z는 각각 커패시터 바디(110)의 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 또한, 본 실시 형태에서, Z 방향은 유전체층이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층형 커패시터의 사시도이고, 도 2는 도 1의 I-I'선 단면도이고, 도 3(a) 내지도 3(d)는 도 1의 커패시터 바디에 포함되는 제1 및 제2 내부 전극과 더미 전극을 각각 나타낸 평면도이고, 도 4는 도 1에서 외부 전극을 제거하고 나타낸 사시도이다.
도 1 내지 도 4를 참조하면, 본 실시 형태에 따른 적층형 커패시터(100)는 커패시터 바디(110), 제1 및 제2 외부 전극(131, 132) 및 복수의 더미 전극(123a, 123b, 124a, 124b, 125a, 125b, 126a, 126b)을 포함한다.
커패시터 바디(110)는 복수의 유전체층(111)을 Z방향으로 적층한 다음 소성한 것으로서, 이때 커패시터 바디(110)를 형성하는 복수의 유전체층(111)은 소결된 상태로서 서로 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
이때, 커패시터 바디(110)는 대체로 육면체 형상을 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 또한, 커패시터 바디(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 형태의 도면에 도시된 것으로 한정되는 것은 아니다.
본 실시 형태에서는 설명의 편의를 위해, 커패시터 바디(110)의 Z방향으로 서로 대향하는 양면을 제1 및 제2 면(1, 2)으로, 제1 및 제2 면(1, 2)과 연결되고 서로 대향하는 X방향의 양면을 제3 및 제4 면(3, 4)으로, 제1 및 제2 면과 연결되고 서로 대향하는 Y방향의 양면을 제5 및 제6 면(5, 6)으로 정의한다. 또한, 본 실시 형태에서, 제1 면(1)은 실장 방향의 면이 될 수 있다.
유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 세라믹 분말 등을 포함할 수 있으나, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
상기 세라믹 첨가제는, 예를 들어 전이 금속 산화물 또는 전이 금속 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등이 사용될 수 있다.
이러한 커패시터 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브 영역과, 상하 마진부로서 상기 액티브 영역의 상하부에 각각 형성되는 상부 및 하부 커버(112, 113)로 구성될 수 있다.
상기 액티브 영역은 유전체층(111)을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극(121, 122)을 포함하고, 제1 및 제2 내부 전극(121, 122)은 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 일단이 각각 노출될 수 있다.
상부 및 하부 커버(112, 113)는 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.
또한, 상부 및 하부 커버(112, 113)는 단일 유전체층 또는 2 개 이상의 유전체층을 상기 액티브 영역의 상하 면에 각각 Z방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 유전체층(111)에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성하고, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
상기 도전성 금속은 예를 들어 은(Ag), 팔라듐(Pd), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 및 제2 내부 전극(121, 122)은 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 번갈아 노출되는 부분을 통해 제1 및 제2 외부 전극(131, 132)과 각각 접속되어 전기적으로 연결될 수 있다.
따라서, 제1 및 제2 외부 전극(131, 132)에 전압을 인가하면 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적된다.
이때, 적층형 커패시터(100)의 정전 용량은 액티브 영역에서 Z방향을 따라 서로 오버랩 되는 제1 및 제2 내부 전극(121, 122)의 오버랩 된 면적과 비례하게 된다.
제1 및 제2 외부 전극(131, 132)은 서로 다른 극성의 전압이 제공되며, 제1 및 제2 내부 전극(121, 122)의 노출되는 부분과 각각 접속되어 전기적으로 연결될 수 있다.
이러한 제1 및 제2 외부 전극(131, 132)의 표면에는 필요시 도금층이 형성될 수 있다.
예컨대, 제1 및 제2 외부 전극(131, 132)은 제1 및 제2 도전층과, 상기 제1 및 제2 도전층 상에 형성되는 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 도금층 상에 형성되는 제1 및 제2 주석(Sn) 도금층을 각각 포함할 수 있다.
제1 외부 전극(131)은 제1 접속부(131a)와 제1 밴드부(131b)를 포함할 수 있다.
제1 접속부(131a)는 커패시터 바디(110)의 제3 면(3)에 형성되어 제1 내부 전극(121)과 접속되는 부분이고, 제1 밴드부(131b)는 제1 접속부(131a)에서 커패시터 바디(110)의 제1, 제2, 제5 및 제6 면(1, 2, 5, 6)의 일부까지 연장되는 부분이다.
제2 외부 전극(132)은 제2 접속부(132a)와 제2 밴드부(132b)를 포함할 수 있다.
제2 접속부(132a)는 커패시터 바디(110)의 제4 면(4)에 형성되어 제2 내부 전극(122)과 접속되는 부분이고, 제2 밴드부(132b)는 제2 접속부(132a)에서 커패시터 바디(110)의 제1, 제2, 제5 및 제6 면(1, 2, 5, 6)의 일부까지 연장되는 부분이다.
상측의 더미 전극(123a, 123b, 124a, 124b)은 상부 커버(112)에 유전체층을 사이에 두고 Z방향으로 복수 개가 배치되고, 하나의 유전체층에서 커패시터 바디(110)의 4개의 코너를 통해 노출된다.
이에 커패시터 바디(110)의 상측 코너 부분으로 침투하는 습기를 차단하여 적층형 커패시터(100)의 내습 신뢰성을 향상시킬 수 있다.
즉, 상측의 더미 전극(123a, 123b, 124a, 124b)이 커패시터 바디(110)의 제3 또는 제4 면(3, 4)과 제5 또는 제6 면(5, 6)을 통해 노출되고, 이에 상측의 더미 전극(123a, 123b, 124a, 124b)은 제1 및 제2 밴드부(131a, 132a)의 상단 부분과 접촉된다.
본 실시 형태에서는, 4개의 상측 더미 전극(123a, 124b, 124a, 124b)이 하나의 유전체층의 4개의 코너에 각 하나씩 배치되고, 각각의 상측 더미 전극(123a, 124b, 124a, 124b)은 X방향과 Y방향으로 서로 이격되는 형태가 된다.
또한, 상부 커버(113) 중에서 최상단에 형성되는 유전체층에도 그 상면에 더미 전극(123a, 123b, 124a, 124b)이 배치된다.
따라서, 최상단에 배치된 상측 더미 전극(123a, 123b, 124a, 124b)은 커패시터 바디(110)의 제2 면(2)과 상측의 제1 및 제2 밴드부(131b, 132b)의 저면 사이에 위치한다.
이러한 상측 더미 전극(123a, 124b, 124a, 124b)은 커패시터 바디(110)의 제3 또는 제4 면(3, 4)을 통해 각각 노출되어 제1 또는 제2 접속부(131a, 132a)의 상단 부분과 접속된다.
따라서, 커패시터 바디(110)의 상단 모서리가 위치한 Z방향의 상측 부분에서 제1 및 제2 외부 전극(131, 132)의 고착 강도를 향상시킬 수 있다.
하측의 더미 전극(125a, 125b, 126a, 126b)은 하부 커버(113)에 유전체층을 사이에 두고 Z방향으로 복수 개가 배치되고, 하나의 유전체층에서 커패시터 바디(110)의 4개의 코너를 통해 노출된다.
이에 커패시터 바디(110)의 하측 코너 부분으로 침투하는 습기를 차단하여 적층형 커패시터(100)의 내습 신뢰성을 향상시킬 수 있다.
즉, 하측의 더미 전극(125a, 125b, 126a, 126b)이 커패시터 바디(110)의 제3 또는 제4 면(3, 4)과 제5 또는 제6 면(5, 6)을 통해 노출되고, 이에 하측의 더미 전극(125a, 125b, 126a, 126b)은 제1 및 제2 밴드부(131a, 132a)의 상단 부분과 접촉된다.
본 실시 형태에서, 4개의 하측 더미 전극(125a, 125b, 126a, 126b)이 하나의 유전체층의 4개의 코너에 각 하나씩 배치되고, 각각의 하측 더미 전극(125a, 125b, 126a, 126b)은 X방향과 Y방향으로 서로 이격되는 형태가 된다.
또한, 하부 커버(113) 중에서 최하단에 형성되는 유전체층은 그 저면에도 하측 더미 전극(125a, 125b, 126a, 126b)이 배치된다.
따라서, 최하단에 배치된 하측 더미 전극(125a, 125b, 126a, 126b)은 커패시터 바디(110)의 제1 면(2)과 하측의 제1 및 제2 밴드부(131b, 132b)의 상면 사이에 위치한다.
이러한 하측 더미 전극(125a, 125b, 126a, 126b)은 커패시터 바디(110)의 제3 또는 제4 면(3, 4)을 통해 각각 노출되어 제1 또는 제2 접속부(131a, 132a)의 하단 부분과 접속된다.
따라서, 커패시터 바디(110)의 하단 모서리가 위치한 Z방향의 하측 부분에서 제1 및 제2 외부 전극(131, 132)의 고착 강도를 향상시킬 수 있다.
그리고, 커패시터 바디(110)의 제5 및 제6 면(5, 6)에는 절연층(141, 142)이 각각 배치될 수 있다.
이러한 절연층(141, 142)은 복수의 더미 전극(123a, 123b, 124a, 124b, 125a, 125b, 126a, 126b)에서 커패시터 바디(110)의 제5 및 제6 면(5, 6)을 통해 노출되는 부분을 커버할 수 있다.
이에, 커패시터 바디(110)에서 Y방향의 마진부를 더 확보하여 적층형 커패시터(100)의 내습 신뢰성을 더 향상시킬 수 있다.
종래의 적층형 커패시터에서 커패시터 바디의 엣지(Edge)는 습기, 이온 및 도전성 이물질 등의 침투가 용이한 부분으로 내습 신뢰성이 취약하다.
이러한 문제를 방지하기 위해, 내부 전극은 유전체층의 둘레를 따라 소정의 마진부가 구비된 구조로 인쇄되며, 이에 상기 마진부와 내부 전극이 형성된 영역 간의 단차가 발생할 수 있다.
커패시터 바디는 내부 전극이 인쇄된 복수의 시트를 적층한 후 압착하여 마련하게 되는데, 단차가 있는 마진부를 수축하는데 한계가 있고, 이에 상기 단차에 의해 적층된 유전체층 중에서 일부가 서로 박리되는 디라미네이션(delamination)이 발생할 수 있다.
따라서, 이러한 디라미네이션을 통해 앞서 설명한 습기, 이온 및 도전성 이물질 등이 내부 전극의 노출되는 면으로 침투하는 현상이 심화될 수 있고, 이러한 현상은 특히 시트의 적층 수가 많은 초고용량의 제품에서 더욱 심화될 수 있다.
그러나, 본 실시 형태의 적층형 커패시터는, 복수의 더미 전극이 커패시터 바디(110)의 상하 커버에 유전체층의 적층 방향을 따라 적층되며, 복수의 더미 전극은 유전체층의 코너 부분에 배치되어 있기 때문에, 커패시터 바디(110)의 코너 부분으로 침투하는 습기를 차단하여 내습 신뢰성을 향상시키면서, 커패시터 바디 마련시 단차 발생을 억제하여 디라미네이션의 발생을 저감시킬 수 있고 이에 적층형 커패시터의 내습 신뢰성을 더 향상시킬 수 있다.
절연층(141, 142)은 커패시터 바디(110)의 제5 및 제6 면(5, 6)에 각각 배치되어 적층형 커패시터(100)를 기판에 실장할 때 솔더 필렛의 형성 높이를 억제하여 어쿠스틱 노이즈를 개선하는 역할을 할 수 있다.
이러한 절연층(141, 142)은 에폭시 또는 세라믹 등을 커패시터 바디(110)의 제5 및 제6 면(5, 6)에 각각 도포하여 형성할 수 있다.
도 5는 본 발명의 다른 실시 형태에 따른 적층형 커패시터에서 외부 전극을 제거하고 나타낸 사시도이고, 도 6(a) 및 도 6(b)는 도 5의 커패시터 바디에 포함되는 더미 전극을 나타낸 평면도이다. 여기서, 내부 전극과 외부 전극의 구조는 앞서 설명한 일 실시 형태와 동일하므로 이에 대한 상세한 설명은 중복을 피하기 위하여 생략한다.
도 5 및 도 6을 참조하면, 더미 전극(127, 128, 129, 130)이 유전체층의 제3 면 전체 또는 제4 면 전체를 통해 노출될 수 있다.
이에 커패시터 바디(110)의 상하 측의 양 단면을 통해 침투하는 습기를 더 효과적으로 차단하여 적층형 커패시터(100)의 내습 신뢰성을 더 향상시킬 수 있다.
또한, 더미 전극과 제1 및 제2 외부 전극(131, 132) 간의 접촉 면적을 확장하여 커패시터 바디(110)의 상하단 부분에서 제1 및 제2 외부 전극(131, 132)의 고착 강도를 향상시킬 수 있다.
이상에서 본 발명의 실시 형태들에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100: 적층형 커패시터
110: 커패시터 바디
111: 유전체층
121, 122: 제1 및 제2 내부 전극
123a, 123b, 124a, 124b, 125a, 125b, 126a, 126b, 127, 128, 129, 130: 더미 전극
131, 132: 제1 및 제2 외부 전극
131a, 132a: 제1 및 제2 접속부
131b, 132b: 제1 및 제2 밴드부
141, 142: 절연층

Claims (4)

  1. 복수의 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하는 액티브 영역과 상기 액티브 영역의 상하 면에 배치되는 상하 커버를 포함하고, 서로 대향하는 제1 및 제2 면, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제1 및 제2 내부 전극의 일단이 제3 및 제4 면을 통해 각각 노출되는 커패시터 바디;
    상기 커패시터 바디의 제3 및 제4 면에 각각 배치되어 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 접속부와, 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제1, 제2, 제5 및 제6 면의 일부까지 각각 연장되는 제1 및 제2 밴드부를 각각 포함하는 제1 및 제2 외부 전극; 및
    상기 상하 커버에 유전체층을 사이에 두고 배치되고, 상기 커패시터 바디의 코너를 통해 노출되는 복수의 더미 전극; 을 포함하고,
    상기 더미 전극 중 일부는 상기 커패시터 바디의 제1 및 제2 면으로 각각 노출되어 상기 커패시터 바디의 제1 면과 상기 제1 및 제2 밴드부 사이, 상기 커패시터 바디의 제2 면과 상기 제1 및 제2 밴드부 사이에 각각 배치되고,
    상기 커패시터 바디의 제1 면과 상기 제1 밴드부 또는 상기 제2 밴드부 사이에 배치되는 더미 전극은 상기 커패시터 바디의 제1 면에서 돌출되게 형성되고, 상기 커패시터 바디의 제2 면과 상기 제1 밴드부 또는 상기 제2 밴드부 사이에 배치되는 더미 전극은 상기 커패시터 바디의 제2 면에서 돌출되게 형성되고,
    하나의 유전체층에 유전체층의 4개의 코너를 통해 각각 노출되도록 4개의 더미 전극이 배치되고, 4개의 더미 전극은 서로 이격되고 상기 제1 및 제2 내부 전극과도 이격되는 적층형 커패시터.
  2. 제1항에 있어서,
    상기 더미 전극이 상기 커패시터 바디의 제3 또는 제4 면을 통해 노출되는 적층형 커패시터.
  3. 제1항에 있어서,
    상기 더미 전극이 상기 커패시터 바디의 제5 또는 제6 면을 통해 노출되는 적층형 커패시터.
  4. 제1항에 있어서,
    상기 커패시터 바디의 제5 및 제6 면에 배치되는 절연층을 더 포함하는 적층형 커패시터.
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