KR101148857B1 - 금속막 및 그 제조법, 적층형 전자 부품의 제조법 및적층형 전자 부품 - Google Patents
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Abstract
금속막이 Mn과, 유황, 붕소 및 인 중에서 선택되는 원소를 함유함과 아울러, 상기 Mn과, 유황, 붕소 및 인 중에서 선택되는 원소가 상기 금속막의 중앙부보다 주변부에 고농도로 존재하고 있는 Ni를 주성분으로 하는 금속막을 도체층으로서 사용함으로써 금속막의 주변부의 융점이 높아지고, 그 때문에 가열에 의한 수축을 억제할 수 있다. 따라서, 상기 금속막을 전자 부품 등의 도체층으로서 사용하면 가열시의 소성 변형이나 수축을 억제할 수 있으므로 도체층으로서의 유효 면적을 높일 수 있고, 세라믹층과의 접착성을 높일 수 있다.
금속막, 적층형 전자 부품
Description
본 발명은 금속막 및 그 제조법, 적층형 전자 부품의 제조법 및 적층형 전자 부품에 관한 것으로서, 특히 Ni를 주성분으로 하는 금속막 및 그 제조법, 그 금속막을 도체층으로서 적용하는 적층형 전자 부품의 제조법 및 적층형 전자 부품에 관한 것이다.
최근, 적층형 전자 부품의 대표예인 적층 세라믹 콘덴서는 소형 고용량화의 요구에 대하여 세라믹층인 유전체층의 박층화와 함께 도체층인 내부 전극층의 박층화가 도모되고 있다. 예를 들면, 내부 전극층이 되는 도체 패턴을 스퍼터나 증착과 같은 물리적 박막 형성법, 또는 무전해 도금과 같은 화학적 박막 형성법에 의해 필름 상에 형성하는 방법(예를 들면 특허문헌1) 외에, 양산성에 적합한 방법으로서 니켈 등의 전해액을 사용한 전기 도금법(예를 들면 특허문헌2)에 의해 형성되는 방법이 제안되어 있다.
또한, 최근 본 발명자들은 Ni 도금 패턴 중에 유황 등의 첨가물을 첨가해서 세라믹층 상에 있어서의 도금막의 추종성을 높여 양 층 사이의 접착력을 높일 수 있는 것을 개시하고 있다(예를 들면 특허문헌3).
[특허문헌1] 일본 특허 공개 2000-243650호 공보
[특허문헌2] 일본 특허 공개 2002-329634호 공보
[특허문헌3] 일본 특허 공개 2003-309037호 공보
상기한 방법에 의하면 도체 패턴의 박층화는 용이하게 행할 수 있다. 그러나, 이들 박막 중 특히 전기 도금법에 의해 얻어지는 도금막에서는 이 도금막에 유황 등을 함유시킨 경우, 소성 후의 도체층 중에는 융점이 640℃이며 Ni에 거의 고용되지 않는 Ni3S2 등의 금속간 화합물이 편석되게 된다.
도 5는 종래의 금속막을 도체층으로서 사용한 적층형 전자 부품의 내부 구조를 나타내는 모식도이다. 이 도 5는 직육면체형상의 적층형 전자 부품의 대향하는 위치에 구비된 외부 전극의 방향에 대하여 수직으로 절단된 것이다. 이와 같이 Ni3S2 등의 금속간 화합물이 편석된 금속막을 도체 패턴으로서 사용하면, 도 5에 나타내는 바와 같이 적층 세라믹 콘덴서의 내부에 형성된 도체층(55)의 단부가 수축되어서, 그 단부와 세라믹층(57) 사이에 공극(59)이 형성되기 쉬워지므로 이 공극 때문에 내열 충격 시험에서의 신뢰성이 얻어지지 않는다는 문제가 있었다.
또한, 상기의 도체 패턴을 사용한 적층 세라믹 콘덴서의 제조에 있어서는, 온도 분포가 거의 없는 실험실 레벨의 소성로를 사용한 경우에는 박층화된 도체층으로도 상술과 같이 도체층의 끊어짐이나 구조 결함을 방지할 수 있다. 그러나, 터널형 연속로와 같은 공업용 대형 생산용 소성로를 이용하여 동시에 대량으로 소성하면, 이러한 연속로는 실험로에 비해 로 내의 온도차가 크기 때문에, 소성 온도가 낮은 영역에 있어서 소성된 시료에서는 소성 후의 도체층의 단부의 수축은 저감되지만, 소성 온도가 높은 영역에 있어서 소성된 시료는 소성 후의 도체층의 단부의 수축이 커짐과 아울러, 도체층의 끊어짐이나 공극 등의 구조 결함이 발생하기 쉬워진다. 이 때문에 도체층의 유효 면적이 감소되고, 결과적으로 양산된 적층 세라믹 콘덴서의 정전 용량의 저하를 초래한다는 문제가 있었다.
따라서, 본 발명은 대형 생산용 소성로를 사용한 경우에 있어서도 도체층 단부의 공극의 형성을 억제하면서, 또한 도체 패턴의 불연속 부분의 발생을 억제할 수 있는 금속막과 그 제조법, 및 이러한 금속막에 의해 형성되는 적층형 전자 부품과 그 제조법을 제공하는 것을 목적으로 한다.
본 발명자들은 상기 과제를 해결하기 위해 예의 연구를 거듭한 결과, 이하의 구성으로 이루어지는 해결 수단을 발견하여 본 발명을 완성하기에 이르렀다.
즉, 본 발명의 금속막은 Ni를 주성분으로 하고, Mn과, 유황, 붕소 및 인 중에서 선택되는 원소를 함유함과 아울러, 상기 Mn과, 상기 유황, 붕소 및 인 중에서 선택되는 원소가 상기 금속막의 중앙부보다 주변부에 고농도로 존재하고 있다. 또한, 상기 금속막에서는 그 금속막에 있어서의 주변부의 Mn과, 유황, 붕소 및 인 중에서 선택되는 원소의 합계 농도가 상기 중앙부의 1.05~3배의 범위인 것이 좋다. 상기 금속막 중의 Mn의 함유량이 2×10-1~5질량%인 것이 좋다. 상기 금속막 중의 유황, 붕소 및 인 중에서 선택되는 원소의 함유량이 1×10-1~3×10-1질량%인 것이 좋다.
이러한 금속막의 제조법은 Mn과, 유황, 붕소 및 인 중에서 선택되는 원소를 함유하는 Ni 도금액을 이용하여, 기재 상에 전류 밀도 4.5~20A/d㎡의 조건에서 Ni와 함께 Mn과, 유황, 붕소 및 인 중에서 선택되는 원소를 석출시키는 도금 공정을 구비한다. 상기 금속막은 상기 Ni 도금액 속에 함유되는 전체 금속 성분 중에 Mn의 함유량이 2×10-1~5질량%, 유황, 붕소 및 인 중에서 선택되는 원소의 함유량이 1×10-1~3×10-1질량%인 것이 바람직하다.
그리고, 상기의 금속막을 이용하여 얻어지는 본 발명의 적층형 전자 부품의 제조법은 세라믹 그린 시트 상에 상기의 금속막을 전사해서 세라믹 그린 시트 상에 도체 패턴이 형성된 패턴 시트를 형성하는 공정과, 상기 패턴 시트를 복수 적층한 후 소성하는 공정을 구비한다. 이렇게 해서 얻어지는 본 발명의 적층형 전자 부품은 세라믹층 및 도체층이 교대로 적층되는 전자 부품 본체를 구비하는 적층형 전자 부품으로서, 상기 도체층이 상기의 금속막으로부터 얻어진 것이다.
<발명의 효과>
본 발명에 의하면, Ni를 주성분으로 하는 금속막의 주변부에 Mn과, 유황, 붕소 및 인 중에서 선택되는 원소를 공존시켜서 그 금속막의 중앙부보다 고농도로 편석시킴으로써 금속막의 주변부의 융점이 높아지고, 그 때문에 가열에 의한 수축을 억제할 수 있다.
또한, 금속막의 주변부에 편석된 Mn과, 유황, 붕소 및 인 중에서 선택되는 원소로부터 금속간 화합물이 형성되는 점에서, 전자 부품 등의 도체층으로서 사용하면 가열시의 소성 변형이나 수축을 억제할 수 있으므로 도체층으로서의 유효 면적을 높일 수 있고, 세라믹층과의 접착성을 높일 수 있다.
그리고, 이러한 금속막을 적층형 전자 부품의 도체층으로서 적용하면, 도체층 단부의 수축이 작아져 세라믹층과의 사이의 공극을 작게 할 수 있으므로 내열 충격 시험 등에 대한 신뢰성을 높일 수 있다.
또한 이러한 금속막을 사용한 적층형 전자 부품은, 온도가 불규칙적인 양산로에 있어서도 도체층의 소성 수축 편차를 억제할 수 있어 소성 후의 도체층의 끊어짐이나 공극 등의 구조 결함을 억제해서 고용량화할 수 있다.
또한, 본 발명의 금속막의 제조법에 의하면, Ni를 주성분으로 하는 금속막 중에 Mn과, 유황, 붕소 및 인 중에서 선택되는 원소를 함유시킬 경우에, 이들 원소를 Ni 도금액 속에 용해시켜서 전기 도금에 의해 석출시키는 방법이므로 이들 원소를 도금막의 중앙부보다 주변부에 용이하게 편석시킬 수 있다.
도 1은 본 발명의 금속막의 평면도이다.
도 2는 본 발명의 금속막을 제작하기 위한 Ni 도금욕을 나타내는 모식도이다.
도 3은 본 발명의 적층 세라믹 콘덴서를 제조하기 위한 공정도이다.
도 4는 본 발명의 적층형 전자 부품의 개략 단면도이다.
도 5는 종래의 금속막을 도체층으로서 사용한 적층형 전자 부품의 내부 구조를 나타내는 모식도이다.
(금속막)
본 발명의 금속막에 대하여 설명한다. 도 1은 본 발명의 금속막의 평면도이다. 본 발명의 금속막(1)은 Ni를 주성분으로 하고, Mn과, 유황, 붕소 및 인 중에서 선택되는 원소를 함유한다.
또한, 본 발명의 금속막(1)은 Mn과, 유황, 붕소 및 인 중에서 선택되는 원소가 상기 금속막(1)의 중앙부(3)보다 주변부(5)에 고농도로 편석되어 있는 것이 중요하다.
금속막(1)의 주변부에 상기 Mn과, 유황, 붕소 및 인 중에서 선택되는 원소가 편석되지 않는 금속막(1)에서는 그 주변부(5)의 융점을 높일 수 없으므로 가열에 의한 수축을 억제하는 것이 곤란해진다.
또한, 본 발명에 있어서 Mn과, 유황, 붕소 및 인 중에서 선택되는 원소가 상기 금속막(1)의 중앙부(3)보다 주변부(5)에 고농도로 편석되어 있다는 상태는, Mn과, 유황, 붕소 및 인 중에서 선택되는 원소의 원소수를 합친 농도(합계 농도)에 대해서 중앙부(3) 및 주변부(5)를 각 4개소 이상 평가하고, 주변부/중앙부의 관계에 있어서의 평균값의 비율이 1.05 이상일 경우에 상당한다. 여기서, 상기 주변부(5)란 금속막(1)의 크기에 따라 다르므로 특별히 한정되는 것은 아니지만, 예를 들면 장변 5㎜, 단변 1.5㎜의 금속막(1)에서는 그 끝 가장자리로부터 0.1~0.7㎜, 바람직하게는 0.1~0.4㎜까지의 범위를 가리키고, 또 상기 주변부(5)에 둘러싸여진 중심측을 중앙부(3)로 한다.
즉, 본 발명의 금속막(1)에서는 그 금속막(1)에 있어서의 주변부(5)의 Mn과 S 등의 첨가 원소를 합친 농도가 동일면에 있어서의 중앙부(3)의 1.05~3배의 범위인 것이 바람직하다. 주변부(5)의 Mn과 S 등의 첨가 원소를 합친 농도가 중앙부(3)의 1.05배 이상이면 Mn이나 S 등의 첨가 원소량이 적은 중앙부(3)와의 차를 형성할 수 있고, 이 때문에 소성 수축되어 단부에 공극을 형성하기 쉬워지게 되는 도금제의 금속막(1)의 주변부(5)의 변형을 억제할 수 있다.
한편, 주변부(5)의 Mn과 S 등의 첨가 원소를 합친 농도가 중앙부(3)의 3배 이하이면 Ni를 주성분으로 하는 금속막(1)의 강성에 가까운 것으로 할 수 있으므로, 이 금속막(1)이 접착되는 부재에 대한 추종성을 유지할 수 있고, 중앙부(3)와 주변부(5)의 금속막(1)으로서의 연속성을 유지할 수 있다.
또한, 본 발명의 금속막(1)에 있어서 상기 Mn과, 유황, 붕소 및 인 중에서 선택되는 원소가 중앙부(3)보다 고농도로 편석된 주변부(5)의 폭은 적어도 그 금속막(1)의 두께의 치수에 상당하는 폭보다 큰 것이 바람직하다. 금속막(1)의 주변부(5)의 폭을 적어도 그 금속막(1)의 두께의 치수에 상당하는 폭보다 크게 하면, 그 주변부(5)에 있어서의 첨가 원소의 고농도층에 의한 융점 상승의 효과를 높일 수 있다는 이점이 있다.
또한, 본 발명의 금속막(1)은 Mn과, 유황, 붕소 및 인 중에서 선택되는 원소의 고농도 영역이 중앙부(3)를 일부 남기고, 거의 전체면에 형성되어 있어도 된다. Mn과, 유황, 붕소 및 인 중에서 선택되는 원소의 고농도 영역이 금속막(1)의 거의 전체면에 형성되어 있으면 금속막(1)의 가열에 의한 수축을 전체면에 걸쳐 억제할 수 있다는 이점이 있다.
본 발명의 금속막(1)에 있어서의 Mn의 함유량은, 생성되는 금속간 화합물에 의한 금속막(1) 자체의 용융을 억제하여 원하는 유효 면적을 확보한다는 점에서 2×10-1~5질량%인 것이 바람직하다.
금속막(1) 중의 상기 Mn의 함유량이 2×10-1질량% 이상이면 Ni의 융점을 높이기 위한 Mn의 첨가 효과가 높아져 가열했을 때의 수축 억제에 이점이 있다.
한편, 금속막(1) 중의 Mn의 함유량이 5질량% 이하이면 Ni를 주성분으로 하는 금속막(1)의 도전성을 높게 할 수 있음과 아울러, Mn의 첨가에 의한 강성의 증가를 억제할 수 있고, 이것에 의해 접착되는 부재로의 추종성을 유지하는데 이점이 있다.
본 발명의 금속막(1)은 그 막 중에 유황, 붕소 및 인 중에서 선택되는 원소의 농도를 함유한다.
세라믹층으로의 고용에 의한 특성으로의 영향이 적다는 이유로부터 유황(S), 붕소(B), 인(P) 중 어느 1종인 것이 바람직하고, 특히 Ni를 함유하는 도금욕의 pH나 이온 농도의 변동을 억제한다는 이유로부터 유황(S)이 특히 바람직하다.
Ni를 주성분으로 하고, Mn을 첨가한 금속막(1)에 대하여 유황, 붕소 및 인 중에서 선택되는 원소를 더 첨가하면, Mn과, 유황, 붕소 및 인 중에서 선택되는 원소 사이에서 고융점의 금속간 화합물이 형성되므로 금속막(1)의 융점을 높일 수 있다.
그 금속막(1) 중의 유황, 붕소 및 인 중에서 선택되는 원소의 함유량은, 생성되는 금속간 화합물에 의한 금속막(1) 자체의 용융을 억제하여 원하는 유효 면적을 확보한다는 점에서 1×10-1~3×10-1질량%인 것이 바람직하다. 금속막(1) 중의 유황, 붕소 및 인 중에서 선택되는 원소의 함유량이 1×10-1질량% 이상이면 상기 원소 성분이 금속막(1) 전체에 분산되고, 합금이 형성되는 영역이 많아져 보다 강고한 접합부의 형성에 효과적이다.
한편, 유황, 붕소 및 인 중에서 선택되는 원소의 함유량이 3×10-1질량% 이하이면 이것도 Mn과 같이 Ni를 주성분으로 하는 금속막(1)의 도전성을 높일 수 있고, 강성의 증가가 억제되며, 이것에 의해 접착하는 부재로의 추종성을 유지한 것으로 된다.
본 발명의 금속막(1)은 세라믹층이나 유기 수지를 절연층으로 하는 전자 부품이나 배선 기판용 도체층으로서 유용하지만, 특히 상기와 같이 절연층과의 사이에서 공극의 생성을 억제할 수 있고, 또 가열 후의 접착성을 높일 수 있다는 이점을 갖는 것이다. 이 때문에 그 두께는 절연층 상에 있어서 단차를 저감시킬 수 있을 정도의 두께인 것이 바람직하고, 특히 수백층으로나 적층되는 적층 세라믹 콘덴서 등에 바람직한 두께로서 1㎛ 이하, 하한값으로서 도전성을 가짐과 아울러, 가열 후에 있어서도 소성 수축에 의한 불연속층을 억제할 수 있다는 이유에서 0.1㎛ 이 상이 바람직하다.
또한, 본 발명의 금속막(1)에 있어서의 금속 성분의 정량 분석은 이 금속막(1)을 산 등에 용해시킨 후에 ICP 질량 분광 분석(ICP-MS)에 의해 평가할 수 있다.
또한, 이 금속막(1)에 있어서의 Mn과, 유황, 붕소 및 인 중에서 선택되는 원소의 분포는 비행 시간형 2차 이온 질량 분석 장치(TOF-SIMS)에 의해 평가할 수 있다. 또, 금속막(1)의 두께는 그 금속막(1)의 단면의 전자 현미경 사진에 의해 평가할 수 있다.
(금속막의 제조법)
다음에 본 발명의 금속막(1)의 제조법에 대하여 설명한다. 도 2(a)는 본 발명의 금속막(1)을 제작하기 위한 Ni 도금욕을 나타내는 모식도이다. 본 발명의 제조법에서는, 우선 Mn(M1)과 유황, 붕소 및 인 중에서 선택되는 원소(M2)를 함유하는 Ni 도금액(11)을 준비한다.
다음에, 이 Ni 도금액(11)을 사용해서 도 2(b)에 나타내는 바와 같이, 레지스트 패턴(13)을 형성한 철로 도금한 것이나 스테인레스 등의 금속 부재(15) 상에, 전기 도금법에 의해 Ni와 함께 Mn과, 유황, 붕소 및 인 중에서 선택되는 원소를 석출시켜서, 인가하는 전압과 통전 시간을 조정함으로써 주변부(5)에 Mn이나 S 등의 첨가 원소를 고농도로 석출시킨 본 발명의 금속막(1)을 형성한다.
이 경우, 도금 조건은 전류 밀도가 4.5~20A/d㎡인 것이 중요하다. 전류 밀도가 상기 4.5~20A/d㎡의 범위 중 특히 5.5~15A/d㎡의 범위이면 Mn과, 유황, 붕소 및 인 중에서 선택되는 원소를 동시에 석출시킬 수 있고, Mn과, 유황, 붕소 및 인 중에서 선택되는 원소를 합친 농도에 대해서 금속막(1)의 중앙부(3)에 대한 주변부(5)의 농도비를 1.3~4배의 범위로 조정할 수 있다. 금속막(1)의 중앙부(3)에 대한 주변부(5)의 농도비가 1.3~4배의 범위이면 금속막(1)의 소성 후의 유효 면적을 높게 할 수 있어 정전 용량을 높은 것으로 할 수 있다.
또한, 본 발명의 제조법에서는 보다 고결정성 또한 고순도의 도금막을 형성한다는 이유로부터, 첨가하는 유황, 붕소 및 인 중에서 선택되는 원소에 따라 각각 적정한 범위가 있고, Ni 도금욕에 유황을 첨가한 것에서는 그 pH는 3.5~5의 범위 내인 것이 바람직하다.
다음에, 금속 부재(15) 상에 형성된 Ni를 주성분으로 하는 도금막을 필요에 따라 점착제가 도포된 폴리이미드나 폴리에스테르 등의 유기 수지 시트 등의 기재에 전사해도 된다. 본 발명의 금속막(1)은 이 상태로 보관하는 것이 바람직하다.
(적층형 전자 부품의 제조법)
다음에, 본 발명의 적층형 전자 부품의 제조법에 대하여 설명한다. 도 3은 본 발명의 적층형 전자 부품의 일례로서 적층 세라믹 콘덴서를 제조하기 위한 공정도이다.
(a) 우선, 상기의 제조법에 의해 제작된 금속막(21a)을 준비한다. (b) 이 금속막(21a)을 세라믹 그린 시트(21b) 상에 전사해서 패턴 시트(21)를 형성한다. 세라믹 그린 시트(21b)를 구성하는 유전체 재료는 고유전율이라는 점에서 티탄산바륨을 주성분으로 하는 것이 바람직하며, 이 유전체 재료는 유전 특성 및 소결성의 향상을 도모하기 위해 다양한 첨가제나 유리 성분을 함유시키는 것이 바람직하다. 세라믹 그린 시트(21b)의 두께는 고용량화라는 점에서 3㎛ 이하가 바람직하고, 소성 후의 유전체층의 두께로서는 2㎛ 이하가 바람직하다.
(c) 다음에, 패턴 시트(21)를 복수 적층해서 적층 성형체(25)를 형성하고, 이 후 (d) 적층 성형체(25)를 격자형상으로 절단해서(일부 절단 개소를 선(22)으로 나타낸다) 전자 부품 본체 성형체를 형성한다. 이 전자 부품 본체 성형체는 금속막(21a)이 1층마다 한쪽의 끝면에 노출되도록 적층되어 있다. 다음에, 이 전자 부품 본체 성형체를 소성해서 전자 부품 본체를 형성한다.
상술과 같이, 본 발명에 따른 금속막(21a)은 Ni를 주성분으로 하고, Mn과, 유황, 붕소 및 인 중에서 선택되는 원소를 함유하는 것이며, 특히 Mn과, 유황, 붕소 및 인 중에서 선택되는 원소가 상기 금속막(1)의 중앙부(3)보다 주변부(5)에 고농도로 편석되어 있다.
상술의 제조법과 같이, 이러한 금속막(21a)을 세라믹 그린 시트(21b)와 동시 소성하면 소성 전에도 상기 Mn이나 S 등의 원소가 금속막(21a)의 중앙부(3)보다 주변부(5)에 고농도로 편석되어 있었던 것이 소성에 의해 더욱 주변부(5)에 편석되게 되고, 이것으로 금속막(21a)의 주변부(5)의 고융점의 영역을 넓힐 수 있다. 또한 주변부(5) 뿐만 아니라 표면측으로 퍼져서 존재하게 되고, 이렇게 첨가 원소가 금속막(21a)의 주변부(5)나 표면측에 존재함으로써 인접하는 세라믹층과의 사이에서의 접착성을 더욱 높일 수 있다.
본 발명의 금속막(21a) 및 소성 후의 금속막(21a)(도체층) 중에 형성되는 금속간 화합물로서는, 예를 들면 Mn 및 유황(S)을 함유할 경우에는 도금막의 주성분인 Ni 금속과의 사이에서 모두 MnS 등의 금속간 화합물이 분산되어서 형성된다. 이 경우, 도체층과 세라믹층의 계면에 있어서 Ni 금속 재료 단체에 비교해서 상기의 금속간 화합물쪽이 세라믹층을 형성하는 자기와 화합하기 쉽기 때문에 도체층과 세 라믹층의 접합성을 높일 수 있다.
(적층형 전자 부품)
도 4(a)는 직육면체형상의 적층형 전자 부품의 양단에 설치된 외부 전극의 대향 방향에 대하여 수직 단면을 나타내는 횡단면의 모식도이며, 도 4(b)는 동 적층형 전자 부품에 있어서의 외부 전극의 대향 방향의 단면을 나타내는 종단면의 모식도이다. 본 발명에 따른 적층 세라믹 콘덴서는 도 4에 나타내는 바와 같이 직육면체형상의 전자 부품 본체(41)의 양 단부에 외부 전극(43)이 형성되고, 이 전자 부품 본체(41)는 도체층(45)과 세라믹층(47)이 교대로 적층되어 구성되어 있다.
도체층(45)은 전자 부품 본체(41)의 대향하는 양 단면에 있어서 교대로 노출되고, 외부 전극(43)과 교대로 전기적으로 접속되어 있다. 여기서, 본 발명의 적층형 전자 부품에 따른 도체층(45)은 Ni를 주성분으로 하고 Mn과, 유황, 붕소 및 인 중에서 선택되는 원소가 상기 금속막(1)의 중앙부(3)보다 주변부(5)에 고농도로 존재하고 있으므로, 이것에 의해 도체층(45) 단부의 공극의 형성을 억제하면서, 또한 도체 패턴의 불연속 부분의 발생을 억제할 수 있다. 그리고 대형 생산용 소성로를 사용한 경우에 있어서도 금속막(21a)의 수축의 편차가 저감되므로 도체층(45)의 유효 면적의 편차를 억제할 수 있다.
또한, 본 발명에 의하면 도체층(45)에 Mn을 함유하고, 또한 세라믹층(47)에 Si를 함유하는 것이면 도체층(45)과 세라믹층(47)의 계면에 Mn-Si의 복합 산화물이 형성되며, 이 복합 산화물에 의해 이들 양 층 사이의 접착성을 더욱 높일 수 있어 내열 충격성을 높일 수 있다.
<실시예1>
본 발명의 금속막(21a) 및 적층형 전자 부품에 대해서 적층 세라믹 콘덴서를 제작하여 평가했다. 우선, 기재로서 경면 가공을 실시한 스테인레스판제의 기판 플레이트를 이용하여 그 표면에 감광성 레지스트 수지를 도포해서 레지스트 패턴을 형성했다. 레지스트 패턴은 직사각형상의 패턴이 복수개 지그재그형상으로 배열된 것으로 했다. 패턴 1개의 크기는 장변을 5㎜, 단변을 1.5㎜로 했다.
이어서, Mn과, 유황, 붕소 및 인 중에서 선택되는 원소를 함유하는 Ni 도금액(11)을 사용해서 전기 도금을 행하고, 이들 첨가 원소가 소정의 함유량을 갖는 두께 0.3㎛의 Ni 도금막을 스테인레스판제의 기판 플레이트 상에 형성했다.
이 경우, 예를 들면 황산 이온을 도금욕 속에 용해시키고, Mn은 황산망간을 용해시켜 Ni 애노드와 조합해서 전기 도금을 행했다. 금속막(21a) 중에 있어서의 각 원소 성분의 농도 조정은 도금욕 중의 원소 농도 및 도금시의 전류 밀도를 바꾸어 행했다.
한편, BaTiO3을 주성분으로 하는 유전체 분말에 유기 점결제, 가소제, 분산제, 및 용매를 소정량 혼합하고, 진동밀을 이용하여 분쇄, 혼련해서 슬러리를 조제한 후, 다이 코터에 의해 폴리에스테르로 이루어지는 캐리어 필름 상에 두께 2.4㎛의 세라믹 그린 시트를 제작했다.
다음에, 상기의 Ni를 주성분으로 하는 금속막(21a)을 세라믹 그린 시트(21b) 상에 적재하고, 80℃, 80㎏/㎠의 조건에서 열압착 전사해서 도체 패턴이 전사된 패 턴 시트(21)를 제작했다.
다음에 패턴 시트(21)를 200장 적층하고, 온도 100℃, 압력 200kgf/㎠의 조건에서의 적층 프레스에 의해 적층 성형체를 제작했다.
이 후, 이 적층 성형체를 격자형상으로 절단해서 전자 부품 본체 성형체를 얻고, 다음에 이 전자 부품 본체 성형체를 비산화성 분위기 중 300℃~500℃에서 탈바인더 처리한 후, 동 분위기 중 1170℃에서 2시간 소성하여 전자 부품 본체를 제작했다.
마지막으로, 이렇게 해서 얻어진 전자 부품 본체에 대하여 도체층(45)이 노출된 각 끝면에 유리 분말을 함유한 Cu 페이스트를 도포한 후 질소 분위기 중에서 베이킹을 행하고, 또한 이 외부 전극(43)의 표면에 Ni 도금막 및 Sn 도금막을 형성해서 내부 전극층과 전기적으로 접속된 외부 전극(43)을 갖는 적층 세라믹 콘덴서를 제작했다.
이렇게 해서 얻어진 적층 세라믹 콘덴서의 외형 치수는 폭 1.25㎜, 길이 2.0㎜, 두께 1.25㎜이며, 내부 전극층 사이에 개재되는 유전체층의 두께는 2㎛였다. 세라믹층(47)에 대한 도체층(45)의 점유 면적은 70%로 되도록 설계했다.
(시료 No.1~10)
상기한 적층 세라믹 콘덴서의 제작에 있어서, 유황, 붕소 및 인을 이용하여 그들 원소와 Mn의 함유량을 표 1에 나타내는 값으로 하고, 또한 도금시의 전류 밀도를 표 1에 나타내는 값으로 해서 시료 No.1~10을 제작했다.
(농도 측정)
전기 도금에 의해 얻어진 금속막(21a)에 대해서 TOF-SIMS를 이용하여 Mn 및 유황, 붕소 및 인 중에서 선택되는 원소의 농도 분포를 카운트수로 평가했다. 이 경우, 도금 후의 금속막(21a)에 대해서는 장변 5㎜, 단변 1.5㎜, 두께 0.3㎜의 금속막(21a)을 3개 선택하고, 그 각 패턴에 대해서 금속막(21a)면의 중앙부(3)를 임의로 4개소, 또한 같은 금속막(21a)의 4변의 주변부(5)(끝 가장자리로부터 0.2㎜인 부분)를 각 1개소씩 4점 평가하며, 각각에 대해서 평균화하여 중앙부(3)와 주변부(5)의 농도비를 구했다. 또, 상기 농도비를 구할 때의 농도는 Mn과, 유황, 붕소 및 인 중에서 선택되는 원소를 합친 원소수의 농도(합계 농도)로 했다.
또한, 금속막(21a) 중의 금속 원소의 함유량은 ICP-MS를 이용하여 평가했다.
(정전 용량 측정)
소성 후에 얻어진 적층 세라믹 콘덴서에 대해서 각 100개의 초기 정전 용량(C)을 측정했다. 측정은 기준 온도 25℃에서 행하고, 주파수 1.0㎑, 입력 신호 레벨 0.5Vrms의 조건에서 측정했다. 목표로 하는 정전 용량값은 4.7μF이다.
(평가)
상기에서 얻어진 적층 세라믹 콘덴서의 시료에 대해서 내열 충격 시험을 행하여 디라미네이션의 발생수를 조사함으로써 평가했다. 내열 충격 시험은 땜납욕의 온도를 400℃로 해서 이 욕 속에 적층 세라믹 콘덴서의 시료를 침지하여 디라미네이션의 발생수를 조사함으로써 행했다. 결과를 표 1에 나타낸다.
표 1의 결과로부터 분명해지는 바와 같이, 본 발명의 범위 내의 Mn과, 유황, 붕소 및 인 중에서 선택되는 원소를 함유하는 Ni 도금액을 이용하여 본 발명의 범위 내의 전류 밀도의 조건에서 제작한 금속막은, Mn과, 유황, 붕소 및 인 중에서 선택되는 원소가 상기 금속막(21a)의 중앙부(3)보다 주변부(5)에 고농도로 편석되어 있는 것이었다(시료 No.3~7, 9, 10). 이들 금속막(21a)을 사용한 시료 No.3~7, 9, 10에서는 적층 세라믹 콘덴서의 단면 관찰에 있어서 내부의 도체층(45)의 단부에 공극이 보이지 않고, 정전 용량을 9.5μF 이상 실현할 수 있으며, 또한 내열 충격 시험에 대해서도 디라미네이션 발생수는 1/100 이하이며 양호한 결과였다.
한편, Ni 도금막 중에 Mn을 함유하지 않는 시료 No.1 및 Mn과, 유황을 함유해도 금속막(21a)의 중앙부(3)와 주변부(4)의 농도차를 갖지 않는 금속막(21a)을 사용한 시료 No.2에서는 소성 후의 정전 용량값이 낮거나 또는 내열 충격 시험에 있어서 디라미네이션의 불량이 4/100개 이상 발생했다. 또, 전류 밀도를 30A/d㎡로 한 시료 No.8에서는 도금시에 금속막(21a)이 기재로부터 벗겨져 적층 세라믹 콘덴서를 제작하는 것에는 도달하지 않았다.
<실시예2>
다음에, 실시예1 중에서 시료 No.2~7의 적층 세라믹 콘덴서에 대해서 표 2에 나타내는 소성 온도 범위에 있어서 소성을 행하여 시료를 제작하고, 같은 평가를 행했다. 결과를 표 2에 나타낸다.
본 발명의 금속막(21a)을 사용한 시료인 No.12~16에서는 소성 온도가 1150~1200℃에 있어서 1170℃에서의 특성과 같은 정도의 정전 용량을 나타내고, 내열 충격 시험에서의 불량율도 1/100개 이하였다.
한편, 본 발명 외의 복합 금속 분말을 사용한 시료 No.11에서는 소성 온도가 1150~1200℃에 있어서 정전 용량이 9μF 이하로 낮거나 또는 내열 충격 시험에서의 디라미네이션의 발생수가 많고, 또한 소성 온도의 차이에 따라 차가 보였다.
Claims (9)
- 금속막으로서, Ni과, Mn과, 유황, 붕소 및 인 중에서 선택되는 원소를 함유함과 아울러, 상기 금속막을 평면시 했을 때에, 상기 Mn과, 상기 유황, 붕소 및 인 중에서 선택되는 원소가 상기 금속막의 중앙부보다 주변부에 고농도로 존재하고 있는 것을 특징으로 하는 금속막.
- 제 1 항에 있어서, 상기 금속막의 주변부에 있어서의 Mn과, 유황, 붕소 및 인 중에서 선택되는 원소의 합계 농도가 상기 중앙부에 있어서의 그들의 합계 농도보다 1.05~3배의 범위인 것을 특징으로 하는 금속막.
- 제 1 항에 있어서, 상기 금속막 중의 Mn의 함유량이 2×10-1~5질량%인 것을 특징으로 하는 금속막.
- 제 1 항에 있어서, 상기 금속막 중의 유황, 붕소 및 인 중에서 선택되는 원소의 함유량이 1×10-1~3×10-1질량%인 것을 특징으로 하는 금속막.
- 삭제
- 제 1 항에 기재된 금속막의 제조법으로서,Mn과, 유황, 붕소 및 인 중에서 선택되는 원소를 함유하는 Ni 도금액을 이용하여, 금속 부재 상에 전류 밀도 4.5~20A/d㎡의 조건에서 Ni와 함께 Mn과, 유황, 붕소 및 인 중에서 선택되는 원소를 석출시키는 도금 공정을 거쳐, 상기 금속 부재 상에 상기 금속막을 형성하는 것을 특징으로 하는 금속막의 제조법.
- 제 6 항에 있어서, 상기 Ni 도금액 속에 함유되는 전체 금속 성분 중, Mn의 함유량이 2×10-1~5질량%, 유황, 붕소 및 인 중에서 선택되는 원소의 함유량이 1×10-1~3×10-1질량%인 것을 특징으로 하는 금속막의 제조법.
- 세라믹 그린 시트 상에 제 1 항 내지 제 4 항 중 어느 한 항에 기재된 금속막을 전사해서, 상기 금속막을 갖는 세라믹 그린 시트를 형성하는 공정과, 상기 금속막을 갖는 세라믹 그린 시트를 복수 적층한 후 소성하는 공정을 구비하는 것을 특징으로 하는 적층형 전자 부품의 제조법.
- 세라믹층 및 도체층이 교대로 적층되는 전자 부품 본체를 구비하는 적층형 전자 부품으로서, 상기 도체층이 제 1 항에 기재된 금속막으로 이루어지는 것을 특징으로 하는 적층형 전자 부품.
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