JP2018061010A - 階段ステップ構造を含む半導体デバイス構造を形成する方法および関連する半導体デバイス - Google Patents

階段ステップ構造を含む半導体デバイス構造を形成する方法および関連する半導体デバイス Download PDF

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Abstract

【課題】半導体デバイス構造を形成する方法を提供する。
【解決手段】半導体デバイス構造１００は、犠牲構造１０６と犠牲構造に縦方向に隣接する絶縁構造１０８とを独立的に各々が含む階層を含むスタック構造１０４を基板１０２の上に形成することを含む。マスキング構造１１４がスタック構造の部分の上に形成される。フォトレジスト１１６がマスキング構造の上、かつ、マスキング構造によって覆われていないスタック構造の追加の部分の上に形成される。階段ステップ構造１２０を形成するために、フォトレジストの部分ならびに、マスキング構造及びフォトレジストの残りの部分のうちの１つまたはそれより多くによって覆われていないスタック構造の部分を選択的に除去するための一連の材料除去処理をフォトレジストとスタック構造が受けさせられる。
【選択図】図１Ｆ

Description

＜優先権の主張＞
この出願は、２０１６年９月２１日に出願された、「Ｍｅｔｈｏｄｓ ｏｆ Ｆｏｒｍｉｎｇ ａ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅ Ｓｔｒｕｃｔｕｒｅ Ｉｎｃｌｕｄｉｎｇ ａ Ｓｔａｉｒ Ｓｔｅｐ Ｓｔｒｕｃｔｕｒｅ， ａｎｄ Ｒｅｌａｔｅｄ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ」の米国特許出願整理番号１５／２７１，９２４の出願日の利益を主張する。
＜技術分野＞
本開示は、種々の実施形態において、一般に半導体デバイスの設計および製造の分野に関する。より詳細には、本開示は、階段ステップ構造を含む半導体デバイス構造を形成する方法に関し、また、関連する半導体デバイス構造および半導体デバイスに関する。
半導体産業の継続的な目標は、（例えばＮＡＮＤフラッシュメモリデバイスのような）不揮発性メモリデバイスといったメモリデバイスの（例えばメモリダイあたりのメモリセルの数といった）記録密度を増加させることだった。不揮発性メモリデバイスにおいて記録密度を増加させる１つの方法は、縦型のメモリアレイ（これは「三次元（３Ｄ）メモリアレイ」とも呼ばれる）アーキテクチャを利用することである。典型的な縦型のメモリアレイは、（例えばワード線プレート、制御ゲートプレートといった）導電性構造の階層における開口を通してのびる半導体ピラーおよび、半導体ピラーと導電性構造との各接合点における誘電性材料を含む。そのような構成は、ダイにおいて（例えば長手方向に、縦にといったように）上方にアレイを組み立てることにより、トランジスタの従来の平面の（例えば二次元の）配列を持つ構造と比べて、ダイ面積あたりに（ｉｎ ａ ｕｎｉｔ ｏｆ ｄｉｅ ａｒｅａ）より多くの数のトランジスタが置かれることを可能にする。
従来の縦型のメモリアレイは、縦型のメモリアレイにおけるメモリセルが書き込み、読み込みまたは消去動作のために一意に選択されることが可能であるように、導電性構造と（例えばワード線といった）アクセス線との間に電気的接続を含む。このような電気的接続を形成する１つの方法は、導電性構造の階層の（例えば横方向の端部といった）縁にいわゆる「階段ステップ」構造を形成することを含む。階段ステップ構造は、導電性構造に電気的アクセスを提供するために接触構造が配置されることが可能である導電性構造の接触領域を画定する個々の「ステップ」を含む。
階段ステップ構造を形成するための従来の処理は、交互にある導電性構造と絶縁構造との上にあるフォトレジストをトリムすること、フォトレジストの残りの部分によって覆われていない絶縁構造の部分をエッチングすること、そしてその後、絶縁構造の残りの部分によって覆われていない導電性構造の部分をエッチングすること、の繰り返しの動作を一般に含む。そのような従来の処理は、対向する対称の階段ステップ構造を呈するいわゆる「スタジアム」構造の形成に、典型的につながる。スタジアム構造の第一の端部の第一の階段ステップ構造は、典型的に、スタジアム構造の第二の端部の第二の階段ステップ構造を鏡のように反映する（ｍｉｒｒｏｒ）。第一の階段ステップ構造および第二の階段ステップ構造は一般に、実質的に同一のサイズおよび実質的に同一の形状を呈するが、第一の階段ステップ構造は、第二の階段ステップ構造が外に向かってのびる方向と対向する方向に、外に向かってのびる。しかし、種々の応用のため、スタジアム構造の（例えば、第一の階段ステップ構造または第二の階段ステップ構造のみといった）１つの階段ステップ構造のみが電気的接続を確立させるために使用され、スタジアム構造の（例えば第二の階段ステップ構造または第一の階段ステップ構造といった）他の階段ステップ構造は、十分に利用されず、および／または、そうでなければ他のより望ましい目的のために利用され得る空間を占有する。
したがって、上記した問題を、排除しないとしても減少させる（例えば、３Ｄ ＮＡＮＤフラッシュメモリデバイスといった縦型のメモリデバイスといった）半導体デバイスのための階段ステップ構造を形成する向上した方法を持つことが望ましい。
本開示の一実施形態による、階段ステップ構造を含む半導体デバイス構造を形成する方法のための異なる処理ステージおよび構造を示す断面図である。 本開示の一実施形態による、階段ステップ構造を含む半導体デバイス構造を形成する方法のための異なる処理ステージおよび構造を示す断面図である。 本開示の一実施形態による、階段ステップ構造を含む半導体デバイス構造を形成する方法のための異なる処理ステージおよび構造を示す断面図である。 本開示の一実施形態による、階段ステップ構造を含む半導体デバイス構造を形成する方法のための異なる処理ステージおよび構造を示す断面図である。 本開示の一実施形態による、階段ステップ構造を含む半導体デバイス構造を形成する方法のための異なる処理ステージおよび構造を示す断面図である。 本開示の一実施形態による、階段ステップ構造を含む半導体デバイス構造を形成する方法のための異なる処理ステージおよび構造を示す断面図である。 本開示の一実施形態による、階段ステップ構造を含む半導体デバイス構造を形成する方法のための異なる処理ステージおよび構造を示す断面図である。 本開示の一実施形態による、階段ステップ構造を持つ半導体デバイス構造を含む縦型のメモリデバイスの部分切断斜視図である。
階段ステップ構造を含む半導体デバイス構造を形成する方法、関連する半導体デバイス構造および半導体デバイス（例えば、３Ｄ ＮＡＮＤフラッシュメモリデバイスといった、縦型のメモリデバイス）が記載される。いくつかの例において、半導体デバイス構造を形成する方法は、基板の上にスタック構造を形成することを含む。スタック構造は、階層に配置された犠牲構造と絶縁構造とを含み得る。階層の各々は、犠牲構造の１つおよび絶縁構造の１つを独立的に含み得る。（例えばハードマスク構造といった）マスキング構造は、スタック構造の部分に接して、またはその上に形成され得、フォトレジストは、マスキング構造に接して、またはその上に、かつマスキング構造によって覆われていないスタック構造の追加の部分に接して、またはその上に形成され得る。フォトレジストおよびスタック構造は、その後、階段ステップ構造を形成するための一連の材料除去処理を受け得る。材料除去処理は、フォトレジストの部分を選択的に除去し得、また、マスキング構造とフォトレジストの残りの部分とのうちの１つまたはそれより多くによって覆われていないスタック構造の部分を選択的に除去し得る。マスキング構造の構成および位置は、階段ステップ構造を鏡のように反映する（例えば階段ステップ構造の鏡像のような）対向する階段ステップ構造の形成なしに、階段ステップ構造の形成を促進する。階段ステップ構造の形成に続いて、（もしあるなら）マスキング構造とフォトレジストの残りの部分は、除去され得、そして、階層の各々の犠牲構造の少なくとも一部は、階層の各々において導電性構造を形成するため、少なくとも１つの導電性材料と取り替えられ得る。導電性接触構造は、その後、階段ステップ構造のステップにおける階層の導電性構造に結合され得る。本開示の方法および構造は、階段ステップ構造を含む半導体デバイス構造の利用空間を拡大し、従来の半導体デバイスと比較して向上した性能を呈する半導体デバイスの効率的な形成を促進し得る。
以下の記述は、本開示の実施形態の綿密な記載を提供するため、材料組成および処理条件といった特定の詳細を提供する。しかし、当業者は、本開示の実施形態は、これらの特定の詳細を使用せずに実施され得ることを理解するであろう。更に言えば、本開示の実施形態は、業界で利用される従来の半導体製造技術と共に実施され得る。更に、以下に提供される記載は、半導体デバイスを製造するための完全な処理フローを形成しない。以下に記される半導体デバイス構造は、完全な半導体デバイスを形成しない。本開示の実施形態を理解するのに必要な処理動作および構造のみが、以下に詳細に記載される。半導体デバイス構造から完全な半導体デバイスを形成するための追加の動作が、従来の製造技術によって実施され得る。
本書類に提示される図面は、図示目的のみにあり、いかなる特定の材料、コンポーネント、構造、デバイスまたはシステムの実際の見た目であることは意図されていない。例えば、製造技術および／または公差の結果としての、図面に描かれる形状からの変化は、予定されているものとする。したがって、本書類に記載される実施形態は、図示される通りの特定の形状または領域に限定されるとして考えれられるべきではなく、例えば、製造の結果生じる、形状におけるずれを含む。例えば、箱型として図示または記載される領域は、でこぼこの（ｒｏｕｇｈ）および／または非線形の特徴を持ち得、また、円形として図示または記載される領域は、いくらかのでこぼこおよび／または線形の特徴を含み得る。更に、図示される鋭い角は丸みを帯びていることが有り得、またその逆もあり得る。したがって、図示される領域は、事実上概略的であり、また、それらの形状は、領域の厳密な形状を図示することを意図しておらず、また、本願請求の範囲を限定しない。図面は、必ずしも一定の縮尺ではない。更に、図と図との間での共通の要素は、同一の数字指定を保持し得る。
本書類で使用されるとき、「基板」という語は、その上に追加の材料が形成される基材または構造物を意味しかつ含む。基板は、半導体基板、支持構造に接したベース半導体層、金属電極、または１つもしくはそれより多くの層を持つ半導体基板、それに接して形成される構造もしくは領域であり得る。基板は、従来のシリコン基板または、半導体材料の層を含む他のバルク基板であり得る。本書類で使用されるとき、「バルク基板」という語は、シリコンウエハだけではなく、ＳＯＳ（ｓｉｌｉｃｏｎ-ｏｎ-ｓａｐｐｈｉｒｅ）基板およびＳＯＧ（ｓｉｌｉｃｏｎ-ｏｎ-ｇｌａｓｓ）基板といった、ＳＯＩ（ｓｉｌｉｃｏｎ-ｏｎ-ｉｎｓｕｌａｔｏｒ）基板、ベース半導体基礎（ｂａｓｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｏｕｎｄａｔｉｏｎ）に接したシリコンのエピタキシャル層、ならびに、シリコンゲルマニウム、ゲルマニウム、ヒ化ガリウム、窒化ガリウムおよびリン化インジウムといった、他の半導体または光電子工学材料をも、意味しかつ含む。基板は、ドープされることもドープされないこともあり得る。非限定的な例として、基板は、シリコン、二酸化ケイ素、自然酸化物を持つシリコン、窒化ケイ素、炭素含有窒化ケイ素、ガラス、半導体、金属酸化物、金属、窒化チタン、炭素含有窒化チタン、タンタル、窒化タンタル、炭素含有窒化タンタル、ニオブ、窒化ニオブ、炭素含有窒化ニオブ、モリブデン、窒化モリブデン、炭素含有窒化モリブデン、タングステン、窒化タングステン、炭素含有窒化タングステン、銅、コバルト、ニッケル、鉄、アルミニウム、および貴金属、のうちの少なくとも１つを含み得る。
本書類で使用されるとき、「縦（ｖｅｒｔｉｃａｌ）」、「長手（ｌｏｎｇｉｔｕｄｉｎａｌ）」、「水平（ｈｏｒｉｚｏｎｔａｌ）」および「横（ｌａｔｅｒａｌ）」という語は、記載される構造がその中、またはそれに接して形成される基板の主要な面を基準にしたものであり、必ずしも地球の重力場によって定義されるわけではない。「水平」または「横」方向は、基板の主要な面と実質的に平行な方向であり、「縦」または「長手」方向は、基板の主要な面に実質的に直行する方向である。基板の主要な面は、従来の半導体ウエハ基板の、平面で円状の面に実質的によってというように、基板の他の面と比較して比較的大きい面積を持つ基板の面によって画定される。
本書類で使用されるとき、「下方の（ｂｅｎｅａｔｈ）」、「下（ｂｅｌｏｗ）」、「下（ｌｏｗｅｒ）」、「底（ｂｏｔｔｏｍ）」、「上（ａｂｏｖｅ）」、「上（ｕｐｐｅｒ）」、「頂（ｔｏｐ）」、「前（ｆｒｏｎｔ）」、「後（ｒｅａｒ）」、「左（ｌｅｆｔ）」、「右（ｒｉｇｈｔ）」その他、の空間的に相対的な語は、図示される、ひとつの要素または特徴の、単数または複数の他の要素または特徴との関係を記載するための記述を容易にするために使用され得る。特別の定めのない限り、空間的に相対的な語は、図面で描かれる方向づけに加えて、材料の異なる方向づけを含むことが意図される。例えば、図における材料が逆にされる場合、他の要素または特徴の「下（ｂｅｌｏｗ）」または「下方の（ｂｅｎｅａｔｈ）」または「下（ｕｎｄｅｒ）」または他の要素または特徴の「底での（ｏｎ ｂｏｔｔｏｍ ｏｆ）」ものとしてとして記載される要素は、その時は、他の要素または特徴の「上（ａｂｏｖｅ）」または他の要素または特徴の「頂部での（ｏｎ ｔｏｐ ｏｆ）」ものとして方向づけされるだろう。したがって、「下（ｂｅｌｏｗ）」という語は、当業者に明らかであろうその語が使用される文脈によって、上下の方向づけの両方を含むことが可能である。材料は、（例えば、９０度回転される、逆にされる、裏返しにされるといったように）別の形で方向づけされ得、本書類で使用される空間的に相対的な記述語はそれに従って解釈され得る。
本書類で使用されるとき、「ａ」、「ａｎ」および「ｔｈｅ」といった単数形は、文脈がそうではないと明確に示さない限りは、複数形も含むことが意図される。
本書類で使用される「および／または」は、関連し列挙される要素のうちの１つまたはそれより多くの、任意のそして全ての組み合わせを含む。
本書類で使用されるとき、「構成」という語は、少なくとも１つの構造および、事前に決定された方法で構造と装置のうちの１つまたはそれより多く、の動作を促進する少なくとも１つの装置のうちの１つまたはそれより多く、のサイズ、形状、材料組成、および配置（ａｒｒａｎｇｅｍｅｎｔ）を指す。
本書類で使用されるとき、所与のパラメータ、特性または条件を指して使う「実質的に」という語は、所与のパラメータ、特性または条件が、許容できる製造公差といった、変動の度合いをもって満たされるとうことを当業者が理解するであろう程度までを意味しかつ含む。例として、実質的に満たされる特定のパラメータ、特性または条件に依存して、パラメータ、特性または条件は、少なくとも９０．０％、少なくとも９５．０％、少なくとも９９．０％、または少なくとも９９．９％さえも満たされ得る。
本書類で使用されるとき、所与のパラメータを指して使用される「約」という語は述べられる値を含み、また、文脈によって決まる意味を持つ（例えば、それは、所与のパラメータの測定に伴う誤差（ｅｒｒｏｒ）の度合いを含む）。
図１Ａ〜図１Ｇは、（例えば３Ｄ ＮＡＮＤフラッシュメモリデバイス）といった縦型のメモリデバイスのための半導体デバイス構造といった、階段ステップ構造を含む半導体デバイス構造を形成する方法の実施形態を図示する簡略化された部分断面図である。以下に提供される記載で、本書類で記載される方法は種々のデバイスで使用され得ることが当業者に容易に明らかになるだろう。言い換えれば、開示の方法は、階段ステップ構造の形成が望まれるときはいつでも、使用され得る。
図１Ａを参照すると、半導体デバイス構造１００は、基板１０２、および、階層１１０に配置された犠牲構造１０６と絶縁構造１０８との交互の順列を呈するスタック構造１０４を含み得る。明確さのため、そして図面および関連する記述の理解を容易にするため、図１Ａは、スタック構造１０４を、犠牲構造１０６と絶縁構造１０８との５つの階層１１０を含むものとして、示す。第一の階層１１０ａは、第一の犠牲構造１０６ａおよび、第一の犠牲構造１０６ａの上に第一の絶縁構造１０８ａを含み；
第二の階層１１０ｂは第一の階層１１０ａの上にあり、そして第二の犠牲構造１０６ｂおよび、第二の犠牲構造１０６ｂの上に第二の絶縁構造１０８ｂを含み；
第三の階層１１０ｃは第二の階層１１０ｂの上にあり、そして第三の犠牲構造１０６ｃおよび、第三の犠牲構造１０６ｃの上に第三の絶縁構造１０８ｃを含み；
第四の階層１１０ｄは第三の階層１１０ｃの上にあり、そして第四の犠牲構造１０６ｄおよび、第四の犠牲構造１０６ｄの上に第四の絶縁構造１０８ｄを含み；そして、
第五の階層１１０ｅは第四の階層１１０ｄの上にあり、そして、第五の犠牲構造１０６ｅおよび、第五の犠牲構造１０６ｅの上に第五の絶縁構造１０８ｅを含む。しかし、半導体デバイス構造１００は、様々な数の階層１１０を含み得る。例えば、追加の実施形態において、半導体デバイス構造１００は、犠牲構造１０６と絶縁構造１０８との（例えば、１０個以上の階層１１０、２５個以上の階層１１０、５０個以上の階層１１０、１００個以上の階層１１０といったような）５個より多くの階層１１０を含み得、あるいは、犠牲構造１０６と絶縁構造１０８との（例えば３個以下の階層１１０といったような）５個より少ない階層１１０を含み得る。
犠牲構造１０６は、絶縁構造１０８の絶縁材料との関係において選択的に除去され得る少なくとも１つの材料で各々形成され得、かつ、各々それを含み得る。犠牲構造１０６の少なくとも１つの材料は、例えば、（例えば、絶縁構造１０８の絶縁材料とは異なる絶縁材料といった）絶縁材料、半導電性材料および絶縁構造１０８の絶縁材料との関係において選択的に除去されるように調整された（ｆｏｒｍｕｌａｔｅｄ）導電性材料、のうちの１つまたはそれより多くを含み得る。犠牲構造１０６は、いくつかの実施形態において、（例えば、二酸化ケイ素、りんけい酸ガラス、ホウケイ酸ガラス、ほうりんけい酸ガラス、フルオロケイ酸ガラス、二酸化チタン、二酸化ジルコニウム、二酸化ハフニウム、タンタル酸化物、マグネシウム酸化物、酸化アルミニウムまたはこれらの組み合わせといった）酸化物材料、（例えば窒化ケイ素といった）窒化物材料、（例えばオキシ窒化ケイ素といった）オキシ窒化物材料、無定形炭素のうちの１つまたはそれより多く、といった、少なくとも１つの絶縁材料を含む。追加の実施形態において、犠牲構造１０６は、ドープされていない多結晶シリコンといった、少なくとも１つの半導電性材料を含む。更なる実施形態において、犠牲構造１０６は、導電性を持つようにドープされた多結晶シリコンといった、少なくとも１つの導電性材料を含む。犠牲構造１０６の各々は、独立的に、実質的に均質または実質的に不均質であり得る。いくつかの実施形態において、犠牲構造１０６の各々は、実質的に均質である。更なる実施形態において、犠牲構造１０６の少なくとも１つは、実質的に不均質である。犠牲構造１０６のうちの１つまたはそれより多くは、例えば、少なくとも２つの異なる材料の（例えばラミネートといったような）積層体から形成され得、また、これを含み得る。いくつかの実施形態において、犠牲構造１０６の各々は、窒化ケイ素から形成され、また、これを含む。犠牲構造１０６は、各々、実質的に平面であり得、また、各々、独立的に、任意の望まれる厚さを呈し得る。
犠牲構造１０６の各々は、互いと（例えば、実質的に同一の材料組成、材料分布、サイズおよび形状を呈するといったように）実質的に同一である場合があり、または、犠牲構造１０６の少なくとも１つは、犠牲構造１０６の少なくとも他の１つ（ａｔ ｌｅａｓｔ ｏｎｅ ｏｔｈｅｒ）と（例えば、異なる材料組成、異なる材料分布、異なるサイズおよび異なる形状のうちの１つまたはそれより多くを呈するといったように）異なっている場合がある。非限定的な例として、第一の犠牲構造１０６ａ、第二の犠牲構造１０６ｂ、第三の犠牲構造１０６ｃ、第四の犠牲構造１０６ｄおよび第五の犠牲構造１０６ｅの各々は、実質的に同一の材料組成、材料分布および厚さを呈し得る。他の非限定的な例として、第一の犠牲構造１０６ａ、第二の犠牲構造１０６ｂ、第三の犠牲構造１０６ｃ、第四の犠牲構造１０６ｄおよび第五の犠牲構造１０６ｅの少なくとも他の１つは、第一の犠牲構造１０６ａ、第二の犠牲構造１０６ｂ、第三の犠牲構造１０６ｃ、第四の犠牲構造１０６ｄおよび第五の犠牲構造１０６ｅのうちの少なくとも他の１つと異なる材料組成、異なる材料分布および異なる厚さのうちの１つまたはそれより多くを呈し得る。いくつかの実施形態において、犠牲構造１０６の各々は、犠牲構造１０６の互いと実質的に同一である。
絶縁構造１０８は、（例えば、二酸化ケイ素、りんけい酸ガラス、ホウケイ酸ガラス、ほうりんけい酸ガラス、フルオロケイ酸ガラス、二酸化チタン、二酸化ジルコニウム、二酸化ハフニウム、タンタル酸化物、マグネシウム酸化物、酸化アルミニウムまたはこれらの組み合わせといった）酸化物材料、（例えば窒化ケイ素といった）窒化物材料、（例えばオキシ窒化ケイ素といった）オキシ窒化物材料、および無定形炭素のうちの１つまたはそれより多くといった、少なくとも１つの絶縁材料から形成され得、また、これを含み得る。絶縁構造１０８の各々は、独立的に、実質的に均質または実質的に不均質であり得る。いくつかの実施形態において、絶縁構造１０８の各々は、実質的に均質である。追加の実施形態において、絶縁構造１０８の少なくとも１つは、実質的に不均質である。絶縁構造１０８のうちの１つまたはそれより多くは、例えば、少なくとも２つの異なる絶縁材料の（例えばラミネートといった）積層体から形成され得、また、これを含み得る。いくつかの実施形態において、絶縁構造１０８の各々は、二酸化ケイ素から形成され、また、これを含む。絶縁構造１０８は、各々、実質的に平面であり得、また、各々、独立的に任意の望まれる厚さを呈し得る。
絶縁構造１０８の各々は、互いと（例えば、実質的に同一の材料組成、材料分布、サイズおよび形状を呈するといったように）実質的に同一である場合があり、または、絶縁構造１０８の少なくとも１つは、絶縁構造１０８の少なくとも他の１つと（例えば、異なる材料組成、異なる材料分布、異なるサイズおよび異なる形状のうちの１つまたはそれより多くを呈するといったように）異なっている場合がある。非限定的な例として、第一の絶縁構造１０８ａ、第二の絶縁構造１０８ｂ、第三の絶縁構造１０８ｃ、第四の絶縁構造１０８ｄおよび第五の絶縁構造１０８ｅの各々は、実質的に同一の材料組成、材料分布および厚さを呈し得る。他の非限定的な例として、第一の絶縁構造１０８ａ、第二の絶縁構造１０８ｂ、第三の絶縁構造１０８ｃ、第四の絶縁構造１０８ｄおよび第五の絶縁構造１０８ｅの少なくとも１つは、第一の絶縁構造１０８ａ、第二の絶縁構造１０８ｂ、第三の絶縁構造１０８ｃ、第四の絶縁構造１０８ｄおよび第五の絶縁構造１０８ｅのうちの少なくとも他の１つと異なる材料組成、異なる材料分布および異なる厚さのうちの１つまたはそれより多くを呈し得る。いくつかの実施形態において、絶縁構造１０８の各々は、絶縁構造１０８のうちの互いと実質的に同一である。
図１Ａに示されるように、いくつかの例において、犠牲構造１０６と絶縁構造１０８との交互の順列は、犠牲構造１０６の１つにて開始する。追加の実施形態において、犠牲構造１０６および絶縁構造１０８は、互いに異なる配列を呈する。非限定的な例として、犠牲構造１０６および絶縁構造１０８は、絶縁構造１０８の１つにて開始する交互の順列で配置され得る。いくつかの実施形態において、階層１１０の各々は、犠牲構造１０６の１つに接するまたはその上の絶縁構造１０８の１つを含む。追加の実施形態において、階層１１０の各々は、絶縁構造１０８の１つに接するまたはその上の犠牲構造１０６の１つを含む。
スタック構造１０４は、第一の端部１１１と、第二の、対向する端部１１２との間をのびる（例えば長方形といった）長い形状を呈し得る。スタック構造１０４の第一の端部１１１および第二の、対向する端部１１２は、各々、（例えば縦型のメモリセルアレイといった）１つまたはそれより多くのメモリセルアレイといった半導体デバイス構造１００を含む、（例えばメモリデバイスといった）半導体デバイスの他のコンポーネントに結合され得、または、後に結合され得る。
その階層１１０の各々を含むスタック構造１０４は、本書類に詳細に記載されていない（例えば従来の堆積処理、従来の材料除去処理といった）従来の処理、および、従来の処理設備、を使用して形成され得る。非限定的な例として、犠牲構造１０６および絶縁構造１０８は、その場（ｉｎ ｓｉｔｕ）成長、スピンオンコーティング、ブランケットコーティング、化学蒸着（ＣＶＤ）、プラズマ強化化学蒸着（ＰＥＣＶＤ）、原子層堆積（ＡＬＤ）および物理蒸着（ＰＶＤ）のうちの１つまたはそれより多くを通して形成され得る。
図１Ｂを次に参照すると、（例えばハードマスク構造といった）マスキング構造１１４は、スタック構造１０４の部分に接して、またはその上に形成され得る。マスキング構造１１４は、（例えば、マスキング構造１１４によって覆われずに残っている犠牲構造１０６の部分および絶縁構造１０８の部分を含む階層１１０の部分といった）スタック構造１０４の部分をパターニングするためのエッチングマスクとしての使用に相応しい（例えば少なくとも１つのハードマスク材料といった）少なくとも１つの材料から、形成され得、また、これを含み得、以下に更なる詳細に記載されるように、少なくとも１つの階段構造（ｓｔａｉｒｃａｓｅ ｓｔｒｕｃｔｕｒｅ）を形成する。スタック構造１０４は、マスキング構造１１４との関係において選択的にエッチング可能であり得る。本書類で使用されるとき、約１０倍（１０×）高い、約２０倍（２０×）高い、または約４０倍（４０×）高いといったように他の材料のエッチングレートより少なくとも約５倍（５×）高いエッチングレートを材料が呈する場合、材料は他の材料との関係において「選択的にエッチング可能である」。非限定的例な例として、少なくとも、犠牲構造１０６が窒化ケイ素を含み、かつ絶縁構造１０８が二酸化ケイ素を含む場合またはその逆の場合の実施形態において、マスキング構造１１４は、金属がドープされた炭素、ポリシリコン、タングステン、アルミニウムのうちの１つまたはそれより多くから形成され得、また、これを含み得る。別の非限定的な例として、少なくとも、犠牲構造１０６が（例えば、ドープされていない多結晶シリコン、ドープされた多結晶シリコンといった）多結晶シリコンを含みかつ絶縁構造１０８が二酸化ケイ素を含む場合、またはその逆の場合の実施形態において、マスキング構造１１４は、金属がドープされた炭素、窒化ケイ素、タングステンおよびアルミニウムのうちの１つまたはそれより多くから形成され得、また、これを含み得る。マスキング構造１１４が金属がドープされた炭素から形成され、また、これを含む場合、金属は、例えば、ホウ素、タングステンおよびニッケルのうちの１つまたはそれより多くを含み得、また、金属がドープされた炭素の約１．０重量パーセント（ｗｔ％）から約３０．０重量パーセント（ｗｔ％）を構成し得る。マスキング構造１１４は、（例えば、単一の金属層を含み得るといったように）均質であり得、または（例えば少なくとも２つの異なる材料層を呈する積層体を含み得るといったように）不均質であり得る。
マスキング構造１１４の寸法および位置は、スタック構造１０４においてその後に形成されるべき１つまたはそれより多くの階段構造の望まれる位置および望まれる寸法に少なくとも部分的に基づいて選択され得る。非限定的な例として、図１Ｂに示されるように、マスキング構造１１４は、スタック構造１０４の幅Ｗ１より小さい幅Ｗ２を持ち得、また、スタック構造１０４の上に非中央に位置され得る。マスキング構造１１４によって（例えばその下にないといったように）覆われないで残っているスタック構造１０４の部分の幅は、スタック構造１０４においてその後に形成されるべき１つまたはそれより多くの階段構造の幅に（例えば同一であるといったように）対応し得る。追加の実施形態において、マスキング構造１１４は、異なる幅Ｗ２および基板１０２上での異なる位置のうちの１つまたはそれより多くを呈し得る。非限定的な例として、マスキング構造１１４は、スタック構造１０４の幅Ｗ１より小さい幅Ｗ２を持ち得、また、スタック構造１０４に接して、またはその上に中央に位置し得る。マスキング構造１１４は、スタック構造１０４に接して、またはその上に、任意の望まれる厚さを持つように形成され得る。いくつかの実施形態において、マスキング構造１１４は、（例えば、約１０ナノメートル（ｎｍ）から約３００ｎｍまで、または、約１０ｎｍから約１００ｎｍまでといったように）約１０ｎｍから約５００ｎｍまでの範囲内の厚さを呈する。
マスキング構造１１４は、本書類では詳細に記載されない、（例えば、その場成長、スピンオンコーティング、ブランケットコーティング、ＣＶＤ、ＰＥＣＶＤ、ＡＬＤおよびＰＶＤ； 従来のフォトリソグラフィ処理；従来の材料除去処理のうちの少なくとも１つといった、従来の堆積処理といった）従来の処理および従来の処理設備を用いて形成され得る。
次に図１Ｃを参照すると、フォトレジスト１１６は、スタック構造１０４およびマスキング構造１１４の（例えば覆われていないといったような）露出される部分に接して、またはその上に形成され得る。例えば、図１Ｃに示されるように、フォトレジスト１１６は、マスキング構造１１４によって覆われないで残っているスタック構造１０４の（例えば、第五の絶縁構造１０８ｅの上面の部分に接してといったように）少なくとも１つの上面の部分に接して、かつ、マスキング構造１１４の（例えば、少なくとも１つの上面、少なくとも１つの側面といった）面に接して、形成され得る。以下に更に詳細に記載されるように、フォトレジスト１１６は、犠牲構造１０６および絶縁構造１０８の階層１１０の部分を（例えばエッチングといったように）除去し、階段ステップ構造を形成するために、マスクとして機能し得る。フォトレジスト１１６は、従来のポジ型フォトレジスト材料または従来のネガ型フォトレジスト材料といった従来のフォトレジスト材料から形成され得、また、これを含み得る。適切なフォトレジスト材料は、該当技術で公知であり、したがって、本書類では詳細に記載されない。フォトレジスト１１６は、１３．７ｎｍ、１５７ｎｍ、１９３ｎｍ、２４８ｎｍまたは３６５ｎｍ波長システム、１９３ｎｍ波長液浸系、および／または電子ビームリソグラフィシステムとの互換性を持ち得る。
フォトレジスト１１６は、スタック構造１０４およびマスキング構造１１４のトポグラフィと非共形に形成され得る。例えば、図１Ｃに示されるように、フォトレジスト１１６は、フォトレジスト１１６とスタック構造１０４の部分、およびこれに（例えばその直接下（ｄｉｒｅｃｔｌｙ ｕｎｄｅｒ）といったように）隣接するマスキング構造１１４の間の接合部分の非平面のトポグラフィと（例えば、同一ではないといったように）整合しない実質的に平面の上面を呈するように形成され得る。言い換えると、フォトレジスト１１６の（例えば上面といった）上側の境界は、実質的に平面であり得、また、フォトレジスト１１６の（例えば下面といった）下側の境界は、少なくとも部分的に非平面であり得る。下側の境界の少なくとも部分的に非平面なトポグラフィは、スタック構造１０４と、下側の境界に隣接するマスキング構造１１４の部分の非平面なトポグラフィを補完し得る。従って、フォトレジスト１１６は、その（例えば幅Ｗ１といった）幅にわたる（例えば、非均一、非一定といった）可変の厚さを呈し得る。例えば、図１Ｃに示されるように、マスキング構造１１４によって覆われていないスタック構造１０４の部分に接して、またはその上に形成されるフォトレジスト１１６の部分は、マスキング構造１１４に接して、またはその上に形成されるフォトレジスト１１６の他の部分より厚い場合がある。
フォトレジスト１１６は、本書類では詳細に記載されない、（例えば、その場成長、スピンオンコーティング、ブランケットコーティング、ＣＶＤ、ＰＥＣＶＤ、ＡＬＤおよびＰＶＤ； 従来の材料除去処理、の少なくとも１つといった従来の堆積処理のような）従来の処理および従来の処理設備を用いて形成され得る。
次に、図１Ｄを参照すると、半導体デバイス構造１００は、マスキング構造１１４および（例えば、マスキング構造１１４の上にないフォトレジスト１１６の残りの部分といった）フォトレジスト１１６の残りの部分を除去（例えばエッチング）マスクとして使用して、フォトレジスト１１６の第一の部分を除去するため、かつ（例えば第五の絶縁構造１０８ｅおよび第五の犠牲構造１０６ｅの各々、の部分を含む）第五の階層１１０ｅの部分を第一の幅まで（例えばエッチングといったように）除去するため、の第一の材料除去処理を受け得る。以下に更に詳細に記載されるように、第一の幅は、（例えばその後の材料除去処理といったような）その後の処理を通して形成されるべき（例えば、長手方向の最も下側のステップ、基板１０２に長手方向に最も近いステップといった）第一のステップの幅に対応し得る。第一のステップは、例えば、犠牲構造１０６および絶縁構造１０８の階層１１０の少なくとも他の１つによって覆われていない第一の犠牲構造１０６ａおよび第一の絶縁構造１０８ａの部分を含み得る。
図１Ｄに示されるように、いくつかの実施形態において、第一の材料除去処理は、マスキング構造１１４の上にあるフォトレジスト１１６の部分が、（例えば、第一の材料除去処理によって実質的に除去されないといったように）実質的に維持されるように、制御され得る。従って、第一の材料除去処理によって除去されるフォトレジスト１１６の第一の部分の幅は、第一の材料除去処理によって除去される第五の階層１１０ｅの第一の幅と実質的に同一であり得る。追加の実施形態において、マスキング構造１１４の上にあるフォトレジスト１１６のいくらかは第一の材料除去処理によって除去される。例えば、マスキング構造１１４の上にあり、かつマスキング構造１１４の（例えば側面といった）横方向の境界に横方向に近く位置するフォトレジスト１１６のいくらかは、マスキング構造１１４の上にないフォトレジスト１１６のいくらかに加えて除去され得る。従って、いくつかの実施形態において、第一の材料除去処理によって除去されるフォトレジスト１１６の第一の部分の幅は、第一の材料除去処理によって除去される第五の階層１１０ｅの第一の幅とは（例えばより大きいといったように）異なっている場合がある。
第一の材料除去処理は、フォトレジスト１１６の第一の部分を除去して、その後、少なくとも１つのエッチング処理を使用して、マスキング構造１１４およびフォトレジスト１１６の残りの部分のうちの１つまたはそれより多くによって覆われていない（例えば、第五の絶縁構造１０８ｅおよび第五の犠牲構造１０６ｅの各々の部分を含む）第五の階層１１０ｅの部分を除去するために、フォトレジスト１１６をフォトリソグラフィを用いて処理することを含み得る。例えば、フォトレジスト１１６には、レチクルを通して放射線の（例えば１３．７ｎｍ、１５７ｎｍ、１９３ｎｍ、２４８ｎｍ、３６５ｎｍといった）適切な波長が当てられ得、その後、フォトレジスト１１６の第一の部分を除去し、第五の絶縁構造１０８ｅの部分を露出するために展開され得、第五の絶縁構造１０８ｅの露出される部分は、（例えば、ドライエッチング処理といった異方性エッチング処理のような）エッチング処理を使用して、第五の犠牲構造１０６ｅの部分を露出するために、選択的に除去され得、そして、その後、第五の犠牲構造１０６ｅの露出される部分は、（例えば、他のドライエッチング処理といった他の異方性エッチング処理のような）別のエッチング処理を使用して、第四の絶縁構造１０８ｄの部分を露出するために、選択的に除去され得る。第一の材料除去処理の（例えば放射波長、現像液（ｄｅｖｅｌｏｐｅｒｓ）、エッチング液、露出時間といった）処理パラメータは、マスキング構造１１４、フォトレジスト１１６、絶縁構造１０８および犠牲構造１０６の（例えば材料組成、材料分布、厚さ、配置といった）構成に対して調整され得、本書類では詳細には記載されない。
次に、図１Ｅを参照すると、半導体デバイス構造１００は、フォトレジスト１１６の第二の部分を（例えばトリムするといったように）除去し、スタック構造１０４の階層１１０の追加の部分を（例えばエッチングするといったように）除去するために、第二の材料除去処理を受け得る。第二の材料除去処理は、（例えば、第五の絶縁構造１０８ｅおよび第五の犠牲構造１０６ｅの各々、の別の部分を含む）第五の階層１１０ｅの別の部分を第二の幅まで除去し得、また、（例えば、第四の絶縁構造１０８ｄおよび第四の犠牲構造１０６ｄの各々、の部分を含む）第四の階層１１０ｄの部分を第一の幅まで除去し得る。階層１１０の追加の部分の前述の除去は、マスキング構造１１４およびフォトレジスト１１６の（例えば、マスキング構造１１４の上にないフォトレジスト１１６の新しく残る部分といった）新しく残る部分を除去（例えばエッチング）マスクとして使用する場合がある。以下に更に詳細に記されるとおり、第二の幅は、（例えばその後の材料除去処理といった）その後の処理を通して形成されるべき第二のステップの（例えば、第一のステップの長手方向上の上にありまた、それに隣接する）幅に対応し得る。第二のステップは、例えば、犠牲構造１０６および絶縁構造１０８の階層１１０の少なくとも他の１つによって覆われていない第二の犠牲構造１０６ｂおよび第二の絶縁構造１０８ｂの部分を含み得る。
第二の材料除去処理によって除去される第五の階層１１０ｅの第二の幅の大きさは、第一の材料除去処理によって除去される第五の階層１１０ｅの第一の幅と実質的に同一である場合があり、または、異なっている場合がある。いくつかの実施形態において、第二の材料除去処理によって除去される第五の階層１１０ｅの第二の幅の大きさは、第一の材料除去処理によって除去される第五の階層１１０ｅの第一の幅と実質的に同一である場合がある。追加の実施形態において、第二の材料除去処理によって除去される第五の階層１１０ｅの第二の幅の大きさは、第一の材料除去処理によって除去される第五の階層１１０ｅの第一の幅より大きい。更なる実施形態において、第二の材料除去処理によって除去される第五の階層１１０ｅの第二の幅の大きさは、第一の材料除去処理によって除去される第五の階層１１０ｅの第一の幅より小さい。
第二の材料除去処理は、フォトレジスト１１６の第二の部分を除去するために、そしてその後マスキング構造１１４およびフォトレジスト１１６の新たに残される部分のうちの１つまたはそれより多くによって覆われていない（例えば第五の絶縁構造１０８ｅおよび第五の犠牲構造１０６ｅの各々の部分を含む）第五の階層１１０および（例えば第五の絶縁構造１０８ｅおよび第五の犠牲構造１０６ｅの各々の部分を含む）第四の階層１１０の部分を、少なくとも１つのエッチング処理を使用して除去するために、フォトリソグラフィを用いてフォトレジスト１１６を処理することを含み得る。例えば、フォトレジスト１１６には、レチクルを通して放射線の（例えば１３．７ｎｍ、１５７ｎｍ、１９３ｎｍ、２４８ｎｍ、３６５ｎｍといった）適切な波長が当てられ得、その後、第二の部分をフォトレジスト１１６からトリムし、第五の絶縁構造１０８ｅの追加の部分を露出するために展開され得、第五の絶縁構造１０８ｅの追加の露出される部分および第四の絶縁構造１０８ｄの露出される部分は、第五の犠牲構造１０６ｅの追加の部分と第四の犠牲構造１０６ｄの部分を露出するために（例えば、ドライエッチング処理といった、異方性エッチング処理のような）エッチング処理を使用して選択的に除去され得、その後、第五の犠牲構造１０６ｅの追加の露出される部分および第四の犠牲構造１０６ｄの露出される部分は、（例えば、他のドライエッチング処理といった他の異方性エッチング処理のような）別のエッチング処理を使用して、第四の絶縁構造１０８ｄの追加の部分および第三の絶縁構造１０８ｃの部分を露出するために、選択的に除去され得る。第二の材料除去処理の（例えば放射波長、現像液、エッチング液、露出時間といった）処理パラメータは、マスキング構造１１４、フォトレジスト１１６、絶縁構造１０８および犠牲構造１０６の（例えば材料組成、材料分布、厚さ、配置といった）構成に対して調整され得、本書類では詳細には記載されない。いくつかの実施形態において、第二の材料除去処理の継続時間および終了点スキーム（ｅｎｄ−ｐｏｉｎｔ ｓｃｈｅｍｅ）は、第一の材料除去処理の継続時間および終了点スキームと実質的に同一である。追加の実施形態において、第二の材料除去処理の継続時間および終了点スキームのうちの１つまたはそれより多くは、第一の材料除去処理の継続時間および終了点スキームのうちの１つまたはそれより多くと異なる。
次に図１Ｆを参照すると、半導体デバイス構造１００は、フォトレジスト１１６、犠牲構造１０６および絶縁構造１０８の追加の部分を（例えばトリムするといったように）除去し、階層１１０の（例えば、端部、露出される面といった）部分によって画定されるステップ１１８を含む階段ステップ構造１２０を形成するために、追加の材料除去処理を受け得る。例えば、図１Ｆに示されるように、追加の材料除去処理は、第一の階層１１０ａの露出される面によって画定される第一のステップ１１８ａ、第二の階層１１０ｂの横方向の端部によって画定される第二のステップ１１８ｂ、第三の階層１１０ｃの横方向の端部によって画定される第三のステップ１１８ｃ、第四の階層１１０ｄの横方向によって画定される第四のステップ１１８ｄ、および第五の階層１１０ｅの横方向の端部によって画定される第五のステップ１１８ｅを形成し得る。追加の材料除去処理は、ステップ１１８の幅に対応するフォトレジスト１１６の追加の部分を（例えばトリムするといったように）除去し得る。例えば、第三の材料除去処理は、第三のステップ１１８ｃの幅に対応するフォトレジスト１１６の第三の幅を除去し得、また、第四の材料除去処理は、第四のステップ１１８ｄの幅に対応するフォトレジスト１１６の第四の幅を除去し得る。階段ステップ構造１２０の第五のステップ１１８ｅの幅は、追加の材料除去処理の後に残る第五の階層１１０ｅの少なくとも部分に対応し得る。
階段ステップ構造１２０各々に含まれるステップ１１８の数は、スタック構造１０４における階層１１０の数と実質的に（例えば等しいといったように）同一であり得、または、それと、（例えば、それより小さいかもしくは大きいというように）異なり得る。いくつかの実施形態において、階段ステップ構造１２０に含まれるステップ１１８の数は、スタック構造１０４における階層１１０の数と同一である。非限定的な例として、図１Ｆに示されるように、階段ステップ構造１２０は、スタック構造１０４の（例えば階層１１０ａ〜階層１１０ｅといった）５個の階層１１０の（例えば露出される上面、露出される側面といった）部分によって少なくとも部分的に画定される５個のステップ１１８を含み得る。追加の実施形態において、階段ステップ構造１２０は、（例えば、５個未満のステップ１１８、５個を超えるステップ１１８といった）異なる数のステップ１１８を含み得る。例えば、追加の実施形態において、階段ステップ構造１２０に含まれるステップ１１８の数は、スタック構造１０４における階層１１０の数より小さい。非限定的な例として、階段ステップ構造１２０は、スタック構造１０４の５個の階層１１０の全てよりも少ない（例えば、露出される上面、露出される側面といった）部分によって少なくとも部分的に画定される（例えば４個のステップ１１８、３個のステップ１１８、２個のステップ１１８等といった）５個より少ないステップ１１８を含み得る。
追加の材料除去処理の各々によって除去されるフォトレジスト１１６の追加の各幅の大きさは、実質的に同一であり得、または、追加の材料除去処理の少なくとも１つによって除去される少なくとも１つの追加の幅は、追加の材料除去処理の少なくとも１つによって除去される少なくとも１つの他の追加の幅（ａｔ ｌｅａｓｔ ｏｎｅ ｏｔｈｅｒ ａｄｄｉｔｉｏｎａｌ ｗｉｄｔｈ）と異なり得る。いくつかの実施形態において、追加の材料除去処理によって除去される階層１１０の追加の幅の大きさは、互いに実質的に同一である。例えば、追加の材料除去処理によって除去される階層１１０の追加の幅の大きさは、各々、第一の材料除去処理によって除去される第五の階層１１０ｅの第一の幅および／または第二の材料除去処理によって除去される第五の階層１１０ｅの第二の幅と、実質的に同一であり得る。追加の実施形態において、追加の材料除去処理の少なくとも１つによって除去される階層１１０の少なくとも１つの追加の幅の大きさは、少なくとも１つの他の追加の材料除去処理によって除去される階層１１０の少なくとも１つの他の追加の幅の大きさより、大きい。さらなる実施形態においては、追加の材料除去処理の少なくとも１つによって除去される階層１１０の少なくとも１つの追加の幅の大きさは、少なくとも１つの他の追加の材料除去処理によって除去される階層１１０の少なくとも１つの他の追加の幅の大きさより、小さい。
追加の材料除去処理は各々、フォトレジスト１１６の追加の幅を除去し、その後、少なくとも１つのエッチング処理を使用してマスキング構造１１４およびフォトレジスト１１６の新たに残される部分のうちの１つまたはそれより多くによって覆われていない階層１１０の部分を除去するために、フォトレジスト１１６をフォトリソグラフィを用いて処理することを含み得る。追加の材料除去処理の（例えば放射波長、現像液、エッチング液、露出時間といった）処理パラメータは、マスキング構造１１４、フォトレジスト１１６、絶縁構造１０８および犠牲構造１０６の（例えば材料組成、材料分布、厚さ、配置といった）構成に対して調整され得、本書類では詳細には記載されない。いくつかの実施形態において、追加の材料除去処理のうちの１つまたはそれより多く、の継続時間および終了点スキームは、第一の材料除去処理および第二の材料除去処理の各々ならびに追加の材料除去処理の互いの継続時間および終了点スキームと実質的に同一である。追加の実施形態において、追加の材料除去処理のうちの１つまたはそれより多く、の継続時間および終了点スキームのうちの１つまたはそれより多くは、第一の材料除去処理、第二の材料除去処理および、少なくとも１つの他の追加の材料除去処理のうちの１つまたはそれより多く、の継続時間および終了点スキームのうちの１つまたはそれより多くと異なる。
従って、開示の実施形態によれば、半導体デバイス構造を形成する方法は、犠牲構造、および犠牲構造に長手方向に隣接する絶縁構造、を各々独立的に含む階層を含むスタック構造を、基板の上の形成することを含む。マスキング構造は、スタック構造の部分の上に形成される。フォトレジストは、マスキング構造の上、かつ、マスキング構造によって覆われていないスタック構造の追加の部分の上に、形成される。フォトレジストおよびスタック構造は、フォトレジストの部分、ならびにマスキング構造およびフォトレジストの残りの部分のうちの一つ以上によって覆われていないスタック構造の部分を選択的に除去して階段ステップ構造を形成するために、一連の材料除去処理を受ける。
次に図１Ｇを参照して、階段ステップ構造１２０の形成の後に、半導体デバイス構造１００は、追加の処理を受け得る。非限定的な例として、かつ、以下に更に詳細に記載されるように、マスキング構造１１４（図１Ｆ）および（もしある場合の）フォトレジスト１１６（図１Ｆ）の残りの部分は、除去され得、階層１１０の犠牲構造１０６（図１Ｆ）の少なくともいくらかの部分は導電性スタック構造１２６を形成するために除去され得、かつ（例えば導電性ゲート、導電性プレートといった）導電性構造１２２と交換され得、また、導電性接触構造１２４は、導電性スタック構造１２６の導電性構造１２２への電気的接触を提供するために形成され得る。
マスキング構造１１４（図１Ｆ）および（もしある場合の）フォトレジスト１１６（図１Ｆ）の残りの部分は、各々、独立的に、本書類では詳細に記載されない１つまたはそれより多くの従来の材料除去処理を使用して、除去され得る。非限定的な例として、マスキング構造１１４およびフォトレジスト１１６の残りの部分は、各々、独立的に、（例えば、従来のウエットエッチング処理、従来のドライエッチング処理といった）少なくとも１つの従来のエッチング処理を通して選択的に除去され得る。マスキング構造１１４およびフォトレジスト１１６の残りの部分は、同時に、順次的に、またはそれらの組み合わせで、除去され得る。例えば、フォトレジスト１１６の残りの部分は、第一の材料除去処理を使用して除去され得、またその後、マスキング構造１１４の残りの部分は、第二の材料除去処理を使用して除去され得る。他の例として、マスキング構造１１４およびフォトレジスト１１６の各々、の残りの部分は、１つまたはそれより多くの材料除去処理を使用して実質的に同時に除去され得る。
導電性スタック構造１２６の導電性構造１２２は、金属、金属合金、導電性金属酸化物、導電性窒化金属、導電性金属シリサイド、導電性を持つようにドープされた半導体材料、またはこれらの組み合わせといった、少なくとも１つの導電性材料から形成され得、また、これを含み得る。非限定的な例として、導電性構造１２２は、タングステン、窒化タングステン、ニッケル、タンタル、窒化タンタル、ケイ化タンタル、プラチナ、銅、銀、金、アルミニウム、モリブデン、チタン、窒化チタン、ケイ化チタン、窒化チタンシリコン（ｔｉｔａｎｉｕｍ ｓｉｌｉｃｏｎ ｎｉｔｒｉｄｅ）、窒化チタンアルミニウム（ｔｉｔａｎｉｕｍ ａｌｕｍｉｎｕｍ ｎｉｔｒｉｄｅ）、窒化モリブデン、イリジウム、酸化イリジウム、ルテニウム、酸化ルテニウム、および導電性を有するようにドープされたシリコンのうちの１つまたはそれより多くから形成され得、また、これを含み得る。いくつかの実施形態において、導電性構造１２２は、タングステンから形成され、また、これを含む。
導電性スタック構造１２６に含まれる導電性構造１２２の数は、導電性スタック構造１２６における階層１１０の数と実質的に（例えば等しいといったように）同一であり得、または、それと（例えば、それより小さいかもしくは大きいかというように）異なり得る。いくつかの実施形態において、導電性スタック構造１２４に含まれる導電性構造１２２の数は、導電性スタック構造１２６における階層１１０の数と同一である。非限定的な例として、図１Ｇに示されるように、導電性スタック構造１２６は、スタック構造１０４（図１Ｆ）の（例えば第一の犠牲構造１０６ａ、第二の犠牲構造１０６ｂ、第三の犠牲構造１０６ｃ、第四の犠牲構造１０６ｄおよび第五の犠牲構造１０６ｅといった）５個の犠牲構造１０６（図１Ｆ）の部分を除去し、取り替えることによって形成される（例えば第一の導電性構造１２２ａ、第二の導電性構造１２２ｂ、第三の導電性構造１２２ｃ、第四の導電性構造１２２ｄおよび第五の導電性構造１２２ｅといった）５個の導電性構造１２２を含み得る。追加の実施形態において、導電性スタック構造１２６は、（例えば、５個未満の導電性構造１２２、５個を超える導電性構造１２２といった）異なる数の導電性構造１２２を含み得る。例えば、追加の実施形態において、導電性スタック構造１２６に含まれる導電性構造１２２の数は、導電性スタック構造１２６における階層１１０の数より小さい。
導電性構造１２２は、階層１１０の各々に横方向にのびる窪んだ領域を形成し、その後（例えば実質的にといったように）少なくとも部分的に窪んだ領域を少なくとも１つの導電性材料で充填するために、絶縁構造１０８（図１Ｆ）との関係において、犠牲構造１０６（図１Ｆ）の部分を選択的に除去することによって、形成され得る。窪んだ領域は、犠牲構造１０８の（例えば絶縁材料、半導電性材料といった）材料が絶縁構造１０８のそれとの関係において選択的に除去される化学エッチングを使用する、少なくとも１つの（例えば、等方性エッチング処理といった）エッチング処理をスタック構造１０４に受けさせることにより形成され得る。非限定的な例として、もし、犠牲構造１０６が窒化ケイ素から形成され、また、これを含み、絶縁構造１０８が二酸化ケイ素から形成され、また、これを含む場合、スタック構造１０４は、スタック構造１０４の露出される横方向の面に隣接する絶縁構造１０８の部分を選択的に除去するためのリン酸を含むエッチング液にさらされ得る。その後、導電性材料は、導電性構造１２２を形成するために、窪んだ領域内に（例えば、もたらされる（ｄｅｌｉｖｅｒｅｄ）、堆積されるといったように）形成され得る。
追加の実施形態において、導電性スタック構造１２６を形成するために犠牲構造１０６（図１Ｆ）の部分を選択的に除去し、取り替えるのではなく、その代わりに、絶縁構造１０８（図１Ｆ）の部分は、導電性スタック構造を形成するために選択的に除去され、導電性材料と取り替えられ得る。そのような導電性スタック構造の交互の導電性構造および絶縁構造の（例えば順番といった）シーケンスおよび絶縁構造１０８のそれらと比べた場合の犠牲構造１０６の材料属性と関連付けられる（もしあった場合の）差異とは別に、そのような導電性スタック構造は、図１Ｇに描かれる導電性スタック構造１２６と比較して、機能および／または動作性の観点において実質的に類似である場合があり、また、殆どまたは全く違いを持たない場合がある。
従って、開示の実施形態によれば、半導体デバイス構造を形成する方法は、互いに長手方向に隣接し、かつ、互いと異なる材料組成を持つ少なくとも２つの構造を独立的に各々が含む非導電性階層を基板の上に含む、非導電性導電性スタック構造を形成することを含む。非導電性スタック構造の非導電性階層の各々の少なくとも２つの構造と異なる材料組成を持つマスキング構造は、非導電性スタック構造の上面の部分の上に形成される。非共形のフォトレジストは、マスキング構造および非導電性スタック構造の露出される面の上に形成される。非導電性スタック構造は、マスキング構造に横方向に隣接して位置する階段ステップ構造を非導電性スタック構造に形成するために、マスキング構造およびフォトレジストの部分をマスクとして使用する複数の材料除去処理を受ける。非導電性階層の各々の少なくとも２つの構造のうちの１つの少なくとも部分は、基板の上に部分的に導電性を持つ階層を含む導電性スタック構造を形成するために、導電性材料と取り替えられる。
続けて図１Ｇを参照すると、導電性接触構造１２４は、導電性スタック構造１２６の（例えば、第一の階層１１０ａの第一の導電性構造１２２ａ、第二の階層１１０ｂの第二の導電性構造１２２ｂ、第三の階層１１０ｃの第三の導電性構造１２２ｃ、第四の階層１１０ｄの第四の導電性構造１２２ｄおよび第五の階層１１０ｅの第五の導電性構造１２２ｅといった）導電性構造１２２の（例えば各々といった）１つまたはそれより多くに、電気的接触を提供するために形成され得る。導電性接触構造１２４は、例えば、階段ステップ構造１２０のステップ１１８を部分的に画定する導電性構造１２２の部分に接して、またはその上に形成され得る。例えば、図１Ｇに示されるように、第一の導電性接触構造１２４ａは、第一のステップ１１８ａを部分的に画定する第一の導電性構造１２２ａの部分に接して、またはその上に形成され得、第二の導電性接触構造１２４ｂは、第二のステップ１１８ｂを部分的に画定する第二の導電性構造１２２ｂの部分に接して、またはその上に形成され得、第三の導電性接触構造１２４ｃは、第三のステップ１１８ｃを部分的に画定する第三の導電性構造１２２ｃの部分に接して、またはその上に形成され得、第四の導電性接触構造１２４ｄは、第四のステップ１１８ｄを部分的に画定する第四の導電性構造１２２ｄの部分に接して、またはその上に形成され得、また、第五の導電性接触構造１２４ｅは、第五のステップ１１８ｅを部分的に画定する第五の導電性構造１２２ｅの部分に接して、またはその上に形成され得る。追加の実施形態において、導電性接触構造１２４は、図１Ｇに示されるものとは異なる構成を呈するように形成され得る。非限定的な例として、導電性接触構造１２４は、階段ステップ構造１２０を通って導電性構造１２２の各々から（例えば、基板１０２から長手方向に離れるようにではなく、またはこれに加えて、基板１０２に長手方向に向かって）基板１０２に長手方向にのびるように形成され得る。言い換えれば、この開示は、基板１０２から長手方向に離れる方向に半導体デバイス構造１００の導電性構造１２２から長手方向にのびる導電性接触構造１２４を形成することに限定されていない。
導電性接触構造１２４は、（例えば、タングステン、チタン、モリブデン、ニオブ、バナジウム、ハフニウム、タンタル、クロム、ジルコニウム、鉄、ルテニウム、オスミウム、コバルト、ロジウム、イリジウム、ニッケル、パラジウム、プラチナ、銅、銀、金、アルミニウムといった）金属、（例えば、コバルト基合金、鉄基合金、ニッケル基合金、鉄ニッケル基合金（ｉｒｏｎ− ａｎｄ ｎｉｃｋｅｌ−ｂａｓｅｄ ａｌｌｏｙ）、コバルトニッケル基合金（ｃｏｂａｌｔ− ａｎｄ ｎｉｃｋｅｌ−ｂａｓｅｄ ａｌｌｏｙ）、鉄コバルト基合金（ｉｒｏｎ− ａｎｄ ｃｏｂａｌｔ−ｂａｓｅｄ ａｌｌｏｙ，）、コバルトニッケル鉄基合金（ｃｏｂａｌｔ− ａｎｄ ｎｉｃｋｅｌ− ａｎｄ ｉｒｏｎ−ｂａｓｅｄ ａｌｌｏｙ）、アルミニウム基合金、銅基合金、マグネシウム基合金、チタン基合金、鋼鉄、低炭素鋼、ステンレス鋼といった）金属合金、（例えば、導電性金属窒化物、導電性金属シリサイド、導電性金属炭化物、導電性金属酸化物といった）金属含有の導電性材料、（例えば導電性を持つようにドープされたシリコン、導電性を持つようにドープされたゲルマニウム、導電性を持つようにドープされたシリコンゲルマニウムといった）導電性を持つようにドープされた半導体材料、またはこれらの組み合わせといった、少なくとも１つの導電性材料から形成され得、また、これを含み得る。導電性接触構造１２４の各々は、実質的に同一の材料組成を持ち、または、導電性接触構造１２４の少なくとも１つは、導電性接触構造１２４の少なくとも他の１つと異なる材料組成を持ち得る。
半導体デバイス構造１００に含まれる導電性接触構造１２４の数は、導電性スタック構造１２６における階層１１０の数に（例えば等しいといったように）実質的に同一である場合があり、または、それとは（それより小さい、もしくはそれより大きいといったように）異なっている場合がある。いくつかの実施形態において、半導体デバイス構造１００に含まれる導電性接触構造１２４の数は、導電性スタック構造１２６に含まれる階層１１０の数と同一である。非限定的な例として、図１Ｇに示されるように、半導体デバイス構造１００は、各々が独立的に導電性スタック構造１２６の（例えば、階層１１０ａ〜階層１１０ｅといった）５個の階層１１０の１つに結合される５個の導電性接触構造１２４を含み得る。追加の実施形態において、半導体デバイス構造１００（例えば、５個未満の導電性接触構造１２４、５個を超える導電性接触構造１２４といった）異なる数の導電性接触構造１２４を含み得る。例えば、追加の実施形態において、半導体デバイス構造１００に含まれる導電性接触構造１２４の数は、導電性スタック構造１２６に含まれる階層１１０の数より小さい。他の例として、更なる実施形態において、半導体デバイス構造１００に含まれる導電性接触構造１２４の数は、導電性スタック構造１２６に含まれる階層１１０の数より大きい。
導電性接触構造１２４は、互いから（例えば均等にといったように）実質的に均一に間隔を空けてある場合があり、または互いから（例えば非均等にといったように）非均一に間隔を空けてある場合がある。隣接する導電性接触構造１２４同士の間の距離の大きさは、その上に、隣接の導電性接触構造１２４が位置するステップ１１８の幅に少なくとも部分的に依存し得る。導電性接触構造１２４は、階段ステップ構造１２０のステップ１１８の各々に接して、またはその上に概ね中央に位置するように形成され得る。従って、もし、隣接する導電性接触構造１２４と関連する隣接するステップ１１８が実質的に同一であるか、あるいは隣接する導電性接触構造１２４に関連する隣接するステップ１１８の幅における（例えば差分といった）相違に従って変化する場合、隣接する導電性接触構造１２４同士の間の距離は、実質的に同一であり得る。
導電性接触構造１２４は、本明細書では詳細に記載されない、（例えば、従来の材料蒸着処理、従来の材料除去処理といった）従来の処理を通して形成され得る。非限定的な例として、（例えば、酸化ケイ素、窒化ケイ素、ほうりんけい酸ガラス、スピンオン誘電体といった）絶縁材料は、半導体デバイス構造１００の少なくとも階段ステップ構造１２０に接して、またはその上に形成され得、（例えばビア、アパーチャといった）開口は、絶縁材料と、下にある導電性構造１２２の接触領域を露出するために階層１１０のステップ１１８を部分的に画定する絶縁構造１０８の部分と、を通して形成され得、開口は、導電性接触構造１２４を形成するために、導電性材料で充填され得る。
図２は、導電性構造と、階段ステップ構造２０６を画定する絶縁構造との階層２０４および階段ステップ構造２０６のステップに電気的の接続される接触構造２０８を含む半導体デバイス構造２０２を含む（例えば、３Ｄ ＮＡＮＤフラッシュメモリデバイスといった縦型のメモリデバイスのような）半導体デバイス２００の部分の部分切断斜視図を示す。（例えば、導電性構造と絶縁構造との階層２０４、階段ステップ構造２０６および接触構造２０８を含むような）半導体デバイス構造２０２は、図１Ａから図１Ｇに関連して前記された半導体デバイス構造１００に実質的に類似している場合があり、また、これと実質的に同一の方法にて形成され得る。半導体デバイス２００は、互いに直列に結合されるメモリセル２１４の縦ストリング２１２、（例えばビット線といった）データ線２１６、ソース階層２１８、アクセス線２１０、（例えば、上選択ゲート、ドレイン選択ゲート（ＳＧＤ）といった）第一の選択ゲート２２０、選択線２２２、（例えば、下選択ゲート、ソース選択ゲート（ＳＧＳ）といった）第二の選択ゲート２２４、および追加の接触構造２２６をさらに含み得る。メモリセル２１４の縦ストリング２１２は、縦にかつ（例えば、データ線２１６、ソース階層２１８、半導体デバイス構造２０２の階層２０４、アクセス線２１０、第一の選択ゲート２２０、選択線２２２、第二の選択ゲート２２４といった）導線および階層に直交してのび、接触構造２０８および追加の接触構造２２６は、示されるように、コンポーネントを互いに（例えば、選択線２２２を第一の選択ゲート２２０に、アクセス線２１０を半導体デバイス構造２０２の階層２０４にといったように）電気的に結合させ得る。半導体デバイス２００は、メモリセル２１４の下に位置し、ストリングドライバ回路、パスゲート、ゲートを選択するための回路、（例えばデータ線２１６、アクセス線２１０といった）導線を選択するための回路、信号を増幅するための回路および信号を検知するための回路のうちの１つまたはそれより多くを含み得る、コントロールユニット２２８をも含み得る。コントロールユニット２２８は、例えば、データ線２１６、ソース階層２１８、アクセス線２１０、第一の選択ゲート２２０および第二の選択ゲート２２４に、例えば、電気的に結合され得る。
従って、開示の実施形態によれば、半導体デバイスは、導電性スタック構造、単一の階段ステップ構造および導電性接触構造を含む。導電性スタック構造は、少なくとも１つの導電性構造と少なくとも１つの導電性構造に長手方向に隣接する少なくとも１つの絶縁構造とを各々含む階層を含む。単一の階段ステップ構造は、導電性スタック構造の階層の横方向の端部を含むステップを有し、また、導電性スタック構造の実質的に平面で横方向の面に横方向に隣接して位置する。導電性接触構造は、単一の階段構造のステップと物理的に接触している。
開示の方法および構造は、従来の方法および従来の構造と比べ（例えば、３Ｄ ＮＡＮＤフラッシュメモリデバイスといったメモリデバイスのような）半導体デバイスのための１つまたはそれより多くの階段ステップ構造を形成するために使用される横方向の寸法を縮小させ得る。横方向の寸法が縮小されることは、そうでない場合に従来の階段ステップ構造構成にとって可能となり得る場合と比べ、半導体デバイスの領域が、（例えば貫通ビア、相互接続構造、コントロールユニットといった）追加の目的のために使用されることを可能とし得る。開示の方法および構造は、従来の方法および構造と比べて、（例えば製造コスト、材料コストといった）コスト、及び、性能、拡張性、効率性および単純性を低減し得る。
開示は種々の修正および代替形態を受けいれるが、特定の実施形態が、図面に例として示され、本書類に詳細に記載されてきた。しかし、開示は、開示された特定の形態に限定されない。むしろ、開示は、添付の請求の範囲に含まれる全ての修正、均等物および代替、およびその法的な均等物を網羅する。
次に図１Ｆを参照すると、半導体デバイス構造１００は、フォトレジスト１１６、犠牲構造１０６および絶縁構造１０８の追加の部分を（例えばトリムするといったように）除去し、階層１１０の（例えば、端部、露出される面といった）部分によって画定されるステップ１１８を含む階段ステップ構造１２０を形成するために、追加の材料除去処理を受け得る。例えば、図１Ｆに示されるように、追加の材料除去処理は、第一の階層１１０ａの露出される面によって画定される第一のステップ１１８ａ、第二の階層１１０ｂの横方向の端部によって画定される第二のステップ１１８ｂ、第三の階層１１０ｃの横方向の端部によって画定される第三のステップ１１８ｃ、第四の階層１１０ｄの横方向の端部によって画定される第四のステップ１１８ｄ、および第五の階層１１０ｅの横方向の端部によって画定される第五のステップ１１８ｅを形成し得る。追加の材料除去処理は、ステップ１１８の幅に対応するフォトレジスト１１６の追加の部分を（例えばトリムするといったように）除去し得る。例えば、第三の材料除去処理は、第三のステップ１１８ｃの幅に対応するフォトレジスト１１６の第三の幅を除去し得、また、第四の材料除去処理は、第四のステップ１１８ｄの幅に対応するフォトレジスト１１６の第四の幅を除去し得る。階段ステップ構造１２０の第五のステップ１１８ｅの幅は、追加の材料除去処理の後に残る第五の階層１１０ｅの少なくとも部分に対応し得る。
導電性構造１２２は、階層１１０の各々に横方向にのびる窪んだ領域を形成し、その後（例えば実質的にといったように）少なくとも部分的に窪んだ領域を少なくとも１つの導電性材料で充填するために、絶縁構造１０８（図１Ｆ）との関係において、犠牲構造１０６（図１Ｆ）の部分を選択的に除去することによって、形成され得る。窪んだ領域は、犠牲構造１０６の（例えば絶縁材料、半導電性材料といった）材料が絶縁構造１０８のそれとの関係において選択的に除去される化学エッチングを使用する、少なくとも１つの（例えば、等方性エッチング処理といった）エッチング処理をスタック構造１０４に受けさせることにより形成され得る。非限定的な例として、もし、犠牲構造１０６が窒化ケイ素から形成され、また、これを含み、絶縁構造１０８が二酸化ケイ素から形成され、また、これを含む場合、スタック構造１０４は、スタック構造１０４の露出される横方向の面に隣接する絶縁構造１０８の部分を選択的に除去するためのリン酸を含むエッチング液にさらされ得る。その後、導電性材料は、導電性構造１２２を形成するために、窪んだ領域内に（例えば、もたらされる（ｄｅｌｉｖｅｒｅｄ）、堆積されるといったように）形成され得る。
開示の方法および構造は、従来の方法および従来の構造と比べ（例えば、３Ｄ ＮＡＮＤフラッシュメモリデバイスといったメモリデバイスのような）半導体デバイスのための１つまたはそれより多くの階段ステップ構造を形成するために使用される横方向の寸法を縮小させ得る。横方向の寸法が縮小されることは、そうでない場合に従来の階段ステップ構造構成にとって可能となり得る場合と比べ、半導体デバイスの領域が、（例えば貫通ビア、相互接続構造、コントロールユニットといった）追加の目的のために使用されることを可能とし得る。開示の方法および構造は、従来の方法および構造と比べて、（例えば製造コスト、材料コストといった）コストを低減し、及び、性能、拡張性、効率性および単純性を改善し得る。

Claims (20)

  1. 半導体デバイス構造を形成する方法であって、
    犠牲構造と前記犠牲構造に縦方向に隣接する絶縁構造とを独立的に各々が含む階層を含むスタック構造を基板の上に形成すること、
    前記スタック構造の部分の上にマスキング構造を形成すること、
    前記マスキング構造の上、かつ、前記マスキング構造によって覆われていない前記スタック構造の追加の部分の上、にフォトレジストを形成すること、および
    階段ステップ構造を形成するために、前記フォトレジストの部分および、前記マスキング構造および前記フォトレジストの残りの部分のうちの１つまたはそれより多くによって覆われていない前記スタック構造の部分を選択的に除去するための一連の材料除去処理を前記フォトレジストと前記スタック構造とに受けさせること、
    を含む方法。
  2. 基板の上にスタック構造を形成することは、
    窒化ケイ素および多結晶シリコンのうちの１つまたはそれより多くを含むために、前記階層のうちの１つまたはそれより多く、の前記犠牲構造を形成すること、および
    二酸化ケイ素を含むために、前記階層のうちの１つまたはそれより多く、の前記絶縁構造を形成すること、
    を含む請求項１の方法。
  3. 前記スタック構造の部分の上に前記マスキング構造を形成することは、前記階層の各々の前記犠牲構造および前記絶縁構造の材料組成と異なる材料組成を含むために、前記マスキング構造を形成することを含む、
    請求項１の方法。
  4. 金属がドープされた炭素、ポリシリコン、窒化ケイ素、タングステン、およびアルミニウムのうちの１つまたはそれより多くを含むために、前記マスキング構造を選択すること、
    を更に含む請求項３の方法。
  5. 前記マスキング構造を選択することは、約１．０重量パーセントの金属から約３０．０重量パーセントの金属を含む、金属がドープされた炭素を含むために、前記マスキング構造を選択することを含む、
    請求項４の方法。
  6. 前記マスキング構造の上、かつ、前記マスキング構造によって覆われていない前記スタック構造の追加の部分の上、にフォトレジストを形成することは、
    前記スタック構造と前記マスキング構造とに長手方向に隣接する、少なくとも部分的に非平面で下側の境界、および
    前記少なくとも部分的に非平面の下側の境界に対向する実質的に平面の上側の境界、
    を含むために、前記フォトレジストを形成することを含む、
    請求項１の方法。
  7. 一連の材料除去処理を前記フォトレジストと前記スタック構造とに受けさせることは、
    前記マスキング構造の横方向の境界に近い前記フォトレジストの第一の部分を除去するために、第一のフォトリソグラフィ処理を前記フォトレジストに受けさせること、および
    前記マスキング構造と前記フォトレジストの前記残りの部分とによって覆われていない前記階層のうちの１つまたはそれより多く、の部分を除去するために、少なくとも１つのエッチング処理を前記スタック構造の前記階層のうちの前記１つまたはそれより多くに受けさせること、
    を含む第一の材料除去処理を前記フォトレジストと前記スタック構造とに受けさせること、ならびに、
    前記フォトレジストの第二の部分を除去するために第二のフォトリソグラフィ処理を前記フォトレジストに受けさせること、および
    前記マスキング構造と、前記フォトレジストの新たな残りの部分とによって覆われていない前記階層のうちの２つまたはそれより多く、の部分を除去するために、少なくとも１つの追加のエッチング処理を前記スタック構造の前記階層のうちの前記２つまたはそれより多くに受けさせること、
    を含む第二の材料除去処理を、前記第一の材料除去処理の後に前記フォトレジストと前記スタック構造とに受けさせること、
    を含む請求項１の方法。
  8. 少なくとも１つのエッチング処理を前記階層のうちの１つまたはそれより多くに受けさせることは、
    前記絶縁構造の部分を第一の幅まで除去するために、第一の異方性エッチングを前記フォトレジストの直接下にある階層の前記絶縁構造に受けさせること、および
    前記犠牲構造の部分を前記第一の幅まで除去するために、第二の異方性エッチングを前記階層の前記犠牲構造に受けさせること、を含む、
    請求項７の方法。
  9. 少なくとも１つの追加のエッチング処理を前記階層のうちの２つまたはそれより多くに受けさせることは、
    前記階層の前記絶縁構造の別の部分を第二の幅まで除去するため、かつ別の階層の前記絶縁構造の部分を前記第一の幅まで除去するために、第三の異方性エッチングを、前記階層の前記絶縁構造および前記階層の直接下にある前記別の階層の前記絶縁構造の各々に受けさせること、ならびに、
    前記階層の前記犠牲構造の別の部分を前記第二の幅まで除去するため、かつ前記別の階層の前記犠牲構造の部分を前記第一の幅まで除去するために、第四の異方性エッチングを、前記階層の前記犠牲構造および前記別の階層の前記犠牲構造の各々に受けさせること、を含む
    請求項８の方法。
  10. 前記階段ステップ構造を形成した後に、前記マスキング構造を除去することを更に含む、
    請求項１の方法。
  11. 前記階層の各々において導電性構造を形成するため、前記階層の各々の前記犠牲構造の少なくとも部分を、少なくとも１つの導電性材料と取り替えることを更に含む、
    請求項１の方法。
  12. 前記階層の各々の前記犠牲構造の少なくとも部分を少なくとも１つの導電性材料と取り替えることは、
    前記階層に横方向にのびる窪んだ領域を形成するため、前記階層の各々の前記犠牲構造の前記少なくとも部分を選択的に除去すること、および
    前記窪んだ領域を前記少なくとも１つの導電性材料で充填すること、を含む、
    請求項１１の方法。
  13. 前記窪んだ領域を前記少なくとも１つの導電性材料で充填することは、
    タングステン、窒化タングステン、ニッケル、タンタル、窒化タンタル、ケイ化タンタル、プラチナ、銅、銀、金、アルミニウム、モリブデン、チタン、窒化チタン、ケイ化チタン、窒化チタンシリコン（ｔｉｔａｎｉｕｍ ｓｉｌｉｃｏｎ ｎｉｔｒｉｄｅ）、窒化チタンアルミニウム（ｔｉｔａｎｉｕｍ ａｌｕｍｉｎｕｍ ｎｉｔｒｉｄｅ）、窒化モリブデン、イリジウム、酸化イリジウム、ルテニウム、酸化ルテニウム、および導電性を有するようにドープされたシリコンのうちの１つまたはそれより多く、で前記窪んだ領域を充填することを含む、
    請求項１２の方法。
  14. 前記階段ステップ構造の１つまたはそれより多くのステップにて、前記階層のうちの１つまたはそれより多く、の前記導電性構造に少なくとも１つの接触構造を結合させることを更に含む、
    請求項１１の方法。
  15. 半導体デバイス構造を形成する方法であって、
    互いに長手方向に隣接する少なくとも２つの構造を各々が独立的に含み、かつ互いと異なる材料組成を各々が持つ非導電性階層を基板の上に含む、非導電性スタック構造を形成すること、
    前記非導電性スタック構造の前記非導電性階層の各々の少なくとも２つの構造と異なる材料組成を持つマスキング構造を、前記非導電性スタック構造の上面の部分の上に形成すること、
    前記マスキング構造と前記非導電性スタック構造との露出される面の上に、非共形なフォトレジストを形成すること、
    前記マスキング構造と横方向に隣接して位置する階段ステップ構造を前記非導電性スタック構造において形成するために、前記マスキング構造および前記フォトレジストの部分を使用する複数の材料除去処理を、前記非導電性スタック構造に受けさせること、ならびに、
    前記基板の上に部分的に導電性を持つ階層を含む導電性スタック構造を形成するために、前記非導電性階層の各々の前記少なくとも２つの構造のうちの１つの少なくとも部分を導電性材料と取り替えること、
    を含む方法。
  16. 前記マスキング構造および前記非導電性スタック構造の露出される面の上に非共形なフォトレジストを形成することは、前記マスキング構造および前記非導電性スタック構造に接する前記非共形なフォトレジストであって、前記非導電性スタック構造に接する部分が前記マスキング構造に接する前記非共形なフォトレジストの他の部分より大きな厚さを持つ前記非共形なフォトレジスト、を形成することを含む、
    請求項１５の方法。
  17. 前記マスキング構造および前記フォトレジストの部分をマスクとして使用する複数の材料除去処理を前記非導電性スタック構造に受けさせることは、
    開口であって少なくともその部分が前記マスキング構造の側面に横方向に隣接して位置する開口を、前記フォトレジストにおいて形成すること、
    前記マスキング構造および前記フォトレジストの残りの部分をエッチングマスクとして使用して、前記フォトレジストにおける前記開口の直接下にある前記非導電性スタック構造の階層の部分を除去すること、
    その中の前記開口の幅を拡大するために、前記フォトレジストの前記残りの部分を横方向にトリムすること、ならびに、
    前記マスキング構造および前記フォトレジストの前記トリムされ、残ってる部分をエッチングマスクとして使用して、前記非導電性スタック構造の前記階層の別の部分および前記階層開口の直接下にある前記非導電性スタック構造の別の階層の部分を除去する、ことを含む、
    請求項１５の方法。
  18. 前記非導電性スタック構造において階段ステップ構造を形成するために、前記マスキング構造および前記フォトレジストの部分をマスクとして使用する複数の材料除去処理を前記非導電性スタック構造に受けさせることは、前記複数の材料除去処理を使用して前記非導電性スタック構造において１つのみの階段ステップ構造を形成すること、を含む、
    請求項１５の方法。
  19. 導電性接触構造を、前記導電性スタック構造の前記部分的に導電性を持つ階層の各々に電気に結合させることを更に含む、
    請求項１５の方法。
  20. 半導体デバイスであって、
    少なくとも１つの導電性構造と前記少なくとも１つの導電性構造に長手方向に隣接する少なくとも１つの絶縁構造とを各々が含む階層を含む導電性スタック構造と、
    前記導電性スタック構造の前記階層の横方向の端部を含むステップを持つシングルエンドの（ｓｉｎｇｌｅ−ｅｎｄｅｄ）階段構造であって、前記導電性スタック構造の、実質的に平面な横方向の面に横方向に隣接して位置する、シングルエンドの階段構造、および
    前記シングルエンドの階段構造の前記ステップと物理的に接触する導電性接触構造、
    を含む半導体デバイス。
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