KR101990190B1 - 적어도 2개의 마스크를 이용한 스테어 스텝 형성 - Google Patents

적어도 2개의 마스크를 이용한 스테어 스텝 형성 Download PDF

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Abstract

메모리 소자에서와 같이, 적어도 2개의 마스크를 이용한 스테어 스텝 형성 장치 및 방법이 제공된다. 일례의 방법은 제 1 노출 영역을 형성하기 위해 전도 물질 위에 제 1 마스크를 형성하는 단계와, 제 2 노출 영역 형성을 위해 제 1 노출 영역의 일부분 위에 제 2 마스크를 형성하는 단계를 포함하며, 제 2 노출 영역은 제 1 노출 영역보다 작다. 전도 물질이 제 2 노출 영역으로부터 제거된다. 상기 제 2 마스크의 초기 제 1 치수는 제 1 노출 영역의 제 1 치수보다 작고, 상기 제 2 마스크의 초기 제 2 치수는 적어도 제 1 노출 영역의 제 2 치수 더하기, 상기 제 2 마스크의 초기 제 1 치수와 스테어 스텝 형성 후 상기 제 2 마스크의 최종 제 1 치수 사이의 차이와 동일한 거리다.

Description

적어도 2개의 마스크를 이용한 스테어 스텝 형성 {STAIR STEP FORMATION USING AT LEAST TWO MASKS}
본 발명은 일반적으로 반도체 메모리 장치 및 형성 방법에 관한 것이고, 특히, 적어도 2개의 마스크를 이용한 스테어 스텝(stair step) 형성 장치 및 방법에 관한 것이다.
메모리 장치는 컴퓨터 또는 다른 전자 장치 내의 내장형, 반도체, 집적 회로로 제공되는 것이 일반적이다. 다른 것들 중에서도, 랜덤-액세스 메모리(RAM), 읽기 전용 메모리(ROM), 동적 랜덤 액세스 메모리(DRAM), 동기식 동적 랜덤 액세스 메모리(SDRAM), 저항 메모리, 가령, RRAM, 및 플래시 메모리를 포함한, 서로 다른 많은 타입의 메모리가 존재한다.
메모리 소자는 폭넓은 범위의 전자 응용기기를 위한 휘발성 및 비-휘발성 데이터 저장 수단으로 사용된다. 플래시 메모리는 높은 메모리 밀도, 높은 신뢰도, 및 낮은 전력 소모를 가능하게 하는 일-트랜지스터 메모리 셀을 통상적으로 이용한다. 비휘발성 메모리는 예를 들어, 개인용 컴퓨터, 휴대용 메모리 스틱, 고상 드라이브(SSD), 디지털 카메라, 셀폰, 휴대용 뮤직 플레이어, 가령, MP3 플레이어, 무비 플레이어, 및 기타 전자 장치들에 사용될 수 있다.
메모리 소자는 다양한 2차원 또는 3차원 구조로 배열될 수 있는 메모리 셀들의 메모리 어레이를 포함할 수 있다. 메모리 어레이에 연결된 회로는, 예를 들어, 실질적으로 평면형의 구조로 배열될 수 있다. 메모리 셀 및 관련 회로를 연결하기 위해 인터커넥션이 사용된다.
도 1은 3차원(3D) 메모리 소자의 일부분의 종래 기술의 사시도다.
도 2는 메모리 어레이와 스트링 드라이버 사이의 연결을 예시하는 종래 기술의 개략도다.
도 3은 3D 메모리 어레이와 평면형 스트링 드라이버 사이의 연결을 예시하는 종래 기술의 분리 사시 블록도다.
도 4A-4F는 축소 포토 레지스트를 이용한 스테어 스텝 형성의 측면도를 예시하는 종래 기술의 블록도다.
도 5A-5F는 본 발명의 하나 이상의 실시예에 따라, 축소 포토 레지스트를 이용한 스테어 스텝 형성의 평면도를 예시하는 블록도다.
도 6A-6B는 4개의 방향으로 스테어 스텝 형성을 예시하는 종래 기술의 블록도다.
도 7A는 본 발명의 하나 이상의 실시예에 따른, 2개의 마스크를 이용한 2개의 방향으로 스테어 스텝 형성의 평면도를 예시하는 블록도다.
도 7B는 본 발명의 하나 이상의 실시예에 따른, 2개의 마스크를 이용한 일 방향으로 스테어 스텝 형성을 예시하는 블록도다.
도 8A-8L은 본 발명의 하나 이상의 실시예에 따른, 2개의 마스크를 이용한 일 방향으로 스테어 스텝 형성을 예시하는 블록도다.
가령, 메모리 장치에서, 적어도 2개의 마스크를 이용한 스테어 스텝 형성 장치 및 방법이 제공된다. 일례의 방법은 제 1 노출 영역을 형성하기 위해 전도 물질 위에 제 1 마스크를 형성하는 단계와, 제 2 노출 영역 형성을 위해 제 1 노출 영역의 일부분 위에 제 2 마스크를 형성하는 단계를 포함하며, 제 2 노출 영역은 제 1 노출 영역보다 작다. 전도 물질이 제 2 노출 영역으로부터 제거된다. 제 2 마스크의 초기 길이는 제 1 노출 영역의 길이보다 작고, 제 2 마스크의 초기 길이는 적어도 제 1 노출 영역의 폭 더하기 제 2 마스크의 초기 길이와 스테어 스텝 형성 후 제 2 마스크의 최종 길이 사이의 차이와 동일한 거리다.
본 발명의 다음의 상세한 설명에서, 발명의 일부분을 형성하는 첨부 도면을 참조하며, 첨부 도면에서는 발명의 하나 이상의 실시예가 어떻게 실시될 수 있는지를 예시로 제시한다. 이러한 실시예들은 발명의 실시예를 당 업자로 하여금 실시할 수 있게 하도록 충분히 상세하게 설명되며, 다른 실시예들이 이용될 수 있고, 그리고 프로세스, 전기, 및/또는 구조적 변화가 발명의 범위로부터 벗어나지 않으면서 이루어질 수 있다.
여기서 도면은, 첫번째 자리는 도면의 도면번호에 해당하고, 나머지 자리는 도면 내 요소 또는 구성요소를 식별하는, 도면부호 규약을 따른다. 서로 다른 도면 간에 유사한 요소 또는 구성요소는 유사한 자리의 이용에 의해 식별될 수 있다. 여기서 다양한 실시예에서 도시되는 요소들은 본 발명의 다수의 추가 실시예를 제공하기 위해 추가, 교환, 및/또는 제거될 수 있다. 추가적으로, 도면에 제공되는 요소들의 비율 및 상대적 크기는 본 발명의 다양한 실시예를 예시하고자 하는 것일 뿐, 제한적인 의미로 사용되어서는 안된다.
"제 1", "제 2", "제 3", "제 4"가 다양한 특징들의 명칭을 서로로부터 차별화시키기 위해, 단지 편의상의 이유로, 여기서 및/또는 청구범위에서 사용될 수 있다. 이러한 용어의 이용이, 물질이 반드시 서로 다른 조성을 가짐을 의미하는 것은 아니며, 가끔은 동일 조성임에도 불구하고, 서로 다른 높이에서, 서로 다른 시기에, 또는 서로 다른 방식으로, 형성되는 물질들 간을 구분하기 위해 사용된다. 이러한 용어의 사용은 형성 순서를 포함한, 그러나 이에 제한되지 않는, 특징들의 특정 순서를 따르고자 함이 아니다.
도 1은 3차원(3D) 메모리 소자(100)의 일부분의 종래 기술의 사시도다. 메모리 소자(100)는 가령, NAND 플래시 메모리 어레이를 포함할 수 있다. 메모리 소자(100)는 액세스 라인(105) 및/또는 데이터 라인(102)과 같이, 다수의 전도 라인에 직교 배향되는 다수의 직렬-연결 메모리 셀(103)들의 수직 스트링을 포함한다. 여기서 사용되는 바와 같이, A가 B에 연결됨은 A와 B가 함께 연결됨을 의미하며, 예를 들어, A와 B가 가령, 직접적인 오옴 연결을 통해 또는 간접 연결을 통해, 가령, C를 통해, 서로 전기적으로 연결됨을 의미한다. 다양한 전도 라인 간의 절연 물질은 명료성을 위해 도 1에서 생략되었다. 전도 물질이 가령, 폴리실리콘으로, 또는, 다른 도핑된 또는 도핑되지 않은 물질로 형성될 수 있다. 절연 물질이 가령, 옥사이드로, 또는, 다른 유전 물질로 형성될 수 있다.
드레인 선택 게이트(SGD)와 같은 제 1 선택 게이트(108)가 직렬-연결 메모리 셀(103)들의 다수의 수직 스트링의 제 1 단부에 배열될 수 있고, 소스 선택 게이트(SGS)와 같은 제 2 선택 게이트(110)가 직렬-연결 메모리 셀(103)의 수직 스트링의 제 2 단부, 가령, 대향 단부에 배열될 수 있다.
복수의 데이터 라인(102)이 제 1 평면에 배향될 수 있고, 제 1 평면 내 제 1 방향으로 추가적으로 배향될 수 있으며, 직렬-연결 메모리 셀(103)의 수직 스트링이 제 1 평면에 수직으로 배향된다. 복수의 액세스 라인(105)이 제 2 평면에 배향될 수 있고, 제 2 평면 내 제 2 방향으로 추가적으로 배향될 수 있다.
도 1에 도시되는 바와 같이, 액세스 라인(105)은 평면형 구조로 형성될 수 있다. 제 2 평면은 제 1 평면에 실질적으로 평행할 수 있다. 제 2 방향은 예를 들어, 제 1 방향에 수직일 수 있다. 데이터 라인(102)은 제 1 방향으로 직렬-연결 메모리 셀(103)들의 다수의 수직 스트링에 의해 공유될 수 있고, 액세스 라인(105)은 제 2 방향으로 직렬-연결 메모리 셀(103)들의 다수의 수직 스트링에 의해 공유될 수 있다.
하나 이상의 소스 라인(104)은 제 3 평면에 배향될 수 있고, 제 3 평면은 제 1 및 제 2 평면에 실질적으로 평행하다. 소스 라인(104)은 제 2 방향으로, 가령, 도 1에 도시되는 바와 같이 액세스 라인(105)과 동일 방향으로, 또는 다른 방향으로, 더 배향될 수 있다. 선택 게이트(108, 110)는 데이터 라인(102)과 소스 라인(104) 사이에 직렬-연결 메모리 셀(103)의 특정 수직 스트링을 선택하도록 작동할 수 있다. 이와 같이, 직렬-연결 메모리 소자(103)의 수직 스트링은 데이터 라인(102) 및 소스 라인(104)의 교차점에 위치할 수 있다.
액세스 라인(105)은 특정 레벨에서 메모리 셀의 제어 게이트에 연결되고(일부 경우에는 제어 게이트로부터 연결되고), 수직 스트링 내 직렬-연결 메모리 셀 중 특정 메모리 셀을 선택하는데 사용될 수 있다. 이러한 방식으로, 특정 메모리 셀이 선택될 수 있고, 제 1 선택 게이트(108), 제 2 선택 게이트(110), 및 액세스 라인(105)의 작동을 통해 데이터 라인(102)에 전기적으로 연결될 수 있다. 액세스 라인(105)은 직렬-연결 메모리 셀(103)들의 수직 스트링 중 하나 이상 내의 특정 위치에서 메모리 셀을 선택하도록 구성될 수 있다.
도 1에서 관찰되는 바와 같이, 평면형 액세스 라인(105)이, 수직 전도체(112)에 의해서와 같이, 수직-배향 결합을 돕기 위해 복수의 3D 스테어 스텝 구조(106)를 갖도록 구성될 수 있다. 즉, 각자의 평면형 액세스 라인(105)이 스테어 스텝 구조(106)의 각자의 스테어 스텝으로 형성될 수 있다. 여기서 사용되는 스테어 스텝 구조(106)는 일반적으로 한 세트의 스테어 스텝과 연관된, 횡방향으로 서로 다른 거리로 연장되는 서로 다른 높이의 복수의 스테어 스텝을 가진 3D 구조를 의미한다. 본 발명의 일 실시예에 따르면, 하측 높이의 스텝들은 도 1에 도시되는 바와 같이, 그 다음 높은 높이의 스텝이 연장되는 횡방향 거리보다 더 멀리 횡방향으로 연장될 수 있다. 즉, 하측 스텝은 위 스텝보다 횡방향으로 더 연장된다. 도 1은 평면형 액세스 라인(105)의 두 단부 상의, 그러나 최근접 에지 상에 있지 않은, 스텝을 도시한다. 과거의 기법에 따르면, 스텝들이 모든 에지 상에 형성되고, 원치않는 에지 위치로부터 스텝을 트리밍을 통해 제거하여, 스텝 형성 및 후속 제거되는 영역을 낭비하게 된다. 이러한 낭비 영역은 메모리 소자(100)의 유효 풋프린트를 증가시킬 수 있다.
예를 들어, 도 1은 스테어 스텝 구조를 갖도록 형성되는 4개의 에지 중 3개를 가진 적어도 제 1 선택 게이트(108), 액세스 라인(105), 제 2 선택 게이트(110)를 포함하는 물질들의 스택을 보여준다. 도 1이 스테어 스텝 구조로 형성된 에지들을 가진 물질들을 스택을 도시하지만, 나중에 논의되는 바와 같이, 물질들의 스택의 에지의 일부분만을 스테어 스텝 구조로 형성하는 것은 종래 기술이 아니다. 본 발명의 실시예는 스테어 스텝 구조를 가진 하나 이상의 에지를 지닌 물질들의 스택을 포함할 수 있다. 본 발명의 실시예는 스테어 스텝 구조로 형성되는 스택의 에지의, 가령, 전부가 아닌, 일부분만을 포함할 수 있다. 예를 들어, 본 발명의 실시예에서는 물질들의 스택의 일 에지의 제 1 부분이 스테어 스텝 구조를 갖도록 형성될 수 있고, 일 에지의 제 2 부분이 스테어 스텝 구조를 갖지 않도록 형성될 수 있으며, 이는 추후 상세하게 설명될 것이다.
하측 스텝은 다음 높은 스텝 너머로 횡방향으로 충분한 거리만큼 연장되어, 다음 높은 스텝을 지나 횡방향으로 연장되는 하측 스텝의 부분에 대해 수직 결합이 이루어질 수 있다. 이러한 방식으로, 수직 전도체(112)가, 각각 스테어 스텝 구조(106) 내 일 스텝에 대응할 수 있는, 액세스 라인(105), 선택 게이트(108 또는 110), 또는 소스 라인(104)과 같은 하측 스텝에 연결될 수 있다.
메모리 어레이(100)는 메모리 어레이(100) 작동과 연관된 다양한 회로에 연결될 수 있다. 이러한 회로는 예를 들어, 스트링 드라이버 회로를 포함할 수 있다. 일례로서, 수평 전도 라인(114)은 메모리 어레이(100)로부터 예를 들어, 스트링 드라이버로 이어질 수 있다. 스테어 스텝 구조(106)의 스텝들이, 가령, 수직 전도체(112)를 통해, 전도 라인(114)에 연결될 수 있다. 이러한 방식으로, 액세스 라인(105), 선택 게이트(108/110), 및/또는 소스 라인(104), 및 스트링 드라이버의 수직 스택 사이에서, 가령, 평면형 수평 전도 라인(114)을 통해, 전기적 연결이 이루어질 수 있다.
NAND 메모리 셀의 스트링들은 가령, 소스, 드레인과 같이, 각각의 단부에서 선택 게이트 트랜지스터와 함께 배열될 수 있다. 각각의 스트링은 드레인-소스로 직렬로 연결된 다수의 메모리 셀을 포함할 수 있다. NAND 메모리 셀의 수직 스트링은, 직렬-연결 메모리 셀의 스트링이 수직 배향으로 선형으로 배열되도록 배열될 수 있고, 또는, "U" 형상과 같이 비-선형 구조로 배열될 수 있으며, "U" 형상 부분은 예를 들어, 수직으로 배향된다. 즉, 직렬-연결 메모리 셀의 스트링은 액세스 라인, 가령, 워드 라인과, 데이터 라인, 가령, 비트 라인을 포함하는 평면에 수직인 방향으로 배열될 수 있다.
도 2는 메모리 어레이(200)와 스트링 드라이버(216) 사이의 연결을 예시하는 종래 기술의 개략도다. 스트링 드라이버(216)는 가령, 액세스 라인(206)의 적절한 행사에 의해, 메모리 셀의 스트링 내에서 특정 선택 게이트 및/또는 특정 메모리 셀의 전압 신호를 인가함으로써, 특정 메모리 셀 및/또는 메모리 셀의 특정 스트림의 선택을 제어하는데 사용될 수 있다. 도 2는 다수의 전도 라인(214)을 통해 스트링 드라이버(216)에 연결되는 메모리 어레이(200)의 액세스 라인(206), 선택 게이트(208)(SGD), 및 선택 게이트(210)(SGS)를 보여준다. 스트링 드라이버(216)는 가령, CMOS 장치를 이용하여 형성될 수 있다. 메모리 어레이(200)는 도시되는 바와 같이 배열되어 메모리 셀들의 스트링에 연결되는 데이터 라인(202)을 더 포함한다.
메모리 어레이(200)의 액세스 라인(206), 선택 게이트(208)(SGD), 및 선택 게이트(210)(SGS)는 선택 트랜지스터(218)를 통해 각자의 전역 액세스 라인(228)에 연결될 수 있다. 선택 트랜지스터(218)는 예를 들어 전계 효과 트랜지스터(FET)일 수 있다. 선택 트랜지스터(218)는 예를 들어, 선택 트랜지스터(218) 각각의 게이트와, 블록 고전압 스위치(220)의 출력 사이에 연결되는 블록 고전압 스위치 출력(BLKHVSW_OUT) 신호 라인(226)을 통해 제어될 수 있다. 블록 고전압 스위치(220)는 전역 액세스 라인(228)에 메모리 어레이(200)의 액세스 라인(206), 선택 게이트(208)(SGD), 및 선택 게이트(210)(SGS)을 연결하기 적절할 때 블록 고전압 스위치 출력 신호 라인(226) 상에서 BLKHVSW_OUT 신호를 생성하기 위해 입력으로, 예를 들어, 블록 선택 어드레스(222) 및 입력 전압(224)을 수신한다.
판독 또는 프로그램 확인 작동과 같은 감지 작동에서, 전역 액세스 라인 드라이버(216)는 감지되는 메모리 셀에 연결된 특정 로컬 액세스 라인을 선택하기 위해, 양전압 신호를 전역 액세스 라인(228)에, 가령, 전역 워드 라인에, 제공한다. 판독 또는 확인되는 메모리 셀에 연결되지 않은 액세스 라인과 같이, 선택되지 않은 액세스 라인에는 통과 전압(Vpass)이 제공될 수 있고, 선택된 액세스 라인에는 판독 전압이 제공될 수 있다. 메모리 셀의 판독 및/또는 프로그래밍을 위해 다른 기술도 가능하다. 다양한 실시예에 따르면, 메모리 어레이(200)는 도 3에 도시되는 바와 같이, 수직으로 배향되는 스트링을 갖는 3D 메모리 어레이로 구현될 수 있고, 선택 트랜지스터(218)를 포함한, 스트링 드라이버(216)는 실질적으로 평면형 장치로 구현될 수 있다. 전도 라인(214)을 포함하는 스테어 스텝 구조는 수직 3D 어레이 및 수평 평면형 구조, 가령, 스트링 드라이버(216)를 전기적으로 연결하는데 사용될 수 있다.
도 3은 3D 메모리 어레이와 평면형 스트링 드라이버 사이의 연결을 예시하는 종래 기술의 분리 사시 블록도다. 도 3은 수직 스택 구조, 가령, 3D 메모리 어레이와, 실질적으로 평면형 구조, 가령, 평면형 스트링 드라이버(316)를 연결하기 위해, 스테어 스텝 구조의 이용을 분리하여 도시한다. 수직 스택 구조는 메모리 어레이의 선택 게이트(308)(가령, SGD), 복수의 액세스 라인(306)(가령, 8 스텝의 워드 라인), 및 선택 게이트(310)(가령, SGS)를 포함하는 다수의 전도 물질 스텝으로 구성된다. 직렬 연결 메모리 셀(303)의 수직 스트링은 수직 스택 구조의 스텝에 수직으로 배열된다(단순화를 위해 많은 수직 스트링 중 2개 만이 도 3에 도시된다).
수직 전도체(312)는 다양한 스텝에 연결되는 것으로 도시되며, 하측 스텝은 각자의 하측 스텝 위의 스텝 너머로 연장된다. 수직 전도체(312)는 수평 전도 라인(314)에 연결되고, 수평 전도 라인은 다시 도 2에 개략적으로 도시되는 방식과 같이, 실질적으로 평면형 스트링 드라이버(316)에 연결된다. 전도체, 트랜지스터, 및/또는 스트링 드라이버(316)의 기타 요소들은 유한 길이, 폭, 및 높이를 갖는다는 점에서, 3차원 형상이고 엄격한 평면형이 아니다. 그러나, 스트링 드라이버는 두 방향으로의 치수가 제 3 방향으로의 치수보다 훨씬 크다는 점에서, 실질적으로 평면형인 것으로 여기서 언급된다. 예를 들어, 평면형은 적층없는 요소들을 가진 구조체를 의미하며, 3D는 3차원 개 각각의 차원에 복수의 요소들과 같이, 적층 요소들을 가진 구조체를 의미한다.
도 4A-4F는 축소 포토 레지스트를 이용한 스테어 스텝 형성의 측면도를 예시하는 종래 기술의 블록도다. 도 4A는 교번형 전도 물질 및 절연 물질(407-1, 407-2,... 407-5)의 스택(409)을 도시한다. 전도 물질은 선택 게이트(410) 물질, 가령, 소스 선택 게이트 물질 위에 형성되는 복수의 액세스 라인(406-0, 406-1, 406-2, 406-3) 물질 위에 형성되는 드레인 선택 게이트 물질과 같은 선택 게이트 (408) 물질을 포함할 수 있다. 4개의 액세스 라인(406-0, 406-1, 406-2, 406-3)의 물질만이 스택(409)에 도시되지만, 본 발명의 실시예는 특정 양, 순서, 또는 조성의 물질을 포함하는 스택에 제한되지 않으며, 더 많거나 더 적은 액세스 라인 물질, 선택 게이트 물질, 및/또는 다른 물질을 포함할 수 있다. 더욱이, 스택(409)이 반드시 단일 전도 및 절연 물질의 교번에 의해 형성될 필요는 없고, 예를 들어, 서로 인접하여 형성되는 서로 다른 2개의 절연 물질에 의해 분리되는 여러개의 전도 물질을 포함할 수 있고, 그외 다른 조합 및 구조의 물질들을 포함할 수 있다.
포토레지스트(430-1)가 스택(409) 위에 형성된다. 도 4A에 도시되는 바와 같이, 포토레지스트(430-1)는 스택(409)의 에지에 횡방향으로 연장되지 않도록 형성될 수 있다. 즉, 포토레지스트(430-1)는 스택(409)의 횡방향 일부분을 각각의 방향으로 노출된 채로 남겨두도록, 스택(409)보다 각각의 방향으로 작게 형성될 수 있다. 도 4A의 물질의 스택의 측면 단면도가 스택(409)의 2개의 대향 에지(가령, 좌측 및 우측 에지)까지 연장되지 않는 포토레지스트를 도시하지만, 종래 기술의 포토레지스트(430-1)는 스택(409)의 시선 방향으로 에지까지, 가령, 전방 및 후방 에지까지 연장되지 않도록 형성된다. 포토레지스트(430-1)는 스택(409)의 각각의 에지에 노출되는 스택(430-1)의 하나의 스테어 스텝의 폭을 남기도록 형성된다.
도 4B는 반응성 이온 에칭과 같이, 폴리실리콘 물질 및 옥사이드 물질의 에칭에 해당하는, 제 1 물질 제거 프로세스 후 스택(409)의 구조를 도시한다. 포토레지스트(430-1)에 의해 보호되지 않는 스택(409)의 부분들이 제거된다. 물질 제거 프로세스는 에칭의 지속시간 및/또는 조성에 의해, 또는 기타 기술에 의해, 지정 깊이까지 스택(409)의 물질을 제거하도록 제어된다. 예를 들어, 도 4B는 포토레지스트(430-1)에 의해 커버되지 않는 선택 게이트(408) 물질, 절연 물질(407-5), 및 액세스 라인(406-3) 물질의 일부분을 포함하는, 스택(409)으로부터의 물질이 절연 물질(407-4)의 소정 깊이까지 제 1 물질 제거 프로세스에 의해 제거되었음을 보여준다. 제 1 물질 제거 프로세스는, 예를 들어, 액세스 라인(406-3) 물질을 포함하지 않는 제 1 스테어 스텝을 형성하도록, 선택 게이트(408) 물질 및 절연 물질(407-5)만을 제거하도록, 액세스 라인(406-3) 물질의 깊이에서 중지될 수 있다.
이러한 방식으로, 나머지 스택(409) 물질에 대해 선택 게이트(408) 물질, 절연 물질(407-5), 및 액세스 라인(406-3) 물질로 스테어 스텝이 형성된다. 도 4B는 스택(409)의 2개의 대향 에지에서 동시에 형성되는 스테어 스텝을 도시한다. 마찬가지로, 스텝은 전방 및 후방 에지에서 형성된다.
도 4C는 가령, 선택 게이트(408) 물질과 같이, 스택(409)의 상부 물질의 다른 부분을 노출시키도록, 도 4A 및 4B에 도시되는 포토레지스트(430-1)로부터 횡방향 치수로 리사이징된 포토레지스트(430-2)를 도시한다. 포토레지스트는 도 4C의 주시 방향으로, 가령, 전방-후방 방향으로, 작게 또한 리사이징된다. 포토레지스트(430-2)의 리사이징은 다양한 기술에 의해 실현될 수 있다. 예를 들어, 도 4A 및 4B에 도시되는 포토레지스트(430-1)는 화학-기계적 폴리싱(CMP)에 의해서 완전히 제거되거나 제자리에서 트리밍될 수 있고, 더 작은 치수의 새 포토레지스트(430-2)가, 도 4C에 도시되는 바와 같이 선택 게이트(408) 물질 위에 증착될 수 있다. 포토레지스트(430-1)는 가령, 도 4B에 도시되는 것과 같은 삽입 구조물이 존재하지 않도록, 예를 들어, 각자의 스테어 스텝의 형성에 사용되는 폴리실리콘 및 옥사이드 건식 에칭 중, 제자리에서, 트리밍될 수 있다.
도 4D는후속 물질 제거 프로세스(가령, 제 2 에칭) 후 스택(409)의 구조를 도시한다. 포토레지스트(430-2)에 의해 보호되지 않는 스택(409)의 소정 깊이의 물질이 제거된다. 물질 제거 프로세스는 지정 깊이까지 스택(409)의 물질을 제거하도록 제어된다. 예를 들어, 도 4D는 포토레지스트(430-2)에 의해 커버되지 않는, 노출된 선택 게이트(408) 물질, 절연 물질(407-5), 및 액세스 라인(406-3) 물질의 다른 부분을 포함하는, 스택(409)으로부터의 물질을 제거하도록 제 2 물질 제거 프로세스가 제어됨을 보여준다. 제 2 물질 제거 프로세스는 (제 1 물질 제거 프로세스에 의해 노출된) 절연 물질(407-4)을 또한 제거하고, 제 2 물질 제거 프로세스 중 절연 물질(407-4) 제거 후 노출되는 액세스 라인(406-2) 물질을 또한 제거한다. 도 4D는 제 2 제거 프로세스로부터 나타나는 2개(우측 및 좌측) 스텝들을 가진 스테어 스텝 구조를 도시한다. 마찬가지로, 추가적인 스텝들이 과거 기법에 따라 스택의 전방 및 후방 에지 상에 동시에 형성된다. 스텝에 기초하여 여기서 사용되는 명칭은 물질들의 스택 내로 잘려들어간 "노치"이며, 노치는 수평 표면 및 수직 표면에 의해 형성되는 모서리다. 따라서, 도 4A는 제로 스텝(1 대신), 도 4B 및 4C는 하나의 스텝(2 대신), 도 4D는 2개의 스텝(3 대신)을 도시한다.
물질 제거 프로세스는 더 반복될 수 있고, 각각의 후속 제거 프로세스는 좌측, 우측, 전방, 및 후방 에지와 같이, 스테어 스텝 형성의 각자의 위치와 연관된 스테어 스텝에 의해 더 작은 포토레지스트 마스크를 이용한다. 스테어 스텝 폭은 가령, 10마이크로미터일 수 있다.
도 4E는 4개의 물질 제거 프로세스(가령, 4회의 에칭) 후 스택(409)의 구조를 도시하며, 이 경우 포토레지스트(430-3)가 포토레지스트(430-2)에 대해 각각의 에지 상에서 여러 개의 스텝의 폭만큼 감소한다. 도 4F는 4개의 물질 제거 프로세스 후, 그리고 가령, CMP에 의해, 포토레지스트(430-3) 제거 후, 최종 스테어 스텝 구조를 남긴 상태에서, 스택(409)의 구조를 도시한다. 각각의 스테어 스텝이 스테어 스텝 위에 각자의 절연 물질을 갖는 것으로 도시되지만(선택 게이트 물질(408)은 스텝으로 간주되지 않음), 추가적인 에칭 기술을 이용하여 위에 놓인 절연층을 통한 플러그를 형성하도록, 아래에 놓인 각자의 전도 물질, 가령, 선택 게이트 물질 및/또는 액세스 라인 물질에 수직 연결이 이루어질 수 있다.
도 5A-5F는 본 발명의 하나 이상의 실시예에 따라, 축소 포토 레지스트를 이용한 스테어 스텝 형성의 평면도를 예시하는 블록도다. 도 5A-5F는 도 4A-4F에 도시되는 측면도에 대응하는 평면도다. 즉, 도 5A는 도 4A에 대응하는 평면도이고, 도 5B는 도 4B에 대응하는 평면도이고, 등등이다. 앞서 상세히 살펴본 바와 같이, 도면부호는 도 5A-5F 및 4A-4F 간에 또한 대응하며, 첫번째 자리는 적절한 도면번호를 반영한다.
도 5A는 도 4A에 측면도로 도시되는 스택(409)과 같은, 교번형 전도 물질 및 절연 물질의 스택 위에 형성되는 포토레지스트(530-1)를 도시한다. 특히, 포토레지스트(530-1)는 선택 게이트(508) 물질 위에 형성되고, 이는 스택의 상부 물질이다. 도시되는 바와 같이, 포토레지스트(530-1)는 선택 게이트(508) 물질의 하나 이상의 에지까지, 횡방향으로, 가령, 도 5A의 좌측에서 우측으로, 연장되지 않도록 형성될 수 있다. 예를 들어, 포토레지스트(530-1)는 선택 게이트(508) 물질의 일부분을 좌측 및 우측 에지에서 노출된 채로 남기도록, 선택 게이트(508) 물질보다 적어도 한 방향으로 작게 형성될 수 있다.
도 5A에 도시되는 평면도는 포토레지스트(530-1)가, 도 5A에 도시되는 선택 게이트(508) 물질의 상측 및 하측 에지에서와 같이, 스택 내 스테어 스텝 구조가 형성되지 않을 선택 게이트(508) 물질의 에지까지, 또는 에지를 지나, 연장되도록 선택 게이트(508) 물질 위에 형성될 수 있음을 보여준다. 도 5A에 도시되는 바와 같이, 포토레지스트(530-1)는 선택 게이트(508) 물질의 상측 및 하측 에지까지, 또는 상측 및 하측 에지를 지나, 연장될 수 있다. 하나 이상의 실시예에 따르면, 포토레지스트(530-1)는 모든 물질 제거 프로세스에 대해 포토레지스트가 후속하여 감소한 총 거리와 동일한 거리만큼 선택 게이트(508) 물질의 에지를 지나 연장되도록 형성될 수 있다. 이러한 오버랩으로, 도 5A에 도시되는 2차원 방향들 각각으로 포토레지스트의 비례적 감소는, 스택 내 스테어 스텝 구조가 형성되지 않을 선택 게이트(508) 물질의 에지까지 여전히 연장되는 최소 포토레지스트로 나타날 것이다.
도 5B는 에칭과 같은, 제 1 물질 제거 프로세스 후 스택의 구조를 도시한다. 포토레지스트(530-1)에 의해 보호되지 않는 스택의 일부 물질이 제거된다. 제 1 물질 제거 프로세스는 절연 물질(507-4) 깊이까지 스택의 물질을 제거하도록 제어된다. 즉, 포토레지스트(530-1)에 의해 보호되지 않는 선택 게이트(508) 물질의 일부분과, 아래에 놓인 절연 물질 및 액세스 라인 물질이 제거되었다.
도 5C는 가령, 물질 스택의 상부에서 선택 게이트(508) 물질의 다른 부분을 노출시키도록, 도 5A 및 5B에 도시되는 포토레지스트(530--1)의 치수로부터 리사이징된 포토레지스트(530-2)를 도시한다. 제 1 물질 제거 프로세스에 의해 노출되는 절연 물질(507-4)이 또한 노출 상태로 유지된다. 포토레지스트(530-2)의 리사이징은 횡방향, 가령, 좌측-우측 방향으로만 감소한 것이 아니라, 수직 방향으로, 가령, 상부-하부 방향으로 지정 크기만큼 또한 감소한 것으로 도시된다. 포토레지스트는 예를 들어, 폴리실리콘 및 옥사이드의 건식 에칭 중 모든 방향으로 리사이징될 수 있다.
따라서, 일방향으로, 가령, 도 5C에서 수평 방향으로, 스테어 스텝을 형성하면서, 가령, 도 5C에서 수직 방향으로 도시되는, 포토레지스트의 폭은, 상측 또는 하측 에지에서 아래의 전도 및/또는 절연 물질을 노출시키도록 폭이 감소하지 않게 유지될 수 있다. 따라서, 포토레지스트의 폭은 선택 게이트(508) 물질의 에지 너머로 연장되도록 초기에 형성될 수 있다. 이는 실리콘 영역이 도 5C에 도시되는 수직 방향으로 더 큼을 지시할 수 있어서, 포토레지스트가 그 위에 형성될 수 있게 되고, 더 큰 볼륨 및 풋프린트를 소모할 수 있게 된다.
그러나, 포토레지스트(530-2)의 크기 감소로도, 포토레지스트(530-2)는 선택 게이트(508) 물질의 상측 및 하측 에지에서와 같이, 스테어 스텝 형성이 이루어지지 않을, 선택 게이트(508) 물질의 에지를 지나 여전히 연장된다. 스테어 스텝 구조가 형성되지 않을 선택 게이트(508) 물질의 에지 너머로 포토레지스트의 이러한 비례적 과도-연장은 포토레지스트 물질의 트리밍 또는 에칭과 같이, 포토레지스트가 제자리에서 리사이징되는 경우에 이용될 수 있다.
도 5D는 제 2 에칭과 같은, 제 2 물질 제거 프로세스 후 스택의 구조를 도시한다. 절연 물질(507-4)을 노출시키기 위해 포토레지스트(530-2)에 의해 덮이지 않은 액세스 라인 물질, 절연 물질, 및 노출된 선택 게이트 물질(508)의 다른 부분을 포함하여, 포토레지스트(530-2)에 의해 보호되지 않는 스택의 소정 깊이의 물질이 제거된다. 제 2 물질 제거 프로세스는 제 1 물질 제거 프로세스에 의해 노출된 절연 물질(507-4)을 또한 제거하고, 제 2 스테어 스텝으로 절연 물질(507-3)을 노출시키도록 노출된 절연 물질(507-4) 아래의 액세스 라인 물질을 또한 제거한다. 따라서, 도 5D는 도 4D에 도시되는 측면도에 대응하는, 제 2 제거 프로세스로부터 나타나는 2개의 스텝들을 가진 스테어 스텝 구조를 도시한다.
상술한 바와 같이, 물질 제거 프로세스는 더 반복될 수 있고, 각각의 물질 제거 프로세스는 스테어 스텝 형성의 각자의 위치(가령, 좌측 및 우측 에지 각각) 상에서 스테어 스텝 폭만큼 작은, 그리고 선택적으로, 수직 방향으로 유사 크기만큼 작은, 포토레지스트를 이용한다. 도 5E는 각자의 스텝 위에 각각 절연층(507-1, 507-2, 507-3, 507-4)을 가진 4개의 스텝을 포함한, 추가 스텝을 생성하기 위해 4개의 물질 제거 프로세스 후 스택의 구조를 도시한다.
도 5E는 도 4E에 도시되는 스택의 측면도에 대응하며, 포토레지스트(530-2)에 대해 각각의 측부 상의 여러 스텝들의 폭만큼 포토레지스트(530-3)가 감소하였다. 도 5E는 포토레지스트의 마지막 리사이징에 의해 절연 물질(507-4)의 상측 및 하측 에지까지 마찬가지로 포토레지스트(530-3)가 감소하였음을 보여준다. 도 5F는 4개의 물질 제거 프로세스 후, 그리고 가령, CMP에 의해, 포토레지스트(530-3) 제거 후, 선택 게이트(508) 물질을 가진 최종 스테어 스텝 구조를 노출된 채로 남긴 상태에서, 도 4F에 대응하는 스택의 스테어 스텝 구조의 구성을 도시한다.
도 6A-6B는 스택 물질의 4개의 에지에서 스테어 스텝 형성을 예시하는 종래 기술의 블록도다. 도 6A는 스택의 4개의 에지 각각에서 스테어 스텝 구조 내로 구성되는 물질들의 스택의 평면도다. 도 6A는 복수의 스테어 스텝을 가진 스택을 도시하며, 제 1 (하부) 스텝(634)은 제 2 스텝(636) 너머로 연장되고, 제 2 스텝은 제 3 스텝(638) 너머로 연장되며, 제 3 스텝은 제 4 스텝(640) 너머로 연장되고, 제 4 스텝은 제 5(상부) 스텝(642) 너머로 연장된다. 비아(644)가 스택 내로 형성될 수 있고, 메모리 셀이 그 안에 형성될 수 있다(절연 물질이 도시되지 않기에 비아가 도 6B에 윤곽선으로 도시됨).
도 6A에 도시되는 스테어 스텝 구조는 스테어 스텝 구조가 각각의 에지에 형성되도록, 4개의 에지 중 임의의 에지까지(또는 그 너머로) 연장되지 않도록 포토레지스트를 이용하여 도 4A-4F에 대해 설명되는 것과 유사한 방식으로 형성될 수 있다. 도 6A에 5개의 스텝만이 도시되지만, 스텝의 양 및 크기는 도시되는 바에 제한되지 않으며, 동일한 또는 서로 다른 크기의 더 많은 또는 더 적은 스텝을 포함할 수 있다.
도 6B는 도 6A에 도시되는 스택의 전도 물질의 측면도를 도시한다. 스택의 절연 물질 - 선택 게이트 물질 및/또는 액세스 라인 물질 간에 놓일 수 있음 - 은 명료성을 위해 생략되었다.
도 7A는 본 발명의 하나 이상의 실시예에 따른, 영역 마스크를 이용한 물질 스택의 2개의 에지 각각의 일부분에서만의 스테어 스텝 형성을 예시하는 블록도다. 도 7A는 개구부(752A)(가령, 윈도)를 가진 영역 마스크(750A)를 보여준다. 영역 마스크는 예를 들어, 실리콘 나이트라이드, 실리콘 옥사이드, 실리콘 옥시나이트라이드, 알루미늄 옥사이드, 등으로 형성되는 하드 마스크일 수 있다. 즉, 하드 마스크 물질이 전도 및 절연 물질의 스택 위에 형성될 수 있고 패턴처리 및 에칭되어 개구부(752A)를 형성할 수 있다.
다양한 실시예에 따르면, 영역 마스크(750A)는 관통 개구부를 갖는 전도 및 절연 물질의 스택 위에 형성되어, 스테어 스텝 구조가 형성될 적층된 물질, 가령, 전도 물질의 영역을 노출시킨다. 이러한 방식으로, 영역 마스크(750A)는 개구부(752A)를 통해 노출 상태로 남는 전도 물질의 스택의 제 1 노출 영역을 형성할 수 있다.
포토레지스트 마스크가 개구부(752A) 위에 형성되어, 영역 마스크(750A)까지, 또는 영역 마스크를 지나, 가령, 겹쳐지면서, 연장된다. 일부 실시예에 따르면, 포토레지스트 마스크는 영역 마스크의 에칭 속도보다 큰 에칭 속도를 가진 물질로 형성될 수 있다. 다양한 실시예에 따르면, 포토레지스트 마스크가 전도 물질의 제 1 노출 영역의 일부분 위에 형성될 수 있다. 이러한 방식으로, 포토레지스트 마스크는 제 2 노출 영역을 형성할 수 있고, 제 2 노출 영역은 제 1 노출 영역보다 작다. 예를 들어, 제 2 노출 영역(746)은 포토레지스트 마스크(753)에 의해 부분적으로 개구부(752A) 내에 형성된다.
다양한 실시예에 따르면, 일부 노출 영역이 전도 물질의 제 1 노출 영역의 전부보다는 작다. 예를 들어, 포토레지스트 마스크는 스택의 영역(746)을 남기는 제 1 물질 제거 프로세스를 위해 (753)에서 도시되는 바와 같이 첫번째로 형성될 수 있다. 영역(746) 내 전도 물질(및 아래에 놓인 절연 및/또는 전도 물질)은 그 위에 형성되는 포토레지스트 마스크(가령, 753) 또는 영역 마스크(750A)의 부분을 갖지 않는다. 도 7A에서 확인할 수 있듯이, 포토레지스트 마스크(753)의 초기 치수, 가령 길이(도 7A에서 수평 방향 또는 X 방향으로 도시됨)는 영역 마스크(750A) 내 개구부(752A)에 의해 형성되는, 제 1 노출 영역의 대응 치수, 가령, 길이보다 작을 수 있다.
포토레지스트 마스크(753)의 초기 폭 - 가령, 도 7A에 도시되는 수직 Y 방향임 - 은 적어도 영역 마스크의 폭 더하기 포토레지스트 마스크의 초기 길이와 스테어 스텝 구조 형성 후 포토레지스트 마스크의 최종 길이 간의 차이와 동일한 거리일 수 있다. 즉, 포토레지스트 마스크는 더 작은 크기로 에칭 및/또는 트리밍될 수 있고, 추가 스테어 스텝을 후속하여 형성하는데 사용될 수 있다. 포토레지스트 마스크의 초기 폭은 적어도 영역 마스크의 폭 더하기 오버랩 거리일 수 있다. 초기 오버랩의 크기, 가령, 오버랩 거리는, 예를 들어, 포토레지스트 마스크의 초기 길이와, 스테어 스텝 형성 후 포토레지스트 마스크의 최종 길이 간의, 포토레지스트 마스크의 길이의 차이와 동일할 수 있다.
초기 오버랩의 크기는 얼마나 많은 스테어 스텝들이 스테어 스텝 구조에 포함되는지에 좌우될 수 있다. 일부 실시예에 따르면, 포토레지스트 마스크의 초기 폭은, 적어도 영역 마스크의 폭 더하기, 하나의 스테어 스텝 형성을 위해 포토레지스트 마스크의 리사이징 크기와, 스테어 스텝 구조 내 스테어 스텝들의 수의 곱일 수 있다. 즉, 포토레지스트 마스크가 각자의 스테어 스텝 형성을 위해 물질 제거 간에 동일 거리 주위로 모두 에칭 및/또는 트리밍될 경우, 소정의 오버랩을 유지하기 위해, 또는 적어도 물질의 의도하지 않은 제거를 방지하도록 최종 스텝 형성을 위해 영역 마스크의 에지에 인접하게 놓이기 위해, 포토레지스트 마스크는 스테어 스텝의 양 곱하기 스테어 스텝 당 크기 만큼 영역 마스크 윈도의 폭에 대해 오버사이징될 수 있다.
다수의 실시예에 따르면, 포토레지스트 마스크는, 형성될 스테어 스텝의 양 곱하기 다음 스테어 스텝 형성을 위해 포토레지스트 마스크가 감소되는 양만큼 영역 마스크의 일부분과 초기에 오버랩될 수 있다. 예를 들어, 2개의 스테어 스텝을 가진 스테어 스텝 구조는 2개의 물질 제거 프로세스에 의해 형성될 수 있고, 이는 통상적으로 한번에 포토레지스트 마스크를 리사이징하는 과정을 포함한다. 따라서, 포토레지스트 마스크는 하나의 물질 제거 프로세스 중 포토레지스트 마스크의 크기 감소 거리만큼 영역 마스크와 초기에 겹쳐질 수 있다. 3개의 스테어 스텝을 가진 스테어 스텝 구조는 2회의 포토레지스트 마스크 리사이징(가령, 3-1=2)을 이용함으로써 형성될 수 있다. 따라서, 포토레지스트 마스크는 2회의 포토레지스트 마스크 리사이징 중 포토레지스트 마스크의 크기 감소 거리만큼 마스크와 초기에 겹쳐질 수 있다.
도 7A에 도시되는 바와 같이, 개구부(752A)의 우측 측부 의 영역(746)과, 개구부(752A)의 좌측 측부의 영역(746)을 포함하는 스테어 스텝 구조가 형성될 수 있다. 2개의 노출 영역(746)이 비-인접 형태로 도시되며, 영역(746)들 간에 포토레지스트가 형성된다. 영역 마스크(750A)는 도 7A에 도시되는 바와 같이, 개구부(752A)를 비-정사각형 장방형으로 구성하도록 형성될 수 있다. 그러나, 본 발명의 실시예는 이에 제한되지 않으며, 영역(746)은 다양한 크기, 형상, 및/또는 위치를 가질 수 있다. 즉, 일부 실시예에 따르면, 영역 마스크(750A)는 정사각형, 원형, 3개 이상의 변을 갖는 다각형, 등과 같이, 기타 기하학적 형상으로 개구부(752A)를 구성하도록 형성될 수 있다. 초기-형성된 포토레지스트 마스크(753)는 적어도 일차원으로, 완전히 개구부에 걸쳐, 예를 들어, 더 작은 치수에 걸쳐, 예를 들어, 도 7A에 도시되는 바와 같이 개구부(752A)의 상부로부터 하부까지 Y방향으로, 형성될 수 있다. 초기 형성된 포토레지스트 마스크(753)는 적어도, 형성될 스테어 스텝의 양 곱하기 스테어 스텝 형성에 있어 포토레지스트 마스크가 감소하는 양만큼 영역 마스크(750A)와 겹쳐지도록 형성될 수 있다. 즉, 초기 형성된 포토레지스트 마스크(753)는 위치(757, 753) 간의 거리와 같은 크기만큼 도 7A에 도시되는 개구부(752A)의 상부 및 하부 에지에서 영역 마스크와 겹쳐지도록 형성될 수 있다.
이어서, 초기 형성된 포토레지스트 마스크(753)는 더 작은 크기로 리사이징, 가령, 형성되어 제 2 물질 제거 프로세스를 위해 쇄선 윤곽선(754)으로 도시되는 위치에 위치할 수 있고, 더 작은 크기로 리사이징되어 제 3 물질 제거 프로세스를 위해 쇄선 윤곽선(755)으로 도시되는 위치에 위치할 수 있으며, 더 작은 크기로 리사이징되어 제 4 물질 제거 프로세스를 위해 쇄선 윤곽선(756)으로 도시되는 위치에 위치할 수 있고, 더 작은 크기로 리사이징되어 제 5 물질 제거 프로세스를 위해 쇄선 윤곽선(757)으로 도시되는 위치에 위치할 수 있다. 포토레지스트 마스크(753, 754, 755, 756, 또는 757) 중 하나만이 한번에 개구부(752A) 위에 형성된다. 포토레지스트 마스크(753, 754, 755, 756, 757)는 개구부(752A) 위 중앙에 놓일 수 있고 - 즉, 도 7A에 도시되는 바와 같이, 2개의 노출 영역(746)이 동일 면적을 갖도록 개구부(752A) 위에 일방향으로 중심에 놓임 - 또는, 도 7B에 도시되는 바와 같이 중앙으로부터 이격되어 놓일 수 있다. 영역 마스크(750A)는 물질 제거 프로세스를 위해 도시되는 바와 같이, 제자리에 머무를 수 있다. 이러한 방식으로, 스테어 스텝 구조가 개구부(752A) 내에, 예를 들어, 개구부(752A)의 각 측부에서, 형성될 수 있다.
개구부(752A)를 갖는 영역 마스크(750A)는 도 8A-8L을 참조하여 설명되는 바와 같이, 예를 들어, 하나의 에지에서, 또는 2개의 에지에서, 또는, 하나 또는 2개의 에지 각각의 일부분에서만과 같이, 물질들의 스택의 소정 부분에서만 형성되도록 스테어 스텝 구조를 제한한다. 즉, 개구부(752A)를 갖는 영역 마스크(750A)는 물질들의 스택의 모든 에지(가령, 4개의 에지)보다 적은 개수의 에지로 스테어 스텝 구조의 형성을 제한할 수 있다. 개구부(752A)는 도 7A에 도시되는 바와 같이 X방향으로, 또는 Y방향으로, 또는, 그외 다른 가령, 중간 방향으로, 하나 이상의 스테어 스텝 구조를 형성하도록 배향될 수 있다. 스테어 스텝 구조 형성을 위해 개구부(752A)를 가는 영역 마스크(750A)를 이용함으로써, 폭좁은 스테어 스텝 구조가 도출될 수 있고, 따라서, 다른 신호 라인 및 특징부가 포토레지스트 마스크 및/또는 영역 마스크(750)에 의해 마스킹되는 영역에 의해 형성될 수 있게 된다. 제한된 개구부(752A) 및 결과적으로 작은 스테어 스텝 구조는, 스테어 스텝 구조가 필요치않은 영역을 보호하는데 영역 마스크가 사용될 수 있기 때문에 더 작은 전체 다이 크기로 나타날 수 있다.
도 7B는 본 발명의 하나 이상의 실시예에 따른, 하나의 영역 마스크를 이용한 일 방향으로 스테어 스텝 형성을 예시하는 블록도다. 도 7B는 전도 및 절연 물질의 스택 위에 관통하여 형성되는 개구부(752B)(가령, 윈도)를 가진 영역 마스크(750B)를 보여준다. 포토레지스트 마스크가 (753)에 도시되는 바와 같이 개구부(752B) 위에 형성되어, 영역 마스크(750B)까지, 또는 영역 마스크를 지나도록, 연장된다. 다양한 실시예에 따르면, 포토레지스트 마스크가 개구부(752B)를 통해 노출된 전도 물질의 영역 일부분 위에 형성되어, 스택의 영역(746), 가령, 전도 물질을 노출 상태로 남기고 물질 제거되게 한다. 영역(748) 내 전도 물질(및 아래에 놓인 절연 및/또는 전도 물질)은 그 위에 형성되는 포토레지스트 마스크(가령, 753) 또는 영역 마스크(750B)의 부분을 갖지 않는다.
도 7B에 도시되는 바와 같이, 개구부(752B)의 우측 측부의 영역(748)을 포함하는 스테어 스텝 구조가 형성될 수 있다. 포토레지스트 마스크는, 가령, 비-정사각형 장방형의 형상을 취하는, 개구부(752B)의 4개의 에지 중 3개의 에지에 대해 영역 마스크(750B) 위에 형성될 수 있다. 포토레지스트 마스크(가령, 753)는, 일 영역(748)과는 다른 개구부(752B) 내 전도 물질의 모든 노출 영역을 덮도록 형성된다. 제 1 물질 제거 프로세스가 영역(748)에 적용될 수 있다.
이어서, 포토레지스트 마스크는 제 2 물질 제거 프로세스를 위해 (754)에 도시되는 바와 같이 리사이징, 가령, 형성될 수 있고, 제 3 물질 제거 프로세스를 위해 (755)에서 도시되는 바와 같이 리사이징될 수 있으며, 제 4 물질 제거 프로세스를 위해 (756)에 도시되는 바와 같이 리사이징될 수 있고, 제 5 물질 제거 프로세스를 위해 (757)에 도시되는 바와 같이 리사이징될 수 있다. 영역 마스크(750B)는 모든 물질 제거 프로세스를 위해, 도시되는 바와 같이, 제자리에 머무를 수 있다. 이러한 방식으로, 스테어 스텝 구조가 개구부(752B) 내에, 예를 들어, 개구부(752B)의 우측 측부에, 형성될 수 있다.
도 8A-8L은 본 발명의 하나 이상의 실시예에 따른, 영역 마스크를 이용한 스테어 스텝 형성을 예시하는 블록도다. 도 8A는 전도 물질(861)의 스택(860)의 단면도다. 전도 물질은 스택(860)에서 각자의 스테어 스텝을 구성한다. 스택(860)은 전도 물질(861) 간에 절연 물질을 또한 포함할 수 있고, 이는 명료성을 위해 도 8A-8L에서 생략되어 있다. 본 발명의 방법을 적용할 수 있는 전도 물질의 양, 조성, 및 순서는 본 예에서 도시되는 것과 동일할 수도 있고, 다를 수도 있다. 예를 들어, 스택(860)은 복수의 선택 게이트 전도 물질, 복수의 액세스 라인 전도 물질, 및/또는 다른 전도 및/또는 절연 물질을 포함할 수 있다.
도 8B는 스택(860) 위에 형성되는 촙 마스크 물질(862), 가령, 하드 마스크 물질을 도시한다. 도 8C는 패턴처리되어 영역 마스크(864) 내로 에칭된 후 촙 마스크 물질(862)을 보여준다. 도 8D는 영역 마스크(864)의 패턴처리에 기초하여 다수의 스택 칼럼(863) 내로 전도 물질(861)(및 절연 물질 - 도시되지 않음)을 에칭하기 위한 추가 처리 후 스택(860)을 도시한다. 도 8E는 영역 마스크(864)를 제거하기 위한 추가 처리 - 가령, CMP - 이후 도 8D의 에칭된 스택(860)을 도시한다. 도시되지 않지만, 절연 물질과 같은 물질은, 영역 마스크(864)의 패턴처리에 기초하여 전도 물질(861)(및 절연 물질 - 도시되지 않음)을 에칭함으로써 형성되는 공간 내로 증착될 수 있다.
도 8F는 패턴처리되어 에칭된 스택(860) 위에 형성되는 하드 마스크 물질(866)을 도시한다. 도 8G는 패턴처리하여 영역 마스크(868) 내로 에칭한 후 하드 마스크 물질(866)을 보여준다. 도 8G에 도시되는 바와 같이, 영역 마스크(868)는 전도 물질(861)의 일부 스택 칼럼(863)의 에지의 횡방향 너머로 연장될 수 있다. 도 8H는 패턴처리되어 에칭된 스택(860) 및/또는 영역 마스크(868) 위에 형성되는 제 1(872) 및 제 2(870) 포토레지스트 마스크를 도시한다. 제 1 포토레지스트 마스크(872)는 영역 마스크(868)의 부분들 사이에 배치되도록 도 8H에 도시되고, 제 2 포토레지스트 마스크(870)는 제 1 포토레지스트 마스크(872) 및 영역 마스크(868) 위에 형성되는 것으로 도시된다. 구분된 제 1(872) 및 제 2(870) 포토레지스트 마스크가 도 8H에 도시되지만, 포토레지스트 마스크가 단일 포토레지스트 마스크 물질 형성, 가령, 증착에 의해 형성될 수 있다.
도 8I는 추가 처리 후 스택(860)의 평면도다. 절단선(8J, 8K, 8L)이 도 8I 상에 표시되고, 각각 도 8J, 8K, 8L의 단면도에 대응한다. 도 8I는 이전 도면에 대해 설명한 형성, 패턴처리, 및 에칭 후, 영역 마스크(868), 가령, 하드 마스크를 도시한다. 영역 마스크(868)는 최외측 스택 칼럼(863)을 완전히 덮는, 그리고 내측 스택 칼럼(863)을 부분적으로 덮는, U-형상 다각형을 닮도록 영역 마스크를 구성하는 개구부를 가진다.
도 8I에 도시되는 위치에서, 내측 스택 칼럼(863)을 포함하는 스테어 스텝 구조를 형성하도록 영역 마스크(868)와 연계하여 다수의 포토레지스트 마스크 구조가 사용될 수 있다. 예를 들어, 이전 도면과 관련하여 앞서 설명한 바와 같이, 제 1, 2, 3 물질 제거 프로세스에 의해 제거되지 않은 내측 스택 칼럼(863)의 일부분과 같이, 내측 스택 칼럼(863)으로부터 스테어 스텝 구조를 패턴처리하는데 포토레지스트 마스크 구조(874, 876, 878)가 사용될 수 있다. 도 8I는 칼럼(863)의 내측 스택 중 적어도 하나가 칼럼의 2개의 외측 스택의 제 1 단부, 가령, 좌측 단부와 인접하여 일직선 상에 위치하는 제 1 단부, 가령, 좌측 단부를 갖고, 칼럼의 적어도 하나의 내측 스택은, 칼럼의 적어도 하나의 내측 스택의 제 2 단부, 가령, 우측 단부에 스테어 스텝 구조가 형성되도록, 칼럼의 2개의 외측 스택의 제 2 단부, 가령, 우측 단부와 일직선 상에 위치하지 않는 제 2 단부, 가령, 우측 단부를 가진다.
도 8J는 도 8I에 도시되는 절단선(8J)에서 취한 스택(860)의 단면도다. 도 8J는 제 3 (878) 포토레지스트 마스크 구조로 포토레지스트 마스크(870)를 반영하고, 스테어 스텝 구조의 상부 스텝으로 남아있는 상부 전도 물질과, 외측 및 내측 스택 칼럼(863) 각각에서 상부 전도 물질(861)을 보여주는데, 왜냐하면, 외측 및 내측 스택 칼럼(863)의 이 부분이 스테어 스텝 구조 형성에 사용되는 포토 마스크(870/872)의 모든 구조(가령, 874, 876, 878)에 대한 포토 마스크(870/872) 또는 영역 마스크(868)에 의해 항상 커버되기 때문이다.
도 8K는 도 8I에 도시되는 절단선(8K)에서 취한 스택(860)의 단면도다. 도 8K는 제 3(878) 포토레지스트 마스크 구조의 포토레지스트 마스크(870)를 또한 반영한다. 그러나, 절단선(8K)는 포토레지스트 마스크(870)와 교차하지 않고, 따라서, 도 8K에 도시되지 않는다. 도 8K는 스테어 스텝 구조 형성에 사용되는 모든 물질 제거 프로세스를 위해 영역 마스크(868)에 의해 항상 덮이는 외측 스택 칼럼(863) 각각 내 전도 물질을 보여준다.
도 8K는 내측 스택 칼럼(863) 각각 내 전도 물질(861)의 상부 타이어를 도시하는데, 왜냐하면, 절단선(8K) 위치에서 내측 스택 칼럼(863)은 제 1(874) 및 제 2(876) 포토레지스트 마스크 구조를 포함하는 물질 제거 프로세스를 위해 포토레지스트 마스크(870/872)에 의해 덮이지만, 제 3(878) 포토레지스트 구조를 포함하는 물질 제거 프로세스를 위해 덮이지 않기 때문이다. 절단선(8K) 위치에서, 내측 스택 칼럼(863)은 스테어 스텝 구조의 중간 스텝을 형성하며, 전도 물질의 제 2 타이어(882)는 노출되어 있다.
도 8L은 내측 스택 칼럼(863) 각각 내 전도 물질(861)의 상부 2개의 스테어 스텝을 도시하는데, 왜냐하면, 절단선(8L) 위치에서 내측 스택 칼럼(863)은 제 1(874) 포토레지스트 마스크 구조를 포함하는 물질 제거 프로세스를 위해 포토레지스트 마스크(870/872)에 의해 덮이지만, 제 2(876) 및 제 3(878) 포토레지스트 구조를 포함하는 물질 제거 프로세스를 위해 덮이지 않기 때문이다. 절단선(8K) 위치에서, 내측 스택 칼럼(863)은 스테어 스텝 구조의 하부 스텝을 형성하며, 전도 물질의 제 3 타이어(880)는 노출되어 있다.
도 8I에서 관찰되는 바와 같이, 포토레지스트 마스크와 연계한 영역 마스크 이용은, 예를 들어, 스테어 스텝이, 가령, 영역 마스크없이, 단독으로 사용되는 포토레지스트 마스크의 모든 측부 주위로 형성될 경우, 더 작은 영역으로 및/또는 다른 특징부에 가까운 영역으로 스테어 스텝 형성을 국한시킬 수 있다. 예를 들어, 스테어 스텝은 도 8I에 도시되는 바와 같이 내측 스택 칼럼(863)에서만 형성될 수 있고, 이 경우 영역 마스크(868)는 포토레지스트 마스크를 이용하여 스테어 스텝이 형성될 영역을 전체적으로 또는 부분적으로 형성하는데 사용된다. 이러한 방식으로, 메모리 어레이에 인접한 더 작고 및/또는 더 정밀하게 위치한 영역으로부터 드라이버 회로까지 연결을 형성함에 있어 스테어 스텝이 사용될 수 있다.
제 1 물질 제거는 칼럼의 2개의 외측 스택의 길이보다 작게 칼럼의 적어도 하나의 내측 스택의 길이를 단축시키는 단계를 포함할 수 있다. 칼럼의 적어도 하나의 내측 스택의 단축된 단부에서, 가령, 칼럼의 외측 스택과 정렬되지 않는 단부에서, 스테어 스텝 구조를 형성하는데 추가적인 물질 제거 프로세서, 가령, 에칭이 사용될 수 있다. 도 8I에 도시되지 않지만, 칼럼의 적어도 하나의 내측 스택의 단축된 단부에서, 가령, 칼럼의 외측 스택과 정렬되지 않는 단부에서, 스테어 스텝 구조가 또한 형성될 수 있다. 칼럼의 외측 스택의 하나 이상의 에지에 스테어 스텝 구조가 또한 형성될 수 있다. 즉, 포토레지스트 마스크와 연계하여 사용되는 영역 마스크를 이용하여, 다양한 불-균일 형상 및 크기로 스테어 스텝 구조를 형성할 수 있다. 포토레지스트 마스크의 초기 크기는, 모든, 가령, 복수의, 스테어 스텝 형성 중 에칭 및/또는 트리밍 공정 중 제거될 양만큼 적어도 영역 마스크와 겹치는 크기를 가질 수 있다.
위 예시 및 설명으로부터 이해되듯이, 영역 마스크는 스테어 스텝 구조가 형성되지 않을 스택의 영역을 형성하는데 사용될 수 있다. 포토레지스트 마스크는 그 후, 하나 이상의 스테어 스텝 구조를 형성하기 위해 영역 마스크에 의해 보호되지 않는 영역에서, 서로 다른 구조로, 가령, 축소로, 사용될 수 있다. 영역 마스크는 관통형 개구부를 가질 수 있어서, 스테어 스텝 구조 형성에 사용되는 임의의 물질 제거 프로세스에서 에칭되지 않을 전도 및/또는 절연 물질의 스택의 일부분을 덮도록 영역 마스크가 구성되고, 스테어 스텝 구조 형성에 사용되는 물질 제거 프로세스에서 에칭될 전도 및/또는 절연 물질의 스택의 다른 부분을 덮지 않도록 영역 마스크가 구성된다. 이러한 방식으로, 스테어 스텝 형성은 (형성되어 나중에 제거되는 스테어 스텝 구조에 반해) 전도 및/또는 절연 물질의 스택의 최종 구조에서 스테어 스텝이 필요한 영역들에만 국한될 수 있다.
구체적인 실시예가 여기서 예시 및 설명되었으나, 동일 결과 실현을 위해 연산된 배열이 도시되는 구체적 실시예를 대체할 수 있음을 당 업자는 이해할 것이다. 본 발명은 본 발명의 다양한 실시예의 적응예 또는 변형예를 커버함을 의도한다. 위 설명은 예시적인 방식으로 이루어진 것이며, 제한적인 방식으로 이루어진 것이 아니다. 위 실시예들의 조합과, 여기서 구체적으로 설명되지 않은 다른 실시예들이, 위 설명을 읽고난 후 당 업자에게 명백할 것이다. 본 발명의 다양한 실시예의 범위는 위 구조 및 방법을 이용하는 다른 응용예를 포함한다. 따라서, 본 발명의 다양한 실시예의 범위는 첨부된 청구범위와 관련하여 결정될 수 있고, 이러한 청구범위에 기재된 사항의 등가물에 대한 전체 범위와 함께 결정될 수 있다.
위 상세한 설명에서, 다양한 특징들이 발명을 간소화하기 위한 용도로 단일 실시예에서 함께 그룹형성될 수 있다. 본 발명의 방법은 본 발명의 개시되는 실시예가 각각의 청구항에서 명시적으로 언급되는 것보다 많은 특징들을 이용해야 한다는 의도를 반영하는 것으로 해석되어서는 안된다. 대신에, 다음의 청구범위가 반영하듯이, 신규성의 대상은 개시되는 단일 실시예의 모든 특징들에 있지 않다. 따라서, 다음의 청구범위는 상세한 설명 내에 포함되며, 각각의 청구항은 독자적으로 개별 실시예를 나타낸다.

Claims (20)

  1. 메모리 장치로서,
    메모리 셀들의 수직 스트링과,
    상기 메모리 셀들에 연결된 수평 전도 라인들을 포함하고,
    상기 수평 전도 라인들은 교번하는 절연 물질들 및 전도 물질들의 스택 - 상기 스택은 상기 스택의 오직 하나의 에지로부터만 연장되는 상기 교번하는 전도 물질들과 절연 물질들의 스택 칼럼들을 가짐 - 내에 배열되며, 상기 스택 칼럼들 중 오직 일부만이 개별적으로 스테어 스텝 구조를 가지는, 메모리 장치.
  2. 청구항 1에 있어서,
    상기 스택 칼럼들 중 다른 일부는 스테어 스텝 구조를 가지지 않는, 메모리 장치.
  3. 청구항 2에 있어서,
    상기 스택 칼럼들 중 상기 일부는 상기 스택 칼럼들 중 적어도 두 개의 스택 칼럼들을 포함하는, 메모리 장치.
  4. 청구항 2에 있어서,
    상기 스택 칼럼들 중 상기 다른 일부는 상기 스택 칼럼들 중 상기 일부보다 상기 스택으로부터 더 멀리 연장되는, 메모리 장치.
  5. 청구항 4에 있어서,
    상기 스택 칼럼들 중 상기 일부는 상기 스택 칼럼들 중 상기 다른 일부보다 상기 스택의 상기 하나의 에지의 중앙에 더 근접한 위치들로부터 연장되는, 메모리 장치.
  6. 청구항 4에 있어서,
    상기 스택 칼럼들 중 상기 일부는 상기 스택 칼럼들 중 다른 일부가 연장되어 나오는 다른 위치들의 사이의 상기 스택의 상기 하나의 에지를 따르는 위치들로부터 연장되는, 메모리 장치.
  7. 메모리 장치로서,
    스택 구조로서,
    전도성 구조들;
    상기 전도성 구조들과 수직으로 교번하는 절연 구조들;
    상기 전도성 구조들과 상기 절연 구조들의 부분들을 포함하는 칼럼 구조들 - 상기 칼럼 구조들은 상기 칼럼 구조들의 끝부분들에 스테어 스텝 구조들을 보이지 않음 -; 및
    수평적으로 상기 칼럼 구조들 사이에 있으며, 상기 전도성 구조들과 상기 절연 구조들의 추가 부분들을 포함하는 추가 칼럼 구조들 - 상기 추가 칼럼 구조들은 상기 추가 칼럼 구조들의 끝부분들에 스테어 스텝 구조들을 보임 -;
    을 포함하는, 상기 스택 구조; 및
    메모리 셀들의 수직 스트링들로서, 상기 수직 스트링들은 상기 스택 구조 내에 있으며, 상기 스택 구조의 상기 전도성 구조들과 전기적으로 결합하는, 상기 메모리 셀들의 수직 스트링들을 포함하는, 메모리 장치.
  8. 청구항 7에 있어서,
    상기 스테어 스텝 구조들의 스테어 스텝들에 전기적으로 연결된 수직 전도체를 통해 상기 스택 구조의 상기 전도성 구조들과 전기적으로 연결되는 스트링 드라이버를 더 포함하는, 메모리 장치.
  9. 청구항 7에 있어서,
    메모리 셀들의 상기 수직 스트링은 3차원 NAND 스트링을 포함하는, 메모리 장치.
  10. 청구항 7에 있어서,
    상기 스택 구조는 적어도 두 개의 상기 칼럼 구조들과 적어도 두 개의 상기 추가 칼럼 구조들을 포함하는, 메모리 장치.
  11. 청구항 7에 있어서,
    적어도 하나의 상기 추가 칼럼 구조는 적어도 두 개의 상기 칼럼 구조들보다 짧은 길이를 보이는, 메모리 장치.
  12. 메모리 장치로서,
    스택 구조로서,
    수직으로 교번하는 전도성 물질들과 절연 물질들의 시퀀스를 포함하는 제1 영역; 및
    상기 제1 영역의 에지로부터 수평으로 연장되는 칼럼 구조들 - 각각의 칼럼 구조는 상기 수직으로 교번하는 전도성 물질들과 절연 물질들의 시퀀스를 포함하며, 상기 칼럼 구조들 중 적어도 두 개의 칼럼 구조들은 개별적으로 스테어 스텝 구조를 갖고 상기 칼럼 구조들 중 적어도 두 개의 다른 칼럼 구조들은 상기 스테어 스텝 구조를 갖지 않음 -;
    을 포함하는, 상기 스택 구조;
    메모리 셀들의 수직 스트링으로서, 상기 수직 스트링은 상기 스택 구조를 통과하여 연장되며, 상기 스택 구조의 상기 전도성 물질들과 전기적으로 결합하는, 상기 메모리 셀들의 수직 스트링; 및
    상기 스택 구조의 상기 전도성 물질들에 전기적으로 연결된 스트링 드라이버를 포함하는, 메모리 장치.
  13. 삭제
  14. 삭제
  15. 청구항 12에 있어서,
    상기 적어도 두 개의 상기 칼럼 구조들은 서로에 대해 동일한 길이를 보이는, 메모리 장치.
  16. 삭제
  17. 청구항 12에 있어서,
    상기 적어도 두 개의 다른 상기 칼럼 구조들은 서로에 대해 동일한 길이를 보이는, 메모리 장치.
  18. 청구항 12에 있어서,
    상기 적어도 두 개의 상기 칼럼 구조들은 수평 방향으로 상기 적어도 두 개의 다른 상기 칼럼 구조들의 사이에 위치하는, 메모리 장치.
  19. 청구항 18에 있어서,
    상기 적어도 두 개의 상기 칼럼 구조들 각각은 상기 적어도 두 개의 다른 상기 칼럼 구조들 각각보다 더 작은 수평 치수를 가지는, 메모리 장치.
  20. 삭제
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