CN106057655A - 半导体器件 - Google Patents

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Abstract

本发明提供了一种半导体器件，其具有这样一种排列结构，其中可形成具有相对小的宽度和相对紧密的间距的高密度线图案。半导体器件包括彼此间隔开的多个线图案。所述多个线图案包括：多根主线，它们之间具有第一间隙并且在第一方向上延伸；以及多根子线，它们从所述多根主线中的每一根的一端弯曲。所述多根子线之间具有大于第一间隙的距离，并且可与在第一方向上从对应于所述多根子线的所述多根主线中的每一根的一端延伸的延伸线间隔开。

Description

半导体器件
相关申请的交叉引用
本申请要求于2015年4月9日在韩国知识产权局提交的韩国专利申请No.10-2015-0050239的利益，该申请的公开全文以引用方式并入本文中。
技术领域
本申请的实施例涉及一种半导体器件，具体而言，涉及一种具有相对小的宽度和相对紧密的间距的高密度线图案的排列结构的半导体器件。
背景技术
为了制造高度集成的半导体器件，可将图案小型化。为了将许多器件集成在小的区域中，每个器件会尽可能小。这样，图案的间距会减小。随着针对半导体器件的设计规则极大地减少，由于光刻技术的分辨极限，在形成细微间距的图案方面存在限制。因此，会需要形成超过光刻技术的分辨极限的细微图案的技术。另外，会需要利用该技术的具有新排列结构的半导体器件。
发明内容
本发明构思提供了具有这样一种排列结构的半导体器件，其中可通过利用具有光刻技术的分辨极限以内的大小的图案形成具有相对小的宽度和相对紧密的间距的高密度线图案。
根据本发明构思的一方面，提供了一种半导体器件，其包括彼此间隔开的多个线图案，所述多个线图案中的每一个包括在第一方向上延伸的主线和从主线的一端弯曲的子线，其中所述多个线图案包括多个线集，其中连续排列的四个线图案形成一个线集，其中所述多个 线集中的至少一个线集包括：第一子线集，其包括：第一主线和第二主线，它们之间具有第一间隙并且在第一方向上延伸；以及第一子线和第二子线，它们分别从第一主线和第二主线中的每一根的一端弯曲，第一子线和第二子线之间具有大于第一间隙的第二间隙，并且包括在第一方向上延伸的部分；以及第二子线集，其包括：第三主线和第四主线，它们之间具有第一间隙并且在第一方向上延伸；以及第三子线和第四子线，它们之间具有大于第一间隙的第三间隙并且在与第一方向不同的第二方向上分别从第三主线和第四主线中的每一根的一端延伸。
第一子线和第二子线的端部面对的方向可与第三子线和第四子线的端部面对的方向不同。
在第一子线和第二子线中，第一主线与第一子线的端部之间的长度和第二主线与第二子线的端部之间的长度可彼此不同。
在第三子线和第四子线中，第三主线与第三子线的端部之间的长度和第四主线与第四子线的端部之间的长度可彼此不同。
第一主线与第一子线的端部之间的第一子线的长度和第二主线与第二子线的端部之间的第二子线的长度之和可大于第三主线与第三子线的端部之间的第三子线的长度和第四主线与第四子线的端部之间的第四子线的长度之和。
第一子线的端部和第二子线的端部可位于在第二方向上延伸的直线上。
第三子线的端部和第四子线的端部可位于在第一方向上延伸的直线上。
在所述至少一个线集中，第一线图案至第四线图案可按次序排列，并且第二子线的端部与第三子线的端部之间的距离可大于第二间隙或者第三间隙。
第一子线可包括在第二方向上从第一主线延伸的第一部分和在第一方向上从第一部分延伸的第二部分，并且第二子线可包括在第二方向上从第二主线延伸的第一部分和在第一方向上从第一部分延伸的第二部分。
第一子线的第一部分和第二子线的第一部分之间可具有第一间隙并且在第二方向上延伸。
第二间隙和第三间隙的大小可相同。
第二间隙可大于第三间隙。
第三间隙可大于第二间隙。
第一子线至第四子线可分别从第一主线至第四主线中的每一根的一端朝着相同方向弯曲。
半导体器件还可包括第一焊盘图案至第四焊盘图案，其中所述至少一个线集从第一主线至第四主线的另一端延伸，并且连接至第一焊盘图案至第四焊盘图案。
在第一方向上，第二焊盘图案的长度和第三焊盘图案的长度可大于第一焊盘图案的长度和第四焊盘图案的长度。
第一主线至第四主线和第一子线至第四子线可具有相同的宽度。
根据本发明构思的另一方面，提供了一种半导体器件，其包括彼此间隔开的多个线图案，并且包括其间具有第一间隙并且在第一方向上延伸的多根主线以及从所述多根主线中的每一根的一端弯曲并延伸的多根子线，其中所述多根子线的端部之间具有大于第一间隙的距离，并且与在第一方向上从所述多根主线中的每一根的一端延伸的延伸线间隔开。
所述多根子线中的至少一些子线可包括在第一方向上延伸的部分。
所述多根子线中的一些子线的端部面对的方向可与所述多根子线中的其余子线的端部面对的方向不同。
所述多根子线中的相邻的两根子线的端部面对的方向可相同。
在其端部面对相同方向的相邻的两根子线中，对应于相邻的两根子线的主线的端部与相邻的两根子线的端部之间的长度可彼此不同。
其端部面对相同方向的相邻的两根子线的端部可位于垂直于相邻的两根子线的端部面对的方向的直线上。
在所述多根子线中的四根连续的子线中，两根子线的端部面对 的方向与另两根子线的端部面对的方向可彼此垂直。
所述多个线图案中的每一个还可包括焊盘线，即连接至主线的另一端的焊盘图案。
所述多个线图案可构成多个闪速存储器装置，并且所述多个闪速存储器装置中的至少一个可包括三维(3D)存储器阵列。
3D存储器阵列可包括非易失性存储器，其以单片方式形成在具有布置在硅衬底上的有源区的存储器单元的至少一个物理层级上。
根据本发明构思的另一方面，提供了一种半导体器件，其包括彼此间隔开的多个线图案，所述多个线图案中的每一个包括在第一方向上延伸的主线和从主线的一端在与第一方向不同的方向上弯曲并且延伸至所述多个线图案中的每一个的端部的子线，其中，所述多个线图案包括连续排列的四个线图案中的第一子线集和第二子线集，第一子线集包括彼此相邻的第一线图案和第二线图案，第二子线集包括彼此相邻的第三线图案和第四线图案，其中，第一线图案的子线的端部和第二线图案的子线的端部面对的方向是第一方向，第三线图案的子线的端部和第四线图案的子线的端部面对的方向是垂直于第一方向的第二方向。
第一线图案的子线的端部和第二线图案的子线的端部可位于在第二方向上延伸的直线上，第三线图案的子线的端部和第四线图案的子线的端部可位于在第一方向上延伸的直线上。
第一线图案至第四线图案的主线之间可具有第一间隙并且可在第一方向上延伸，其中，第一线图案的子线的端部和第二线图案的子线的端部之间的距离、第二线图案的子线的端部和第三线图案的子线的端部之间的距离以及第三线图案的子线的端部和第四线图案的子线的端部之间的距离中的每一个大于第一间隙。
本发明构思的一些实施例包括半导体器件，其包括彼此间隔开的多个线图案，并且包括：在第一方向上延伸的多根主线；分别从所述多根主线的端部弯曲的多根子线；以及连接至各根主线的对应的另一端部的多个焊盘图案。在一些实施例中，所述多根子线的端部之间具有大于所述多根主线之间的间隙的距离。
在一些实施例中，所述多根子线中的至少一些包括在与第一方向不同的方向上延伸的部分。一些实施例提出了，所述多根子线中的至少一些包括在第一方向上延伸的部分。一些实施例提出了，所述多根子线中的一些子线的端部面对的方向与所述多根子线中的其余子线的端部面对的方向不同。在一些实施例中，在所述多根子线中的四根连续的子线中，两根子线的端部面对的方向与另外两根子线的端部面对的方向彼此垂直。
应当注意的是，虽然未具体地描述，但是参照一个实施例描述的本发明构思的各方面可并入不同的实施例中。也就是说，所有实施例和/或任何实施例的所有特征可按照任何方式组合。在下面阐述的说明书中详细解释本发明构思的这些和其它目的和/或方面。
附图说明
通过以下结合附图的具体实施方式，将更加清楚地理解本发明构思的示例实施例，其中：
图1至图13示出了用于解释制造根据本发明构思的一些实施例的半导体器件的方法的平面图和剖视图；
图14和图15示出了用于解释制造根据本发明构思的一些实施例的半导体器件的方法的平面图；
图16至图19示出了用于解释制造根据本发明构思的一些实施例的半导体器件的方法的平面图；
图20至图41示出了用于解释制造根据本发明构思的一些实施例的半导体器件的方法平面图和剖视图；
图42A和图42B示出了用于解释包括在根据本发明构思的一些实施例的半导体器件中的线图案的形状的平面图；
图43示出了包括在根据本发明构思的一些实施例的半导体器件中的特征图案的剖视图；
图44至图49示出了用于解释制造根据本发明构思的一些实施例的半导体器件的方法的平面图；
图50A至图50C示出了用于解释制造根据本发明构思的一些实 施例的半导体器件的方法的平面图；
图51A至图51C示出了用于解释制造根据本发明构思的一些实施例的半导体器件的方法的平面图；
图52A至图52C示出了用于解释制造根据示例性实施例的半导体器件的方法的平面图；
图53A至图53C示出了用于解释制造根据本发明构思的一些实施例的半导体器件的方法的平面图；
图54A和图54B分别是应用了本文描述的一些实施例的半导体器件的框图和包括在图54A的半导体器件中的存储器单元阵列的电路图；
图54C是示出根据一些实施例的半导体器件的存储器单元阵列的一些元件的布局；
图54D是示出根据一些实施例的半导体器件的存储器单元阵列的一些元件的透视图；
图55是包括根据本发明构思的一些实施例形成的半导体器件的存储卡的框图；
图56是包括根据本发明构思的一些实施例形成的半导体器件的固态盘(SSD)的框图；
图57是包括根据本发明构思的一些实施例形成的半导体器件的存储卡的框图；以及
图58是包括具有根据本发明构思的一些实施例的半导体器件的存储卡的存储器系统的框图。
具体实施方式
现在，将在下文中参照示出了本发明构思的元件的附图更完全地描述本发明构思。然而，本发明构思可按照许多不同形式实现，并且不应理解为限于本文阐述的示例性实施例。相反，提供这些实施例以使得本公开将是彻底和完整的，并且将把本发明构思的范围完全传递给本领域普通技术人员之一。在附图中，为了清楚起见，可夸大层和区的厚度和组件的大小。
应该理解，当一个元件被称作“位于”另一元件“上”、“连接至”或“结合至”另一元件时，所述一个元件可直接位于所述另一元件上、连接至或结合至所述另一元件，或者可存在中间元件。应该按照相同的方式解释其它用于描述元件之间的关系的词语(例如， “在……之间”与“直接在……之间”等)。
应该理解，虽然本文中可使用术语第一、第二等来描述多个元件，但是这些元件不应被这些术语限制。这些术语用于将一个元件与另一元件区分开。例如，第一元件可被称作第二元件，并且类似地，第二元件可被称作第一元件，而不脱离本发明构思的范围。
如本文所用，除非上下文清楚地指明不是这样，否则单数形式“一”、“一个”和“该”也旨在包括复数形式。还应该理解，术语“包括”、“包括……的”、“包含”和/或“包含……的”当用于本说明书中时，指明存在所列特征、整体、步骤、操作、元件、组件或者它们的组，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件或它们的组。
除非另外限定，否则本文中使用的所有术语具有与本发明构思所属领域的普通技术人员之一通常理解的含义相同的含义。
如本文所用，术语“和/或”包括相关所列项中的一个或多个的任何和所有组合。当诸如“中的至少一个”的表达出现于元件的列表之后时，其修饰元件的整个列表而不修饰列表中的单独的元件。
现在，将参照示出了本发明构思的示例性实施例的附图更完全地描述本发明构思。
图1至图13示出了用于解释制造根据本发明构思的一些实施例的半导体器件的方法的平面图和剖视图。
图1和图2示出了用于解释形成底部图案16P以制造根据本发明构思的一些实施例的半导体器件的操作的平面图和剖视图。详细地说，图2示出了沿着图1的线I-I’和II-II’截取的剖视图。
参照图1和图2，特征层14和底部图案16P按次序形成在衬底12上。
衬底12可包括半导体材料。例如，衬底12可包括硅(Si)。在一些实施例中，衬底12可包括诸如锗(Ge)的半导体元素或者诸如碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)和/或磷化铟(InP)的化合物半导体材料。在一些实施例中，衬底12可包括形成在半导体材料上的导电膜和/或绝缘膜，并且可由例如金属、半导体和/或绝 缘材料形成。例如，衬底12可形成在半导体材料上，并且可具有用于形成隧穿绝缘层、电荷存储层、阻挡绝缘层和/或栅电极层的多层结构。在一些实施例中，衬底12可具有绝缘体上硅(SOI)结构。例如，衬底12可包括掩埋的氧化物(BOX)层。衬底12可包括导电区，例如，掺有杂质的阱。衬底12可具有诸如浅沟槽隔离(STI)结构的各种器件隔离结构中的任一种。
特征层14可由各种材料中的任一种形成。例如，特征层14可由(但不限于)金属、合金、金属碳化物、金属氮化物、金属氮氧化物、金属碳氧化物、半导体、多晶硅、氧化物、氮化物、氮氧化物、碳氢化合物和/或它们的组合形成。特征层14可构成衬底12(例如，半导体衬底)的有源区和/或其他区。特征层14可构成用于在衬底12上或者用于在布置在特征层14下方的材料层(未示出)上限定图案的掩模层。在一些实施例中，特征层14可为形成在衬底12上的导电膜或者绝缘膜，并且例如，可由金属、半导体和/或绝缘材料形成。特征层14可例如形成在衬底12上，并且具有用于形成隧穿绝缘层、电荷存储层、阻挡绝缘层和/或栅电极层的多层结构。
底部图案16P可由相对于特征层14和将在下面参照图4和图5描述的后续工艺中的间隔件层24A具有蚀刻选择性的材料形成。在一些示例性实施例中，底部图案16P可由(但不限于)含碳膜、氮化硅膜、氧化硅膜和/或多晶硅膜形成。例如，底部图案16P可由旋涂硬掩膜(SOH)材料形成。在一些示例性实施例中，SOH材料可由具有基于SOH材料和/或碳氢化合物的衍生物的总重量的约85％重量百分比至约99％重量百分比的范围内的相对高的碳含量的碳氢化合物形成。
现在将解释形成由SOH材料制成的底部图案16P的工艺。首先，在特征层14上形成厚度范围为从约至约的有机化合物层。在这种情况下，在必要时可使用旋转涂布和/或其他沉积工艺。有机化合物可由包括诸如苯基、苯和/或萘的芳香环的碳氢化合物和/或碳氢化合物的衍生物形成。有机化合物可由具有基于材料的总重量的约85％重量百分比至约99％重量百分比的范围内的相对高的碳含量 的材料形成。可通过在从约150°至约350°的温度范围内第一次烘焙有机化合物层形成含碳膜。第一次烘焙可执行约60秒。接着，在从约300°至约550°的温度范围内将含碳膜第二次烘焙，并且使其硬化。第二次烘焙可执行约30秒至约300秒。这样，由于含碳膜通过第二烘焙硬化，因此即使在约400°或更高的相对高的温度下执行沉积工艺以在含碳膜上形成其他膜时，沉积工艺也不会不利地影响含碳膜。可通过利用光刻技术将硬化的含碳膜图案化来形成底部图案16P。
然而，根据本发明构思，底部图案16P的材料不限于以上材料。例如，底部图案16P可包括第一底部图案层和形成在第一底部图案层上的第二底部图案层。第二底部图案层可由相对于第一底部图案层、特征层14以及将在下面参照图4和图5描述的后续工艺中的间隔件层24A具有蚀刻选择性的材料形成。在一些示例性实施例中，当第一底部图案层由SOH材料形成时，第二底部图案层可由诸如氮氧化硅、氧化硅、氮化硅、碳氮化硅和/或多晶硅的任一种含硅材料形成。在一些实施例中，第二底部图案层可由金属或者有机材料形成。
可通过以下步骤形成底部图案16P：形成底部图案材料层、在底部图案材料层上形成掩模图案以及利用掩模图案作为蚀刻掩模蚀刻底部图案材料层。
底部图案16P可包括多个主底部图案16A和在所述多个主底部图案16A之间连接相邻的两个主底部图案16A的子底部图案16B。子底部图案16B可连接至主底部图案16A，以接触边缘区域ER。
所述多个主底部图案16A可彼此间隔开并且可连续地排列，以在它们之间具有第一方向X上的第一间隙G1。所述多个主底部图案16A中的每一个可具有第一宽度W1，并且可在第二方向Y上延伸。
在一些示例性实施例中，第一宽度W1可为1个F，即，将形成的半导体器件的最小特征尺寸，并且第一间隙G1可大于1个F。例如，第一间隙G1可为3个F。在一些示例性实施例中，第一宽度W1可在从几纳米(nm)至几十nm的范围内。
一个子底部图案16B可从相邻的两个主底部图案16A中的每一 个的一端延伸，可连接相邻的两个主底部图案16A，并且可与连接至所述一个子底部图案16B的相邻的两个主底部图案16A一起构成单位底部图案16U。可将单位底部图案16U的延伸以各自具有第一宽度W1的一些部分定义为主底部图案16A，并且可将单位底部图案16U的延伸以具有大于第一宽度W1的宽度的部分定义为子底部图案16B。连接至子底部图案16B的在第二方向Y上延伸的那一部分的主底部图案16A可具有在第一方向X上延伸的一部分。
子底部图案16B可延伸以具有大于第一宽度W1的第二宽度W2。子底部图案16B的在第一方向X上延伸的那部分的宽度与子底部图案16B的在第二方向Y上延伸的那部分的宽度可彼此相同或不同。即使子底部图案16B的在第一方向X上延伸的那部分的宽度与子底部图案16B的在第二方向Y上延伸的那部分的宽度彼此不同，所述各宽度可各自大于第一宽度W1。例如，第二宽度W2的范围可为从约2个F至约6个F。
主底部图案16A与连接至主底部图案16A的子底部图案16B之间在第一方向X上的距离可为大于第一间隙G1的第二间隙G2。第二间隙G2可等于或大于第一宽度W1与第一间隙G1之和(W1+G1)。例如，第二间隙G2的范围可为从约4个F至约8个F。
然而，第二宽度W2和第二间隙G2不限于此，并且根据子底部图案16B的在第一方向X上延伸的那部分的长度和子底部图案16B的在第二方向Y上延伸的那部分的长度，它们可分别大于6个F和8个F。
在一个单位底部图案16U中，子底部图案16B可在第一方向X上突出至相邻的两个主底部图案16A中的一个主底部图案16A以外。也就是说，在一个单位底部图案16U中，子底部图案16B可从在第二方向Y上的长度相对较长的主底部图案16A延伸，以突出至在第二方向Y上的长度相对较短的主底部图案16A以外。
在一个单位底部图案16U中，相邻的两个主底部图案16A当中，在第二方向Y上的长度相对较长的一个主底部图案16A的一端可直接连接至子底部图案16B的在第一方向X上延伸的那部分，在第二方向 Y上的长度相对较短的一个主底部图案16A可朝着第一方向X弯曲、可延伸并且可直接连接至子底部图案16B的在第二方向Y上延伸的那部分，并且子底部图案16B的在第一方向X上延伸的那部分和子底部图案16B的在第二方向Y上延伸的那部分可直接彼此连接。在一些实施例中，宽度大于第一宽度W1的子底部图案16B可形成在在第二方向Y上的长度相对较短的主底部图案16A的一端与子底部图案16B的在第二方向Y上延伸的那部分之间。
也就是说，一个单位底部图案16U可包括具有L形的子底部图案16B和连接至具有L形的子底部图案16B的两端的相邻的两个主底部图案16A，并且在第二方向Y上的长度相对较长的主底部图案16A可在第二方向Y上延伸并且可直接连接至具有L形的子底部图案16B的一端，在第二方向Y上的长度相对较短的主底部图案16A可在第二方向Y上延伸、可朝着第一方向X弯曲并且可直接连接至具有L形的子底部图案16B的另一端。
在相邻的两个单位底部图案16U中，子底部图案16B可位于第二方向Y上不同的水平处。另外，多个单位底部图案16U可相对于在第二方向Y上延伸的延伸线对称地排列。
图3示出了用于解释形成间隔件材料层24以制造根据一些实施例的半导体器件的操作的剖视图。详细地说，图3示出了沿着图1的线I-I’和II-II’截取的剖视图。
参照图3，间隔件材料层24形成在包括底部图案16P的衬底12上。间隔件材料层24可形成为均匀的厚度，以覆盖底部图案16P的暴露的表面和特征层14的暴露的表面。例如，间隔件材料层24可具有第一厚度T1。例如，第一厚度T1可与第一宽度W1相同或相近。间隔件材料层24可由相对于特征层14和底部图案16P具有蚀刻选择性的材料形成。在一些实施例中，间隔件材料层24可由利用原子层沉积(ALD)形成的氧化硅膜形成。
图4至图7示出了用于解释形成间隔件层24A以制造根据一些实施例的半导体器件的操作的平面图和剖视图。详细地说，图5和图7分别示出了沿着图4和图6的线I-I’和II-II’截取的剖视图。
参照图4和图5，通过在图3的间隔件材料层24上执行回蚀形成覆盖底部图案16P的侧壁的间隔件层24A。间隔件层24A可暴露出特征层14的顶表面的一部分和底部图案16P的顶表面。间隔件层24A可具有第三宽度W3。第三宽度W3可与图3的第一厚度T1相同，并且可与第一宽度W1相同或近似。在一些实施例中，第三宽度W3可为1个F。
参照图6和图7，通过去除图4和图5的底部图案16P使得间隔件层24A保留在特征层14上。当底部图案16P由SOH膜形成时，可使用例如灰化工艺或剥离工艺以去除底部图案16P。在一些实施例中，可根据底部图案16P的材料通过利用干法蚀刻或湿法蚀刻去除底部图案16P。可在通过去除底部图案16P获得的一部分中形成底部空间16G。
间隔件层24A可包括外间隔件层24-1、内间隔件层24-2和主间隔件层24-3。外间隔件层24-1和内间隔件层24-2可为间隔件层24A的覆盖图4的子底部图案16B的外侧壁和内侧壁的一些部分，主间隔件层24-3可为间隔件层24A的覆盖图4的主底部图案16A的两个侧壁的一些部分。
在四个连续的主间隔件层24-3中，两个外主间隔件层24-3可通过外间隔件层24-1彼此连接，两个内主间隔件层24-3可通过内间隔件层24-2彼此连接。
间隔件层24A可具有第三宽度W3。所述多个主间隔件层24-3之间可具有第三间隙G3，并且可在第二方向Y上延伸。第三间隙G3可与第一宽度W1相同或近似。在一些实施例中，第三间隙G3可为1个F。
图8和图9示出了用于解释形成掩模图案30以制造根据一些实施例的半导体器件的操作的平面图和剖视图。详细地说，图9示出了沿着图8的线I-I’和II-II’截取的剖视图。
参照图8和图9，具有开口35的掩模图案30形成在包括间隔件层24A的衬底12上。开口35可将彼此相邻的外间隔件层24-1和内间隔件层24-2的一些部分暴露出来。掩模图案30可完全覆盖主间隔 件层24-3，并且可覆盖连接至主间隔件层24-3的外间隔件层24-1的一部分和内间隔件层24-2的一部分。
形成在外间隔件层24-1与内间隔件层24-2之间的底部空间16G的一部分可通过掩模图案30的开口35暴露出来。
例如，掩模图案30可由通过利用光刻技术形成的光致抗蚀剂形成。
图10和图11示出了用于解释去除间隔件层24A的一部分以制造根据一些实施例的半导体器件的操作的平面图和剖视图。详细地说，图11示出了沿着图10的线I-I’和II-II’截取的剖视图。
参照图10和图11，通过利用图8和图9的掩模图案30作为蚀刻掩模，通过执行用于去除通过开口35暴露的外间隔件层24-1和内间隔件层24-2的那些部分的修剪工艺分别切割外间隔件层24-1和内间隔件层24-2。因此，通过外间隔件层24-1或者通过内间隔件层24-2彼此连接的两个主间隔件层24-3可彼此分离。
在四个连续的主间隔件层24-3中，两个外主间隔件层24-3中的每一个可连接至外间隔件层24-1的一部分，两个内主间隔件层24-3中的每一个可连接至内间隔件层24-2的一部分。
可在去除外间隔件层24-1和内间隔件层24-2的那些部分之后去除掩模图案30。
图12和图13示出了用于示出包括在根据一些实施例的半导体器件1中的特征图案14P的平面图和剖视图。详细地说，图13示出了沿着图12的线I-I’和II-II’截取的剖视图。
参照图12和图13，半导体器件1包括特征图案14P。可通过利用包括外间隔件层24-1、内间隔件层24-2和主间隔件层24-3的间隔件层24A作为蚀刻掩模对特征层14进行蚀刻来形成特征图案14P。特征图案14P可具有通过转印图10和图11的间隔件层24A的形状获得的形状。特征图案14P可包括彼此间隔开的多个线图案LP。
各自具有第三宽度W3的多个线图案LP之间可具有第三间隙G3，并且可在第二方向Y上延伸。多个线图案LP中的每一个的线端LE可与在第二方向Y上从线图案LP延伸的延伸线间隔开。
在四个连续的线图案LP中，一对相邻的线图案LP的线端LE面对的方向与另一对相邻的线图案LP的线端LE面对的方向可彼此不同。
在四个连续的线图案LP中，一对相邻的线图案LP的线端LE面对的方向可为第一方向X，另一对相邻的线图案LP的线端LE面对的方向可为第二方向Y。也就是说，在四个连续的线图案LP中，一对相邻的线图案LP可在第二方向Y上延伸、可弯曲并可在第一方向X上延伸，并且可使得线端LE面对第一方向X，另一对相邻的线图案LP可在第二方向Y延伸、可弯曲、可在第一方向延伸、可弯曲并可在第二方向Y上延伸，并且可使得线端LE面对第二方向Y。在线端LE面对第二方向Y的一对相邻的线图案LP中，在第一方向X上延伸的那些部分之间可具有第三间隙G3。
当四个连续的线图案LP中的一对相邻的线图案LP的线端LE面对的方向是第一方向X时，所述一对相邻的线图案LP的线端LE可位于在垂直于第一方向X的第二方向Y上延伸的直线IL2上。当四个连续的线图案LP中的另一对相邻的线图案LP的线端LE面对的方向是第二方向Y时，所述一对相邻的线图案LP的线端LE可位于在垂直于第二方向Y的第一方向X上延伸的直线IL1上。
在其间具有第三间隙G3并且其线端LE面对相同方向的一对线图案LP中，在第二方向Y上延伸的那些部分与线图案LP的线端LE之间的长度可彼此不同。
在第二方向Y上延伸、弯曲并在第一方向X上延伸并且线端LE面对第一方向X的一对相邻的线图案LP中，在第一方向X上延伸的那些部分的长度可彼此不同。在第二方向Y上延伸、弯曲、在第一方向X上延伸、弯曲并在第二方向Y上延伸并且线端LE面对第二方向Y的另一对相邻的线图案LP中，在第一方向X上延伸、弯曲并在第二方向Y上延伸至线端LE的那些部分的长度可彼此不同。
在四个连续的线图案LP中的线端LE面对不同方向并且其间具有第三间隙G3的两对线图案LP中，在第二方向Y上延伸的那些部分与线图案LP的线端LE之间的长度之和可彼此不同。例如，在线端LE面对第一方向X并且其间具有第三间隙G3的一对线图案LP中在 第二方向Y上延伸的那些部分与线图案LP的线端LE之间的长度之和可小于在线端LE面对第二方向Y并且其间具有第三间隙G3的另一对线图案LP中在第二方向Y上延伸的那些部分与线图案LP的线端LE之间的长度之和。
当四个连续的线图案LP中的一对相邻的线图案LP的线端LE面对的方向是第二方向Y时，所述一对相邻的线图案LP的线端LE之间的距离可为第四间隙G4。当四个连续的线图案LP中的另一对相邻的线图案LP的线端LE面对的方向是第一方向X时，所述一对相邻的线图案LP的线端LE之间的距离可为第五间隙G5。四个连续的线图案LP中的两个内线图案LP的线端LE之间的距离可为第六间隙G6。
第四间隙至第六间隙(G4、G5和G6)可大于第三间隙G3。第六间隙G6可大于第四间隙G4或者第五间隙G5。第四间隙G4和第五间隙G5可相同，但是当前实施例不限于此，并且第四间隙G4可大于或者小于第五间隙G5。第四间隙G4、第五间隙G5和第六间隙G6的范围可为例如从约2个F至约6个F。
因此，多个线图案LP在第一方向X上可具有第三间隙G3，可连续地排列，并且可在第二方向Y上延伸，多个线图案LP的线端LE之间可具有大于第三间隙G3的第四间隙G4、第五间隙G5或者第六间隙G6。因此，当利用已在图10和图11中修剪的间隔件层24A作为蚀刻掩模对特征层14进行蚀刻时，即使特征图案14P的端部(也就是说，各个线图案LP的线端LE)的厚度大于第三宽度W3，也可防止桥接失效。
图14和图15示出了用于解释制造根据一些实施例的半导体器件的方法的平面图。
图14示出了用于解释形成掩模图案30a以制造根据一些实施例的半导体器件的操作的平面图。
参照图14，具有开口35a的掩模图案30a形成在包括间隔件层24A的衬底12上。开口35a可将彼此相邻的外间隔件层24-1和内间隔件层24-2的一些部分暴露出来。掩模图案30a可完全覆盖主间隔件层24-3，并且可覆盖连接至主间隔件层24-3的外间隔件层24-1 的一部分和内间隔件层24-2的一部分。
形成在外间隔件层24-1与内间隔件层24-2之间的底部空间16G的一部分可通过掩模图案30a的开口35a暴露出来。
例如，掩模图案30a可由通过利用光刻技术形成的光致抗蚀剂形成。
与图8的掩模图案30相比，图14的掩模图案30a可覆盖外间隔件层24-1的更小的部分。也就是说，与图8的掩模图案30的开口35相比，外间隔件层24-1通过图14的掩模图案30a的开口35a暴露的那部分可更大。
接着，通过按照与参照图10和图11描述的方法相似的方法，利用掩模图案30a作为蚀刻掩模，通过执行用于去除通过开口35a暴露的外间隔件层24-1和内间隔件层24-2的一些部分的修剪工艺来切割外间隔件层24-1和内间隔件层24-2。
图15示出了用于示出包括在根据示例性实施例的半导体器件1a中的特征图案14Pa的平面图。
参照图15，半导体器件1a包括特征图案14Pa。可通过以下步骤形成特征图案14Pa：通过利用图14的掩模图案30a作为蚀刻掩模来去除外间隔件层24-1和内间隔件层24-2的一些部分；以及通过利用间隔件层24A的其余部分作为蚀刻掩模对特征层14进行蚀刻。
在图15的特征图案14Pa中，与图10的特征图案14P不同，四个连续的线图案LPa中的三个线图案LPa的线端LEa面对的方向彼此平行，其余一个线图案LPa的线端LEa面对的方向可不同。也就是说，四个连续的线图案LPa中的三个线图案LPa的线端LEa面对的方向可为第一方向X或者与第一方向X相对的方向，所述其余一个线图案LPa的线端LEa面对的方向可为第二方向Y。
因此，在特征图案14Pa中，由于四个相邻的线图案LPa的线端LEa面对的方向分散，因此即使各个线图案LP的线端LE相对厚，也可防止桥接失效。
图16至图19示出了用于解释制造根据一些实施例的半导体器件的方法的平面图。
图16示出了用于解释形成底部图案16Pb以制造根据一些实施例的半导体器件的操作的平面图。
参照图16，底部图案16Pb形成在特征层14上。底部图案16Pb可包括多个主底部图案16Ab和连接所述多个主底部图案16Ab中的相邻的两个主底部图案16Ab的子底部图案16Bb。
一个子底部图案16Bb可从相邻的两个主底部图案16Ab中的每个延伸，可连接相邻的两个主底部图案16Ab，并且可与连接至子底部图案16Bb的相邻的两个主底部图案16Ab一起构成单位底部图案16Ub。
子底部图案16Bb可包括在第一方向X上延伸为具有不同长度的两个部分和在第二方向Y上延伸以连接在第一方向X上延伸为具有不同长度的所述两个部分的一部分。
在一个单位底部图案16Ub中，相邻的两个主底部图案16Ab中的在第二方向Y上的长度相对较长的那一个主底部图案16Ab的一端可直接连接至在第一方向X上延伸并且相对较长的子底部图案16Bb的一部分，相邻的两个主底部图案16Ab中的在第二方向Y上的长度相对较短的另一主底部图案16Ab的一端可直接连接至在第一方向X上延伸并且相对较短的子底部图案16Bb的一部分。
图17示出了用于解释形成间隔件层24Ab以制造根据一些实施例的半导体器件的操作的平面图。
参照图17，形成覆盖底部图案16Pb的侧壁的间隔件层24Ab。形成间隔件层24Ab的方法与参照图3至图5描述的方法相同，并且因此将不提供其详细解释。
通过利用与参照图6和图7描述的方法相同的方法去除底部图案16Pb可使得间隔件层24Ab保留在特征层14上。
图18示出了用于解释形成掩模图案30b以制造根据一些实施例的半导体器件的操作的平面图。
参照图18，具有开口35b的掩模图案30b形成在包括间隔件层24Ab的特征层14上。
开口35b可暴露出彼此相邻的外间隔件层24-1b和内间隔件层 24-2b的一些部分。掩模图案30b可完全覆盖主间隔件层24-3b，并且可覆盖连接至主间隔件层24-3b的外间隔件层24-1b的一部分和内间隔件层24-2b的一部分。
开口35b可完全暴露出外间隔件层24-1b和内间隔件层24-2b的在第二方向Y上延伸的一些部分，并且可部分暴露出外间隔件层241b和内间隔件层24-2b的在第一方向X上延伸的一些部分。
接着，通过按照与参照图10和图11描述的方法相似的方法，利用掩模图案30b作为蚀刻掩模，通过执行用于去除通过开口35b暴露的外间隔件层24-1b和内间隔件层24-2b的一些部分的修剪工艺来切割外间隔件层24-1b和内间隔件层24-2b。
在去除外间隔件层24-1b和内间隔件层24-2b的那些部分之后，可去除掩模图案30b。
图19示出了用于示出包括在根据一些实施例的半导体器件1b中的特征图案14Pb的平面图。
参照图19，半导体器件1b包括特征图案14Pb。如参照图18的描述，可通过利用包括去除了一些部分的外间隔件层24-1b和内间隔件层24-2b的间隔件层24Ab作为蚀刻掩模对特征层14进行蚀刻来形成特征图案14Pb。特征图案14Pb可具有通过转印包括去除了一些部分的外间隔件层24-1b和内间隔件层24-2b的间隔件层24Ab的形状获得的形状。
特征图案14Pb可包括彼此间隔开的多个线图案LPb。线图案LPb可在第二方向Y上延伸并随后可在第一方向X上延伸，并且可具有面对第一方向X的线端LEb。在多个线图案LPb中，在第一方向X上延伸的那些部分之间的距离可大于在第二方向Y上延伸的那些部分之间的距离。
四个连续的线图案LPb的线端LEb可位于在与第一方向X和第二方向Y不同的方向上延伸的直线ILb上，但是当前示例性实施例不限于此，四个连续的线图案LPb的线端LEb可根据图18的掩模图案30b的开口35b的形状布置。
图20至图41示出了用于解释制造根据一些实施例的半导体器 件的方法的平面图和剖视图。
图20和图21示出了用于解释形成第一底部图案120以制造根据一些实施例的半导体器件的操作的平面图和剖视图。详细地说，图21示出了沿着图20的线I-I’和II-II’截取的剖视图。
参照图20和图21，特征层104、第一掩模层106、第二掩模层108和第一底部图案120按次序形成在衬底102上。
衬底102可包括半导体材料。例如，衬底102可包括Si。在一些实施例中，衬底102可包括诸如Ge的半导体元件或者诸如SiC、GaAs、InAs和/或InP的化合物半导体材料。在一些实施例中，衬底102可包括形成在半导体材料上的导电膜或者绝缘膜，并且可由例如金属、半导体和/或绝缘材料形成。衬底102可例如形成在半导体材料上，并且可具有用于形成隧穿绝缘层、电荷存储层、阻挡绝缘层和/或栅电极层的多层结构。在一些实施例中，衬底102可具有SOI结构。例如，衬底102可包括BOX层。衬底102可包括导电区，例如，掺有杂质的阱。衬底102可具有诸如STI结构的多种器件隔离结构中的任一种。
特征层104可由多种材料中的任一种形成。例如，特征层104可由(但不限于)金属、合金、金属碳化物、金属氮化物、金属氮氧化物、金属碳氧化物、半导体、多晶硅、氧化物、氮化物、氮氧化物、碳氢化合物和/或它们的组合形成。特征层104可构成衬底102(例如，半导体衬底)的有源区或其他区。特征层104可构成用于在衬底102上或者用于在布置在特征层104下方的材料层(未示出)上限定图案的掩模层。在一些实施例中，特征层104可为形成在衬底102上的导电膜或者绝缘膜，并且例如，可由金属、半导体和/或绝缘材料形成。特征层104可例如形成在衬底102上，并且具有用于形成隧穿绝缘层、电荷存储层、阻挡绝缘层和/或栅电极层的多层结构。
根据特征层104的类型，第一掩模层106可由多种膜中的任一种形成。例如，第一掩模层106可由(但不限于)含碳膜、氮化硅膜、氧化硅膜和/或多晶硅膜形成。在一些实施例中，第一掩模层106可由SOH材料形成。在一些实施例中，SOH材料可由具有基于SOH材料 和/或碳氢化合物的衍生物的总重量的约85％重量百分比至约99％重量百分比的范围内的相对高的碳含量的碳氢化合物形成。
第二掩模层108可由蚀刻选择性与第一掩模层106的蚀刻选择性不同的材料形成，以用作用于第一掩模层106的蚀刻掩模。例如，第二掩模层108可由选自氮氧化硅、氧化硅、氮化硅、碳氮化硅和/或多晶硅中的任何含硅材料形成。在一些实施例中，第二掩模层108可由金属或者有机材料形成。
第一底部图案120可由相对于第二掩模层108以及将在下面参照图17和图18描述的后续工艺中的第一间隔件层130A具有蚀刻选择性的材料形成。在一些实施例中，第一底部图案120可由(但不限于)含碳膜、氮化硅膜、氧化硅膜和/或多晶硅膜形成。例如，第一底部图案120可由SOH材料形成。在一些实施例中，SOH材料可由具有基于SOH材料或碳氢化合物的衍生物的总重量的约85％重量百分比至约99％重量百分比的范围内的相对高的碳含量的碳氢化合物形成。
可通过以下步骤形成第一底部图案120：形成第一底部图案材料层；利用光刻技术在第一底部图案材料层上形成掩模图案；以及利用掩模图案作为蚀刻掩模对第一底部图案材料层进行蚀刻。
第一底部图案120可包括多个第一主底部图案120A和连接至多个第一主底部图案120A中的每一个的一端的第一子底部图案120B。第一子底部图案120B可在第一边缘区域ER1处连接至第一主底部图案120A。
多个第一主底部图案120A可连续地排列以在第一方向X上彼此间隔开第一间隙G11。多个第一主底部图案120A可各自具有第一宽度W11并且可在第二方向Y上延伸。
在一些实施例中，第一宽度W11可为3个F，即，将被形成的半导体器件的最小特征尺寸的三倍，并且第一间隙G11可大于3个F。例如，第一间隙G11可为5个F。在一些实施例中，第一宽度W11的范围可在几nm至几十nm的范围内。
多个第一子底部图案120B可分别从多个第一主底部图案120A中的每一个的一端延伸。第一子底部图案120B中的每一个可在第一 方向X上具有第二宽度W21并在第二方向Y上具有第二长度W22。第二宽度W21和第二长度W22可大于第一宽度W11。第二宽度W21和第二长度W22可相同，并且各自的范围可为例如约5个F至约15个F。在一些实施例中，第二宽度W21和第二长度W22可彼此不同，并且可各自选自约5个F至约15个F。
一个第一子底部图案120B可从在第二方向Y上从连接至第一子底部图案120B的第一主底部图案120A的一侧延伸的延伸线突出。第一子底部图案120B的面对第一方向X的两侧中的一侧可位于在第二方向Y上从连接至第一子底部图案120B的第一主底部图案120A的另一侧延伸的延伸线上。
第一底部图案120还可包括连接至多个第一主底部图案120A的另一端的第一辅助底部图案120C和第一焊盘底部图案120D。第一辅助底部图案120C和第一焊盘底部图案120D可在第二边缘区域ER2连接至第一主底部图案120A。
第一辅助底部图案120C和第二焊盘底部图案120D中的每一个可具有在第一方向X上的第三宽度W31和第四宽度W41。第三宽度W31和第四宽度W41可大于第一宽度W11，并且可为例如第二宽度W21的几倍大。第四宽度W41可大于第三宽度W31。
在相邻的两个第一底部图案120中，第一子底部图案120B可在第二方向Y上位于不同的水平。另外，多个第一底部图案120可相对于在第二方向Y上延伸的延伸线对称地排列。
图22示出了用于解释形成第一间隔件材料层130以制造根据一些实施例的半导体器件的操作的剖视图。详细地说，图22示出了沿着图20的线I-I'和II-II'截取的剖视图。
参照图22，第一间隔件材料层130形成在包括第一底部图案120的衬底102上。第一间隔件材料层130可形成为均匀的厚度，以覆盖第一底部图案120的暴露的表面和第二掩模层108的暴露的表面。例如，第一间隔件材料层130可具有第一厚度T1。例如，第一厚度T11可为1个F。第一间隔件材料层130可由相对于第二掩模层108和第一底部图案120具有蚀刻选择性的材料形成。在一些实施例中，第一 间隔件材料层130可由利用ALD形成的氧化硅膜形成。
图23和图24示出了用于解释形成第一间隔件层130A以制造根据一些实施例的半导体器件的操作的平面图和剖视图。详细地说，图24示出了沿着图23的线I-I'和II-II'截取的剖视图。
参照图23和图24，通过在图22的第一间隔件材料层130上执行回蚀形成覆盖第一底部图案120的侧壁的第一间隔件层130A。第一间隔件层130A可暴露出第二掩模层108的顶表面的一部分和第一底部图案120的顶表面。第一间隔件层130A可具有相对于第一底部图案120的侧壁的第一厚度T11。
图25和图26示出了用于解释形成第一掩模图案200以制造根据一些实施例的半导体器件的操作的平面图和剖视图。详细地说，图26示出了沿着图25的线I-I'和II-II'截取的剖视图。
参照图25和图26，具有第一开口250的第一掩模图案200形成在包括第一间隔件层130A的衬底102上。第一开口250可暴露出第一主底部图案120A中的每一个。第一开口250可暴露出第一子底部图案120B中的每一个的接触第一主底部图案120A的一部分。第一开口250可暴露出第一辅助底部图案120C中的每一个的一部分。第一掩模图案200可覆盖第一子底部图案120B的与第一主底部图案120A间隔开的一部分。第一掩模图案200可覆盖第一焊盘底部图案120D中的每一个和第一辅助底部图案120C的接触第一焊盘底部图案120D的一部分。
例如，第一掩模图案200可由通过利用光刻技术形成的光致抗蚀剂形成。
图27和图28示出了根据一些实施例的用于解释去除第一底部图案120的一部分的操作的平面图和剖视图。详细地说，图28示出了沿着图27的线I-I'和II-II'截取的剖视图。
参照图27和图28，通过利用图25和图24的第一掩模图案200作为蚀刻掩模去除第一底部图案120的一部分来形成第一底部空间120G。由于第一底部空间120G，可仅保留第一底部图案120的第一子底部图案120B的一部分122B、第一辅助底部图案120C的一部分 122C和第一焊盘底部图案120D。
通过去除第一子底部图案120的一部分形成的第一底部空间120G的一部分可在第一方向X和第二方向Y上分别具有第五宽度W23和第六宽度W24。第五宽度W23和第六宽度W24中的每一个可等于或大于第一宽度W11(见图24)与第一厚度T11(见图24)之和(W11+T11)。例如，第五宽度W23和第六宽度W24中的每一个的范围可为约4个F至约8个F。
第一辅助底部图案120C的剩余部分122C在第二方向Y上可具有第七宽度W32。第七宽度W32可等于或大于第一厚度T11(见图24)。第七宽度W32的范围可为约1个F至约3个F。
图29和图30示出了用于解释形成第二底部图案106P以制造根据一些实施例的半导体器件的操作的平面图和剖视图。详细地说，图30示出了沿着图29的线I-I'、II-II'和III-III'截取的剖视图。
参照图29和图30，通过利用图27和图28的第一底部图案122的剩余部分和第一间隔件层130A作为蚀刻掩模来对第一掩模层106和第二掩模层108进行蚀刻，形成第二底部图案106P和覆盖第二底部图案106P的顶表面的覆盖底部图案108P。第二底部图案106P和覆盖底部图案108P可具有通过转印图27和图28的第一底部图案122的剩余部分和第一间隔件层130A获得的形状。因此，第二底部图案106P和覆盖底部图案108P具有相同的平面形状，因此图29的覆盖底部图案108P的平面形状可应用于第二底部图案106P。
覆盖底部图案108P可包括多个主覆盖底部图案108A和连接多个主覆盖底部图案108A中的相邻的两个主覆盖底部图案108A的子覆盖底部图案108B。子覆盖底部图案108B可连接至主覆盖底部图案108A，以接触第一边缘区域ER1。
多个主覆盖底部图案108A可连续地排列以在第一方向X上彼此间隔开第二间隙G21。多个主覆盖底部图案108A各自可具有第八宽度W51，并且可在第二方向Y上延伸。
在一些实施例中，第八宽度W51可为1个F，即，将被形成的半导体器件的最小特征尺寸，并且第二间隙G21可大于1个F。例如， 第二间隙G21可为3个F。在一些实施例中，第八宽度W51的范围可为几nm至几十nm。
一个子覆盖底部图案108B可从相邻的两个主覆盖底部图案108A中的每一个的一端延伸，可连接相邻的两个主覆盖底部图案108A，并且可连接至相邻的两个主覆盖底部图案108A。
主覆盖底部图案108A中的每一个可具有通过转印图27的第一间隔件层130A的保留的并且不接触第一底部图案122的一部分的形状获得的形状。子覆盖底部图案108B可具有通过转印图27的第一子底部图案120B的部分122B和第一间隔件层130A的接触第一子底部图案120B的部分122B的那部分的形状获得的形状。
覆盖底部图案108P还可包括辅助覆盖底部图案108C和焊盘覆盖底部图案108D。辅助覆盖底部图案108C可具有通过转印图27的第一辅助底部图案120C的部分122C获得的形状。焊盘覆盖底部图案108D可具有通过转印图27的第一焊盘底部图案120D和第一间隔件层130A的接触第一焊盘底部图案120D的那部分的形状获得的形状。
相邻的两个主底部图案108A、连接至所述相邻的两个主底部图案108A的一个子覆盖底部图案108B、一个辅助覆盖底部图案108C和一个焊盘覆盖底部图案108D可构成单位覆盖底部图案108U。单位覆盖底部图案108U的延伸以具有第八宽度W51的那部分可定义为主覆盖底部图案108A，单位覆盖底部图案108U的连接至主覆盖底部图案108A以接触第一边缘区域ER1并且延伸以具有大于第八宽度W51的宽度的那部分可定义为子覆盖底部图案108B。
子覆盖底部图案108B可延伸以具有大于第八宽度W51的第九宽度W25。在子覆盖底部图案108B中，在第一方向X上延伸的那部分的宽度和在第二方向Y上延伸的那部分的宽度可彼此相同或不同。即使子覆盖底部图案108B的在第一方向X上延伸的那部分的宽度和子覆盖底部图案108B的在第二方向Y上延伸的那部分的宽度彼此不同，所述宽度也可各自大于第八宽度W51。例如，第九宽度W25的范围可为约2个F至约6个F。
连接至主覆盖底部图案108A以接触第二边缘区域ER2的那些部 分可定义为辅助覆盖底部图案108C和焊盘覆盖底部图案108D。辅助覆盖底部图案108C是指在第二方向Y上从焊盘覆盖底部图案108D稍微突出的那部分。
在一个单位覆盖底部图案108U中，子覆盖底部图案108B可在第一方向X上突出至相邻的两个主覆盖底部图案108A中的一个主覆盖底部图案108A以外。也就是说，在一个单位覆盖底部图案108U中，子覆盖底部图案108B可在第一方向X上从在第二方向Y上的长度相对较长的主覆盖底部图案108A延伸以突出至在第二方向Y上的长度相对较短的主覆盖底部图案108A以外。
在一个单位覆盖底部图案108U中，相邻的两个主覆盖底部图案108A中的在第二方向Y上的长度相对较长的一个主覆盖底部图案108A的一端可直接连接至在第一方向X上延伸的子覆盖底部图案108B的一部分，相邻的两个主覆盖底部图案108A中的在第二方向Y上的长度相对较短的另一主覆盖底部图案108A可朝着第一方向X弯曲，可延伸，并且可直接连接至子覆盖底部图案108B的在第二方向Y上延伸的一部分，并且子覆盖底部图案108B的在第一方向X上延伸的那部分可与子覆盖底部图案108B的在第二方向Y上延伸的那部分直接彼此连接。
也就是说，一个单位覆盖底部图案108U可包括具有L形的子覆盖底部图案108B和连接至具有L形的子覆盖底部图案108B的两端的相邻的两个主覆盖底部图案108A，在第二方向Y上的长度相对较长的主覆盖底部图案108A可在第二方向Y上延伸并且可直接连接至具有L形的子覆盖底部图案108B的一端，在第二方向Y上的长度相对较短的主覆盖底部图案108A可在第二方向Y上延伸，可朝着第一方向X弯曲，可延伸，并且可直接连接至具有L形的子覆盖底部图案108B的另一端。
可将第二底部图案106P的位于主覆盖底部图案108A、子覆盖底部图案108B、辅助覆盖底部图案108C和焊盘覆盖底部图案108D下方的那些部分分别定义为第二主底部图案106A、第二子底部图案106B、第二辅助底部图案106C和第二焊盘底部图案106D。
在相邻的两个单位覆盖底部图案108U中，子覆盖底部图案108B、辅助覆盖底部图案108C和焊盘覆盖底部图案108D可在第二方向Y上位于不同水平。另外，多个单位覆盖底部图案108U可相对于在第二方向Y上延伸的延伸线对称地排列。
图31示出了用于解释形成第二间隔件材料层140以制造根据一些实施例的半导体器件的操作的剖视图。详细地说，图31示出了沿着图29的线I-I'和III-III'截取的剖视图。
参照图31，第二间隔件材料层140形成在包括第二底部图案106P和覆盖底部图案108P的衬底102上。第二间隔件材料层140可形成为均匀的厚度，以覆盖第二底部图案106P和覆盖底部图案108P的暴露的表面和特征层104的暴露的表面。例如，第二间隔件材料层140可具有第二厚度T21。例如，第二厚度T21可与第八宽度W51相同或近似。第二间隔件材料层140可由相对于特征层104、第二底部图案106P和覆盖底部图案108P具有蚀刻选择性的材料形成。在一些实施例中，第二间隔件材料层140可由通过利用ALD形成的氧化硅膜形成。
图32至图35示出了用于解释形成第二间隔件层140A以制造根据一些实施例的半导体器件的操作的平面图和剖视图。详细地说，图33和图35分别是沿着图32和图34的线I-I'和III-III'截取的剖视图。
参照图32和图33，通过在图31的间隔件材料层140上执行回蚀形成覆盖第二底部图案106P和覆盖底部图案108P的侧壁的第二间隔件层140A。第二间隔件层140A可暴露出特征层104的顶表面的一部分和覆盖底部图案108P的顶表面。
当形成第二底部图案106P和覆盖底部图案108P时，由于三维(3D)蚀刻效果可切割覆盖底部图案108P的顶表面与两个侧壁之间的边缘。因此，覆盖底部图案108P的具有相对较小的宽度的那部分的厚度可小于覆盖底部图案108P的具有相对较大的宽度的那部分的厚度。因此，当形成第二间隔件层140A时，覆盖底部图案108P的具有相对较小的宽度的那部分会损失，因此第二底部图案106P的顶表 面可完全暴露出来或者部分暴露出来。例如，当形成第二间隔件层140A时，图32的主覆盖底部图案108A和子覆盖底部图案108B可完全损失或者部分损失，并且第二主底部图案106A和第二子底部图案106B的顶表面可完全暴露出来或者部分暴露出来。
第二间隔件层140A可具有第十宽度W61。第十宽度W61可与图31的第二厚度T21相同，并且可与第八宽度W51相同或近似。在一些实施例中，第十宽度W61可为1个F。
参照图34和图35，通过去除图32和图33的第二主底部图案106A和第二子底部图案106B，可使得第二间隔件层140A、第二辅助底部图案106C、辅助覆盖底部图案108C、第二焊盘底部图案106D和焊盘覆盖底部图案108D保留在特征层104上。第二底部空间106G可形成在通过去除第二主底部图案106A和第二子底部图案106B获得的那部分中。
第二间隔件层140A的包围第一底部空间106G的那些部分可包括外间隔件层140-1、内间隔件层140-2和主间隔件层140-3。外间隔件层140-1和内间隔件层140-2可为第二间隔件层140A的分别覆盖图32的第二子底部图案106B的外侧壁和内侧壁的一些部分，主间隔件层140-3可为第二间隔件层140A的覆盖图32的主底部图案106A的两个侧壁的一些部分。
四个连续的主间隔件层140-3中的两个外主间隔件层140-3可通过外间隔件层140-1彼此连接，四个连续的主间隔件层140-3中的两个内主间隔件层140-3可通过内间隔件层140-2彼此连接。
第二间隔件层140A可具有第十宽度W61。多个主间隔件层140-3之间可具有第三间隙G31并且可在第二方向Y上延伸。第三间隙G31可与图33的第八宽度W51相同或近似。在一些实施例中，第三间隙G31可为1个F。
图36和图37示出了用于解释形成第二掩模图案300以制造根据一些实施例的半导体器件的操作的平面图和剖视图。详细地说，图37示出了沿着图36的线I-I'和III-III'截取的剖视图。
参照图36和图37，具有第二开口至第四开口(350A、350B和 350C)的第二掩模图案300形成在包括第二间隔件层140A的衬底102上。第二开口350A可暴露出彼此相邻的外间隔件层140-1和内间隔件层140-2的一些部分。第二掩模图案300可完全覆盖主间隔件层140-3，并且可覆盖连接至主间隔件层140-3的外间隔件层140-1的一部分和内间隔件层140-2的一部分。
第三开口350B和第四开口350C可暴露出辅助覆盖底部图案108C和焊盘覆盖底部图案108D的一些部分以及第二间隔件层140A的接触辅助覆盖底部图案108C和焊盘覆盖底部图案108D的那部分。在第二掩模图案300中，包括辅助覆盖底部图案108C和焊盘覆盖底部图案108D的一个覆盖底部图案108P可分为四个部分并且可被覆盖。
第三开口350B可暴露出辅助覆盖底部图案108C的一部分、焊盘覆盖底部图案108D的一部分以及第二间隔件层140A的接触焊盘覆盖底部图案108D的一部分。第四开口350C可暴露出辅助覆盖底部图案108C的一部分、焊盘覆盖底部图案108D的一部分以及第二间隔件层140A的接触辅助覆盖底部图案108C和焊盘覆盖底部图案108D的那些部分。
例如，第二掩模图案300可由通过利用光刻技术形成的光致抗蚀剂形成。
图38和图39示出了用于解释去除第二间隔件层140A、覆盖底部图案108P和第二底部图案106P的一些部分以制造根据一些实施例的半导体器件的操作的平面图和剖视图。详细地说，图39示出了沿着图38的线I-I'和III-III'截取的剖视图。
参照图38和图39，通过利用图36和图37的第二掩模图案300作为蚀刻掩模去除通过第二开口至第四开口(350A、350B和350C)暴露出来的第二间隔件层140A、覆盖底部图案108P和第二底部图案106P的一些部分。
可通过执行用于通过第二开口350A去除外间隔件层140-1和内间隔件层140-2的一些部分的修剪工艺来切割外间隔件层140-1和内间隔件层140-2。因此，通过外间隔件层140-1或者内间隔件层140-2连接的两个主间隔件层140-3可彼此分离。
四个连续的主间隔件层140-3中的两个外主间隔件层140-3中的每一个可连接至外间隔件层140-1的一部分，四个连续的主间隔件层140-3中的两个内主间隔件层140-3中的每一个可连接至内间隔件层140-2的一部分。
可通过经第三开口350B和第四开口350C去除第二间隔件层140A、覆盖底部图案108P和第二底部图案106P的一些部分形成焊盘掩模图案PM1和PM2。焊盘掩模图案PM1和PM2可包括覆盖底部图案108P和第二底部图案106P的剩余部分以及第二间隔件层140A的接触覆盖底部图案108P和第二底部图案106P的那些部分。第一焊盘掩模图案PM1包括辅助覆盖底部图案108C的一部分、焊盘覆盖底部图案108D的一部分以及第二底部图案106P的布置在辅助覆盖底部图案108C和焊盘覆盖底部图案108D下方的一部分，而第二焊盘掩模图案PM1不包括辅助覆盖底部图案108C的一部分和第二底部图案106P的布置在辅助覆盖底部图案108C下方的一部分。
每个分离的主间隔件层140-3可连接至第一焊盘掩模图案PM1和第二焊盘掩模图案PM2中的任一个。四个连续的主间隔件层140-3中的两个内主间隔件层140-3中的每一个可连接至第一焊盘掩模图案PM1，四个连续的主间隔件层140-3中的两个外主间隔件层140-3中的每一个可连接至第二焊盘掩模图案PM2。
接着，可去除第二掩模图案300。
图40和图41示出了包括在根据一些实施例的半导体器件2中的特征图案104P的平面图和剖视图。详细地说，图41示出了沿着图40的线I-I'和III-III'截取的剖视图。
参照图40和图41，半导体器件2包括特征图案104P。可通过利用图38和图39的第二间隔件层140A以及第一焊盘掩模图案PM1和第二焊盘掩模图案PM2作为蚀刻掩模蚀刻特征层104来形成特征图案104P。特征图案104P可具有通过转印图40和图41的第二间隔件层140A以及第一焊盘掩模图案PM1和第二焊盘掩模图案PM2的形状获得的形状。特征图案104P可包括彼此间隔开的多个线图案LP。
各自具有第十宽度W61的多个线图案LP之间可具有第三间隙 G31，并且可在第二方向Y上延伸。在第一边缘区域ER1处的多个线图案LP的线端LE可与在第二方向Y上从线图案LP延伸的延伸线间隔开。
四个连续的线图案LP中的一对相邻的线图案LP的线端LE面对的方向与四个连续的线图案LP中的另一对相邻的线图案LP的线端LE面对的方向可彼此不同。
四个连续的线图案LP中的一对相邻的线图案LP的线端LE面对的方向可为第一方向X，四个连续的线图案LP中的另一对相邻的线图案LP的线端LE面对的方向可为第二方向Y。也就是说，在四个连续的线图案LP中，一对相邻的线图案LP可在第二方向Y上延伸、可弯曲并且可在第一方向X上延伸，并且可使得线端LE面对第一方向X，另一对相邻的线图案LP可在第二方向Y上延伸、可弯曲、可在第一方向X上延伸、可弯曲并且可在第二方向Y上延伸，并且可使得线端LE面对第二方向Y。在线端LE面对第二方向Y的一对相邻的线图案LP中，在第一方向X上延伸的那些部分之间可具有第三间隙G3。
当四个连续的线图案LP中的一对相邻的线图案LP的线端LE面对的方向是第一方向X时，所述一对相邻的线图案LP的线端LE可位于在第二方向Y上延伸的直线上。当四个连续的线图案LP中的另一对相邻的线图案LP的线端LE面对的方向是第二方向Y时，所述一对相邻的线图案LP的线端LE可位于在第一方向X上延伸的直线上。
在具有第三间隙G31并且线端LE面对相同的方向的一对相邻的线图案LP中，在第二方向Y上延伸的那些部分与线图案LP的线端LE之间的长度可彼此不同。
在第二方向Y上延伸、弯曲并在第一方向X上延伸并且线端LE面对第一方向X的一对相邻的线图案LP中，在第一方向X上延伸的那些部分的长度可彼此不同。在第二方向Y上延伸、弯曲、在第一方向X上延伸、弯曲并在第二方向Y上延伸并且线端LE面对第二方向Y的另一对相邻的线图案LP中，在第一方向X上延伸、弯曲并在第二方向Y上延伸至线端LE的那些部分的长度可彼此不同。
在四个连续的线图案LP中的线端LE面对不同方向并且其间具 有第三间隙G31的两对线图案LP中，在第二方向Y上延伸的那些部分与线图案LP的线端LE之间的长度之和可彼此不同。例如，在线端LE面对第一方向X并且其间具有第三间隙G31的一对线图案LP中在第二方向Y上延伸的那些部分与线图案LP的线端LE之间的长度之和可小于在线端LE面对第二方向Y并且其间具有第三间隙G31的另一对线图案LP中在第二方向Y上延伸的那些部分与线图案LP的线端LE之间的长度之和。
多个线图案LP之间在第一方向上可具有第三间隙G31，可连续地排列，并且可在第二方向上延伸，并且多个线图案LP的线端LE之间的距离可大于第三间隙G31。因此，当通过利用已修剪的图38和图39的第二间隔件层140A作为蚀刻掩模蚀刻特征层104时，即使特征图案104P的端部(即，各个线图案LP的线端LE)的厚度大于第十宽度W61，也可防止桥接失效。将在下面参照图42A和图42B详细解释多个线图案LP的线端LE之间的距离。
多个线图案LP可在第二边缘区域ER2处连接至焊盘图案PP。在四个连续的线图案LP中，两个内线图案LP可连接至第一焊盘图案PP1，两个外线图案LP可连接至第二焊盘图案PP2。第一焊盘图案PP1和第二焊盘图案PP2在第二方向Y上的长度可彼此不同。第一焊盘图案PP1在第二方向Y上可具有第三长度L11，第二焊盘图案PP2在第二方向Y上可具有第四长度L12。由于第一焊盘图案PP1具有通过转印图38的辅助覆盖底部图案108C的一部分、焊盘覆盖底部图案108D的一部分以及第二间隔件层140A的接触辅助覆盖底部图案108C和焊盘覆盖底部图案108D的那些部分的形状获得的形状，而第二焊盘图案PP2具有通过转印焊盘覆盖底部图案108D的一部分和第二间隔件层140A的接触焊盘覆盖底部图案108D的一部分的形状获得的形状，因此第三长度L11可大于第四长度L12。
在根据一些实施例形成的多个线图案LP中，在仅通过利用形成焊盘图案PP必须使用的光刻技术而不使用额外的光刻技术的情况下，线端LE之间的距离可相对较大。因此，可在没有额外制造成本和制造时间的情况下形成可靠的半导体器件。
图42A和图42B示出了用于解释包括在根据一些实施例的半导体器件中的线图案LP的形状的平面图。
参照图42A，各自具有第十宽度W61的多个线图案LP之间可具有第三间隙G31，并且可在第二方向Y上延伸。在第一边缘区域ER1处的第一线图案至第四线图案(LP1、LP2、LP3和LP4)的线端LE1、LE2、LE3和LE4可与在第二方向Y上从第一线图案至第四线图案(LP1、LP2、LP3和LP4)延伸的延伸线间隔开。
作为第一线图案至第四线图案(LP1、LP2、LP3和LP4)这四个连续的线图案中的第一子线集的一对相邻的线图案(即，第一线图案LP1和第二线图案LP2)的线端LE1和LE2面对的方向与作为第二子线集的另一对相邻的线图案(即，第三线图案LP3和第四线图案LP4)的线端LE3和LE4面对的方向可彼此不同。
第一线图案LP1的线端LE1和第二线图案LP2的线端LE2面对的方向可为第二方向Y，第三线图案LP3的线端LE3和第四线图案LP4的线端LE4面对的方向可为第一方向X。也就是说，四个连续的线图案LP中的第二子线集LP3和LP4可在第二方向Y上延伸、可弯曲并可在第一方向X上延伸，并且可使线端LE3和LE4面对第一方向X，四个连续的线图案LP中的第一子线集LP1和LP2可在第二方向Y上延伸、可弯曲、可在第一方向X上延伸、可弯曲并且可在第二方向Y上延伸，并且可使线端LE1和LE2面对第二方向Y。第一线图案LP1和第二线图案LP2的在第一方向X上延伸的那些部分之间可具有第三间隙G31。
第一子线集LP1和LP2的线端LE1和LE2可位于在第一方向X上延伸的直线IL1上，第二子线集LP3和LP4的线端LE3和LE4可位于在第二方向Y上延伸的直线IL2上。
在其间具有第三间隙G31的第一线图案LP1和第二线图案LP2中，在第二方向Y上延伸的那些部分与线端LE1和LE2之间的长度可彼此不同。在其间具有第三间隙G31的第三线图案LP3和第四线图案LP4中，在第二方向Y上延伸的那些部分与线端LE3和LE4之间的长度可彼此不同。
在第一线图案LP1和第二线图案LP2中，在第一方向X上延伸、弯曲并在第二方向Y上延伸至线端LE1和LE2的那些部分的长度可彼此不同。
在第三线图案LP3和第四线图案LP4中，在第一方向X上延伸至线端LE3和LE4的那些部分的长度可彼此不同。
在其间具有第三间隙G3的第一子线集LP1和LP2与第二子线集LP3和LP4中，在第二方向Y上延伸的那些部分与第一线图案至第四线图案(LP1、LP2、LP3和LP4)的线端(LE1、LE2、LE3和LE4)之间的长度之和可彼此不同。例如，在第二方向Y上延伸的那些部分与其间具有第三间隙G31的第二子线集LP3和LP4的线端LE3和LE4之间的长度之和可小于在第二方向Y上延伸的那些部分与其间具有第三间隙G31的第一子线集LP1和LP2的线端LE1和LE2之间的长度之和。
第一线图案至第四线图案(LP1、LP2、LP3和LP4)在第一方向X上可具有第三间隙G31，可连续排列，并且可在第二方向Y上延伸，并且线端(LE1、LE2、LE3和LE4)之间的距离可大于第三间隙G31。
第一线图案LP1的线端LE1和第二线图案LP2的线端LE2之间的距离可为第四间隙G41。第三线图案LP3的线端LE3和第四线图案LP4的线端LE4之间的距离可为第五间隙G42。第二线图案LP2的线端LE2和第三线图案LP3的线端LE3之间的距离可为第六间隙G43。
第四间隙至第六间隙(G41、G42和G43)中的每一个可大于第三间隙G31。第六间隙G43可大于第四间隙G41或者第五间隙G42。可通过增大或减小通过图36的第二开口350A暴露的内间隔件层140-2的那部分来增大或减小第六间隙G43。
第四间隙G41和第五间隙G42可相同，但是当前实施例不限于此，并且第四间隙G41可大于或者小于第五间隙G42。例如，第四间隙G41、第五间隙G42或者第六间隙G43的范围可为从约2个F至约6个F。
第二线图案LP2和第三线图案LP3可布置为与第一底部图案120重叠。第一线图案LP1和第四线图案LP4可布置为不与第一底部图案 120重叠。第二线图案LP2的线端LE2和第三线图案LP3的线端LE3可布置为与第一底部图案120的内部重叠。
参照图42B，彼此间隔开的多个线图案LP中的每一个包括在第二方向Y上延伸的主线ML和从主线ML的一端弯曲并延伸的子线SL。可将多个线图案LP中的连续排列的四个线图案(即，第一线图案至第四线图案(LP1、LP2、LP3和LP4))定义为一个线集。
一个线集可包括具有第一线图案LP1和第二线图案LP2的第一子线集和具有第三线图案LP3和第四线图案LP4的第二子线集。
第一线图案至第四线图案(LP1、LP2、LP3和LP4)可分别包括在第二方向Y上延伸的第一主线至第四主线(ML1、ML2、ML3和ML4)和从第一主线至第四主线(ML1、ML2、ML3和ML4)中的每一根的一端弯曲并且延伸至线端(LE1、LE2、LE3和LE4)的第一子线至第四子线(SL1、SL2、SL3和SL4)。
第一主线至第四主线(ML1、ML2、ML3和ML4)和第一子线至第四子线(SL1、SL2、SL3和SL4)可延伸以具有相同宽度，例如，图42A的第十宽度W61。
包括在一个线集中的第一子线至第四子线(SL1、SL2、SL3和SL4)可从第一主线至第四主线(ML1、ML2、ML3和ML4)中的每一根的一端朝着相同方向(例如，第一方向X)弯曲并可延伸。
第一子线SL1和第二子线SL2可包括在第二方向Y上延伸的那些部分。第一子线SL1和第二子线SL2的在第二方向Y上延伸的那些部分之间可具有图42A的第四间隙G41。第三子线SL3和第四子线SL4的在第一方向X上延伸的那些部分之间可具有图42A的第五间隙G42。
第一子线SL1的端部第一线端LE1和第二子线SL2的端部第二线端LE2面对的方向可与第三子线SL3的端部第三线端LE3和第四子线SL4的端部第四线端LE4面对的方向不同。
作为第一子线SL1的端部的第一线端LE1和第二子线SL2的端部的第二线端LE2可位于在第一方向X上延伸的直线IL1上。作为第三子线SL3的端部的第三线端LE3和第四子线SL4的端部的第四线端LE4可位于在第二方向Y上延伸的直线IL2上。
在第一子线SL1和第二子线SL2中，第一主线ML1与作为第一子线SL1的端部的线端LE1之间的总长度和第二主线ML2与作为第二子线SL2的端部的线端LE2之间的总长度可彼此不同。例如，第一子线SL1的总长度可大于第二子线SL2的总长度。
在第三子线SL3和第四子线SL4中，第三主线ML3与作为第三子线SL3的端部的线端LE3之间的长度和第四主线ML4与作为第四子线SL的端部的线端LE4之间的长度可彼此不同。例如，第三子线SL3的总长度可小于第四子线SL4的总长度。
第一子线SL1的总长度和第二子线SL2的总长度之和可大于第三子线SL3的总长度和第四子线SL4的总长度之和。
第一线图案至第四线图案(LP1、LP2、LP3和LP4)可按次序排列，并且作为第二子线SL2的端部的线端LE2与作为第三子线SL3的端部的线端LE3之间的距离可大于第四间隙G41(即，线端LE1与线端LE2之间的距离)或者第五间隙G42(即，线端LE3与线端LE4之间的距离)。
第一子线SL1和第二子线SL2可包括在第一方向X上分别从第一主线ML1和第二主线ML2延伸的第一部分SL1a和SL2a以及在第二方向Y上分别从第一部分SL1a和SL2a延伸的第二部分SL1b和SL2b。第一子线SL1和第二子线SL2的第一部分SL1a和SL2a之间可具有图42A的第一间隙G31，并且可在第一方向X上延伸。
图43示出了包括在根据一些实施例的半导体器件2a中的特征图案104Pa的剖视图。
参照图43，半导体器件2a包括特征图案104Pa。可利用具有图14的开口35a而不是图36的掩模图案300的第二开口350A的掩模图案(未示出)，通过利用参照图20至图41描述的制造器件的方法形成特征图案104Pa，因此将不提供其详细解释。
在特征图案104Pa中，与图40的特征图案104P中不同，四个连续的线图案LP1中的三个线图案LPa的线端LEa面对的方向可平行，其余一个线图案LPa的线端LEa面对的方向可不同。也就是说，四个连续的线图案LPa中的三个线图案LPa的线端LEa面对的方向可为第 一方向X或者与第一方向X相对的方向，其余一个线图案LPa的线端LEa面对的方向可为第二方向Y。
图44至图49示出了用于解释制造根据一些实施例的半导体器件的方法的平面图。
图44示出了用于解释形成第一掩模图案200b以制造根据一些实施例的半导体器件的操作的平面图。
参照图44，在形成第一底部图案120和第一间隔件层130A之后，形成具有第一开口250b的第一掩模图案200b。第一开口250b可暴露出第一主底部图案120A中的每一个。第一开口250b可暴露出第一子底部图案120B的接触第一主底部图案120A的一部分。
在第一子底部图案120B的暴露的那部分方面，图25的掩模图案200的第一开口250和图44的掩模图案200b的第一开口250b不同。
也就是说，差异在于，在通过图44的第一开口250b暴露的第一底部图案120中，在第一方向上具有更大的宽度的一部分是第一子底部图案120B在第二方向Y上的中间部分，而在通过图25的第一开口250暴露的第一底部图案120中，在第一方向X上具有更大的宽度的一部分是第一子底部图案120B的接触第一主底部图案120A的一部分。
图45示出了用于解释形成覆盖底部图案108Pb以制造根据一些实施例的半导体器件的操作的平面图。
参照图45，在利用图44的掩模图案200b作为蚀刻掩模去除第一底部图案120的暴露的一部分之后，通过利用第一底部图案120的剩余部分和第一间隔件层130A作为蚀刻掩模蚀对一掩模层106和第二掩模层108(见图27和图28)进行蚀刻来形成覆盖底部图案108Pb。作为第二掩模图案106的一部分的第二底部图案(未示出)可布置在覆盖底部图案108Pb下方。
图46和图47示出了用于解释形成第二间隔件层140Ab以制造根据一些实施例的半导体器件的操作的平面图。
参照图46，形成覆盖第一底部图案106Pb和覆盖底部图案108Pb 的侧壁的第二间隔件层140Ab。
参照图47，去除了图46的第二主底部图案106A和第二主子底部图案106Bb。
可通过利用与参照图31至图35描述的形成第二间隔件层140A的方法相同的方法形成第二间隔件层140Ab，因此将不提供其详细解释。
图48示出了用于解释形成第二掩模图案300b以制造根据一些实施例的半导体器件的操作的平面图。
参照图48，具有第二开口至第四开口(350Ab、350B和350C)的第二掩模图案300b形成在包括第二间隔件层140Ab的特征层104上。第二掩模图案300b与图36的第二掩模图案300具有相同形状，不同的是第二开口350Ab的形状与图18的开口35b的形状相似，因此将不提供其详细解释。
图49示出了包括在根据一些实施例的半导体器件2b中的特征图案104Pb的平面图。
参照图49，半导体器件2b包括特征图案104Pb。可通过利用图48的第二掩模图案300b利用参照图38至图41描述的制造半导体器件的方法形成特征图案104Pb，因此将不提供其详细解释。
特征图案104Pb可包括彼此间隔开的多个线图案LPb。线图案LPb可在第二方向Y上延伸，并可在第一方向X上延伸，并且可使得线端LEb面对第一方向X。在多个线图案LPb中，在第一方向X上延伸的那些部分之间的距离可大于在第二方向Y上延伸的那些部分之间的距离。
特征图案104Pb与图40的特征图案140P相同，不同的是线图案LPb的线端LEb的形状与图19的线图案LPb的线端LEb的形状相同，因此将不提供其详细解释。
图50A至图50C示出了用于解释制造根据一些实施例的半导体器件的方法的平面图。图50A、图50B和图50C示出了用于解释对应于图20、图34和图40的一些操作的平面图，其它操作与参照图20至图41描述的制造半导体器件的方法的操作相同，因此将不提供其 详细解释。
参照图50A，第一底部图案120-1可包括多个第一主底部图案120A和连接至多个第一主底部图案120A中的每一个的一端的第一子底部图案120B-1。
第一子底部图案120B-1中的每一个可具有在第一方向X上的宽度大于在第二方向Y上的长度的矩形形状。
参照图50B，第二间隔件层140A-1的在第一方向X上延伸以对应于图50A的第一底部图案120-1的形状的宽度可大于图34的第二间隔件层140A的宽度。
参照图50C，特征图案104P-1可包括多个线图案LP-1。
当四个连续的线图案LP-1中的一对相邻的线图案LP-1的线端LE-1面对的方向是第二方向Y时，所述一对相邻的线图案LP-1的线端LE-1之间的距离可为第四间隙G41-1。当四个连续的线图案LP-1中的另一对相邻的线图案LP-1的线端LE-1面对的方向是第一方向X时，所述一对相邻的线图案LP-1的线端LE-1之间的距离可为第五间隙G42-1。连续的四个线图案LP-1中的两个内线图案LP-1的线端LE-1之间的距离可为第六间隙G43-1。
由于图50A的第一底部图案120-1包括具有在第一方向X的宽度相对大的相对较大的矩形形状的第一子底部图案120B-1，因此第四间隙G41-1可大于第五间隙G42-1。
图51A至图51C示出了用于解释制造根据一些实施例的半导体器件的方法的平面图。图51A、图51B和图51C示出了用于解释对应于图20、图34和图40的一些操作的平面图，其它操作与参照图20至图41描述的制造半导体器件的方法的操作相似，因此将不提供中间操作及其详细解释。
参照图51A，第一底部图案120-2可包括多个第一主底部图案120A和连接至多个第一主底部图案120A中的每一个的一端的第一子底部图案120B-2。
第一子底部图案120B-2中的每一个可具有在第二方向Y上的长度大于在第一方向X上的宽度的矩形形状。
参照图51B，在第二方向Y上延伸以对应于图51A的第一底部图案120-2的形状的第二间隔件层140A-2的长度可大于图34的第二间隔件层140A的长度。
参照图51C，特征图案104P-2可包括多个线图案LP-2。
当四个连续的线图案LP-2中的一对相邻的线图案LP-2的线端LE-2面对的方向是第二方向Y时，所述一对相邻的线图案LP-2的线端LE-2之间的距离可为第四间隙G41-2。当四个连续的线图案LP-2中的另一对相邻的线图案LP-2的线端LE-2面对的方向是第一方向X时，所述一对相邻的线图案LP-2的线端LE-2之间的距离可为第五间隙G42-2。四个连续的线图案LP-2中的两个内线图案LP-2的线端LE-2之间的距离可为第六间隙G43-2。
由于图51A的第一底部图案120-2包括具有在第二方向Y上的长度相对较大的矩形形状的第一子底部图案120B-2，因此第五间隙G42-2可大于第四间隙G41-2。
图52A至图52C示出了用于解释制造根据一些实施例的半导体器件的方法的平面图。详细地说，图52A至图52C示出了用于解释图50A至图50C的制造半导体器件的方法与图51A至图51C的制造半导体器件的方法的组合的平面图，因此将不提供其详细解释。
参照图52A至图52C，第一底部图案120-3可包括多个第一主底部图案120A以及连接至多个第一主底部图案120A中的每一个的一端的第一子底部图案120B-1和120B-2。
第一子底部图案120B-1可具有在第一方向X上的宽度大于在第二方向Y上的长度的矩形形状，第一子底部图案120B-2可具有在第二方向Y上的长度大于在第一方向X上的宽度的矩形形状。
因此，第二间隔件层140A-3在第一方向X上延伸以对应于图52A的第一底部图案120-3的形状的宽度可大于图34的第二间隔件层140A的宽度，并且第二间隔件层140A-3的在第二方向Y上延伸的长度可大于图34的第二间隔件层140A的长度。
特征图案104P-3可包括多个线图案LP-3。在多个线图案LP-3中，即使一对相邻的线图案LP-3的线端LE-3面对的方向相同，线端 LE-3之间的距离也可不同。因此，可根据图案密度确定特征图案104P-3的排列方式，以防止在处理中出现桥接失效。
图53A至图53C示出了用于解释制造根据一些实施例的半导体器件的方法的平面图。将不重复与已参照图52A至图52C作出的相同的描述。
参照图53A至图53C，第一底部图案120-4可包括所述多个主底部图案120A以及连接至多个第一主底部图案120A中的每一个的一端的第一子底部图案120B-1和12B-2。除一些排列方式之外，构成第一底部图案120-4的第一主底部图案120A以及第一子底部图案120B-1和120B-2的形状与图52A至图52C的第一底部图案120-3的形状相似。
因此，用于排列特征图案104P-4的多个线图案LP-4的空间可小于用于排列图52C的多个线图案LP-3的空间。因此，半导体器件的图案密度可增大，从而增大集成度。
图54A是应用了示例实施例的半导体器件500的框图。图54B是包括在图54A的半导体器件500中的存储器单元阵列510的电路图。
参照图54A和图54B，半导体器件500可为NAND闪速存储器装置。半导体器件500包括存储器单元阵列510，其包括以高密度排列的存储器单元的阵列。用于访问和驱动存储器单元阵列510的外围电路包括X解码器块520，其选择待访问的存储器单元阵列510的字线WL(例如，字线WL1、WL2、……、WLn-1和WLn)中的任一根。Y解码器块530选择待激活的存储器单元阵列510的位线BL(例如，位线BL1、BL2、……、BLm-1和BLm)中的任一根。连接至存储器单元阵列510的Y路径电路540基于Y解码器块530的输出分配位线路径。
参照图54B，存储器单元阵列510的单元串510包括串联的多个存储器单元512。包括在一个单元串510中的多个存储器单元512的栅电极连接至不同的字线WL1、WL2、……、WLn-1和WLn。连接至地选择线GSL的地选择晶体管514和连接至串选择线SSL的串选择晶体管516布置在单元串510的两端。地选择晶体管514和串选择晶体管516控制位线BL1、BL2、……、BLm-1和BLm与公共源极线CSL之间 的电连接。在多个单元串510上方连接至一根字线WL1、WL2、……、WLn-1或者WLn的存储器单元形成页面单位或者字节单位。
为了通过在图54A的半导体器件500中选择预定存储器单元来执行读操作或者写操作，通过利用X解码器块520和Y解码器块530选择存储器单元阵列510的字线WL1、WL2、……、WLn-1和WLn以及位线BL1、BL2、……、BLm-1和BLm中的任一根来选择预定存储器单元。
NAND闪速存储器装置由于多个存储器单元串联的结构而具有相对高的集成度。然而，需要针对NAND闪速存储器装置进一步减少设计规则，以缩小芯片的尺寸。另外，由于设计规则减少，形成NAND闪速存储器装置所需的图案的最小间距也极大地减小。为了根据减少的设计规则形成细微图案，本发明构思提供了一种半导体器件，在使用尺寸在曝光设备的分辨极限以内的图案以及现今已开发的光刻法的曝光技术和制造半导体器件的方法的同时，该半导体器件的排列结构可确保足够的加工裕量。
例如，图1至图53C的特征图案14P、14Pa、14Pb、104P、104Pa、104Pb、104P-1、104P-2、104P-3和104P-4可对应于图54B的字线WL1、WL2、……、WLn-1和WLn。
图54C和图54D是根据一些实施例的用于解释半导体器件600和制造半导体器件600的方法的示图。图54C是示出根据一些实施例的半导体器件600的存储器单元阵列的一些元件的布局。图54D是示出根据一些实施例的半导体器件600的存储器单元阵列的一些元件的透视图。
图54C和图54D示出了作为非易失性存储器装置的NAND闪速存储器装置的存储器单元阵列的一些元件。在图54D中，未示出例如作为图54C的NAND闪速存储器装置的半导体器件600的位线的一些元件。在图54C和图54D中，与图54B中的元件相同的元件由相同附图标记指示，并且将不提供对其的详细解释。
参照图54C和图54D，半导体器件600可包括通过形成在衬底102上的多个器件隔离区640限定的多个有源区AC。多个有源区AC 可包括彼此平行的多个线图案。
在多个有源区AC上越过的串选择线SSL和地选择线GSL可布置在多个有源区AC上。在多个有源区AC上越过的多根字线WL1、WL2、……、WLn-1和WLn可布置在串选择线SSL与地选择线GSL之间。串选择线SSL、地选择线GSL和多根字线WL1、WL2、……、WLn-1和WLn可彼此平行。
多个杂质区602可形成在邻近于多根字线WL1、WL2、……、WLn-1和WLn、串选择线SSL和地选择线GSL的两侧的多个有源区AC中。因此，可形成串联的串选择晶体管、存储器单元晶体管和地选择晶体管。串选择晶体管、地选择晶体管和位于串选择晶体管与地选择晶体管之间的存储器单元晶体管可构成一个单位存储器串。
可将邻近串选择线SSL并且布置为与地选择线GSL相对的多个有源区AC定义为每个串选择晶体管的漏极区。另外，可将邻近地选择线GSL并且布置为与串选择线SSL相对的多个有源区AC定义为每个地选择晶体管的源极区。
多根字线WL1、WL2、……、WLn-1和WLn可延伸以与多个有源区AC交叉。多根字线WL1、WL2、……、WLn-1和WLn中的每一根可包括按次序堆叠在衬底102上的隧穿绝缘层652、电荷存储层654、阻挡绝缘层656和栅电极层658。
隧穿绝缘层652和电荷存储层654可包括在存储器单元晶体管中的每一个中，所述存储器单元晶体管中的两个在多根字线WL1、WL2、……、WLn-1和WLn延伸的方向上彼此相邻。
隧穿绝缘层652可由形成氧化硅、氮氧化硅、掺有杂质的氧化硅或者介电常数低于氧化硅的介电常数的低k材料。电荷存储层654可为电荷俘获层或者导电层。电荷存储层654可包括掺有掺杂物的半导体，例如，掺杂的多晶硅。电荷存储层654可由于隧穿绝缘层652和阻挡绝缘层656而电绝缘。
阻挡绝缘层656可由在多根字线WL1、WL2、……、WLn-1和WLn延伸的方向上相邻的存储器单元晶体管所共享。阻挡绝缘层656可由氧化硅膜、氮化硅膜形成，或者可具有由氧化硅膜与氮化硅膜的组合 形成的堆叠的结构。在一些实施例中，阻挡绝缘层656可由氧化物-氮化物-氧化物(ONO)膜形成。在一些实施例中，阻挡绝缘层656可包括介电常数高于氧化硅的介电常数的高k材料。
栅电极层658可为控制编程操作和擦除操作的电极。栅电极层658可形成为连接在多根字线WL1、WL2、……、WLn-1和WLn延伸的方向上相邻的存储器单元晶体管之间。在一些实施例中，栅电极层658可为包括掺杂的半导体、金属硅化物或者它们的组合的导电膜。例如，栅电极层658可包括掺杂的多晶硅。
在串选择线SSL和地选择线GSL中的至少一根与多个有源区AC之间的交叉部分，串选择线SSL和地选择线GSL中的至少一个的堆叠结构可与多根字线WL1、WL2、……、WLn-1和WLn的堆叠结构相同。在一些实施例中，电荷存储层654和栅电极层658可彼此电连接。串选择线SSL和地选择线GSL中的每一根的宽度可大于多根字线WL1、WL2、……、WLn-1和WLn中的每一根的宽度。然而，当前实施例不限于此。
如图54C所示，半导体器件600可包括在多根字线WL1、WL2、……、WLn-1和WLn上越过的多根位线BL1、BL2、……、BLm-1和BLm。多根位线BL1、BL2、……、BLm-1和BLm可通过位线接触部分BC连接至串选择线SSL的漏极区。多根位线BL1、BL2、……、BLm-1和BLm可布置为平行于多个有源区AC。
在一些实施例中，图54C和图54D的多根字线WL1、WL2、……、WLn-1和WLn可具有图1至图53C的特征图案14P、14Pa、14Pb、104P、104Pa、104Pb、104P-1、104P-2、104P-3和104P-4的排列方式或者其修改形式，而不脱离本发明构思的范围。
在一些实施例中，图54C和图54D的多个有源区AC和/或多根字线WL1、WL2、……、WLn-1和WLn可具有图1至图53C的特征图案14P、14Pa、14Pb、104P、104Pa、104Pb、104P-1、104P-2、104P-3和104P-4的排列方式或者其修改形式，而不脱离本发明构思的范围。
在一些实施例中，提供了一种3D存储器阵列。3D存储器阵列以单片方式形成在存储器单元阵列的至少一个物理层级上，所述存储器 单元阵列具有布置在硅衬底上的有源区和关于存储器单元的操作并且形成在硅衬底上或硅衬底中的电路。当阵列中的第一层‘以单片方式’形成时，意味着该第一层直接堆叠在层级低于该第一层的层级的第二层上。
在一些实施例中，3D存储器阵列包括竖直NAND串，它们竖直地布置，以使得至少一个存储器单元位于另一存储器单元上方。至少一个存储器单元可包括电荷俘获层。
本文引用的美国专利No.7,679,133、No.8,553,466、No.8,654,587和No.8,559,235以及美国专利申请公开No.2011/0233648，它们公开了一种3D存储器阵列，其构造为具有多个层级，其中在各层级之间共享字线和位线。
图55是包括根据一些实施例形成的半导体器件的存储卡1000的框图。
参照图55，存储卡1000包括闪速存储器1010和控制器1020。
闪速存储器1010可存储数据。在一些实施例中，闪速存储器1010可为非易失性的，因此即使切断向其供应的电源，也可保留存储的数据。可通过利用制造根据图1至图54D的一些实施例的半导体器件的方法或其修改形式形成闪速存储器1010，而不脱离本发明构思的范围。
控制器1020可响应于主机HOST的读/写请求读取存储在闪速存储器1010中的数据，或者可将数据存储在闪速存储器1010中。
图56是包括根据一些实施例形成的半导体器件的固态盘(SSD)1100的框图。
参照图56，SSD 1100包括多个闪速存储器1110和控制器1120。闪速存储器1110可存储数据。在一些实施例中，闪速存储器1110可为非易失性的，并且因此即使切断向其供应的电源，也可保留存储的数据。可通过利用制造根据图1至图54D的一些实施例的半导体器件的方法或其修改形式形成闪速存储器1110，而不脱离本发明构思的范围。
控制器1120可响应于主机HOST的读/写请求读取存储在闪速存 储器1110中的数据，或者可将数据存储在闪速存储器1110中。
接口1130可将命令和地址信号发送至主机HOST或者从主机HOST接收命令和地址信号，并且可通过控制器1120将命令和地址信号发送至闪速存储器1110或者从闪速存储器1110接收命令和地址信号。
SSD 1100还可包括诸如滤波电容器或者电阻器的无源装置、DC-DC转换器、用于产生时钟信号的石英晶体、温度传感器和/或高速缓存。
图57是包括根据一些实施例形成的半导体器件的存储卡1200的框图。
参照图57，存储卡1200包括产生命令和地址信号的存储器控制器1220和包括例如一个或多个闪速存储器装置的存储器模块1210。存储器控制器1220包括：主机接口1223，其将命令和地址信号发送至主机或者从主机接收命令和地址信号；以及存储器接口1225，其将命令和地址信号发送至存储器模块1210或者从存储器模块1210接收命令和地址信号。主机接口1223、控制器1224和存储器接口1225经公共总线与诸如静态随机存取存储器(SRAM)的控制器存储器1221和诸如中央处理单元(CPU)的处理器1222通信。
存储器模块1210从存储器控制器1220接收命令和地址信号，作为响应将数据存储在存储器模块1210上的存储器装置中的至少一个中，并且在存储器装置中的至少一个中搜索数据。每个存储器装置包括多个可寻址的存储器单元和解码器，所述解码器接收命令和地址信号并且产生行信号和列信号，以在编程操作和读操作中访问可寻址的存储器单元中的至少一个。
可通过利用制造根据图1至图54D的一些实施例的半导体器件的方法或其修改形式形成包括存储器控制器1220的存储卡1200的元件中的至少一个，也就是说，包括在存储器控制器1220中的电子器件(例如，1221、1222、1223、1224和1225)和存储器模块1210，而不脱离本发明构思的范围。
图58是包括存储卡1310的存储器系统1300的框图，存储卡 1310包括根据一些实施例的半导体器件。
参照图58，存储器系统1300可包括经公共总线1360彼此通信的诸如CPU的处理器1330、随机存取存储器(RAM)1340、用户接口1350和调制解调器1320。每个装置经总线1360将信号发送至存储卡1310并从存储卡1310接收信号。存储卡1310可包括闪速存储器1311和存储器控制器1312。闪速存储器1310可存储数据。在一些实施例中，闪速存储器1310可为非易失性的，因此即使切断向其供应的电源，也可保留数据。可通过利用制造根据图1至图54D的一些实施例的半导体器件的方法或其修改形式形成包括存储卡1310的存储器系统1300的元件中的至少一个，也就是说，处理器1330、RAM 1340、用户接口1350和调制解调器1320，而不脱离本发明构思的范围。
存储器系统1300可应用于各种电子产品。例如，存储器系统1300可应用于SSD、CMOS图像传感器(CIS)和计算机应用芯片集。
可通过利用(但不限于)球栅阵列(BGA)、芯片尺寸封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)和晶圆级处理堆叠封装(WSP)按照各种形式封装本文公开的存储器系统和装置。
根据本文的一个或多个实施例，即使通过利用修剪的间隔件层作为蚀刻掩模对特征层进行蚀刻形成的线图案的端部相对厚时，半导体器件也可防止桥接失效。
在仅利用形成连接至线图案的焊盘图案所必须使用的光刻技术而不用额外的光刻技术的情况下，线图案的端部之间的距离可相对大。
因此，在没有额外的制造成本和制造时间的情况下，可形成可靠的半导体器件。
虽然已经参照本发明构思的一些实施例具体示出和描述了本发明构思，但是为了示出的目的提供它们，并且本领域普通技术人员应该理解，可从本发明构思构思各种修改形式和等同的其它实施例。
虽然已经利用特定术语参照本发明构思的一些实施例具体示出和描述了本发明构思，但是所述实施例和术语仅用于解释本发明构思而不应理解为限制由权利要求限定的本发明构思的范围。因此，本发 明构思的范围不由本发明构思的具体实施方式限定而是由权利要求限定，并且该范围内的所有差异应该理解为被包括在本发明构思中。

Claims (25)

1.一种半导体器件，包括彼此间隔开的多个线图案，所述多个线图案中的每一个包括在第一方向上延伸的主线和从主线的一端弯曲的子线，
其中，所述多个线图案包括多个线集，其中，连续排列的四个线图案形成一个线集，
其中，所述多个线集中的至少一个线集包括：
第一子线集，其包括：第一主线和第二主线，它们之间具有第一间隙并且在所述第一方向上延伸；以及第一子线和第二子线，它们分别从第一主线和第二主线中的每一根的一端弯曲，第一子线和第二子线之间具有大于所述第一间隙的第二间隙，并且包括在所述第一方向上延伸的部分；以及
第二子线集，其包括：第三主线和第四主线，它们之间具有所述第一间隙并且在所述第一方向上延伸；以及第三子线和第四子线，它们之间具有大于所述第一间隙的第三间隙并且在与所述第一方向不同的第二方向上分别从第三主线和第四主线中的每一根的一端延伸。
2.根据权利要求1所述的半导体器件，其中，第一子线和第二子线的端部面对的方向与第三子线和第四子线的端部面对的方向不同。
3.根据权利要求2所述的半导体器件，其中，在第一子线和第二子线中，第一主线与第一子线的端部之间的长度和第二主线与第二子线的端部之间的长度彼此不同。
4.根据权利要求2所述的半导体器件，其中，在第三子线和第四子线中，第三主线与第三子线的端部之间的长度和第四主线与第四子线的端部之间的长度彼此不同。
5.根据权利要求2所述的半导体器件，其中，第一主线与第一子线的端部之间的第一子线的长度和第二主线与第二子线的端部之间的第二子线的长度之和大于第三主线与第三子线的端部之间的第三子线的长度和第四主线与第四子线的端部之间的第四子线的长度之和。
6.根据权利要求2所述的半导体器件，其中，第一子线的端部和第二子线的端部位于在所述第二方向上延伸的直线上。
7.根据权利要求2所述的半导体器件，其中，第三子线的端部和第四子线的端部位于在所述第一方向上延伸的直线上。
8.根据权利要求2所述的半导体器件，其中，所述至少一个线集包括按次序排列的第一线图案至第四线图案，并且
第二子线的端部与第三子线的端部之间的距离大于第二间隙或者第三间隙。
9.根据权利要求1所述的半导体器件，其中，第一子线包括在所述第二方向上从第一主线延伸的第一部分和在所述第一方向上从第一部分延伸的第二部分，并且第二子线包括在所述第二方向上从第二主线延伸的第一部分和在所述第一方向上从第一部分延伸的第二部分。
10.根据权利要求9所述的半导体器件，其中，第一子线的第一部分和第二子线的第一部分之间具有第一间隙并且在所述第二方向上延伸。
11.根据权利要求1所述的半导体器件，其中，第二间隙和第三间隙大小相同。
12.根据权利要求1所述的半导体器件，其中，第二间隙大于第三间隙。
13.根据权利要求1所述的半导体器件，其中，第三间隙大于第二间隙。
14.根据权利要求1所述的半导体器件，其中，第一子线至第四子线分别从第一主线至第四主线中的每一根的一端朝着相同方向弯曲。
15.根据权利要求1所述的半导体器件，还包括第一焊盘图案至第四焊盘图案，
其中，所述至少一个线集从第一主线至第四主线的另一端延伸，并且连接至第一焊盘图案至第四焊盘图案。
16.根据权利要求15所述的半导体器件，其中，在所述第一方向上，第二焊盘图案的长度和第三焊盘图案的长度大于第一焊盘图案的长度和第四焊盘图案的长度。
17.一种半导体器件，包括彼此间隔开的多个线图案，并且包括其间具有第一间隙并且在第一方向上延伸的多根主线以及从所述多根主线中的每一根的一端弯曲的多根子线，
其中，所述多根子线的端部之间具有大于所述第一间隙的距离，并且与在所述第一方向上从所述多根主线中的每一根的一端延伸的延伸线间隔开。
18.根据权利要求17所述的半导体器件，其中，所述多根子线中的一些子线的端部面对的方向与所述多根子线中的其余子线的端部面对的方向不同。
19.根据权利要求17所述的半导体器件，其中，所述多个线图案构成多个闪速存储器装置，并且所述多个闪速存储器装置中的至少一个包括三维存储器阵列。
20.根据权利要求19所述的半导体器件，其中，三维存储器阵列包括非易失性存储器，其以单片方式形成在具有布置在硅衬底上的有源区的存储器单元的至少一个物理层级上。
21.一种半导体器件，包括彼此间隔开的多个线图案，并且包括：
在第一方向上延伸的多根主线；
分别从所述多根主线的端部弯曲的多根子线；以及
连接至各根主线的对应的另一端部的多个焊盘图案，
其中，所述多根子线的端部之间具有大于所述多根主线之间的间隙的距离。
22.根据权利要求21所述的半导体器件，其中，所述多根子线中的至少一些包括在与所述第一方向不同的方向上延伸的部分。
23.根据权利要求21所述的半导体器件，其中，所述多根子线中的至少一些包括在所述第一方向上延伸的部分。
24.根据权利要求21所述的半导体器件，其中，所述多根子线中的一些子线的端部面对的方向与所述多根子线中的其余子线的端部面对的方向不同。
25.根据权利要求21所述的半导体器件，其中，在所述多根子线中的四根连续的子线中，两根子线的端部面对的方向与另外两根子线的端部面对的方向彼此垂直。
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