CN101562125A - 形成半导体器件的精细图案的方法 - Google Patents

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Abstract

本发明提供一种形成半导体器件的精细图案的方法，其中单元阵列区域内形成的多个导线和将导线连接到外围电路的接触垫整体形成。此方法中，在包括待蚀刻膜的衬底上单元块内形成均包括沿第一方向延伸的第一部分和与第一部分整体形成并沿第二方向延伸的第二部分的多个模型掩模图案。在衬底上形成覆盖每个模型掩模图案的侧壁和上表面的第一掩模层。通过部分去除第一掩模层形成第一掩模图案，从而保留第一掩模层的第一区域并去除第一掩模层的第二区域。第一掩模层的第一区域位于多个模型掩模图案中相邻模型掩模图案之间而覆盖相邻模型掩模图案的侧壁，而第一掩模层的第二区域覆盖多个模型掩模图案的侧壁与模型掩模图案块的最外侧壁对应的部分。

Description

形成半导体器件的精细图案的方法
技术领域
本发明主要涉及半导体器件，并更特别地涉及半导体器件的制造。
背景技术
在半导体器件的单元阵列区域中，沿预定方向配置用于定义单位单元(unit cell)的多个导线，例如多个字线和多个位线。
图1是传统NAND闪存器件的存储单元阵列100以及X-解码器110和Y-解码器120的框图，NAND闪存器件是一种非易失性存储器件，X-解码器110和Y-解码器120是存储单元阵列100的外围电路。图2是存储单元阵列100的结构的电路图。
参照图1和图2，传统NAND闪存器件包括存储单元阵列100，存储单元阵列100包括多个存储单元块(block)100A，每个存储单元块由多个存储单元构成。X-解码器110选择存储单元块100A的字线WL0、WL1至WLm-1及WLm，而Y-解码器120选择存储单元块100A的位线BL0、BL1至BLn-1及BLn。Y-选通单元(Y-gating)130与Y-解码器120连接，并指定存储单元阵列100的位线路径。
存储单元阵列100的每个存储单元块100A包括在位线BL0、BL1至BLn-1、BLn之间形成的多个单元串(cell string)10与公共源线(common sourceline)CSL。每个单元串10包括串联连接的多个存储单元12。包括在一个单元串10内的存储单元12的栅电极分别连接到字线WL0、WL1至WLm-1及WLm。与地选择线(ground selection line)GSL连接的地选择晶体管14设置在每个单元串10的一端，并且与串选择线(string selection line)SSL连接的串选择晶体管16设置在每个单元串10的另一端。地选择晶体管14和串选择晶体管16控制存储单元12与位线BL0、BL1至BLn-1、BLn和公共源线CSL之间的电连接。穿过单元串10与每个字线WL0、WL1至WLm-1及WLm连接的存储单元12形成页单元或字节单元(byte unit)。
在图1和图2的NAND闪存器件中，为了通过选取预定存储单元进行读操作或写操作，通过使用X-解码器110和Y-解码器120选择字线WL0、WL1至WLm-1及WLm和位线BL0、BL1至BLn-1及BLn来选取预定存储单元。
由于NAND闪存器件具有多个存储单元串联连接的结构，因此NAND闪存器件具有高集成度。但是，近来为了减小芯片尺寸要求进一步减小NAND闪存器件的设计规则。此外，随着设计规则减小，构成NAND闪存器件所需的图案的最小间距也大大地减小了。为了实现满足减小的设计规则的微细图案，采用了各种形成图案的方法。特别地，为了实现仅利用目前光刻技术提供的曝光设备和曝光技术难于实现的NAND闪存器件的单元阵列结构，已经提出利用超越传统光刻技术限制的微细间距重复形成多个图案的双重图案化技术。
在传统NAND闪存器件中，用于将字线WL0、WL1至WLm-1及WLm连接到X-解码器110的接触垫是与字线WL0、WL1至WLm-1及WLm整体形成的。当形成字线WL0、WL1至WLm-1及WLm的同时形成接触垫。因此，当使用双重图案化技术形成字线WL0、WL1至WLm-1及WLm时，也进行修整工艺，用以去除在连接到外围电路的接触垫的周围不需要形成的精细图案的不需要部分。同样的修整工艺也应用于将位线BL0、BL1至BLn-1及BLn连接到Y-解码器120的接触垫是与位线BL0、BL1至BLn-1及BLn整体形成的情况。
但是，在这样的传统NAND闪存器件中，连接到字线和位线、用于外围电路连接的接触垫的配置是精细和复杂的，并因此，用于这个修整工艺的掩模图案的布局是复杂的。特别地，根据近来市场需要，NAND闪存器件的设计规则大大地减小，并且构成NAND闪存器件的字线和位线的图案尺寸也正变得更加精细，相应地，连接到字线和位线、用于外围电路连接的接触垫的配置变得甚至更加精细和复杂。因此，用于修整工艺的掩模图案的布局也是精细和复杂的。此外，由于通过双重图案化技术形成的精细图案之间的间距很小，因此当形成用于修整的掩模图案时，通过双重图案化形成的精细图案与掩模图案之间的对准误差的容限是非常严格的。因此，由于在进行对准工艺期间产生的未对准可能性以及由于在蚀刻工艺中使用的各种参数，在修整工艺后可能产生如在必要区域移除图案或产生不必要图案形状的问题。
发明内容
本发明提供一种形成半导体器件的精细图案的方法，其中，在用于限定半导体器件的单元阵列区域的导线是与将导线连接到外围电路的接触垫整体形成时，通过简化用于去除不必要部分的修整工艺，根据减小的设计规则，能够以各种间距形成高密度设计的精细传导图案。
根据本发明的一个方面，提供一种形成半导体器件的精细图案的方法。在这个方法中，首先，通过在包括待蚀刻膜的衬底上单元块内配置彼此平行的多个模型掩模图案形成模型掩模图案块，其中每一个模型掩模图案包括沿第一方向延伸的第一部分和与第一部分整体形成且沿不同于第一方向的第二方向延伸的第二部分。然后，在衬底上形成覆盖多个模型掩模图案中每一个的侧壁和上表面的第一掩模层。之后，通过部分地去除第一掩模层形成第一掩模图案，从而保留第一掩模层的第一区域并去除第一掩模层的第二区域，第一掩模层的第一区域通过位于多个模型掩模图案中相邻模型掩模图案之间而覆盖相邻模型掩模图案的侧壁，并且第一掩模层的第二区域覆盖所述多个模型掩模图案的部分侧壁，所述部分与所述模型掩模图案块的最外侧壁相对应。
第一掩模层可以包括通过位于相邻模型掩模图案之间而覆盖相邻模型掩模图案的侧壁的两个垂直延伸部以及在两个垂直延伸部之间在待蚀刻膜上形成的水平延伸部，从而将两个垂直延伸部彼此连接。
在一个实施例中，第一掩模图案的形成包括：在形成所述第一掩模层后，通过回蚀刻所述第一掩模层去除所述水平延伸部，形成覆盖所述多个模型掩模图案的侧壁的多个掩模间隔物；形成间隙填充保护膜，所述间隙填充保护膜填充位于所述相邻模型掩模图案之间的相邻掩模间隔物之间的间隙；去除没有被所述间隙填充保护膜覆盖的部分所述多个掩模间隔物；以及去除所述间隙填充保护膜。
在另一个实施例中，在形成第一掩模层后，在多个模型掩模图案中的相邻模型掩模图案之间的水平延伸部上形成凹槽，所述凹槽具有均由与第一掩模层的水平延伸部连接的两个垂直延伸部定义的宽度。在本实施例中，第一掩模图案的形成可以包括：在形成第一掩模层后，形成通过位于两个相邻模型掩模图案之间而填充凹槽的间隙填充保护膜；去除没有被间隙填充保护膜覆盖的部分第一掩模层；以及去除间隙填充保护膜。在本实施例中，所述方法可还包括去除间隙填充保护膜后，去除第一掩模层的水平延伸部，从而在与水平延伸部中每一个连接的相邻垂直延伸部之间暴露待蚀刻膜。
在另一个实施例中，在形成第一掩模层后，在多个模型掩模图案中的相邻模型掩模图案之间的水平延伸部上可以形成凹槽，所述凹槽具有均由与第一掩模层的水平延伸部连接的两个垂直延伸部定义的宽度。在本实施例中，第一掩模图案的形成包括：在形成第一掩模层后，形成通过位于两个相邻模型掩模图案之间而填充凹槽的间隙填充保护膜；去除没有被间隙填充保护膜覆盖的部分第一掩模层；当间隙填充保护膜保留在凹槽内时，通过从垂直延伸部的上表面开始部分地去除掩模层的垂直延伸部，在模型掩模图案和间隙填充保护膜之间形成每个具有第一深度的掩模间隔；以及在掩模间隔内形成上掩模图案。在掩模间隔的形成中，可去除第一掩模层的垂直延伸部，从而从衬底到每个掩模间隔底表面的距离大于从衬底到间隙填充保护膜底表面的距离。上掩模图案可由与用于形成模型掩模图案、间隙填充保护膜以及掩模层的材料不同的材料形成。
所述方法还可以包括在形成第一掩模图案后，在衬底上形成包括第一局部图案和第二局部图案的第二掩模图案，其中第一局部图案未覆盖第一掩模图案，第二掩模图案覆盖第一掩模图案。
所述衬底可以包括存储单元区域、外围电路区域和位于存储单元区域与外围电路区域之间的接触区域。在存储单元区域和外围电路区域中可以形成第二掩模图案的第一局部图案。在接触区域中可以形成第二掩模图案的第二局部图案。
所述方法还可以包括在形成第一掩模图案后但在形成第二掩模图案前，完全去除多个模型掩模图案。
所述方法还可以包括使用第一和第二掩模图案作为蚀刻掩模蚀刻待蚀刻膜。
第一掩模图案可由多个掩模间隔物构成，所述多个掩模间隔物通过位于相邻模型掩模图案之间而覆盖多个模型掩模图案中的相邻模型掩模图案的侧壁。相邻模型掩模图案之间的相邻掩模间隔物可以通过在相邻掩模间隔物之间暴露待蚀刻膜的间隔而彼此分离。在这种情况下，在第一掩模图案的形成中为了在单元块内形成N个掩模间隔物(其中N是自然数)，在模型掩模图案块的形成中在单元块内形成包括{(N+2)/2}个模型掩模图案的模型掩模图案块。
根据本发明的另一方面，提供一种形成半导体器件的精细图案的方法，所述方法包括在包括待蚀刻膜的衬底上配置彼此平行的多个模型掩模图案，其中所述模型掩模图案中每一个包括沿第一方向延伸的第一部分和与第一部分整体形成且沿不同于第一方向的第二方向延伸的第二部分；形成覆盖多个模型掩模图案的侧壁的多个环形掩模间隔物，以使其彼此分离；以及通过部分地去除多个掩模间隔物形成第一掩模图案，从而暴露没有对着其它模型掩模图案的部分多个模型掩模图案的侧壁。
附图说明
通过参照附图详细描述本发明的示例性实施例，本发明的上述和其它特征及优点将变得更加明显，其中：
图1是传统NAND闪存器件的存储单元阵列和存储单元阵列的外围电路的框图；
图2是传统NAND闪存器件的存储单元阵列的结构的电路图；
图3是根据本发明的实施例根据形成半导体器件精细图案的方法可实现的半导体器件的部分结构的平面图；
图4A至图4K是根据本发明的第一实施例说明形成图3中所示的半导体器件精细图案的方法的横截面图；
图5A至图5F是图4A至图4K的工艺中说明的图3中半导体器件的主要部分布局的平面图；
图6A至图6F是根据本发明的第二实施例说明形成图3中半导体器件精细图案的方法的横截面图；
图7A和图7B是根据本发明的第三实施例说明形成图3中半导体器件精细图案的方法的横截面图；以及
图8A至图8I是根据本发明的第四实施例说明形成图3中半导体器件精细图案的方法的横截面图。
具体实施方式
下面参照附图更充分地描述本发明，在附图中示出了本发明的示例性实施例。但是，本发明可以多种不同形式实施并且不应当被解释为限制于在此说明的示例性实施例。更确切地，提供这些示例性实施例而使得本发明公开的内容是彻底和完全的，并将本发明的范围充分传达给本领域的技术人员。在图中，为了清楚起见，层和区域的尺寸以及相对尺寸可能被放大。
可以理解的是，当提到一个元件或层是在另一元件或层“上”、“连接于”、“连结于”或“响应于”另一元件或层时，它可以直接在另一元件或层上、直接连接于、连结于或响应于另一元件或层，或者可以存在中间元件或层。相比之下，当提到一个元件是“直接位于其上”、“直接连接于”、“直接连结于”或“直接响应于”另一元件或层时，没有中间元件或层存在。相同标号始终指示相同元件。如在此使用的，术语“和/或”包含一个或多个相关列出条目的任一和所有组合(混合)并可被缩写为“/”。
可以理解的是，虽然在此可以使用术语第一、第二、第三等来描述各种元件、组件、区域、层和/或部件，但是这些元件、组件、区域、层和/或部件不应当被这些术语限制。这些术语仅用来将一个元件、组件、区域、层和/或部件与另一区域、层或部件区别。因此，在不脱离本发明的教导的情况下，下面讨论的第一元件、组件、区域、层或部件可被叫作第二元件、组件、区域、层或部件。
空间相关术语，如“之下”、“下面”、“下”、“上面”、“上”及其相似用语，在此为了描述方便可以用来描述如在图中示出的一个元件或特征与另一元件(多个元件)或特征(多个特征)之间的关系。可以理解的是，空间相关术语用于包含除了图中描述的定位之外器件在使用或操作时的不同定位。例如，如果图中器件被反转，描述为在其它元件或特征“下面”或“之下”的元件此时将被定位为在其它元件或特征“上面”。因此，示例性术语“下面”可包含上面和下面两个定位。结构和/或器件可以其它方式定位(旋转90度或其它方向)，因此这里使用的空间相关描述应该相应地解释。
在此使用的技术术语仅用来描述具体实施例，并不是用来限制本发明。如在此使用的，单数形式“一”和“该”也用来包含复数形式，除非上下文中另外清楚说明了。可进一步理解的是，当在说明书中使用术语“包括”时，说明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除出现或增加一个或多个其它特征、整体、步骤、操作、元件、组件和/或其组合。
在此参照作为本发明理想实施例(以及中间结构)示意图的横截面图来描述本发明的示例性实施例。这样，将预料到例如由制造技术和/或容限引起的图示形状变化。因此，本发明的示例性实施例不应当被解释为限制于在此示出的特殊区域形状，而应包括例如由制造引起的形状偏离。例如，作为矩形示出的注入区域典型地将具有圆形或曲线形特征和/或在其边缘具有注入浓度梯度而非从注入到非注入区域的二元变化。同样地，通过注入形成的掩埋区域可在掩埋区域与进行注入的表面之间的区域产生一些注入。因此，图中示出的区域实质上是示意性的，并且它们的形状不是用来说明器件区域的实际形状，也不是用来限制本发明的范围。
也应当注意的是，在一些选择实施例中，指定块的功能可被分成多个块和/或两个或更多块的功能可至少部分集成。
除非另外定义，在此使用的所有术语(包括技术和科技术语)具有像本发明所属技术领域的普通技术人员通常理解的含义一样的含义。可进一步理解的是术语，如在通常使用的字典中定义的那些，应当被解释为具有与在相关领域和本申请的上下文中它们的含义一致的含义，并且不能以理想的或过度正式的意义来解释，除非在此特别这样定义。
图3是根据本发明的实施例根据形成半导体器件精细图案的方法可实现的半导体器件部分结构的平面图。在图3中，示出了NAND闪存器件的存储单元区域300A的一部分、将定义存储单元区域300A的单元阵列的多个导线(conductive line)如字线和位线连接到外部电路(未示出)如解码器的接触区域300B的一部分以及外围电路300C的一部分的布局。
参照图3，在存储单元区域300A中形成多个存储单元块340。但是，图3中仅示出了一个存储单元块340。在存储单元块340中，多个导线301-332构成单个单元串10(见图2)，并在串选择线SSL和地选择线GSL之间沿着第一方向(即x方向)彼此平行延伸。导线301-332延伸穿过存储单元区域300A和接触区域300B。
为了将导线301-332与外部电路(未示出)如解码器连接，以每个接触垫352与导线301-332中相应一个的末端连接这样的方式，在接触区域300B内多个接触垫352与导线301-332整体形成。
在接触区域300B中，导线301-332的各末端沿着一个方向延伸到接触垫352，该方向不同于导线301-332在存储单元区域300A内延伸的方向。如图3所示，接触区域300B内导线301-332的各末端沿垂直于第一方向的第二方向(即图3中的y方向)延伸。但是，本发明不限于图3中所示的配置。在本发明的范围内可进行导线301-332和接触垫352的配置的各种修改和变型。
在外围电路区域300C中，形成用于外围电路的传导图案372。
在图3中，导线301-332、串选择线SSL、地选择线GSL、接触垫352以及用于外围电路的传导图案372都是由相同材料形成。导线301-332可以是定义存储单元区域300A内的多个存储单元的字线。用于外围电路的传导图案372可构成外围电路晶体管的栅电极。串选择线SSL和地选择线GSL可以分别具有宽度W2和W3，它们比导线301-332中每个导线的宽度W1更大。
可选地，导线301-332可以是定义存储单元区域300A内的存储单元的位线。在这种情况下，可以省去串选择线SSL和地选择线GSL。
虽然图3示出了包括32个导线、即导线301-332的单个存储单元块340，但是存储单元块340可包括不同数目的导线。
根据本发明的各种示例性实施例，现在将详细描述形成图3中所示的半导体器件精细图案的方法。
图4A至图4K是根据本发明的第一实施例说明形成图3中半导体器件精细图案的方法的横截面图。
图5A至图5F是图4A至图4K的工艺中说明的图3中半导体器件主要部分布局的平面图。图5A至图5F仅示出了图3中的单个存储单元块340。
根据工艺顺序，图4A至图4K示出了沿图3中的线A-A′、B-B′、C-C′以及D-D′的横截面。在图4A至图4K和图5A至图5F中，与图3中那些相同的参考标记表示相同元件，并因此省去了它们的描述。在图4A至图4K中，将存储单元区域300A表示为“单元”，将接触区域300B表示为“接触”，以及将外围电路区域300C表示为“外围”。
参照图4A和图5A，首先，制备包括存储单元区域300A、接触区域300B以及外围电路区域300C的衬底500，如硅衬底。
在衬底500上形成为了形成导线所需的传导层530。在传导层530上依次形成第一硬掩模层532和第二硬掩模层534。在一些情况下，可省去第一硬掩模层532和第二硬掩模层534中的一个。可选地，除了第一硬掩模层532和第二硬掩模层534之外还可以形成其它层。
然后，在存储单元区域300A和接触区域300B内，在第二硬掩模层534上形成多个模型(mold)掩模图案540。在图5A中，示出了形成单个存储单元块340(见图3)的单个模型掩模图案块540A。
当由传导层530形成字线时，传导层530可以是在衬底500上依次形成的隧道氧化物膜、电荷储存层、阻挡氧化物膜以及栅电极层的堆叠。在这种情况下，隧道氧化物膜可以是氧化硅膜。电荷储存层可以是氮化硅膜或介电常数高于氮化硅膜的高-k膜。例如，电荷储存层可以是Si3N4膜、金属氧化物膜、金属氮化物膜或这些膜中两种或更多种的组合。阻挡氧化物膜可由Al2O3、SiO2、HfO2、ZrO2、LaO、LaAlO、LaHfO及HfAlO中的至少一种形成。栅电极层可由TaN、TiN、W、WN、HfN、硅化钨或这些材料中两种或更多种的组合形成。可选地，当由传导层530形成字线时，传导层530可以是在衬底500上依次形成的隧道氧化物膜、用于浮栅的传导层、栅间介电膜以及用于控制栅的传导层的堆叠。第一硬掩模层532可以是氮化硅膜。
另一方面，当由传导层530形成位线时，传导层530可由掺杂多晶硅或金属形成。
第一硬掩模层532可由氧化物膜形成，以及第二硬掩模层534可由多晶硅膜形成。例如，第一硬掩模层532可被形成为约1000～的厚度。第二硬掩模层534可被形成为约300～
Figure A20081017345700162
的厚度。
如图5A中所示，单个模型掩模图案块540A包括多个模型掩模图案540。当单个存储单元块340需要形成为N个导线时，则在模型掩模图案块540A中包括{(N+2)/2}个模型掩模图案540。例如，当单个存储单元块340形成为如图3中所示的32个导线时，可形成17个模型掩模图案540_1-540_17作为构成单个模型掩模图案块540A的模型掩模图案540。
如图5A中所示，17个模型掩模图案540从存储单元区域300A延伸至接触区域300B。每个模型掩模图案540包括穿过存储单元区域300A和接触区域300B沿第一方向(即图5A中的x方向)延伸的第一部分542，以及仅在接触区域300B内形成并沿不同于第一方向的另一方向、如垂直于第一方向的第二方向(即图5A中的y方向)延伸的第二部分544。在模型掩模图案540中，沿垂直于第二方向的方向(即图5A中的x方向)延伸的第二部分544宽于沿垂直于第一方向的方向(即图5A中的y方向)延伸的第一部分542。
当第二硬掩模层534由多晶硅膜形成时，模型掩模图案540可由相对于第二硬掩模层534具有蚀刻选择性的材料形成，如氧化物或氮化物。
为了形成模型掩模图案540，可以采用蚀刻工艺，其中采用通过典型光刻形成的光致抗蚀剂图案(未示出)作为蚀刻掩模。
参照图4B，在获得的衬底500上形成覆盖模型掩模图案540的顶表面和侧壁的掩模层550，在衬底500上已经形成模型掩模图案540。
可形成均匀厚度的掩模层550，用以覆盖模型掩模图案540的顶表面和侧壁。在存储单元区域300A和接触区域300B中，可在由构成单个模型掩模图案块540A的模型掩模图案540中的两个最外模型掩模图案540_1和540_17限定的空间内、模型掩模图案540之间的掩模层550上表面上可以形成多个凹槽552。但是，在两个最外模型掩模图案540_1和540_17的外侧OUT上，在掩模层550的上表面上没有形成凹槽552。
当第二硬掩模层534由多晶硅形成并且模型掩模图案540由氧化物形成时，掩模层550可由氮化物形成。另一方面，当第二硬掩模层534由多晶硅形成并且模型掩模层540由氮化物形成时，掩模层550可由氧化物形成。
参照图4C和图5B，通过蚀刻掩模层550形成覆盖模型掩模图案540侧壁的多个环形掩模间隔物550a。
这样，沿两个相邻模型掩模图案540的各自侧壁延伸并彼此分离的两个掩模间隔物550a存在于由构成单个模型掩模图案块540A的模型掩模图案540中的两个最外模型掩模图案540_1和540_17限定的空间内两个相邻模型掩模图案540之间。
参照图4D，在获得的衬底500上形成间隙填充保护膜560，在衬底500上已经形成模型掩模图案540和掩模间隔物550a。间隙填充保护膜560完全覆盖模型掩模图案540、掩模间隔物550a以及第二硬掩模层534的暴露部分，同时也填充掩模间隔物550a之间的间隙、包括图4B中所示的凹槽552。
间隙填充保护膜560可由与用于形成模型掩模图案540的材料相同的材料形成。可选地，间隙填充保护膜560可由与用于形成模型掩模图案540的材料不同、但具有与模型掩模图案540的那些材料相似的蚀刻特性的材料形成。当掩模间隔物550a由氮化物形成时，模型掩模图案540和间隙填充保护膜560可由氧化物形成。另一方面，当掩模间隔物550a由氧化物形成时，模型掩模图案540和间隙填充保护膜560可由氮化物形成。
参照图4E和图5C，暴露掩模间隔物550a的最外部分B，其覆盖构成单个模型掩模图案块540A的部分模型掩模图案540，所述部分模型掩模图案540提供单个模型掩模图案块540A(见图5A)的最外侧壁A。单个模型掩模图案块540A需要形成为单个存储单元块340(见图3)。
为了暴露最外部分B，各向同性蚀刻间隙填充保护膜560，直到暴露覆盖部分模型掩模图案540的掩模间隔物550a的最外部分B和构成单个模型掩模图案块540A的模型掩模图案540的上表面，模型掩模图案540的所述部分提供单个模型掩模图案块540A的最外侧壁A。各向同性蚀刻间隙填充保护膜560是在完全暴露间隙填充保护膜560的情况下进行的，并没有进行用于形成蚀刻掩模的特殊蒸发或光刻。各向同性蚀刻可以是湿蚀刻或干蚀刻。
因此，间隙填充保护膜560仅保留在两个相邻模型掩模图案540之间的空间中掩模间隔物550a之间的间隙内。
参照图4F和5D，暴露单个模型掩模图案块540A(见图5A)的最外侧壁A，即与单个模型掩模图案块540A的最外侧壁A对应的部分模型掩模图案540。
图5D示出了暴露位于接触区域300B内的模型掩模图案540末端部分的侧壁。虽然未在图5D中示出，但是由于各向同性蚀刻也暴露了位于存储单元区域300A内的模型掩模图案540末端部分的侧壁。
为了暴露最外侧壁A，各向同性蚀刻掩模间隔物550a的暴露部分。此时，没有进行用于形成蚀刻掩模的专门光刻。各向同性蚀刻可以是湿蚀刻或干蚀刻。由于各向同性蚀刻，暴露了没有对着其它模型图案540的模型掩模图案540的部分侧壁。
由于通过蚀刻掩模间隔物550a的暴露部分而暴露模型掩模图案540的最外侧壁A，因此围绕模型掩模图案块540A内的单个模型掩模图案540的单个掩模间隔物550a被减半。从而，获得了在接触区域300B内(见图3)用于外围电路连接的接触垫的周围修整掩模间隔物550a不必要部分的效果。
参照图4G和图5E，在第二硬掩模层534和掩模间隔物550a的蚀刻被抑制的条件下，回蚀刻模型掩模图案540和间隙填充保护膜560，从而将其完全去除。为了去除模型掩模图案540和间隙填充保护膜560，可采用干或湿回蚀刻工艺。
参照图4H和图5F，在存储单元区域300A、接触区域300B和外围电路区域300C内形成局部掩模图案570。
局部掩模图案570包括：多个第一局部掩模图案570a，用于在存储单元区域300A内形成多个串选择线SSL和多个地选择线GSL；多个第二局部掩模图案570b，用于在接触区域300B内形成接触垫352；以及多个第三局部掩模图案570c(图5F中未示出)，用于在外围电路区域300C内形成构成外围电路所需的单元元件，如用于图3中的外围电路的传导图案372。虽然在图中未示出，但是局部掩模图案570可进一步包括第四局部掩模图案(未示出)，用于在衬底500上形成光掩模对准标记。在一些情况下，第四局部掩模图案可以形成在衬底500上的需要位置，例如，在接触区域300B、外围电路区域300C或其它位置。在一些情况下，局部掩模图案570可以形成在存储单元区域300A和外围电路区域300C内其上没有形成掩模间隔物550a的区域上。可选地，局部掩模图案570可以形成在接触区域300B内的掩模间隔物550a上。
局部掩模图案570可以是通过典型光刻形成的光致抗蚀剂图案。可选地，每个局部掩模图案570可以是含碳膜图案、SiON图案以及光致抗蚀剂图案的堆叠。下面将参照图8H更详细地描述局部掩模图案570是堆叠结构的情况，图8H示出了形成局部掩模图案870的工艺。
参照图4I，在衬底500上的存储单元区域300A、接触区域300B及外围电路区域300C内，使用掩模间隔物550a和局部掩模图案570作为蚀刻掩模蚀刻第二硬掩模层534，从而形成第二硬掩模图案534a。
如图4I中所示，在用于形成第二硬掩模图案534a的蚀刻工艺期间可将局部掩模图案570从衬底500上完全去除。但是，也可以不将局部掩模图案570从衬底500上完全去除，并且在这种状态下可进行后续工艺。
参照图4J，在衬底500上的存储单元区域300A、接触区域300B及外围电路区域300C内，使用第二硬掩模图案534a作为蚀刻掩模蚀刻第一硬掩模层532，从而形成第一硬掩模图案532a。
参照图4K，在衬底500上的存储单元区域300A、接触区域300B及外围电路区域300C内，使用第一硬掩模图案532a作为蚀刻掩模蚀刻传导层530，从而在存储单元区域300A内的衬底500上形成用于形成单元阵列的多个第一导线530a和用于形成串选择线SSL和地选择线GSL的多个第二导线530b。在形成第一导线530a和第二导线530b的同时，在接触区域300B内形成与第一导线530a整体连接的多个接触垫530c，并在外围电路区域300C内形成用于外围电路的传导图案530d。
在存储单元区域300A内形成的第一导线530a可对应于图3中所示的导线301、302至332，并且在存储单元区域300A内形成的第二导线530b可对应于图3中所示的串选择线SSL和地选择线GSL。在接触区域300B内形成的、与第一导线530a整体连接的接触垫530c可对应于图3中所示的接触垫352。在外围电路区域300C内形成的用于外围电路的传导图案530d可对应于图3中所示的用于外围电路的传导图案372。
图6A至图6F是根据本发明第二实施例，说明形成图3中半导体器件精细图案的方法的横截面图。
在图6A至图6F中，与图3、图4A至图4K和图5A至图5F那些参考标记相同的参考标记表示相同元件，并因此省去了它们的说明。
参照图6A，在如上面参照图4A、图5A和图4B描述的方法中，在衬底500上依次形成传导层530、第一硬掩模层532和第二硬掩模层534，然后在第二硬掩模层534上形成模型掩模图案540和掩模层550。
之后，在掩模层550上形成间隙填充保护膜560。
根据与上面参照图4D描述的工艺相似的工艺可以形成间隙填充保护膜560。换句话说，可形成间隙填充保护膜560，以完全覆盖掩模层550，同时填充两个相邻模型掩模图案540之间的掩模层550上表面上形成的凹槽552。
参照图6B，在与上面参照图4E和图5C描述的方法相似的方法中，暴露掩模层550的最外部分C，其覆盖构成单个模型掩模图案块540A的部分模型掩模图案540，所述部分模型掩模图案540提供单个模型掩模图案块540A的最外侧壁A。单个模型掩模图案块540A需要形成为单个存储单元块340(见图3)。
为了暴露掩模层550的最外部分C，各向同性蚀刻间隙填充保护膜560，直到暴露覆盖部分模型掩模图案540的掩模层550的最外部分C和构成单个模型掩模图案块540A的模型掩模图案540的上表面，所述部分模型掩模图案540提供单个模型掩模图案块540A的最外侧壁A。各向同性蚀刻可以是湿蚀刻或干蚀刻。
因此，间隙填充保护膜560仅保留在两个相邻模型掩模图案540之间的凹槽552内。
参照图6C，在与上面参照图4F和5D描述的方法相似的方法中，暴露单个模型掩模图案块540A的最外侧壁A，即与单个模型掩模图案块540A的最外侧壁A对应的部分模型掩模图案540。
为了暴露最外侧壁A，各向同性蚀刻掩模层550的暴露部分。各向同性蚀刻可以是湿蚀刻或干蚀刻。
由于通过蚀刻掩模层550的暴露部分而暴露模型掩模图案540的最外侧壁A，因此在最外侧壁A处切除了围绕模型掩模图案块540A内的单个模型掩模图案540的掩模层550。从而，获得了在接触区域300B内(见图3)用于外围电路连接的接触垫的周围修整掩模层550不必要部分的效果。
在暴露模型掩模图案540的最外侧壁A后，通过保留在模型掩模图案块540A内的部分掩模层550在相邻两个模型掩模图案540之间形成横截面大致为“U”形的多个对接掩模图案对(butted mask pattern pair)550b。每个对接掩模图案对550b包括覆盖模型掩模图案块540A的两个相邻模型掩模图案540各自侧壁的两个垂直延伸部550v(见图6D)，以及将两个垂直延伸部550v彼此连接的水平延伸部550h(见图6D)。
参照图6D，在与上面参照图4G和5E描述的方法相似的方法中，在第二硬掩模层534和对接掩模图案对550b的蚀刻被抑制的条件下，回蚀刻模型掩模图案540和间隙填充保护膜560以将其完全去除。为了去除模型掩模图案540和间隙填充保护膜560，可使用干或湿回蚀刻工艺。
因此，仅在第二硬掩模层534上保留有对接掩模图案对550b。
参照图6E，在与上面参照图4H和图5F描述的方法相似的方法中，在存储单元区域300A、接触区域300B和外围电路区域300C内形成局部掩模图案570。
局部掩模图案570包括多个第一局部掩模图案570a，用于在存储单元区域300A内形成多个串选择线SSL和多个地选择线GSL；多个第二局部掩模图案570b，用于在接触区域300B内形成接触垫352；以及多个第三局部掩模图案570c(图5F中未示出)，用于在外围电路区域300C内形成构成外围电路所需的单元元件，如用于图3中的外围电路的传导图案372。
参照图6F，在与上面参照图4I描述的方法相似的方法中，在衬底500上的存储单元区域300A、接触区域300B及外围电路区域300C内，使用对接掩模图案对550b和局部掩模图案570作为蚀刻掩模蚀刻第二硬掩模层534。但是，在本实施例中，在使用对接掩模图案对550b和局部掩模图案570作为蚀刻掩模蚀刻第二硬掩模层534的同时，对接掩模图案对550b的部分垂直延伸部550v从其上表面开始被消耗，并且对接掩模图案对550b的水平延伸部550h也与垂直延伸部550v的消耗量成比例地被消耗。从而，暴露每个对接掩模图案对550b的两个垂直延伸部550v之间的部分第二硬掩模层534。因此，使用对接掩模图案对550b的垂直延伸部550v和局部掩模图案570作为蚀刻掩模蚀刻第二硬掩模层534，从而形成具有如图4I中所示结构的第二硬掩模图案534a。
与图4I相似，在用于形成第二硬掩模图案534a的蚀刻工艺期间，可将局部掩模图案570从衬底500完全去除。但是，也可不将局部掩模图案570从第二硬掩模图案534a完全去除，并且在这种状态下可进行后续工艺。
之后，在与上面参照图4J和图4K描述的方法相似的方法中，在衬底500上的存储单元区域300A、接触区域300B及外围电路区域300C内，使用第二硬掩模图案534a作为蚀刻掩模蚀刻第一硬掩模层532，从而形成第一硬掩模图案532a。此外，在衬底500上的存储单元区域300A、接触区域300B及外围电路区域300C内，使用第一硬掩模图案532a作为蚀刻掩模蚀刻传导层530，从而在存储单元区域300A内的衬底500上形成用于形成单元阵列的多个第一导线530a和用于形成串选择线SSL和地选择线GSL的多个第二导线530b。在形成第一导线530a和第二导线530b的同时，在接触区域300B内形成与第一导线530a整体连接的多个接触垫530c，并在外围电路区域300C内形成用于外围电路的传导图案530d。
图7A至图7B是根据本发明的第三实施例，说明形成图3中的半导体器件精细图案的方法的横截面图。
在图7A和图7B中，与图3、图4A至图4K、图5A至图5F及图6A至图6F那些参考标记相同的参考标记表示相同元件，并因此省去了它们的说明。
参照图7A，在与上面参照图6A至6D描述的方法相似的方法中，在衬底500上依次形成传导层530、第一硬掩模层532和第二硬掩模层534，然后在第二硬掩模层534上形成多个对接掩模图案对550b。
之后，全部回蚀刻对接掩模图案对550b，直至对接掩模图案对550b的水平延伸部550h被完全去除。因此，暴露了位于对接掩模图案对550b水平延伸部550h下的第二硬掩模层534的部分上表面。
随着对接掩模图案对550b的水平延伸部550h被去除，对接掩模图案对550b的部分垂直延伸部550v从其上表面开始被消耗。这样，在第二硬掩模层534上形成掩模图案550c，掩模图案550c由消耗后保留的对接掩模图案对550b的部分垂直延伸部550v构成。
参照图7B，在与上面参照图6E或图4H和图5F描述的方法相似的方法中，在存储单元区域300A、接触区域300B和外围电路区域300C内形成局部掩模图案570。
之后，如在上面参照图6F描述的工艺或上面参照图4I、图4J和图4K描述的工艺中，在衬底500上的存储单元区域300A、接触区域300B及外围电路区域300C内，使用掩模图案550c和局部掩模图案570作为蚀刻掩模蚀刻第二硬掩模层534，从而形成第二硬掩模图案534a。使用第二硬掩模图案534a作为蚀刻掩模蚀刻第一硬掩模层532，从而形成第一硬掩模图案532a。使用第一硬掩模图案532a作为蚀刻掩模蚀刻传导层530，从而在存储单元区域300A内的衬底500上形成用于形成单元阵列的多个第一导线530a和用于形成串选择线SSL和地选择线GSL的多个第二导线530b。在形成第一导线530a和第二导线530b的同时，在接触区域300B内形成与第一导线530a整体连接的多个接触垫530c，并在外围电路区域300C内形成用于外围电路的传导图案530d。
图8A至图8I是根据本发明的第四实施例，说明形成图3中的半导体器件精细图案的方法的横截面图。
在图8A至图8I中，与图3、图4A至图4K、图5A至图5F及图6A至图6F那些参考标记相同的参考标记表示相同元件，并因此省去了它们的说明。
参照图8A，在如上面参照图4A、图5A和图4B描述的方法中，在衬底500上依次形成传导层530和第一硬掩模层532，然后在第一硬掩模层532上形成模型掩模图案540和掩模层550。
在本实施例中，省去了在第一硬掩模层532上形成第二硬掩模层534，并且在第一硬掩模层532上形成模型掩模图案540和掩模层550。在这点上，本实施例不同于图4A和4B中的实施例。
参照图8B，在如上面参照图6A描述的方法中，在掩模层550上形成间隙填充保护膜560。
参照图8C，在与上面参照图6B描述的方法相似的方法中，为了暴露掩模层550的最外部分C，各向同性蚀刻间隙填充保护膜560，直至暴露覆盖部分模型掩模图案540的掩模层550的最外部分C以及构成单个模型掩模图案块540A的模型掩模图案540的上表面，模型掩模图案540的所述部分提供单个模型掩模图案块540A的最外侧壁A。因此，间隙填充保护膜560仅保留在两个相邻模型掩模图案540之间的凹槽552内。
参照图8D，在与上面参照图6C描述的方法相似的方法中，为了暴露模型掩模图案540的最外侧壁A，各向同性蚀刻掩模层550的暴露部分。
在暴露模型掩模图案540的最外侧壁A后，通过保留在模型掩模图案块540A内的部分掩模层550在相邻两个模型掩模图案540之间形成横截面大致为“U”形的多个对接掩模图案对550b。每个对接掩模图案对550b包括覆盖模型掩模图案块540A中的两个相邻模型掩模图案540各自侧壁的两个垂直延伸部550v以及将两个垂直延伸部550v彼此连接的水平延伸部550h。在模型掩模图案540和间隙填充保护膜560之间暴露对接掩模图案对550b的垂直延伸部550v的上表面。
参照图8E，将对接掩模图案对550b的垂直延伸部550v从其上表面开始去除第一深度D1，从而在模型掩模图案540和间隙填充保护膜560之间形成均具有第一深度D1的掩模间隔S。
在通过图8E中的工艺获得的合成结构中，每个掩模间隔S的第一深度D1可表现为比间隙填充保护膜560的厚度D2薄的厚度，并且从衬底500到每个掩模间隔S底表面的距离可表现为大于从衬底500到间隙填充保护膜560底表面的距离。这是因为当第一深度D1等于或大于间隙填充保护膜560的厚度D2时，间隙填充保护膜560可能倒塌而不保持其形状。
为了将垂直延伸部550v从其上表面开始去除第一深度D1，可利用湿蚀刻或干蚀刻工艺。例如，当对接掩模图案对550b由氮化物形成时，可使用磷酸溶液作为蚀刻溶液进行湿蚀刻工艺将垂直延伸部550v从其上表面上开始去除第一深度D1。
参照图8F，在模型掩模图案540、间隙填充保护膜560和对接掩模图案对550b上形成第二硬掩模层834。
第二硬掩模层834完全覆盖模型掩模图案540和间隙填充保护膜560，同时完全填充对接掩模图案对550b的垂直延伸部550v上模型掩模图案540和间隙填充保护膜560之间的掩模间隔S。
第二硬掩模层834由具有不同于第一硬掩模层532、模型掩模图案540、间隙填充保护膜560和对接掩模图案对550b那些材料的蚀刻选择性的材料形成。例如，当第一硬掩模层532、模型掩模图案540和间隙填充保护膜560由氧化物形成时，并且对接掩模图案对550b由氮化物形成时，第二硬掩模层834可由多晶硅形成。
参照图8G，通过各向同性蚀刻第二硬掩模层834，暴露构成单个模型掩模图案块540A的部分模型掩模图案540并且同时暴露模型掩模图案540和间隙填充保护膜560的上表面，模型掩模图案540的所述部分提供单个模型掩模图案块540A的最外侧壁A。各向同性蚀刻可以是湿蚀刻或干蚀刻。
因此，在衬底500上的存储单元区域300A和接触区域300B内，形成多个第二硬掩模图案834a，通过多个第二硬掩模图案834a填充模型掩模图案540和间隙填充保护膜560之间的掩模间隔S。
参照图8H，在与上面参照图6E描述的形成局部掩模图案570的方法相似的方法中，在存储单元区域300A、接触区域300B和外围电路区域300C内形成局部掩模图案870。
局部掩模图案870包括：多个第一局部掩模图案870a，用于在存储单元区域300A内形成多个串选择线SSL和多个地选择线GSL；多个第二局部掩模图案870b，用于在接触区域300B内形成接触垫352；以及多个第三局部掩模图案870c，用于在外围电路区域300C内形成构成外围电路所需的单元元件，如用于图3中的外围电路的传导图案372。
例如，每个局部掩模图案870可以是通过涂覆形成的含碳膜图案872、SiON图案874及光致抗蚀剂图案876的堆叠。为了形成这些局部掩模图案870，可进行下面的工艺。首先，在图8G中其上已经通过旋涂形成第二硬掩模图案834a的获得结构上形成含碳膜后，在含碳膜上形成厚度约100～的SiON膜，并在SiON膜上形成光致抗蚀剂图案876。之后，通过使用光致抗蚀剂图案876作为蚀刻掩模依次蚀刻SiON膜和含碳膜，形成SiON图案874和含碳膜图案872。当蚀刻SiON膜下的下层时SiON膜可作为抗反射膜并且也可作为硬掩模。
含碳膜图案872可以由包含芳环或其衍生物的碳氢化合物构成的有机化合物获得。例如，含碳膜图案872可以由具有高碳含量，即碳重量占有机材料总重量的约85～99％的材料获得，所述有机材料由包含如苯基、苯或萘等芳环的有机化合物构成。在形成含碳膜的过程中，在图8G中其上已经形成第二硬掩模图案834a的获得结构上，旋涂厚度约1000～
Figure A20081017345700261
的由上述材料构成的有机化合物后，在约150～350℃的温度下首次烘烤获得的有机化合物层，从而形成含碳膜。首次烘烤可进行约60秒。然后，在约300～550℃的温度下二次烘烤含碳膜以使其硬化。二次烘烤可进行约30～300秒。如上所述，通过根据二次烘烤工艺硬化含碳膜，即使在相对高温下、即约400℃或更高温度下进行沉积以在含碳膜上形成如SiON膜的其它膜时，这个蒸发也不会不利地影响含碳膜。
参照图8I，在衬底500上的存储单元区域300A、接触区域300B和外围电路区域300C内，使用局部掩模图案870和第二硬掩模图案834a作为蚀刻掩模各向异性蚀刻暴露的模型掩模图案540和暴露的间隙填充保护膜560。然后，使用局部掩模图案870和第二硬掩模图案834a作为蚀刻掩模连续蚀刻通过上述各向异性蚀刻去除模型掩模图案540和间隙填充保护膜560而暴露的对接掩模图案对550b的部分水平延伸部550h和部分水平延伸部下的第一硬掩模层532，从而形成多个第一硬掩模图案532a。
在用于形成第一硬掩模图案532a的蚀刻工艺期间，可部分或全部消耗光致抗蚀剂图案876和SiON图案874。可部分或全部消耗含碳膜图案872。
之后，当需要时去除不必要膜后，在衬底500上的存储单元区域300A、接触区域300B和外围电路区域300C内，使用第一硬掩模图案532a作为蚀刻掩模蚀刻传导层530。因此，在存储单元区域300A内形成用于形成单元阵列的多个第一导线530a和用于形成串选择线SSL和地选择线GSL的多个第二导线530b，在接触区域300B内形成整体连接到第一导线530a的多个接触垫530c，并在外围电路区域300C内形成用于外围电路的传导图案530d。
在根据本发明的形成半导体器件精细图案的方法中，通过使用掩模间隔物作为蚀刻掩模蚀刻在多个模型掩模图案周围形成的掩模间隔物下的传导层，形成彼此平行延伸的用以形成高度集成半导体器件单元阵列的多个导线，以及在接触区域内整体连接到导线各末端、用以将导线连接到如解码器的外部电路的多个接触垫。当进行用于去除掩模间隔物不必要部分的修整时，不需要进行需要昂贵设备和复杂布局的掩模图案的光刻。可利用简单且经济的工艺实现掩模间隔物修整。
此外，在根据本发明的形成半导体器件精细图案的方法中，为了在形成导线的同时在导线末端形成用于外围电路连接的接触垫，首先，在衬底上形成模型掩模图案以形成蚀刻传导层所需的蚀刻掩模图案。然后，在模型掩模图案的侧壁上形成间隙壁，然后使用间隙壁作为蚀刻掩模蚀刻传导层从而形成导线。从而，当形成精细掩模图案时可均匀地获得临界尺寸。因此，当半导体器件的字线是由导线形成时，可在所有字线上均匀地建立栅极沟道长度，并且每个存储单元可均匀地控制阈值电压。
此外，在根据本发明的形成半导体器件精细图案的方法中，为了在单元块内形成N个平行导线，即N个掩模间隔物，在构成单个单元串的单元块内形成{(N+2)/2}个模型掩模图案。例如，为了在单个单元块内的衬底上形成32个平行导线，首先在衬底上形成17个模型掩模图案。换句话说，无论在单个单元块内存在奇数个还是偶数个模型掩模图案，都可以获得偶数个导线。因此，当存储单元阵列区域内的字线是由导线形成时，可以设计能够确保单元数目是字线总数目的2n倍的布局，而不需要在衬底上形成不必要的字线。因此，衬底上将形成不必要字线的面积减少，从而使衬底上的有效面积得到有效利用。
虽然已经参照本发明的示例性实施例具体示出和描述了本发明，但是本领域的普通技术人员将理解的是在不脱离本发明的精神和随附权利要求限定的本发明范围的情况下在此可进行形式上和细节上的各种变型。
本申请要求于2008年4月17日向韩国知识产权局递交的韩国专利申请No.10-2008-0035819的优先权，通过引用将其全部内容合并于此。

Claims (50)

1、一种形成半导体器件的精细图案的方法，所述方法包括：
通过在包括待蚀刻膜的衬底上在单元块内配置彼此平行的多个模型掩模图案形成模型掩模图案块，其中每一个所述模型掩模图案包括沿第一方向延伸的第一部分和与所述第一部分整体形成且沿不同于所述第一方向的第二方向延伸的第二部分；
在所述衬底上形成覆盖所述多个模型掩模图案中每一个的侧壁和上表面的第一掩模层；以及
通过部分地去除所述第一掩模层形成第一掩模图案，从而保留所述第一掩模层的第一区域并去除所述第一掩模层的第二区域，其中所述第一掩模层的所述第一区域通过位于所述多个模型掩模图案中相邻模型掩模图案之间而覆盖所述相邻模型掩模图案的侧壁，并且所述第一掩模层的所述第二区域覆盖所述多个模型掩模图案的部分侧壁，所述部分侧壁与所述模型掩模图案块的最外侧壁相对应。
2、根据权利要求1所述的方法，其中所述第一掩模层包括通过位于所述相邻模型掩模图案之间而覆盖所述相邻模型掩模图案的侧壁的两个垂直延伸部以及在所述两个垂直延伸部之间在所述待蚀刻膜上形成的水平延伸部，从而将所述两个垂直延伸部彼此连接。
3、根据权利要求2所述的方法，其中所述第一掩模图案的形成包括：
在形成所述第一掩模层后，通过回蚀刻所述第一掩模层去除所述水平延伸部，形成覆盖所述多个模型掩模图案的侧壁的多个掩模间隔物；
形成间隙填充保护膜，所述间隙填充保护膜填充位于所述相邻模型掩模图案之间的相邻掩模间隔物之间的间隙；
去除未被所述间隙填充保护膜覆盖的部分所述多个掩模间隔物；以及
去除所述间隙填充保护膜。
4、根据权利要求3所述的方法，其中在去除所述间隙填充保护膜时所述多个模型掩模图案与所述间隙填充保护膜一起被去除。
5、根据权利要求4所述的方法，其中：
所述第一掩模层由氮化物形成；以及
所述间隙填充保护膜和所述多个模型掩模图案由氧化物形成。
6、根据权利要求3所述的方法，还包括使用所述多个掩模间隔物作为蚀刻掩模来蚀刻所述待蚀刻膜。
7、根据权利要求2所述的方法，其中：
在形成所述第一掩模层后，凹槽形成在所述多个模型掩模图案中相邻模型掩模图案之间的所述水平延伸部上，其中该凹槽的宽度由与所述第一掩模层的水平延伸部连接的两个垂直延伸部限定；以及
所述第一掩模图案的形成包括：
在形成所述第一掩模层后，形成通过位于所述两个相邻模型掩模图案之间而填充所述凹槽的间隙填充保护膜；
去除未被所述间隙填充保护膜覆盖的部分所述第一掩模层；以及
去除所述间隙填充保护膜。
8、根据权利要求7所述的方法，其中在去除所述间隙填充保护膜时所述多个模型掩模图案与所述间隙填充保护膜一起被去除。
9、根据权利要求7所述的方法，还包括在去除所述间隙填充保护膜后，去除所述第一掩模层的所述水平延伸部，从而在与所述水平延伸部中每一个连接的相邻垂直延伸部之间暴露所述待蚀刻膜。
10、根据权利要求9所述的方法，还包括使用所述第一掩模层的所述垂直延伸部作为蚀刻掩模来蚀刻所述待蚀刻膜。
11、根据权利要求2所述的方法，其中：
在形成所述第一掩模层后，凹槽形成在所述多个模型掩模图案中相邻模型掩模图案之间的所述水平延伸部上，其中该凹槽的宽度由与所述第一掩模层的水平延伸部连接的两个垂直延伸部限定；以及
所述第一掩模图案的形成包括：
在形成所述第一掩模层后，形成通过位于所述两个相邻模型掩模图案之间而填充所述凹槽的间隙填充保护膜；
去除未被所述间隙填充保护膜覆盖的部分所述第一掩模层；
当所述间隙填充保护膜保留在所述凹槽内时，通过从所述垂直延伸部的上表面开始部分地去除所述第一掩模层的所述垂直延伸部，在所述模型掩模图案和所述间隙填充保护膜之间形成各具有第一深度的掩模间隔；以及
在所述掩模间隔内形成上掩模图案。
12、根据权利要求11所述的方法，其中在所述掩模间隔的形成中，去除所述第一掩模层的所述垂直延伸部，从而从所述衬底到每一个所述掩模间隔的底表面的距离大于从所述衬底到所述间隙填充保护膜的底表面的距离。
13、根据权利要求11所述的方法，其中所述上掩模图案由与用以形成所述模型掩模图案、所述间隙填充保护膜和所述掩模层的材料不同的材料形成。
14、根据权利要求11所述的方法，还包括使用所述上掩模图案作为蚀刻掩模来蚀刻所述模型掩模图案、所述间隙填充保护膜和所述第一掩模层的所述水平延伸部。
15、根据权利要求14所述的方法，还包括使用所述上掩模图案作为蚀刻掩模来蚀刻所述待蚀刻膜。
16、根据权利要求1所述的方法，还包括在形成所述第一掩模图案后，在所述衬底上形成包括第一局部图案和第二局部图案的第二掩模图案，其中所述第一局部图案未覆盖所述第一掩模图案并且所述第二掩模图案覆盖所述第一掩模图案。
17、根据权利要求16所述的方法，其中：
所述衬底包括存储单元区域、外围电路区域以及位于所述存储单元区域和所述外围电路区域之间的接触区域；
在所述存储单元区域和所述外围电路区域内形成所述第二掩模图案的所述第一局部图案；以及
在所述接触区域内形成所述第二掩模图案的所述第二局部图案。
18、根据权利要求16所述的方法，还包括在形成所述第一掩模图案后但在形成所述第二掩模图案前完全去除所述多个模型掩模图案。
19、根据权利要求16所述的方法，其中所述第二掩模图案的形成包括在所述第一掩模图案上形成光致抗蚀剂图案。
20、根据权利要求16所述的方法，其中所述第二掩模图案的形成包括：
通过旋涂而在每一个所述第一掩模图案上形成含碳膜；
通过烘烤而硬化所述含碳膜；以及
在每一个所述含碳膜上形成光致抗蚀剂图案。
21、根据权利要求20所述的方法，还包括在每一个所述含碳膜上形成光致抗蚀剂图案前，在每一个所述硬化含碳膜上形成抗反射膜，
其中在所述含碳膜上形成所述光致抗蚀剂图案。
22、根据权利要求16所述的方法，还包括使用所述第一和第二掩模图案作为蚀刻掩模来蚀刻所述待蚀刻膜。
23、根据权利要求1所述的方法，其中所述待蚀刻膜包括在所述衬底上形成的传导层。
24、根据权利要求1所述的方法，其中所述待蚀刻膜包括在所述衬底上依次形成的传导层和硬掩模层。
25、根据权利要求24所述的方法，其中所述硬掩模层包括含有氧化物膜、氮化物膜和多晶硅膜中的一个的单层。
26、根据权利要求24所述的方法，其中所述硬掩模层包括含有氧化物膜、氮化物膜和多晶硅膜中的两个的双层。
27、根据权利要求16所述的方法，其中所述第二掩模图案的形成使用光刻。
28、根据权利要求16所述的方法，其中在形成所述第一掩模层后不使用光刻，直到形成所述第二掩模图案。
29、根据权利要求1所述的方法，其中在所述第一掩模图案的形成中，当所述掩模层的第一区域覆盖有间隙填充保护膜时，蚀刻所述第一掩模层的第二区域。
30、根据权利要求29所述的方法，其中进行干蚀刻以形成所述第一掩模图案。
31、根据权利要求29所述的方法，其中进行湿蚀刻以形成所述第一掩模图案。
32、根据权利要求16所述的方法，其中：
所述第一掩模图案由多个掩模间隔物构成，所述多个掩模间隔物通过位于所述多个模型掩模图案中相邻模型掩模图案之间而覆盖所述相邻模型掩模图案的侧壁；以及
所述相邻模型掩模图案之间的相邻掩模间隔物通过在所述相邻掩模间隔物之间暴露所述待蚀刻膜的间隔而彼此分离。
33、根据权利要求32所述的方法，其中在所述第一掩模图案的形成中为了在所述单元块内形成N个掩模间隔物，其中N是自然数，在所述模型掩模图案块的形成中在所述单元块内形成包括{(N+2)/2}个模型掩模图案的模型掩模图案块。
34、根据权利要求16所述的方法，其中所述第一掩模图案包括通过位于所述多个模型掩模图案中相邻模型掩模图案之间而覆盖所述相邻模型掩模图案的侧壁的两个垂直延伸部以及在所述两个垂直延伸部之间在所述待蚀刻膜上形成的水平延伸部，从而将所述两个垂直延伸部彼此连接。
35、根据权利要求34所述的方法，还包括：
在形成所述第二掩模图案前，通过从所述垂直延伸部的上表面开始而部分地去除所述第一掩模图案的所述垂直延伸部，形成暴露所述模型掩模图案的侧壁的掩模间隔；以及
在所述掩模间隔内形成所述上掩模图案。
36、根据权利要求35所述的方法，其中所述多个模型掩模图案、所述第一掩模图案、所述上掩模图案和所述第二掩模图案是由不同材料形成的。
37、根据权利要求35所述的方法，还包括使用所述上掩模图案和所述第二掩模图案作为蚀刻掩模来蚀刻所述待蚀刻膜。
38、根据权利要求1所述的方法，其中在所述多个模型掩模图案中，沿垂直于所述第二方向的方向延伸的所述第二部分的宽度大于沿垂直于所述第一方向的方向延伸的所述第一部分的宽度。
39、根据权利要求1所述的方法，其中所述第二方向垂直于所述第一方向。
40、一种形成半导体器件的精细图案的方法，所述方法包括：
在包括待蚀刻膜的衬底上配置彼此平行的多个模型掩模图案，其中所述多个模型掩模图案中每一个包括沿第一方向延伸的第一部分和与所述第一部分整体形成且沿不同于所述第一方向的第二方向延伸的第二部分；
形成覆盖所述多个模型掩模图案的侧壁以使其彼此分离的多个环形掩模间隔物；以及
通过部分地去除所述多个掩模间隔物而形成第一掩模图案，从而暴露没有对着其它模型掩模图案的部分所述多个模型掩模图案的侧壁。
41、根据权利要求40所述的方法，其中所述第一掩模图案的形成包括：
仅在对着其它模型掩模图案的部分所述多个模型掩模图案的侧壁上形成填充所述掩模间隔物的间隙填充保护膜；以及
去除未被所述间隙填充保护膜覆盖的部分所述多个掩模间隔物。
42、根据权利要求41所述的方法，其中所述间隙填充保护膜的形成包括：
形成保护膜，其覆盖所述多个模型掩模图案中每一个的上表面和侧壁，同时填充所述多个模型掩模图案中相邻模型掩模图案之间的相邻掩模间隔物之间的间隙；以及
在所述保护膜的上表面被完全暴露时蚀刻所述保护膜，从而所述保护膜仅保留在位于所述相邻模型掩模图案之间的掩模间隔物之间。
43、根据权利要求40所述的方法，还包括在所述衬底上形成包括第一局部图案和第二局部图案的第二掩模图案，其中所述第一局部图案未覆盖所述第一掩模图案，并且所述第二掩模图案覆盖所述第一掩模图案。
44、根据权利要求43所述的方法，其中：
所述衬底包括存储单元区域、外围电路区域以及位于所述存储单元区域和所述外围电路区域之间的接触区域；
在所述存储单元区域和所述外围电路区域内形成所述第二掩模图案的所述第一局部图案；以及
在所述接触区域内形成所述第二掩模图案的所述第二局部图案。
45、根据权利要求43所述的方法，还包括在形成所述第一掩模图案后但在形成所述第二掩模图案前完全去除所述多个模型掩模图案。
46、根据权利要求45所述的方法，还包括在完全去除所述多个模型掩模图案后，使用所述第一和第二掩模图案作为蚀刻掩模来蚀刻所述待蚀刻膜。
47、根据权利要求46所述的方法，其中所述待蚀刻膜包括传导层。
48、根据权利要求44所述的方法，其中：
所述待蚀刻膜包括传导层；以及
使用所述第一和第二掩模图案作为蚀刻掩模来蚀刻所述待蚀刻膜，从而在所述存储单元区域内形成转录所述第一掩模图案的多个第一导线和转录所述第二掩模图案的第一局部图案的多个第二导线，在所述接触区域内形成转录所述第一掩模图案与所述第二掩模图案的第二局部图案结合的形状的多个接触垫，以及在所述外围电路区域内形成转录所述第二掩模图案的第一局部图案的多个传导图案。
49、根据权利要求48所述的方法，其中所述第一导线是字线。
50、根据权利要求48所述的方法，其中所述第一导线是位线。
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