KR100753417B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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KR100753417B1
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황의성
김준기
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Abstract

본 발명은, 셀 영역과 주변회로 영역으로 구획되고, 상기 셀 영역에 NMOS 트랜지스터 및 제1층간절연막과 랜딩플러그가 형성되며, 상기 주변회로 영역에 하드마스크 질화막을 구비한 게이트를 포함하는 NMOS 및 PMOS 트랜지스터와 상기 NMOS 및 PMOS 트랜지스터를 덮는 스페이서 질화막 및 제1층간절연막이 차례로 형성된 반도체 기판을 제공하는 단계; 상기 기판 전면 상에 제2층간절연막을 형성하는 단계; 상기 제2층간절연막 상에 상기 셀 영역과 주변회로 영역의 콘택홀 형성 지역을 노출시키는 제1마스크패턴을 형성하는 단계; 상기 제1마스크패턴에 의해 노출된 제2 및 제1층간절연막 부분을 식각하여 셀 영역의 비트라인용 랜딩플러그를 노출시키는 제1콘택홀을 형성함과 아울러 주변회로 영역의 PMOS 트랜지스터의 하드마스크 질화막과 접합영역 상의 스페이서 질화막을 각각 노출시키는 제2 및 제3콘택홀을 형성하는 단계; 상기 제1마스크패턴을 제거하는 단계; 상기 제1, 제2 및 제3콘택홀들을 포함한 기판 결과물 상에 상기 주변회로 영역을 노출시키는 제2마스크패턴을 형성하는 단계; 상기 제2마스크패턴에 의해 노출된 주변회로 영역의 하드마스크 질화막과 스페이서 질화막을 선택적으로 제거하는 단계; 상기 제2마스크패턴을 제거하는 단계; 및 상기 주변회로 영역의 PMOS 트랜지스터의 접합영역 및 게이트 내에 선택적으로 P형 불순물을 이온주입하는 단계;를 포함한다.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1b는 종래기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2b는 다른 종래기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
300 : 반도체 기판 305 : P형 접합영역
310 : N형 접합영역 321 : 게이트절연막
322 : 게이트도전막 323 : 하드마스크 질화막
324 : 게이트 325 : 스페이서 질화막
330 : 제1층간절연막 335 : 랜딩플러그
340 : 제2층간절연막 350 : 제1마스크패턴
360 : 제1콘택홀 365 : 제2콘택홀
370 : 제3콘택홀 380 : 제2마스크패턴
385 : 제3마스크패턴
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 비트라인 콘택홀의 형성시 고가 장비의 사용횟수를 줄여 생산비용을 절감할 수 있는 반도체 소자의 제조방법에 관한 것이다.
주지된 바와 같이, 디램(DRAM)과 같은 반도체 소자에서의 비트라인(Bit Line)은 셀 영역의 접합영역과 콘택되도록 형성되어, 채널을 통해 캐패시터에 전하가 저장되도록 전류를 접합영역에 공급하거나, 캐패시터에 저장된 전하가 데이터화 될 수 있도록 캐패시터간 전하량 차이를 증폭소자(Sense Amplifier)에 전달하는 역할을 한다.
여기서, 상기 셀 영역에서의 비트라인은 접합영역 상에 형성된 도핑된 실리콘막 재질의 랜딩플러그(Landing Plug) 상에 형성되고, 주변회로 영역에서의 비트라인은 접합영역에 해당하는 도핑된 실리콘막 상에 직접 형성될 수 있다.
그러나, 상기 비트라인용 콘택홀을 형성하기 위한 식각공정은 셀 영역과 주변회로 영역에 따로 수행되어야 하며, 또한, 콘택저항을 낮추기 위해 추가적인 이온주입공정을 수행해야 하는 바, 상기 공정들로 인하여 고가의 장비가 여러 번 사용된다는 문제점이 있다.
구체적으로, 이하에서는 도 1a 내지 도1b를 참조하여, 종래기술에 따른 반도체 소자의 제조방법 및 그 문제점을 설명하도록 한다.
도 1a를 참조하면, 셀 영역과 주변회로 영역으로 구획되고, 상기 셀 영역에 NMOS 트랜지스터 및 제1층간절연막(130)과 랜딩플러그(135)가 형성되며, 상기 주변회로 영역에 하드마스크 질화막(123)을 구비한 게이트(124)를 포함하는 NMOS 및 PMOS 트랜지스터와 상기 NMOS 및 PMOS 트랜지스터를 덮는 스페이서 질화막(125) 및 제1층간절연막(130)이 형성된 반도체 기판(100)을 마련한 후, 상기 게이트(124)를 포함하는 기판(100) 전면 상에 제2층간절연막(140)을 형성한다. 이어서, 상기 주변회로 영역의 제1, 제2층간절연막(130,140) 및 게이트(124) 상의 질화막(123)을 식각하여 상기 기판(100)의 주변회로 영역에 제1콘택홀(150)들을 형성한다.
도 1b를 참조하면, 상기 셀 영역의 제2층간절연막(140)을 식각하여 상기 기판(100)의 셀 영역에 제2콘택홀(155)을 형성하고, 주변회로 영역의 P형 접합영역(105)을 노출시키는 마스크패턴(160)을 형성한다. 그다음, 상기 마스크패턴(160)에 의해 노출된 P형 접합영역(105) 상의 콘택홀에만 선택적으로 B와 BF2와 같은 P형 불순물을 이온주입한다.
이후, 도시하지는 않았지만, 공지의 후속 공정들을 차례로 수행하여 반도체 소자를 제조한다.
여기서, 미설명된 도면부호 121은 게이트절연막을, 122는 게이트도전막을 각각 나타낸다.
상기와 같은 종래의 방법은 제1 및 제2콘택홀을 형성하기 위한 식각 공정을 셀 영역과 주변회로 영역에 분리하여 2번 수행하는데, 이때, 고가의 장비가 2번 사 용되므로 많은 생산비용이 요구될 뿐 아니라, 이후, N형 접합영역의 콘택저항을 낮추기 위해 추가적으로 As 또는 P와 같은 N형 불순물 이온주입 공정을 수행해야 한다는 문제점이 있다.
한편, 전술한 종래의 방법에서는 셀 영역과 주변회로 영역의 비트라인 콘택홀을 분리하여 형성했지만, 종래의 다른 방법으로서 P형과 N형 접항영역 상의 콘택홀을 분리하여 형성한다. 이하에서는 도 2a 내지 도 2b를 참조하여, 다른 종래기술에 따른 반도체 소자의 제조방법 및 그 문제점을 설명하도록 한다.
도 2a를 참조하면, 셀 영역과 주변회로 영역으로 구획되고, 상기 셀 영역에 NMOS 트랜지스터 및 제1층간절연막(230)과 랜딩플러그(235)가 형성되며, 상기 주변회로 영역에 하드마스크 질화막(223)을 구비한 게이트(224)를 포함하는 NMOS 및 PMOS 트랜지스터와 상기 NMOS 및 PMOS 트랜지스터를 덮는 스페이서 질화막(225) 및 제1층간절연막(230)이 형성된 반도체 기판(200)을 마련한 다음, 상기 게이트(224)를 포함하는 기판(200) 전면 상에 제2층간절연막(240)을 형성한다.
이어서, 상기 P형 접합영역(205) 상의 제1 및 제2층간절연막(230,240) 및 게이트(224) 상의 질화막(223)을 식각하여 제1콘택홀(250)들을 형성한 다음, 상기 제1콘택홀(250) 내에만 선택적으로 P형 불순물을 이온주입한다.
도 2b를 참조하면, 상기 셀 영역 N형 접합영역(210) 상의 제2층간절연막(240) 및 주변회로 영역 N형 접합영역(210) 상의 제1 및 제2층간절연막(230,240)을 식각하여 제2콘택홀(255)들을 형성한다. 그다음, 셀 영역과 주변회로 영역의 N형 접합영역(210)을 노출시키는 마스크패턴(260)을 형성하고, 상기 마스크패 턴(260)에 의해 노출된 제2콘택홀(255)에만 선택적으로 N형 불순물을 이온주입한다.
이후, 도시하지는 않았지만, 공지의 후속 공정들을 차례로 수행하여 반도체 소자를 제조한다.
여기서, 미설명된 도면부호 221은 게이트절연막을, 222는 게이트도전막을 각각 나타낸다.
상기 방법 또한 셀 영역과 주변회로 영역의 콘택홀을 분리해서 형성하는 방법과 마찬가지로 P형 접합영역과 N형 접합영역의 콘택홀을 분리하여 형성하므로 고가의 장비를 2번 사용하게 되어 많은 생산비용이 요구된다는 문제점이 있으며, 높이와 CD(Critical Dimension)값이 서로 다른 셀 영역과 주변회로 영역 상의 콘택홀 형성시 상기 콘택홀들을 동시에 식각하는 데에 어려움이 있다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 비트라인 콘택홀의 형성시 고가 장비의 사용횟수를 줄여 생산비용을 절감할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 셀 영역과 주변회로 영역으로 구획되고, 상기 셀 영역에 NMOS 트랜지스터 및 제1층간절연막과 랜딩플러그가 형성되며, 상기 주변회로 영역에 하드마스크 질화막을 구비한 게이트를 포함하는 NMOS 및 PMOS 트랜지스터와 상기 NMOS 및 PMOS 트랜지스터를 덮는 스페이서 질화막 및 제1층간절연막이 차례로 형성된 반도체 기판을 제공하는 단계; 상기 기판 전면 상에 제2층간절연막을 형성하는 단계; 상기 제2층간절연막 상에 상기 셀 영역과 주변회로 영역의 콘택홀 형성 지역을 노출시키는 제1마스크패턴을 형성하는 단계; 상기 제1마스크패턴에 의해 노출된 제2 및 제1층간절연막 부분을 식각하여 셀 영역의 비트라인용 랜딩플러그를 노출시키는 제1콘택홀을 형성함과 아울러 주변회로 영역의 PMOS 트랜지스터의 하드마스크 질화막과 접합영역 상의 스페이서 질화막을 각각 노출시키는 제2 및 제3콘택홀을 형성하는 단계; 상기 제1마스크패턴을 제거하는 단계; 상기 제1, 제2 및 제3콘택홀들을 포함한 기판 결과물 상에 상기 주변회로 영역을 노출시키는 제2마스크패턴을 형성하는 단계; 상기 제2마스크패턴에 의해 노출된 주변회로 영역의 하드마스크 질화막과 스페이서 질화막을 선택적으로 제거하는 단계; 상기 제2마스크패턴을 제거하는 단계; 및 상기 주변회로 영역의 PMOS 트랜지스터의 접합영역 및 게이트 내에 선택적으로 P형 불순물을 이온주입하는 단계;를 포함하는 것을 특징으로 한다.
여기서, 상기 스페이서 질화막은 50∼200Å의 두께로 형성한다.
상기 제1마스크패턴을 제거하는 단계 후, 그리고, 상기 제2마스크패턴을 형성하는 단계 전, 상기 콘택홀들을 포함하는 기판 결과물 상에 N형 불순물을 이온주입하는 단계를 더 포함한다.
상기 주변회로 영역의 하드마스크 질화막과 스페이서 질화막을 선택적으로 제거하는 단계 후, 그리고, 상기 제2마스크패턴을 제거하는 단계 전, 상기 콘택홀들을 포함하는 기판 결과물 상에 N형 불순물을 이온주입하는 단계를 더 포함한다.
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(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명하도록 한 다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 3a를 참조하면, 셀 영역과 주변회로 영역으로 구획되고, 상기 셀 영역에 NMOS 트랜지스터 및 제1층간절연막(330)과 랜딩플러그(335)가 형성되며, 상기 주변회로 영역에 하드마스크 질화막(323)을 구비한 게이트(324)를 포함하는 NMOS 및 PMOS 트랜지스터와 상기 NMOS 및 PMOS 트랜지스터를 덮는 스페이서 질화막(325) 및 제1층간절연막(330)이 형성된 반도체 기판(300)을 마련한 다음, 상기 게이트(324)를 포함하는 기판(300) 전면 상에 산화막 재질의 제2층간절연막(340)을 형성한다.
여기서, 상기 게이트(324)는 게이트절연막(321), 게이트도전막(322), 하드마스크 질화막(323)의 적층막으로 구성하고, 상기 스페이서 질화막(325)은 50∼200Å정도의 두께로 형성하며, 상기 트랜지스터는 게이트(324) 및 게이트(324) 양측에 형성된 P형 및 N형 접합영역(305,310)으로 구성한다. 이어서, 상기 제2층간절연막(340) 상에 콘택홀의 형성지역을 노출시키는 제1마스크패턴(350)을 형성한다.
도 3b를 참조하면, 상기 제1마스크패턴에 의해 노출된 제2층간절연막(340)을 식각하여 셀 영역에 랜딩플러그(335)를 노출시키는 제1콘택홀(360)과 주변회로 영역에 게이트(324)의 하드마스크 질화막(323)을 노출시키는 제2콘택홀(365)을 형성함과 아울러 제1 및 제2층간절연막(330,340)을 식각하여 주변회로 영역에 P형 및 N형 접합영역(305,310) 상의 스페이서 질화막(325)을 각각 노출시키는 제3콘택홀(370)들을 형성한다.
여기서, 상기 식각공정은 ArF 장비처럼 성능이 우수한 고가의 장비를 사용하며, 산화막만 선택적으로 식각하는 SAC(Self Aligned Contact) 공정으로 진행한다. 이를 통해, 산화막 재질의 층간절연막만 식각함으로써, 셀 영역의 제1콘택홀(360)은 제2층간절연막(340)을 식각하여 랜딩플러그(335)가 노출되도록 형성하고, 주변변회로 영역의 제2콘택홀(365)은 게이트(324) 상의 하드마스크 질화막(323)이 잔류되도록 형성하며, 제3콘택홀(370)은 스페이서 질화막(325)이 잔류되도록 형성한다.
연이어, 상기 제1마스크패턴을 제거한 다음, 콘택홀들(360,365,370)이 형성된 기판(300) 결과물 상에 As 또는 P와 같은 N형 불순물을 이온주입한다. 상기 이온주입 공정은 N형 접합영역(310)의 콘택저항을 낮추기 위해 수행하는 것이며, 셀 지역에서의 콘택저항에 문제가 없다면 생략해도 무방하다. 또한, 생략된 이온주입 공정은, 이후 하드마스크 질화막(323)과 스페이서 질화막(325)이 제거된 상태에서 수행하는 것도 가능하다.
도 3c를 참조하면, 상기 콘택홀들(360,365,370)을 포함한 기판 결과물 상에 주변회로 영역을 노출시키는 제2마스크패턴(380)을 형성하고, 상기 노출된 주변회로 영역의 제2콘택홀(365) 하부에 잔류되어있는 하드마스크 질화막(323)과 제3콘택홀(370) 하부에 잔류되어있는 스페이서 질화막(325)을 선택적으로 식각하여 상기 콘택홀들의 형성을 완성한다.
이때, 전술한 N형 불순물 이온주입 공정이 생략된 상태라면, 상기 질화막들이 제거된 후에 생략된 이온주입 공정을 진행하도록 한다.
여기서, 상기 노출된 질화막들(323,325)을 제거하는 식각공정은 매우 간단한 공정이므로 KrF 또는 I-Line 장비와 같이 성능이 낮은 장비를 사용하여 진행하며, 상기 식각공정은 질화막을 우선 식각하는 조건으로 진행되므로 상기 식각공정 후에 산화막 재질의 제2층간절연막(340)은 거의 제거되지 않았다. 따라서, 비트라인 콘택홀의 형성시 고가의 장비를 한 번만 사용하였으므로 생산단가를 절감할 수 있다.
도 3d를 참조하면, 상기 제2마스크패턴을 제거한 다음, 상기 제2층간절연막(340) 상에 주변회로 영역의 P형 접합영역(305) 및 게이트(324)를 노출시키는 제3마스크패턴(385)을 형성하고, 상기 노출된 P형 접합영역(305) 및 게이트(324) 상의 제2, 제3콘택홀(365,370) 내에 선택적으로 P형 불순물을 이온주입한다. 여기서, 상기 이온주입 공정은 P형 접합영역(305)의 콘택저항을 낮추기 위해 수행하는 것이며, 상기 P형 불순물로는 B 또는 BF2를 사용하여 이온주입 공정을 수행한다.
도 3e를 참조하면, 상기 제3마스크패턴을 제거하여 셀 영역의 제1콘택홀(360)과 주변회로 영역의 제2, 제3콘택홀(365,370)의 형성을 완성한다.
여기서, 본 발명은 고가의 장비를 사용하여 셀 영역과 주변회로 영역의 질화막이 노출되도록 콘택홀을 한 번에 형성하고, 이후, 저가의 장비를 사용하여 노출된 질화막을 제거함으로써 상기 콘택홀의 형성을 완성하며, 따라서, 상기 비트라인 콘택홀의 형성시 고가의 장비가 한 번만 사용되므로 생산비용을 절감할 수 있다. 또한, 본 발명은 종래기술의 N형 및 P형 불순물 이온주입 공정순서를 변경함으로써 N형 및 P형 접합영역의 콘택저항을 효율적으로 개선시킬 수 있다.
이후, 도시하지는 않았으나, 공지의 후속 공정들을 차례로 수행하여 본 발명의 반도체 소자를 완성한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 비트라인 콘택홀의 형성시 셀 영역과 주변회로 영역의 콘택홀을 한 번에 형성함으로써 고가 장비를 한 번만 사용하므로 생산비용을 절감할 수 있다. 또한, P형 및 N형 접합영역의 콘택저항을 낮추기 위한 이온주입 공정시 저가의 장비를 사용함으로써 낮은 생산비용으로도 접합영역에서의 콘택저항을 효과적으로 개선시킬 수 있다.

Claims (4)

  1. 셀 영역과 주변회로 영역으로 구획되고, 상기 셀 영역에 NMOS 트랜지스터 및 제1층간절연막과 랜딩플러그가 형성되며, 상기 주변회로 영역에 하드마스크 질화막을 구비한 게이트를 포함하는 NMOS 및 PMOS 트랜지스터와 상기 NMOS 및 PMOS 트랜지스터를 덮는 스페이서 질화막 및 제1층간절연막이 차례로 형성된 반도체 기판을 제공하는 단계;
    상기 기판 전면 상에 제2층간절연막을 형성하는 단계;
    상기 제2층간절연막 상에 상기 셀 영역과 주변회로 영역의 콘택홀 형성 지역을 노출시키는 제1마스크패턴을 형성하는 단계;
    상기 제1마스크패턴에 의해 노출된 제2 및 제1층간절연막 부분을 식각하여 셀 영역의 비트라인용 랜딩플러그를 노출시키는 제1콘택홀을 형성함과 아울러 주변회로 영역의 PMOS 트랜지스터의 하드마스크 질화막과 접합영역 상의 스페이서 질화막을 각각 노출시키는 제2 및 제3콘택홀을 형성하는 단계;
    상기 제1마스크패턴을 제거하는 단계;
    상기 제1, 제2 및 제3콘택홀들을 포함한 기판 결과물 상에 상기 주변회로 영역을 노출시키는 제2마스크패턴을 형성하는 단계;
    상기 제2마스크패턴에 의해 노출된 주변회로 영역의 하드마스크 질화막과 스페이서 질화막을 선택적으로 제거하는 단계;
    상기 제2마스크패턴을 제거하는 단계; 및
    상기 주변회로 영역의 PMOS 트랜지스터의 접합영역 및 게이트 내에 선택적으로 P형 불순물을 이온주입하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 스페이서 질화막은 50∼200Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 제1마스크패턴을 제거하는 단계 후, 그리고, 상기 제2마스크패턴을 형성하는 단계 전,
    상기 콘택홀들을 포함하는 기판 결과물 상에 N형 불순물을 이온주입하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 주변회로 영역의 하드마스크 질화막과 스페이서 질화막을 선택적으로 제거하는 단계 후, 그리고, 상기 제2마스크패턴을 제거하는 단계 전,
    상기 콘택홀들을 포함하는 기판 결과물 상에 N형 불순물을 이온주입하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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KR20050011463A (ko) * 2003-07-23 2005-01-29 주식회사 하이닉스반도체 반도체 소자의 콘택홀 형성방법

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