JP2001203333A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
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- H01L28/40—Capacitors
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Abstract
(57)【要約】
【課題】 １Ｔ１Ｃで構成される半導体装置の製造方法
において、メモリセル容量部の表面に凹凸を形成するこ
とにより表面積を拡張させ、このとき、フォトリソグラ
フ工程の追加を必要とせず、半導体装置の製造の効率性
に考慮した半導体装置の製造方法を提供する。 【解決手段】 酸化膜５及び導体層４の途中までを異な
る幅で除去して寸法の異なるスペースＣ、Ｂを形成し、
スペースＣを埋め込むように層上全面に酸化膜７を形成
し、サイドウォールエッチバックを行うことにより、導
体層４が露出した部分が選択的に形成され、この露出部
分から導体層４をエッチングする。
において、メモリセル容量部の表面に凹凸を形成するこ
とにより表面積を拡張させ、このとき、フォトリソグラ
フ工程の追加を必要とせず、半導体装置の製造の効率性
に考慮した半導体装置の製造方法を提供する。 【解決手段】 酸化膜５及び導体層４の途中までを異な
る幅で除去して寸法の異なるスペースＣ、Ｂを形成し、
スペースＣを埋め込むように層上全面に酸化膜７を形成
し、サイドウォールエッチバックを行うことにより、導
体層４が露出した部分が選択的に形成され、この露出部
分から導体層４をエッチングする。
Description
【０００１】
【発明の属する技術分野】本発明は、１Ｔ１Ｃで構成さ
れる半導体装置の製造方法に関し、特に、１ビットあた
りの容量を増加させるため、メモリセル容量部の表面積
を拡張させるとともに、一方で半導体装置の製造の効率
性に考慮した半導体装置の製造方法に関する。
れる半導体装置の製造方法に関し、特に、１ビットあた
りの容量を増加させるため、メモリセル容量部の表面積
を拡張させるとともに、一方で半導体装置の製造の効率
性に考慮した半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年、ＤＲＡＭに代表される半導体記憶
装置においては、メモリセル容量部を積み上げ式にした
スタックトキャパシタ型メモリセル構造が採用されてい
る。一般的にメモリセル容量はメモリセル容量部の表面
積に比例し、誘電体膜の厚みに反比例する。従って、メ
モリセル容量を大きくするためには、メモリセル容量部
の表面積を大きくすることが望ましい。
装置においては、メモリセル容量部を積み上げ式にした
スタックトキャパシタ型メモリセル構造が採用されてい
る。一般的にメモリセル容量はメモリセル容量部の表面
積に比例し、誘電体膜の厚みに反比例する。従って、メ
モリセル容量を大きくするためには、メモリセル容量部
の表面積を大きくすることが望ましい。
【０００３】一方、ＤＲＡＭの高集積化に伴いメモリセ
ルサイズは大幅に縮小されてきている。従って、キャパ
シタ形成領域も同様に平面的な占有面積が減少される傾
向にある。例えば０．２８μｍ以下の微細加工半導体装
置においては、メモリセル容量部の占める面積は狭く、
メモリセル容量の低下、電荷ホールド特性の劣化を引き
起こす。今後、更に進むと思われる半導体装置の微細化
に向けて、効率よくメモリセル容量を増やせる方法が期
待されている。
ルサイズは大幅に縮小されてきている。従って、キャパ
シタ形成領域も同様に平面的な占有面積が減少される傾
向にある。例えば０．２８μｍ以下の微細加工半導体装
置においては、メモリセル容量部の占める面積は狭く、
メモリセル容量の低下、電荷ホールド特性の劣化を引き
起こす。今後、更に進むと思われる半導体装置の微細化
に向けて、効率よくメモリセル容量を増やせる方法が期
待されている。
【０００４】以下、図５〜７を参照しながら従来の半導
体記憶装置の製造方法の一例について説明する。図５に
よれば、１Ｔ１Ｃで構成される半導体装置において、ト
ランジスタのソース、ドレインを構成する不純物拡散層
１１は半導体基板表面に形成され、この不純物拡散層１
１上には、層間膜１２、及び、層間膜１２と異質の層間
膜１３が形成される。層間膜１２及び層間膜１３には、
レジストをマスクとした異方性ドライエッチングが行わ
れて、不純物拡散層１１に達するコンタクトホールが形
成される。その後、このコンタクトホールを埋め込み層
間膜１２上面に積層される導体層１４（ＤＯＰＯＳ又は
Ｐｏｌｙ−Ｓｉ）を形成する。
体記憶装置の製造方法の一例について説明する。図５に
よれば、１Ｔ１Ｃで構成される半導体装置において、ト
ランジスタのソース、ドレインを構成する不純物拡散層
１１は半導体基板表面に形成され、この不純物拡散層１
１上には、層間膜１２、及び、層間膜１２と異質の層間
膜１３が形成される。層間膜１２及び層間膜１３には、
レジストをマスクとした異方性ドライエッチングが行わ
れて、不純物拡散層１１に達するコンタクトホールが形
成される。その後、このコンタクトホールを埋め込み層
間膜１２上面に積層される導体層１４（ＤＯＰＯＳ又は
Ｐｏｌｙ−Ｓｉ）を形成する。
【０００５】次に、図６に示されるように、レジスト１
６をマスクにして導体層１４に対する異方性ドライエッ
チングを行いメモリセル容量部の下部電極を形成する。
図７には、メモリセル容量部の下部電極の最終出来上が
り形状が示されており、導体層１４には、異方性ドライ
エッチングにより各メモリセル容量部間を仕切る直方体
のパタンが形成される。
６をマスクにして導体層１４に対する異方性ドライエッ
チングを行いメモリセル容量部の下部電極を形成する。
図７には、メモリセル容量部の下部電極の最終出来上が
り形状が示されており、導体層１４には、異方性ドライ
エッチングにより各メモリセル容量部間を仕切る直方体
のパタンが形成される。
【０００６】
【発明が解決しようとする課題】ここで、１ビットのデ
ータ書き込みによりメモリセル容量部に蓄積される電荷
量は、図７の層間膜１２上の導体層１３（Ｐｏｌｙ−Ｓ
ｉ）の表面積に比例する。そのため、容量を増やすため
には表面積をできるだけ大きく拡げる必要がある。表面
積が拡張したメモリセル容量部を形成するためには、さ
らにフォトリソグラフ工程が追加されることが想定され
るが、半導体装置の製造工程においてフォトリソグラフ
工程が追加することは、半導体装置の製造を大幅に非効
率なものとしてしまう。
ータ書き込みによりメモリセル容量部に蓄積される電荷
量は、図７の層間膜１２上の導体層１３（Ｐｏｌｙ−Ｓ
ｉ）の表面積に比例する。そのため、容量を増やすため
には表面積をできるだけ大きく拡げる必要がある。表面
積が拡張したメモリセル容量部を形成するためには、さ
らにフォトリソグラフ工程が追加されることが想定され
るが、半導体装置の製造工程においてフォトリソグラフ
工程が追加することは、半導体装置の製造を大幅に非効
率なものとしてしまう。
【０００７】本発明は、上記問題点に鑑みてなされたも
のであり、１Ｔ１Ｃで構成される半導体装置の製造方法
において、１ビットあたりのメモリセル容量を増加させ
るためにメモリセル容量部の下部電極表面に凹凸を形成
することによりメモリセル容量部の表面積を拡張させ、
また、このようなメモリセル容量部の下部電極を形成す
るにあたって、フォトリソグラフ工程の追加を必要とせ
ず、半導体装置の製造の効率性に考慮した半導体装置の
製造方法を提供することを目的とする。
のであり、１Ｔ１Ｃで構成される半導体装置の製造方法
において、１ビットあたりのメモリセル容量を増加させ
るためにメモリセル容量部の下部電極表面に凹凸を形成
することによりメモリセル容量部の表面積を拡張させ、
また、このようなメモリセル容量部の下部電極を形成す
るにあたって、フォトリソグラフ工程の追加を必要とせ
ず、半導体装置の製造の効率性に考慮した半導体装置の
製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】かかる目的を達成するた
めに、請求項１記載の発明は、少なくとも一つのトラン
ジスタのソース及びドレインが形成される不純物拡散層
上に少なくとも導体層が積層され、導体層を分離するこ
とにより、１Ｔ１Ｃで構成されるスタックドキャパシタ
型メモリセルのメモリセル容量部の下部電極を形成する
半導体装置の製造方法において、導体層上に第１の絶縁
膜を形成する第１の成膜工程と、第１の絶縁膜及び導体
層の途中までを異なる幅で除去し、寸法の異なるスペー
スを形成する第１のエッチング工程と、スペースのうち
寸法の小さい方を埋め込むように上記各工程により形成
された層上全面に第２の絶縁膜を形成する第２の成膜工
程と、上記各工程により形成された層を所定の方法でエ
ッチバックすることにより、寸法の大きいスペースに導
体層が露出した部分が形成されるエッチバック工程と、
導体層が露出した部分から導体層を除去していく第２の
エッチング工程とを有することを特徴とする。
めに、請求項１記載の発明は、少なくとも一つのトラン
ジスタのソース及びドレインが形成される不純物拡散層
上に少なくとも導体層が積層され、導体層を分離するこ
とにより、１Ｔ１Ｃで構成されるスタックドキャパシタ
型メモリセルのメモリセル容量部の下部電極を形成する
半導体装置の製造方法において、導体層上に第１の絶縁
膜を形成する第１の成膜工程と、第１の絶縁膜及び導体
層の途中までを異なる幅で除去し、寸法の異なるスペー
スを形成する第１のエッチング工程と、スペースのうち
寸法の小さい方を埋め込むように上記各工程により形成
された層上全面に第２の絶縁膜を形成する第２の成膜工
程と、上記各工程により形成された層を所定の方法でエ
ッチバックすることにより、寸法の大きいスペースに導
体層が露出した部分が形成されるエッチバック工程と、
導体層が露出した部分から導体層を除去していく第２の
エッチング工程とを有することを特徴とする。
【０００９】請求項２記載の発明は、請求項１記載の発
明において、導体層はＰｏｌｙ−Ｓｉによって構成され
ており、第２のエッチング工程において、異方性Ｐｏｌ
ｙ−Ｓｉドライエッチングを行うことにより、導体層が
露出した部分から導体層を除去していくことを特徴とす
る。
明において、導体層はＰｏｌｙ−Ｓｉによって構成され
ており、第２のエッチング工程において、異方性Ｐｏｌ
ｙ−Ｓｉドライエッチングを行うことにより、導体層が
露出した部分から導体層を除去していくことを特徴とす
る。
【００１０】請求項３記載の発明は、請求項１又は２記
載の発明において、第１の絶縁膜及び第２の絶縁膜は酸
化膜によって形成され、エッチバック工程において、異
方性酸化膜ドライエッチングによるエッチバックを行う
ことで、寸法の大きいスペースでは、寸法の大きいスペ
ースの側面に酸化膜のサイドウォールが形成されること
により導体層が露出した部分が形成され、一方で、寸法
の小さいスペースでは、寸法の小さいスペースの側面
に、寸法の大きいスペースの側面に形成されたサイドウ
ォールと略同じ幅のサイドウォールが形成されるが、寸
法の小さいスペースは寸法の大きいスペースに比べて寸
法が小さいものであるため、寸法の小さいスペースの側
面に形成されたサイドウォールによって、寸法の小さい
スペースは完全に埋め込まれることを特徴とする。
載の発明において、第１の絶縁膜及び第２の絶縁膜は酸
化膜によって形成され、エッチバック工程において、異
方性酸化膜ドライエッチングによるエッチバックを行う
ことで、寸法の大きいスペースでは、寸法の大きいスペ
ースの側面に酸化膜のサイドウォールが形成されること
により導体層が露出した部分が形成され、一方で、寸法
の小さいスペースでは、寸法の小さいスペースの側面
に、寸法の大きいスペースの側面に形成されたサイドウ
ォールと略同じ幅のサイドウォールが形成されるが、寸
法の小さいスペースは寸法の大きいスペースに比べて寸
法が小さいものであるため、寸法の小さいスペースの側
面に形成されたサイドウォールによって、寸法の小さい
スペースは完全に埋め込まれることを特徴とする。
【００１１】請求項４記載の発明は、請求項３記載の発
明において、第２の成膜工程では、寸法の小さなスペー
スの水平方向サイズの半分の膜厚で酸化膜を半導体基板
の全面に形成することを特徴とする。
明において、第２の成膜工程では、寸法の小さなスペー
スの水平方向サイズの半分の膜厚で酸化膜を半導体基板
の全面に形成することを特徴とする。
【００１２】請求項５記載の発明は、請求項１から４の
いずれかに記載の発明において、第１のエッチング工程
は、フォトリソグラフ工程を含み、該フォトリソグラフ
工程にて第１の絶縁膜の上面に転写された異なる幅のレ
ジストパターンに従って、第１の絶縁膜及び導体層の途
中までを除去することにより寸法の異なるスペースを形
成することを特徴とする。
いずれかに記載の発明において、第１のエッチング工程
は、フォトリソグラフ工程を含み、該フォトリソグラフ
工程にて第１の絶縁膜の上面に転写された異なる幅のレ
ジストパターンに従って、第１の絶縁膜及び導体層の途
中までを除去することにより寸法の異なるスペースを形
成することを特徴とする。
【００１３】請求項６記載の発明は、請求項３から５の
いずれかに記載の発明において、第２のエッチング工程
の後に、残存する酸化膜を酸化膜ウェットエッチングに
より除去する第３のエッチング工程をさらに有すること
を特徴とする。
いずれかに記載の発明において、第２のエッチング工程
の後に、残存する酸化膜を酸化膜ウェットエッチングに
より除去する第３のエッチング工程をさらに有すること
を特徴とする。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態を添付
図面を参照しながら詳細に説明する。
図面を参照しながら詳細に説明する。
【００１５】図１：１Ｔ１Ｃで構成される半導体装置に
おいて、トランジスタのソース、ドレインとなる不純物
拡散層１が図示しない半導体基板表面に形成されてい
る。この不純物拡散層１上には、層間膜２及び層間膜２
と異質の層間膜３を形成し、レジストをマスクとして異
方向性ドライエッチングを行ない、不純物拡散層１に達
するコンタクトホールを形成する。その後、このコンタ
クトホールを埋め込み層間膜２上面に導体層４（ＤＯＰ
ＯＳ又はＰｏｌｙ−Ｓｉ）を形成し、更にその上に酸化
膜５を形成する。
おいて、トランジスタのソース、ドレインとなる不純物
拡散層１が図示しない半導体基板表面に形成されてい
る。この不純物拡散層１上には、層間膜２及び層間膜２
と異質の層間膜３を形成し、レジストをマスクとして異
方向性ドライエッチングを行ない、不純物拡散層１に達
するコンタクトホールを形成する。その後、このコンタ
クトホールを埋め込み層間膜２上面に導体層４（ＤＯＰ
ＯＳ又はＰｏｌｙ−Ｓｉ）を形成し、更にその上に酸化
膜５を形成する。
【００１６】図２：次に、フォトリソグラフ工程及び異
方性ドライエッチングにより、酸化膜５及び導体層４の
途中までをエッチングし、図に示したように寸法の異な
るスペースを形成する。このとき、メモリセル容量部間
を仕切るスペースＡと、メモリセル容量部内に形成され
るスペースＢの幅は、常にＡ＞Ｂの関係にあることが必
要である。
方性ドライエッチングにより、酸化膜５及び導体層４の
途中までをエッチングし、図に示したように寸法の異な
るスペースを形成する。このとき、メモリセル容量部間
を仕切るスペースＡと、メモリセル容量部内に形成され
るスペースＢの幅は、常にＡ＞Ｂの関係にあることが必
要である。
【００１７】図３：次に、スペースＢ内部を埋め込むよ
うな、例えばスペースＢの水平方向サイズの半分の膜厚
で、酸化膜７を導体層４上に形成し、ウェハ全面を酸化
膜ドライエッチングにてエッチバックすることにより、
スペースＡ及びスペースＢにほぼ同じ幅のサイドウォー
ルが形成される。このとき、Ａ＞Ｂであるために、スペ
ースＢは、サイドウォールによって完全に埋まりきる
が、スペースＡについては、スペースＢより幅が広いた
めにサイドウォールが十分に埋まりきらず、本図の様に
スペースＣの窓が形成される。
うな、例えばスペースＢの水平方向サイズの半分の膜厚
で、酸化膜７を導体層４上に形成し、ウェハ全面を酸化
膜ドライエッチングにてエッチバックすることにより、
スペースＡ及びスペースＢにほぼ同じ幅のサイドウォー
ルが形成される。このとき、Ａ＞Ｂであるために、スペ
ースＢは、サイドウォールによって完全に埋まりきる
が、スペースＡについては、スペースＢより幅が広いた
めにサイドウォールが十分に埋まりきらず、本図の様に
スペースＣの窓が形成される。
【００１８】図４：次に、ウェハ全面を異方性のＰｏｌ
ｙ−Ｓｉドライエッチングを行うと、スペースＣの窓の
下層部分とそれ以外の部分とで選択的な導体層４のエッ
チングが行われることになり、スペースＣの窓の下層部
分に例えば１０００オングストロームの深い溝が形成さ
れる。各メモリセル容量部間を仕切るスペースの形状は
凹凸をもつものとなり、その分だけメモリセル容量部の
表面積が増え、メモリセル容量の増加を期待することが
できる。
ｙ−Ｓｉドライエッチングを行うと、スペースＣの窓の
下層部分とそれ以外の部分とで選択的な導体層４のエッ
チングが行われることになり、スペースＣの窓の下層部
分に例えば１０００オングストロームの深い溝が形成さ
れる。各メモリセル容量部間を仕切るスペースの形状は
凹凸をもつものとなり、その分だけメモリセル容量部の
表面積が増え、メモリセル容量の増加を期待することが
できる。
【００１９】このように本実施形態においては、メモリ
セル容量部を形成するために必要とされるフォトリソグ
ラフ工程は上述した従来例と同様であり、メモリセル容
量部表面に上記凹凸を形成するために新たなフォトリソ
グラフ工程を追加することなく、メモリセル容量部の表
面に上記凹凸を加工することができる。
セル容量部を形成するために必要とされるフォトリソグ
ラフ工程は上述した従来例と同様であり、メモリセル容
量部表面に上記凹凸を形成するために新たなフォトリソ
グラフ工程を追加することなく、メモリセル容量部の表
面に上記凹凸を加工することができる。
【００２０】また、上記従来例のように、導体層１４に
直接レジスト１６でパタンを形成しエッチングを行う方
法では、例えば直方体のような単純な形状のスペースし
か加工することができず、表面に凹凸をもつスペースを
形成するような細かな加工を行うことができない。
直接レジスト１６でパタンを形成しエッチングを行う方
法では、例えば直方体のような単純な形状のスペースし
か加工することができず、表面に凹凸をもつスペースを
形成するような細かな加工を行うことができない。
【００２１】従って、導体層１４に直接レジスト１６で
パタンを形成しエッチングを行う方法で、フォトリソグ
ラフ工程を増やさずメモリセル容量部の表面積を拡げる
ためには、１ビットあたりメモリセル容量部が占める面
積を拡げるか、又は、導体層１４の高さを高くする以外
に手段がない。しかし、導体層１４の高さを高くするこ
とは、次工程において形成されるコンタクトホールのア
スペクト比を大きくすることになり、これは特性上実現
不可能なものとなる。
パタンを形成しエッチングを行う方法で、フォトリソグ
ラフ工程を増やさずメモリセル容量部の表面積を拡げる
ためには、１ビットあたりメモリセル容量部が占める面
積を拡げるか、又は、導体層１４の高さを高くする以外
に手段がない。しかし、導体層１４の高さを高くするこ
とは、次工程において形成されるコンタクトホールのア
スペクト比を大きくすることになり、これは特性上実現
不可能なものとなる。
【００２２】これに対し、本実施形態においては、導体
層４上に酸化膜５を形成し、更に異なった２種類のスペ
ースを形成することで、図３に示されるように、導体層
４上面に導体層４の露出部分を選択的に作ることがで
き、後の工程の異方性Ｐｏｌｙ−Ｓｉドライエッチング
により凹凸を側面にもつスペースを導体層４に容易に形
成することができる。
層４上に酸化膜５を形成し、更に異なった２種類のスペ
ースを形成することで、図３に示されるように、導体層
４上面に導体層４の露出部分を選択的に作ることがで
き、後の工程の異方性Ｐｏｌｙ−Ｓｉドライエッチング
により凹凸を側面にもつスペースを導体層４に容易に形
成することができる。
【００２３】また、各メモリセル容量部表面には予め酸
化膜１が形成されているので、異方性酸化膜ドライエッ
チングによるサイドウォールエッチバックが行われた後
でも酸化膜１は残るため、次工程のメモリセル容量部を
分離させる異方性Ｐｏｌｙ−Ｓｉドライエッチング時
に、酸化膜１の下地となる導体層４を保護することがで
きる。異方性Ｐｏｌｙ−Ｓｉドライエッチングを行った
後は、残存する酸化膜５、７を酸化膜ウェットエッチン
グにより除去する。
化膜１が形成されているので、異方性酸化膜ドライエッ
チングによるサイドウォールエッチバックが行われた後
でも酸化膜１は残るため、次工程のメモリセル容量部を
分離させる異方性Ｐｏｌｙ−Ｓｉドライエッチング時
に、酸化膜１の下地となる導体層４を保護することがで
きる。異方性Ｐｏｌｙ−Ｓｉドライエッチングを行った
後は、残存する酸化膜５、７を酸化膜ウェットエッチン
グにより除去する。
【００２４】本発明は、以上の方法によりメモリセル容
量部の下部電極を製造することにより、１ビットあたり
のメモリセル容量部の平面的な占有面積を増やさず、ま
たフォトリソグラフ工程も追加する必要なく、表面積が
拡張されたメモリセル容量部を形成することができ、メ
モリセル容量の向上（２８ｆＦ→３５ｆＦ）を見込むこ
とができる。
量部の下部電極を製造することにより、１ビットあたり
のメモリセル容量部の平面的な占有面積を増やさず、ま
たフォトリソグラフ工程も追加する必要なく、表面積が
拡張されたメモリセル容量部を形成することができ、メ
モリセル容量の向上（２８ｆＦ→３５ｆＦ）を見込むこ
とができる。
【００２５】
【発明の効果】以上の説明より明らかなように、本発明
によれば、１Ｔ１Ｃで構成されるスタックドキャパシタ
型メモリセルのメモリセル容量部の下部電極を形成する
半導体装置の製造方法において、１ビットあたりのメモ
リセル容量を増加させるためにメモリセル容量部の下部
電極表面に凹凸を形成することによりメモリセル容量部
の表面積を拡張させることができる。さらに、このよう
なメモリセル容量部の下部電極を形成するにあたって、
フォトリソグラフ工程の追加を必要とせず、半導体装置
の製造の効率性の低下を防ぐことができる。
によれば、１Ｔ１Ｃで構成されるスタックドキャパシタ
型メモリセルのメモリセル容量部の下部電極を形成する
半導体装置の製造方法において、１ビットあたりのメモ
リセル容量を増加させるためにメモリセル容量部の下部
電極表面に凹凸を形成することによりメモリセル容量部
の表面積を拡張させることができる。さらに、このよう
なメモリセル容量部の下部電極を形成するにあたって、
フォトリソグラフ工程の追加を必要とせず、半導体装置
の製造の効率性の低下を防ぐことができる。
【図１】本発明の実施形態における半導体装置の製造方
法を説明するための第１の図である。
法を説明するための第１の図である。
【図２】本発明の実施形態における半導体装置の製造方
法を説明するための第２の図である。
法を説明するための第２の図である。
【図３】本発明の実施形態における半導体装置の製造方
法を説明するための第３の図である。
法を説明するための第３の図である。
【図４】本発明の実施形態における半導体装置の製造方
法を説明するための第４の図である。
法を説明するための第４の図である。
【図５】従来の半導体装置の製造方法の一例を説明する
ための第１の図である。
ための第１の図である。
【図６】従来の半導体装置の製造方法の一例を説明する
ための第２の図である。
ための第２の図である。
【図７】従来の半導体装置の製造方法の一例を説明する
ための第３の図である。
ための第３の図である。
１ 不純物拡散層 ２、３ 層間膜 ４ 導体層 ５、７ 酸化膜 ６ レジスト
Claims (6)
- 【請求項１】 少なくとも一つのトランジスタのソース
及びドレインが形成される不純物拡散層上に少なくとも
導体層が積層され、当該導体層を分離することにより、
１Ｔ１Ｃで構成されるスタックドキャパシタ型メモリセ
ルのメモリセル容量部の下部電極を形成する半導体装置
の製造方法において、 前記導体層上に第１の絶縁膜を形成する第１の成膜工程
と、 前記第１の絶縁膜及び前記導体層の途中までを異なる幅
で除去し、寸法の異なるスペースを形成する第１のエッ
チング工程と、 前記スペースのうち寸法の小さい方を埋め込むように上
記各工程により形成された層上全面に第２の絶縁膜を形
成する第２の成膜工程と、 上記各工程により形成された層を所定の方法でエッチバ
ックすることにより、前記寸法の大きいスペースに前記
導体層が露出した部分が形成されるエッチバック工程
と、 前記導体層が露出した部分から前記導体層を除去してい
く第２のエッチング工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記導体層はＰｏｌｙ−Ｓｉによって構
成されており、前記第２のエッチング工程において、異
方性Ｐｏｌｙ−Ｓｉドライエッチングを行うことによ
り、前記導体層が露出した部分から前記導体層を除去し
ていくことを特徴とする請求項１記載の半導体装置の製
造方法。 - 【請求項３】 前記第１の絶縁膜及び前記第２の絶縁膜
は酸化膜によって形成され、前記エッチバック工程にお
いて、異方性酸化膜ドライエッチングによるエッチバッ
クを行うことで、前記寸法の大きいスペースでは、前記
寸法の大きいスペースの側面に前記酸化膜のサイドウォ
ールが形成されることにより前記導体層が露出した部分
が形成され、一方で、前記寸法の小さいスペースでは、
前記寸法の小さいスペースの側面に、前記寸法の大きい
スペースの側面に形成された前記サイドウォールと略同
じ幅のサイドウォールが形成されるが、前記寸法の小さ
いスペースは前記寸法の大きいスペースに比べて寸法が
小さいものであるため、前記寸法の小さいスペースの側
面に形成された前記サイドウォールによって、前記寸法
の小さいスペースは完全に埋め込まれることを特徴とす
る請求項１又は２記載の半導体装置の製造方法。 - 【請求項４】 前記第２の成膜工程では、前記寸法の小
さなスペースの水平方向サイズの半分の膜厚で前記酸化
膜を前記半導体基板の全面に形成することを特徴とする
請求項３記載の半導体装置の製造方法。 - 【請求項５】 前記第１のエッチング工程は、フォトリ
ソグラフ工程を含み、該フォトリソグラフ工程にて前記
第１の絶縁膜の上面に転写された異なる幅のレジストパ
ターンに従って、前記第１の絶縁膜及び前記導体層の途
中までを除去することのより前記寸法の異なるスペース
を形成することを特徴とする請求項１から４のいずれか
に記載の半導体装置の製造方法。 - 【請求項６】 前記第２のエッチング工程の後に、残存
する前記酸化膜を酸化膜ウェットエッチングにより除去
する第３のエッチング工程をさらに有することを特徴と
する請求項３から５のいずれかに記載の半導体装置の製
造方法。
Priority Applications (5)
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|---|---|---|---|
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| TW090100835A TW503560B (en) | 2000-01-19 | 2001-01-15 | Structure and manufacturing method of semiconductor device having uneven surface at memory cell capacitor part |
| US09/761,364 US6514812B2 (en) | 2000-01-19 | 2001-01-16 | Structure and manufacturing method of semiconductor device having uneven surface at memory cell capacitor part |
| KR1020010002583A KR20010076301A (ko) | 2000-01-19 | 2001-01-17 | 메모리 셀 커패시터부에 평탄치 않는 표면을 갖는반도체장치의 구조 및 제조방법 |
| US10/010,421 US6608344B2 (en) | 2000-01-19 | 2001-12-06 | Structure and manufacturing method of semiconductor device having uneven surface at memory cell capacitor part |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000014049A JP2001203333A (ja) | 2000-01-19 | 2000-01-19 | 半導体装置の製造方法 |
Publications (1)
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|---|---|
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Family
ID=18541565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000014049A Pending JP2001203333A (ja) | 2000-01-19 | 2000-01-19 | 半導体装置の製造方法 |
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|---|---|
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| JP (1) | JP2001203333A (ja) |
| KR (1) | KR20010076301A (ja) |
| TW (1) | TW503560B (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100855571B1 (ko) * | 2007-06-12 | 2008-09-03 | 삼성전자주식회사 | 반도체 소자 및 그 제조방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5468670A (en) * | 1993-07-14 | 1995-11-21 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating a semiconductor memory device having a stacked capacitor cell |
| KR19990018677A (ko) | 1997-08-28 | 1999-03-15 | 윤종용 | 반도체 메모리 셀용 캐패시터 제조 방법 |
-
2000
- 2000-01-19 JP JP2000014049A patent/JP2001203333A/ja active Pending
-
2001
- 2001-01-15 TW TW090100835A patent/TW503560B/zh not_active IP Right Cessation
- 2001-01-16 US US09/761,364 patent/US6514812B2/en not_active Expired - Fee Related
- 2001-01-17 KR KR1020010002583A patent/KR20010076301A/ko not_active Application Discontinuation
- 2001-12-06 US US10/010,421 patent/US6608344B2/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| KR20010076301A (ko) | 2001-08-11 |
| US20010008789A1 (en) | 2001-07-19 |
| US20020038881A1 (en) | 2002-04-04 |
| US6608344B2 (en) | 2003-08-19 |
| TW503560B (en) | 2002-09-21 |
| US6514812B2 (en) | 2003-02-04 |
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