TW439202B - Method for forming a self aligned contact in a semiconductor device - Google Patents

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Description

470 1 pif.doc/006 B7 五、發明說明（，） 本發明是有關於一半導體元件中之接觸墊以及此接觸 墊的形成方法，且特別是有關於一自行對準接觸墊以及形 成此自行對準接觸墊之方法。 半導體製程技術發展已經步入十兆位元動態隨機存取 記憶體之領域。近來，隨著半導體技術的發展，半導體製 程已傾向於較小設計準則之半導體元件，例如十億位元動 態隨機存取記憶體，並且達到當一接觸插塞對準下層半導 體層或是下層內連線層時，對準邊緣（margin)不易維持的 程度。因此，對於臨界尺寸低於0.18微米的十兆位元動 態隨機存取記憶體而言’採用一種可自行對準下層半導體 層或是下層內連線層，以形成接觸插塞的製造方法。 自行對準接觸窗（SAC)技術的優點在於可增加微影製 程的對準失誤邊緣，以及可減少接觸窗阻値。因此，SAC 技術越來越受重視。 第1圖所示，係爲習知一種SAC技術應用於具有複數個 閘電極以及接觸墊的半導體基底的剖面示意圖。第1圖中 所示之圖形係由下列方法所製造形成。於一半導體基底1 上形成一元件隔離區3，並定義出主動區以及非主動區。 元件隔離區3可以利用任何已熟知的合適方法所形成，例 如，淺溝渠隔離法或是區域氧化法。以傳統方法，例如， 熱氧化法，形成一層聞氧化層（未繪示）。於間氧化層上依 序堆疊形成一層閘電極導電層4a.與一層閘蓋絕緣層4b。 此閘蓋絕緣層4b與後續內層絕緣層6有蝕刻選擇性。以 習知微影製程形成圖案化閘4。 4 本纸張尺度適用中國國家標準（CNS)A4規格<210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝 經濟部智慧財產局員工消費合作社印製 B7 §439202 470 1 pif.doc/006 五、發明說明（i) 本發明係以上述之問題爲目的’提出於半導體元件中形 成一可靠的SAC，且不需破壞聞間隙壁並可藉以防止於閘 電極與後續形成之SAC墊之間形成橋接。 根據本發明所述，SAC與聞間隙壁同日寸形成。更明確5兌’ 在閘電極以及蓋層堆疊形成於圖案化閘之後，沉積一層用 於形成閘間隙壁的絕緣層。於絕緣層上沉積形成一層內層 絕緣層。此內層絕緣層對於蓋層以及絕緣層具有蝕刻選擇 性。內層絕緣層可以是一氧化層’而蓋層以及絕緣層可以 是—含氮層。在形成閘間隙壁的同時，在內層絕緣層中開 啓 SAC。 爲能讓熟悉此技藝者，可藉由參考所附圖示’更加明瞭 本發明及其目的，所附圖式之詳細說明如下： 第1圖係顯示根據習知方法所形成之一種SAC的剖面示 意圖；以及 第2圖至第6圖係顯示根據本發明之新穎方法所形成之 SAC墊的剖面示意流程圖。 其中，各圖標號與構件名稱之關係如下： 1、 100 :半導體基底 2、 101 :主動區 3、 102 :元件隔離區 4 :圖案化閘 4a :閘電極導電層 4b :閘蓋絕緣層 5、106a :閘間隙壁 6 本紙張尺度適用中國國家標準（CNS>A4規格（210 X 297公釐） {請先閱讀背面之注意事項再填寫本頁) V —J t— n I ϋ ammav I ^ 經濟部智慧財產局員工消費合作杜印製 經濟部智慧財產局員工消費合作社印製 语 4 3 9 2 0 2 470 I pif.doc/006 A7 _ B7 五、發明說明（斗〉 6、106 :絕緣層 7a、7b :接觸窗開口 8a、8b、112a :接觸墊 104 :堆疊閘結構 104a :閘電極 l〇4b :閘蓋層 108 :內層絕緣層 110 :圖案化光阻層 111 *開口區 111a : SAC 開口 112 :多晶矽 實施例 本發明之較佳實施例將配合所附圖示描述如下。本發明 係關於一種形成一自行對準接觸窗之方法，且此方法可防 止閘蓋層與閘間隙壁受到攻擊，並且可防止蝕刻終止之現 象。在蝕刻內層絕緣層以形成SAC開口的同時，彤成閘間 隙壁。第2圖所示係爲一具有複數個堆疊的閘結構與一絕 緣層之半導體基底的一記憶胞陣列區的剖面圖。以一層元 件隔離層102定義基底上以及基底中之主動區101與非主 動區。其中，形成元件隔離層102之方法包括區域氧化法 (LOCOS)或是淺溝渠隔離法。此主動區101具有一長橢圓 形的輪廓。以傳統的方法，在半導體基底100上形成一堆 疊閘結構104。此堆疊閘結構104包括一層閘氧化層（未繪 示）、一閘電極l〇4a以及一閘蓋層104b。其中，係以習知 7 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閲讀背面之注意事項再填寫本頁) 、裝 J---—--訂·! ! A7 470 1 pif.doc/006 發明說明（彡 方法形成厚約爲50埃到1〇〇埃之間的閘氧化層。於閘氧 化層上沉積用於形成閘電極1〇4a之一層閘導電層，並且 在鬧導電層上沉積〜層閘蓋層。舉例而言，閘導電層可以 是厚度約爲1000埃的多晶矽層或是矽化鎢層，此外，其 他金屬砂化亦以可以取代上述之矽化鎢。閘蓋層104b係 選擇對於後續以氧化餍組成之內層絕緣層1〇8,具有蝕刻 選擇性之一金屬’而閘蓋層1〇4b之厚度約介於1〇〇〇埃至 2000埃之間。在此實施例中，閘蓋層i〇4b可爲具有厚度 約爲1500埃之一氮化矽層與厚度約爲5〇〇埃之—氧化層 的一雙層。 圖案化閘導電層與閘蓋層以形成閘電極結構1〇4。特別 的是’一光阻層旋塗在閘蓋層上，且以曝光與顯影步驟， 將此光阻層圖案化至預定的圖形。利用此圖案化光阻層， 飩刻聞室層以形成圖案化閘蓋層1 〇4b。於移除圖案化光阻 層之後，利用圖案化閘蓋層l〇4b，蝕刻閘導電層以形成閘 電極104a，並且因此形成了堆疊閘結構104。 利用堆疊閘結構104爲罩幕，於半導體基底1〇〇之主動 區101中植入低濃度摻雜離子。於半導體基底丨〇〇以及堆 疊閘結構104上沉積用於形成閘間隙壁之—層絕緣層 106。此絕緣層106之材質係爲對於後續內層絕緣層1〇8， 具有蝕刻選擇性。其中’絕緣層1〇6之厚度約爲300埃至 1000埃之間。較佳的絕緣層106可以是厚度約爲5〇〇埃的 氮化较層。 雖然在圖上未繪示出，但是圖案化光阻會暴露出中心部 (請先閱讀背面之注意事項再填寫本頁〕 !!!1 訂---------" 經濟部智慧財產局員工消費合作社印製 私紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） A7 B7 470 1 p if.doc/006 五、發明說明（6 ) 分以及週邊區域。利用此圖案化光阻，回蝕刻絕緣層106， 在中心部分以及週邊區域形成閘間隙壁。在記憶胞陣列區 中，圖案化光阻層所覆蓋之絕緣層106則不會被回蝕刻， 且此絕緣層106可作爲後續SAC蝕刻步驟中之蝕刻終止 層。因此，利用圖案化光阻層以及閘間隙壁爲罩幕，於半 導體基底100中植入高濃度摻雜離子。 請參照第3圖，於堆疊閘結構104之間的空間塡滿內層 絕緣層108,而絕緣層108之厚度約爲3000埃至9000埃。 較佳的是，內層絕緣層108可以是具有良好的縫隙塡補性 質的氧化層，且其厚度約爲5000埃。平坦化內層絕緣層 108，並且移除部分內層絕緣層108，使於閘蓋層i〇4b上 方所剩下之內層絕緣層108之厚度約爲1000埃（請參照第 3圖中，t所示之厚度）。 於平坦化之內層絕緣層108上方形成一層圖案化光阻層 110,此圖案化光阻層110裸露出部分之內層絕緣層108， 亦即爲預定區111，此預定區111對準SAC區域。如同第3 圖所示，圖案化光阻層110所形成之開口區111對準三個 接觸窗區、兩個儲存節點接觸窗區以及一個位元線接觸窗 區。由俯視方式可知，此開口區111具有一“T”型輪廓，此 .T型輪廓包括主動區101與部分的非主動區。換言之，由 圖案化光阻所暴露之開口區僅對準一個接觸窗區° 由於T型輪廓同時暴露出位元接觸窗以及儲存節點接觸 窗區，因此T型輪廓對於SAC蝕刻製程，提供寬闊的製程 窗口。因此，可以避免於習知出現的蝕刻終止現象，並且 9 本紙張尺度適用中國國家標準（CNS>A4規格（210 X 297公釐） (請先閲讀背面之注意事項再填寫本頁) 70平丨------訂------- 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 4701 pif.doc/006 A7 _B7__ 五、發明說明（1) 繼續蝕刻。 ， Y. Kohyama 等人曾於文章“A Fully Printable, Self-aligned and Planarized Stacked Capacitor DRAM Cell Technology for 1Gbit DRAM and Beyond*^VLSI tech, digest of technical papers, pp, 17-18, 1997)中提出 一種形成SAC墊的方法，其利用圖案化接觸窗結合儲存節 點接觸窗以及位元線接觸窗。然而，於此發明中，閘SAC 圖案（此係指圖案化光阻層之區域）與主動區面積相當，並 且沿閘方向移動一半的間距（pitch)。因此，圖案化光阻 層之區域很小，以至於在SAC触刻時，產生較少量的聚合 物。而內層絕緣薄膜、閘間隙壁的含氮層與閘蓋層之間具 有較差的蝕刻選擇性，此係由於聚合物的形成與圖案化光 阻層之大小成正比。 然而，根據本發明所述，圖案化光阻層所佔有之面積大 於Y. Kohyama等人所建議之大小，因此可改良含氮層與 氧化層之間的選擇性。 以圖案化光阻層110爲罩幕，蝕刻內層絕緣層108與絕 緣層106，以同時形成SAC開口 Ilia與閘間隙壁106a。 具體而言，相對於絕緣層106，選擇性的蝕刻內層絕緣層 1〇8(也就是說，以絕緣層106作爲一個鈾刻終止點）。之 後，爲蝕刻絕緣層106，以同時形成SAC開口 111a與閘間 隙壁106a。在傳統方法中所出現的閘間隙壁遭受攻撃的現 象，將不會出現在本發明中。 在SAC開口形成之後，爲了降低接觸窗電阻，在SAC開 1 0 本紙張尺度適用中國國家標準<CNS)A4規格（210 X 297公笼） (請先閱讀背面之注意事項再填寫本頁) L · τ ----— I 訂·-------- A7 B7 11? d 3 9 ? 〇 2 470 1 pif,doc/006 五、發明說明u ) 口中，堆疊閘以及間隙壁所裸露出的基底上植入摻雜離 子。 將圖案化光阻層110移除之後，於內層絕緣層108上方 沉積一層導電層例如是多晶矽112，以塡滿SAC開口 111a。舉例而言，多晶矽之沉積厚度約爲3000埃到7000 埃之間。之後，進行一平坦化製程，以移除於內層絕緣層 上方的多晶矽層直到所剩下的多晶矽層存留在SAC開口 中，其結果請參照第5圖。此平坦化製程可以是化學機械 硏磨法或是回蝕刻法，而化學機械硏磨法係使用一般用於 硏磨多晶矽之硏漿。 以平坦化步驟同時移除內層絕緣層108以及多晶矽 112，直到裸露出閘蓋層104b之上表面，並因此將每一個 接觸墊112a作電性隔離。平坦化步驟可能爲化學機械硏 磨法，且係使用一般用於硏磨氧化物之硏漿。 假設開口區111僅暴露的，不是儲存節點就是位元線的 一個接觸窗區，則不必進行前述用於形成電性隔離的平坦 化製程。 熟悉此技藝者必可認同，基於本說明書所揭露之新觀點 廣泛應用於不同的情況。此外，離子植入步驟可以不同方 式修正之。因此，上述以及之後之修正與變化只是用於說 明本發明。這些例子可有助於顯示本發明觀點之領域，但 是，並非完全涵蓋本發明觀點之領域。 -----------|二 裝— f 丨訂 -----:!λ' \ , - (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格<210 x297公釐）

Claims (1)

  1. A8 B8 C8 D8 i43 92 0 2 470 1 pif.doc/006 六、申請專利範園 1. 一種在半導體元件中形成自動對準接觸窗之方法， 其包括： (請先間讀背面之注項再域寫本頁) 於具有主動區以及非主動區的一半導體基底上方形成 複數個間隔堆疊的圖案，每一該間隔堆疊的圖案上包括一 第一導電層與一第一絕緣層； 於該堆疊的圖案上以及該半導體基底上方形成一第二 絕緣層； 形成一內層絕緣層以塡滿該堆疊的圖案之間； 於該內層絕緣層上方形成一圖案化罩幕層，且該圖案化 罩幕層暴露出對準該堆疊的圖案的該內層絕緣層的預定 區； 利用該圖案化罩幕層並蝕刻裸露的內層絕緣層，直至裸 露出介於該堆疊的圖案間的基底上表面，以形成複數個接 觸窗開口，且同時於該堆疊的圖案之側壁上形成間隙壁； 移除該圖案化罩幕層；以及 形成一第二導電層，塡滿該接觸窗開口。 經濟部中央標準局員工消費合作社印製 2. 如申請專利範圍第1項所述之在半導體元件中形成 自動對準接觸窗之方法，其中該第一與該第二絕緣層對於 該內層絕緣層具有蝕刻選擇性。 3. 如申請專利範圍第1或2項所述之在半導體元件中 形成自動對準接觸窗之方法，其中該第一與該第二絕緣層 是由氮化物所形成。 4. 如申請專利範圍第1或2項所述之在半導體元件中 形成自動對準接觸窗之方法，其中該第一絕緣層之厚度約 12 本紙張尺度適用中國固家標準（CNS ) A4規格（210X297公釐） A8 B8 C8 D8 470 1 pif.doc/006 六、申請專利範圍 介於1000埃至2000埃之間，且該第二絕緣層之厚度約介 於300埃至1000埃之間。 5. 如申請專利範圍第1項所述之在半導體元件中形成 自動對準接觸窗之方法，其中該內層絕緣層之厚度約介於 3000埃至9000埃之間，且該第二導電層之厚度約介於 3000埃至7000埃之間。 6. 如申請專利範圍第1項所述之在半導體元件中形成 自動對準接觸窗之方法，更包括進行一平坦化步驟平坦該 .內層絕緣層。· 7. 如申請專利範圍第1項所述之在半導體元件中形成 自動對準接觸窗之方法，其中至少一個該接觸窗開口暴露 至少兩個不同的接觸窗區域。 (請先聞讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印聚 13 本紙張尺度適用中國國家標準（CNS > A4規格（210X297公釐）
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6376344B1 (en) * 1999-10-20 2002-04-23 Texas Instruments Incorporated Semiconductor device with fully self-aligned local interconnects, and method for fabricating the device
KR100334572B1 (ko) * 1999-08-26 2002-05-03 윤종용 반도체 장치의 자기정렬 콘택 형성 방법
KR100527577B1 (ko) * 1999-12-24 2005-11-09 주식회사 하이닉스반도체 반도체소자의 제조방법
US6261924B1 (en) * 2000-01-21 2001-07-17 Infineon Technologies Ag Maskless process for self-aligned contacts
KR100388477B1 (ko) * 2000-12-11 2003-06-25 주식회사 하이닉스반도체 반도체 장치의 콘택홀 형성 방법
KR100410980B1 (ko) * 2001-04-24 2003-12-18 삼성전자주식회사 반도체 소자의 셀프얼라인 콘택패드 형성방법
KR100414563B1 (ko) * 2001-06-29 2004-01-07 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100442962B1 (ko) * 2001-12-26 2004-08-04 주식회사 하이닉스반도체 반도체소자의 금속배선 콘택플러그 형성방법
KR100444302B1 (ko) * 2001-12-29 2004-08-11 주식회사 하이닉스반도체 반도체 소자 제조방법
KR100869357B1 (ko) * 2002-05-17 2008-11-19 주식회사 하이닉스반도체 공극 발생을 최소화할 수 있는 반도체소자 제조방법
US7105442B2 (en) * 2002-05-22 2006-09-12 Applied Materials, Inc. Ashable layers for reducing critical dimensions of integrated circuit features
US20040059726A1 (en) * 2002-09-09 2004-03-25 Jeff Hunter Context-sensitive wordless search
KR100587635B1 (ko) * 2003-06-10 2006-06-07 주식회사 하이닉스반도체 반도체소자의 제조 방법
KR100670706B1 (ko) * 2004-06-08 2007-01-17 주식회사 하이닉스반도체 반도체 소자의 콘택 플러그 형성 방법
KR20060099870A (ko) * 2005-03-15 2006-09-20 삼성전자주식회사 캡핑막을 구비하는 박막 트랜지스터 및 그 제조 방법
US8124537B2 (en) * 2008-02-12 2012-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Method for etching integrated circuit structure
US9064801B1 (en) 2014-01-23 2015-06-23 International Business Machines Corporation Bi-layer gate cap for self-aligned contact formation
KR102183038B1 (ko) 2014-07-16 2020-11-26 삼성전자주식회사 반도체 장치의 제조 방법
US10622458B2 (en) 2017-05-19 2020-04-14 International Business Machines Corporation Self-aligned contact for vertical field effect transistor

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02121336A (ja) * 1988-10-31 1990-05-09 Hitachi Ltd 半導体装置及びその製造方法
KR950011643B1 (ko) * 1992-04-17 1995-10-07 현대전자산업주식회사 반도체장치 및 그 제조방법
ATE168500T1 (de) * 1992-04-29 1998-08-15 Siemens Ag Verfahren zur herstellung eines kontaktlochs zu einem dotierten bereich
US5416349A (en) * 1993-12-16 1995-05-16 National Semiconductor Corporation Increased-density flash EPROM that requires less area to form the metal bit line-to-drain contacts
US5482894A (en) * 1994-08-23 1996-01-09 Texas Instruments Incorporated Method of fabricating a self-aligned contact using organic dielectric materials
US5723381A (en) * 1995-09-27 1998-03-03 Siemens Aktiengesellschaft Formation of self-aligned overlapping bitline contacts with sacrificial polysilicon fill-in stud
JP2953404B2 (ja) * 1995-12-08 1999-09-27 ソニー株式会社 半導体装置及びその製造方法
JP3599466B2 (ja) * 1996-03-18 2004-12-08 株式会社日立製作所 半導体集積回路装置の製造方法
JP3215320B2 (ja) * 1996-03-22 2001-10-02 株式会社東芝 半導体装置の製造方法
JP3795634B2 (ja) * 1996-06-19 2006-07-12 株式会社東芝 半導体装置の製造方法
US5670404A (en) * 1996-06-21 1997-09-23 Industrial Technology Research Institute Method for making self-aligned bit line contacts on a DRAM circuit having a planarized insulating layer
US6136700A (en) * 1996-12-20 2000-10-24 Texas Instruments Incorporated Method for enhancing the performance of a contact
US5817562A (en) * 1997-01-24 1998-10-06 Taiwan Semiconductor Manufacturing Company, Ltd Method for making improved polysilicon FET gate electrode structures and sidewall spacers for more reliable self-aligned contacts (SAC)
US6069077A (en) * 1997-07-07 2000-05-30 Vanguard International Semiconductor Corporation UV resist curing as an indirect means to increase SiN corner selectivity on self-aligned contact etching process
KR100276387B1 (ko) * 1998-01-08 2000-12-15 윤종용 반도체 장치의 자기정렬 콘택 형성 방법
US6074915A (en) * 1998-08-17 2000-06-13 Taiwan Semiconductor Manufacturing Company Method of making embedded flash memory with salicide and sac structure
US6037223A (en) * 1998-10-23 2000-03-14 Taiwan Semiconductor Manufacturing Company, Ltd. Stack gate flash memory cell featuring symmetric self aligned contact structures

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