KR100753788B1 - 실리콘－온－절연체（ｓｏｉ）반도체 구조 - Google Patents

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Abstract

베이스 기판, 절연체 층, 및 실리콘 층을 포함하는 실리콘-온-절연체(silicon-on-insulator; SOI) 기판과, 실리콘-온-절연체 기판 내에 형성된 적어도 하나의 트렌치를 포함하고, 베이스 기판, 절연체 층 및 실리콘 층을 통해 확장하는 트렌치 캐패시터를 포함하는 반도체 장치로서, 적어도 하나의 트렌치는 내부에 형성된 실리콘 이산화물의 적어도 하나의 층을 포함한다. 양호한 실시예에서, 적어도 하나의 트렌치 내에 증착된 반도체 재료는 반도체 캐패시터의 제 1 전극을 형성하며, 적어도 하나의 트렌치에 인접하여 놓인 SOI 기판의 반도체 재료는 캐패시터의 제 2 전극을 형성한다.
마스킹 막, 베이스 기판, 실리콘 층, 절연체 층, 에칭

Description

실리콘－온－절연체（ＳＯＩ）반도체 구조{Silicon-on-insulator (SOI) semiconductor structure}
도 1 내지 도 11은 본 발명의 예시적인 실시예에 따른 캐패시터 및 접촉 구조(contact structure)를 형성하는데 사용된 공정 순서(process sequence)를 도시하는 도면.
도 1은 SOI(silicon-on-insulator) 기판을 도시하는 횡단면도.
도 2는 SOI 기판 상에 형성된 산화물 저항 막(oxide resistant film) 및 제 2 절연체 층을 갖는 SOI 기판을 도시하는 횡단면도.
도 3은 도전 층으로 채워진 한 쌍의 트렌치들(trenches)의 형성을 도시하는 SOI 기판을 도시하는 횡단면도.
도 4는 제 2 산화물 저항 막층의 형성을 도시하는 횡단면도.
도 5는 마스킹 층(masking layer)의 형성을 도시하는 횡단면도.
도 6은 트렌치들 중 한 트렌치 내의 제 2 산화물 저항 층의 에칭을 도시하는 횡단면도.
도 7은 트렌치들 중 한 트렌치 내의 제 3 절연체 층의 형성을 도시하는 횡단면도.
도 8은 제 2 산화물 저항 층의 부분들(portions)의 마스킹 및 에칭을 도시하 는 횡단면도.
도 9는 제 2 도전 층의 형성을 도시하는 횡단면도.
도 10은 유전체 층의 형성을 도시하는 횡단면도.
도 11은 도전 접촉들(conductive contacts)의 형성을 도시하는 횡단면도.
*도면의 주요부분에 대한 부호의 설명*
115: 절연체 층 120: 실리콘 층
130: 산화물 저항 막층 135: 도전 층
150: 마스킹 막 300, 310: 트렌치들
본 발명은 반도체 디바이스들 및 반도체 디바이스를 형성하기 위한 방법들에 관한 것으로, 특히, 캐패시터들 및 캐패시터들의 형성 방법들에 관한 것이다.
반도체 디바이스들은 예컨대, 전하 저장(electric charge storage)과 같은 다양한 기능들을 수행하는 캐패시터들을 전형적으로 이용한다. 표준 캐패시터는 또는 유전체 절연 재료에 의해 서로로부터 분리된 2개의 전극들 또는 "플레이트들(plates)"을 포함한다. 전극들은 전기적으로 도전(conductive) 또는 반도전(semiconductive) 재료들로 전형적으로 형성된다. 전하를 저장하는 캐패시터의 능력은 캐패시터 영역에 의존한다. 많은 캐패시터들이 반도체 기판의 표면 상에 형성되기 때문에, 캐패시터의 영역이 증가함에 따라(전하-보유 용량(charge-holding capacity)를 증가시키도록), 다른 디바이스들에 대한 반도체 기판 상의 이용 가능한 남겨진 공간은 감소된다. 결과로서, 캐패시터들에 의해 점유되는 표면 영역을 최소화하기 위해, 트렌치 캐패시터들은 반도체 제조 산업에서 매우 선호되고 있다.
트렌치 캐패시터들은 반도체 기판의 표면으로부터 아래로 확장한다. 따라서, 반도체 기판의 표면 상에 형성되는 대신에, 캐패시터는 반도체 기판 내로 파 들어간 트렌치 내에 형성된다. 따라서, 캐피시터 영역( 및 함축적으로 캐패시터의 전하-보유 용량)은 트렌치의 깊이와 폭을 증가시킴으로써 증가될 수 있다. 이해되는 바와 같이, 반도체 기판의 표면 밑에 캐패시터의 형성은 부가적인 디바이스들에 대한 반도체 기판의 표면 상의 공간을 자유롭게 한다.
반도체 산업의 최근 경향은 실리콘-온-절연체(SOI) 반도체 기판들의 사용으로 향해져왔다. 표준 SOI 기판은 도핑된 반도체 기판 층(전형적으로 실리콘으로 형성된), 절연체 층, 및 상부 도핑된 실리콘 층(upper doped silicon layer)을 포함한다. 상부 실리콘 층 내에 형성된 활성 디바이스들(active devices)이 베이스 기판으로부터 절연되기 때문에, SOI 기판들은 선호된다. 그러므로, 기판을 통한 디바이스 누설(device leakage)은 최소화되며, 기판과 전기적으로 연결(electrical coupling)하는 관련된 문제들은 감소되거나 제거된다. 그러나, SOI 기판들의 사용은, 기판 내에 형성된 트렌치 개구들(openings)(예컨대, 트렌치 캐패시터들을 형성하는데 사용된)이 트렌치 캐패시터가 충분한 영역을 갖기 위해 절연 층을 통해 확장해야 하고, 그에 의해 베이스 기판 층에 상부 실리콘 층을 노출하기 때문에, 문제가 있다. 이러한 문제는, 실리콘 베이스 기판 층이 상부 실리콘 층에 전기적으로 단락(short)될 수 있기 때문에 초래된다.
그러므로, 일반적으로는, SOI 기판의 실리콘 베이스 기판 층 내에 적어도 부분적으로 형성되고, SOI 기판의 상부 실리콘 층들과 실리콘 베이스 기판 층 사이의 전기적인 절연을 제공하는 트렌치 캐패시터의 필요성이 존재한다.
본 발명은 베이스 기판, 절연체 층, 및 트렌치 캐패시터를 포함하는 실리콘-온-절연체 기판과, 실리콘-온-절연체 기판 내에 형성된 적어도 하나의 트렌치를 포함하고, 베이스 기판, 절연체 층 및 실리콘 층을 통해 확장하는 트렌치 캐패시터를 포함하는 반도체 디바이스이며, 여기서, 적어도 하나의 트렌치는 내부에 형성된 적어도 하나의 절연체 층을 포함한다.
본 발명의 상기 및 다른 이점들 및 특성들은 첨부하는 도면들과 관련하여 제공되는 본 발명의 양호한 실시예들의 다음 상세한 설명으로부터 가장 잘 이해될 것이다.
도 1 내지 도 11을 참조하면, 본 발명의 예시적인 실시예에 따른 반도체 캐패시터 디바이스(100)를 형성하기 위한 공정이 도시된다.
도 1은 반도체 베이스 기판 층(110), 절연체 층(115), 및 실리콘 층(120)으로 형성된 SOI(silicon-on-insulator) 기판을 도시한다. 반도체 베이스 기판 층(110)은 실리콘(Si)으로 형성될 수 있으나, 반도체 제조 산업에 널리 공지된 바와 같이, 다른 재료들이 또한 본 발명의 범위를 벗어나지 않고 반도체 베이스 기판 층을 위해 사용될 수 있다. 절연체 층(115)은 실리콘 이산화물(SiO2)로 형성될 수 있으나, 다른 절연체들이 또한 사용될 수 있다. 실리콘 층(120)은 결정 실리콘 층, 비정질 실리콘 층, 또는 다결정 실리콘 층(통상적으로 폴리실리콘이라 불리는)이 될 수 있다. 절연체 층(115)의 두께는 200 옹스트롬 내지 6000 옹스트롬 내의 범위가 될 수 있으며, 실리콘 층(120)의 두께는 500 옹스트롬 내지 4000 옹스트롬 내의 범위가 될 수 있다. 그러나, 상술한 범위들은 단지 제안된 치수들이며, 절연체 층(115) 및 실리콘 층(120)의 두께는 임의의 적당한 범위가 될 수 있다는 것을 주목해야 한다.
도 2는 제 2 절연체 층(125) 및 산화물 저항 막층(130)이 실리콘 층(120) 상에 연속적으로 놓여지는 공정의 제 2 단계를 도시한다. 위와 같이, 제 2 절연체 층은 SiO2 또는 임의의 다른 적당한 절연체가 될 수 있다. 산화물 저항 막층(130)은 실리콘 질화물(Si3N4), 티타늄 질화물(TiN), 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 또는 임의의 다른 적당한 산화물 저항 재료가 될 수 있다. 제 2 절연체 층(125)의 두께는 100 옹스트롬 내지 500 옹스트롬 내의 범위가 될 수 있다. 산화물 저항 막층(130)의 두께는 50 옹스트롬 내지 5000 옹스트롬 내의 범위가 될 수 있으며, 양호하게는 300 내지 600 옹스트롬 내의 범위가 될 수 있다. 제 2 절연체 층(125) 및 산화물 저항 막층(130)은 반도체 제조 산업에 널리 공지된 공정들에 의해 실리콘 층(120) 상에 놓여진다.
도 3은 트렌치들(300, 310)이 실리콘(양호하게는 도핑된 폴리실리콘)과 같은 도전 재료(135)로 형성되고 채워지는 공정의 제 3 단계를 도시한다. 트렌치들(300, 310)은, 아래에 설명되는 바와 같이, 트렌치 캐패시터의 개별적인 단자들을 형성하는데 사용된다. 도 3에 도시된 바와 같이, 트렌치들(300, 310)은 베이스 기판 층(110) 내로 적어도 부분적으로 양호하게 확장한다. 양호하게는, 트렌치(300)의 폭이 1 미크론으로부터 2-3 미크론까지 다양하다. 트렌치(300)의 "종횡비(aspect ratio)"는 폭에 대한 깊이의 비율로서 정의되며, 양호하게는 6과 같거나 그보다 적다. 트렌치(310)는 트렌치(300)의 것과 동일 또는 유사한 치수들을 가질 수 있지만, 그러한 기하학적 구조가 요구되지 않는다. 간편화를 위해, 트렌치들(300 및 310)은 도면들에서 동일한 치수들을 갖는 것으로서 도시된다. 트렌치(300)가 트렌치 캐패시터를 형성하고, 트렌치(310)가 SOI 기판의 베이스 기판 층(110)을 접촉시키기 위한 접촉 구조를 형성하는 것이 주목될 것이다. 도전 층(135)은 베이스 기판 층(120) 상의 에피택셜 실리콘(epitaxial silicon)을 성장시킴으로써, 또는 종래 기술에 널리 공지된 증착 공정들(deposition processes)(예를 들어, 화학적 기상 증착(Chemical Vapor Deposition; CVD)에 의해 형성될 수 있다.
도 4는 제 2 산화물 저항 층(140)이 디바이스(100)의 상부 표면(upper surface) 상에 형성되는 공정의 제 4 단계를 도시한다. 제 1 산화물 저항 층(130)과 같이, 제 2 산화물 저항 층(140)은 Si3N4, TiN, WN, TaN, 또는 임의의 다른 적당한 산화물 저항 재료로 형성될 수 있다. 산화물 저항 층(140)은 양호하게 50 옹스트롬 내지 500 옹스트롬 범위 내의 두께를 갖는다. 제 2 산화물 저항 막층(140)은 베이스 기판 층(110)과 상부 실리콘 층(120) 간에 발생할 수 있는 전기적 단락(electrical shorting)을 실질적으로 방지한다.
도 5는 마스킹 막(150)이 디바이스(100)의 상부 표면의 특정 부분들 상에 증착되는 공정의 제 5 단계를 도시한다. 마스킹 막(150)은 포토레지스트 재료(photoresist material)로 양호하게 형성되지만, 다른 적당한 마스킹 막들이 또한 사용될 수 있다. 예시적인 실시예에서, 마스킹 막(150)은 트렌치(300)를 제외한 디바이스(100)의 상부 표면의 모든 부분들을 덮는다.
도 6에 도시된 바와 같이, 마스킹 층(150)이 증착된 후에, 상기 마스킹 층(150)은 노출되며, 트렌치(300) 내에 증착된 제 2 산화물 저항 층(140)의 부분은 트렌치의 바닥에서 도전 층(135)을 노출하도록 에칭된다.
도 7은 제 3 절연체 층(160)이 도전 층(135) 상의 트렌치(300) 내에 놓여지는 공정의 제 6 단계를 도시한다. 제 3 절연체 층은 양호하게 실리콘 이산화물로 형성되지만, 다른 적당한 절연체들로 형성될 수도 있다. 제 3 절연체 층은 도전 층(135) 상의 실리콘 이산화물을 성장시킴으로써(도전 층이 실리콘으로 형성된다면), 또는 증착(종래 기술에 널리 공지된 바와 같이, 부가적인 마스킹 단계를 요구하는)에 의해 형성될 수 있다. 제 3 절연체 층(160)은 양호하게 1 제곱 미크론에서 500 제곱 미크론의 범위의 영역을 갖는다.
도 8은 제 2 산화 저항 막층(140)의 부분들이 제거되는 공정의 제 7 단계를 도시한다. 제 2 마스킹 층(165), 및 이방성 에칭 공정(anisotropic etch process)은 트렌치(310)의 바닥, 및 디바이스(100)의 상부 표면으로부터 각각 제 2 산화 저항 막층(140)을 제거하는데 사용된다.
도 9는, 제 2 도전 층(170)이 트렌치들(300, 310) 모두를 채우는데 사용되는 공정의 제 8 단계를 도시한다. 제 2 도전 층(170)은 실리콘으로 형성될 수 있으며, 양호하게는, 폴리실리콘으로 형성된다. 우선, 제 2 도전 층(170)은 트렌치들(300, 310) 내에 증착되며, 이어서 디바이스(100)의 상부 표면은 도 9에 도시된 바와 같은 디바이스를 형성하도록 평탄화된다(화학적 기계적 폴리싱(chemical mechanical polishing; CMP)과 같은 널리 공지된 기술들을 사용하여).
도 10은 유전체 층(180)이 디바이스 상에 증착되고, 트렌치들(300, 310)의 위에 놓이는 부분들이 에칭되는 공정의 제 9 단계를 도시한다. 유전체 층(180)은 실리콘 질화물(Si3N4), 실리콘 이산화물(SiO2), 및 실리콘 산화질화물(silicon oxynitride; SiON), 또는 임의의 다른 적당한 유전체 재료와 같은 재료들로 형성될 수 있다. 유전체 층(180)은 화학적 기상 증착(CVD)와 같은 종래 기술에 널리 공지된 공정들에 의해 증착될 수 있다. 유전체 층(180)이 디바이스(100)의 전체 표면 상에 형성된 후에, 비어들(vias; 181, 182)이 트렌치들(300, 310)을 노출시키도록 유전체 재료 내에 에칭된다. 비어들(181, 182)은 종래 기술에 널리 공지된 종래의 패터닝 및 에칭 기술들에 의해 형성될 수 있다.
도 11은 도전 접촉들(190)이 디바이스(100)의 상부 표면 상에 형성되는 공정의 제 10( 및 최종) 단계를 도시한다. 도전 접촉들(190)은 캐패시터 디바이스(100)에 대한 전기적 신호들의 연결을 허용하는 신호 접촉 랜딩들(signal contact landings)이다. 도전 접촉들은 임의의 적당한 도전체로 형성될 수 있지만, 금속들이 양호하다. 디바이스(100)의 상부 표면은, 이 시점에서, 도전 접촉들(190)이 유전체 층(180)과 함께 플러시(flush)되고, 부가적인 레벨들이 디바이스의 상부 표면 상에 형성될 수 있도록, 평탄화될 수 있다(CMP 또는 다른 것에 의해).
따라서, 상술된 공정은 도 11에 도시된 바와 같은 캐패시터 디바이스(100)를 형성하도록 이용될 수 있다. 트렌치(300) 내에 형성된 도전 층들(135 및 170)은 캐패시터의 제 1 전극을 형성하며, 트렌치(300)에 인접하는 베이스 기판 층(110)의 부분들은 캐패시터의 제 2 전극을 형성한다. 제 1 전극에 대한 접촉은 트렌치(300) 위에 놓이는 금속 랜드(metal land; 300)를 통해 이루어질 수 있으며, 제 2 전극에 대한 접촉은 트렌치(310) 위에 놓이는 금속 랜드(300)를 통해 이루어질 수 있다.
본 발명의 한 관점이 SOI 기판 상에 형성되고, 트렌치에 인접하여 SOI 기판의 절연 층(115) 바로 밑에 증착된 베이스 기판 층(110)의 영역들에 의해 형성된 전극(제 2)을 갖는 트렌치 캐패시터인 점을 강조한다. 본 발명의 다른 관점은 트렌치 캐패시터에 아주 근접하여 형성된 접촉 구조(트렌치(310))이며, 상기 접촉 구조는 SOI 기판의 절연 층(115)을 통해 확장한다. 따라서, 트렌치(300) 내에 형성된 도전 층들(135 및 170)은 반도체 캐패시터의 제 1 전극을 형성하며, 트렌치(300)를 경계짓는(bound) 베이스 기판 층(110)의 부분들은 트렌치(310) 내에 형성된 접촉 구조를 통해 접촉될 수 있는 반도체 캐패시터의 제 2 전극을 형성한다.
본 발명의 또 다른 이점은 디바이스(100)의 최상부 표면[즉, 도전 접촉들(190)을 갖는 표면]이 평면이며, 그에 의해 적층 스텝들(layering steps)을 끼워 넣을 필요 없이 디바이스의 상부 표면 상에 부가적인 레벨들의 형성이 가능하다는 것이다.
비록 본 발명이 예시적인 실시예들에 의하여 설명되었지만, 이러한 설명에만 제한되는 것은 아니다. 오히려, 첨부된 청구항들은, 본 발명과 동일한 범주에서 벗어나지 않고 당업자들에 의해 실시될 수 있는 본 발명의 다른 변형들 및 실시예들을 포함하도록, 넓게 구성될 것이다.
본 발명은, SOI 기판의 실리콘 베이스 기판 층 내에 적어도 부분적으로 형성되고, SOI 기판의 상부 실리콘 층들과 실리콘 베이스 기판 층 사이의 전기적인 절연을 제공하는 트렌치 캐패시터를 포함하는 반도체 디바이스 및 그 제조 방법을 제공한다.

Claims (34)

  1. 반도체 디바이스에 있어서,
    베이스 기판 층, 절연체 층, 및 실리콘 층을 포함하는 실리콘-온-절연체 기판(silicon-on-insulator substrate); 및
    상기 실리콘-온-절연체 기판에 형성된 적어도 하나의 트렌치를 포함하고 상기 실리콘 층 및 상기 절연체 층을 통해 상기 베이스 기판 층으로 확장하는 트렌치 캐패시터로서, 상기 적어도 하나의 트렌치는 거기에 형성된 적어도 하나의 절연체 층을 포함하는, 상기 트렌치 캐패시터를 포함하고,
    상기 트렌치 캐패시터는 상기 실리콘 층 및 상기 절연체 층을 통해 상기 베이스 기판 층으로 확장하는 적어도 하나의 부가적인 트렌치를 포함하고, 상기 적어도 하나의 부가적인 트렌치는 거기에 배치된 도전 층을 포함하는, 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 적어도 하나의 절연체 층은 실리콘 이산화물을 포함하는, 반도체 디바이스.
  3. 제 1 항에 있어서,
    상기 적어도 하나의 트렌치는 상기 절연체 층의 제 1 면 상에 배치된 적어도 하나의 제 1 도전 층 및 상기 절연체 층의 제 2 대향 면(opposing side) 상에 배치된 적어도 하나의 제 2 도전 층을 포함하는, 반도체 디바이스.
  4. 제 3 항에 있어서,
    상기 적어도 하나의 제 1 도전 층은 실리콘 층을 포함하는, 반도체 디바이스.
  5. 제 3 항에 있어서,
    상기 적어도 하나의 제 1 및 제 2 도전 층들은 실리콘 층들을 포함하는, 반도체 디바이스.
  6. 제 3 항에 있어서,
    상기 적어도 하나의 제 1 도전 층은 상기 트렌치 캐패시터의 제 1 전극의 부분을 형성하는, 반도체 디바이스.
  7. 제 3 항에 있어서,
    상기 적어도 하나의 제 1 및 제 2 도전 층들은 상기 트렌치 캐패시터의 제 1 전극을 형성하는, 반도체 디바이스.
  8. 제 6 항에 있어서,
    상기 적어도 하나의 트렌치에 인접하는 상기 베이스 기판의 부분들은 상기 트렌치 캐패시터의 제 2 전극을 형성하는, 반도체 디바이스.
  9. 제 8 항에 있어서,
    상기 적어도 하나의 트렌치에 인접하는 상기 베이스 기판의 부분들은 상기 트렌치 캐패시터의 제 2 전극을 형성하는, 반도체 디바이스.
  10. 제 1 항에 있어서,
    상기 도전 층은 실리콘을 포함하는, 반도체 디바이스.
  11. 제 1 항에 있어서,
    상기 적어도 하나의 부가적인 트렌치는 상기 실리콘-온-절연체 기판의 상기 베이스 기판 층을 접촉시키기 위한 접촉 구조를 형성하는, 반도체 디바이스.
  12. 제 1 항에 있어서,
    상기 실리콘-온-절연체 기판의 상기 실리콘 층 상에 배치된 제 2 절연체 층; 및
    상기 제 2 절연체 층 상에 배치된 제 1 산화물 저항막 층을 더 포함하는, 반도체 디바이스.
  13. 제 12 항에 있어서,
    상기 실리콘-온-절연체 기판의 상기 실리콘 층 상에 형성된 유전체 층으로서, 상기 적어도 하나의 트렌치에 접촉을 제공하기 위해 거기에 제 1 개구(opening)를 포함하고, 상기 적어도 하나의 부가적인 트렌치에 접촉을 제공하기 위해 거기에 제 2 개구를 포함하는, 상기 유전체 층을 더 포함하는, 반도체 디바이스.
  14. 제 13 항에 있어서,
    상기 제 1 개구에 형성된 제 1 도전 접촉; 및
    상기 제 2 개구에 형성된 제 2 도전 접촉을 더 포함하고,
    상기 제 1 및 제 2 도전 접촉들은 전기적인 접속 단자들을 제공하는, 반도체 디바이스.
  15. 제 1 항에 있어서,
    상기 제 1 산화물 저항막 층 상에 형성된 유전체 층으로서, 상기 적어도 하나의 트렌치에 접촉을 제공하기 위해 거기에 제 1 개구를 포함하고, 상기 적어도 하나의 부가적인 트렌치에 접촉을 제공하기 위해 거기에 제 2 개구를 포함하는, 상기 유전체 층을 더 포함하는, 반도체 디바이스.
  16. 제 15 항에 있어서,
    상기 제 1 개구에 형성된 제 1 도전 접촉; 및
    상기 제 2 개구에 형성된 제 2 도전 접촉을 더 포함하고,
    상기 제 1 및 제 2 도전 접촉들은 전기적인 접속 단자들을 제공하는, 반도체 디바이스.
  17. 제 1 항에 있어서,
    상기 디바이스의 표면은 실질적으로 평면인, 반도체 디바이스.
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