KR980012551A - 무마진 접촉 홀을 가진 반도체장치 - Google Patents

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Abstract

1-Gb DRAMS에 상응하는 레벨로 소형화될 수 있는 반도체 장치가 제공된다. 제 1 인터레이어 절연층은 반도체 장치에 또는 위에 형성되어 제 1-레벨 도전층을 덮는다 제 2-레벨 도전층의 제 1 및 제 2 도전 서브레이어는 제 1 인터레이어 절연층에 형성된다. 제 1 및 제 2 절연 캡은 각각 제 1 및 제 2 서브레이어에 형성된다. 제 1 절연층을 궤뚫는 하부 접촉 홀은 제 1 및 제 2 서브레이어와 셀프-얼라인된다. 도전 패드는 하부 접촉 홀에서 제 1-레벨 도전층에 형성되어 절연 스페이서에 의해 제 1 및 제 2 서브레이어로부터 전기적으로 절연된다. 하부 접촉 홀과 통하는 상부 접촉 홀을 가지는 제 2 인터레이어 절연층은 제 1 인터레이어 절연층에 형성된다. 제3-레벨 도전층은 제 2 인터레이어 절연층에 형성되어 상부 접촉 홀을 통해 도전 패드와 접촉한다.

Description

무마진 접촉 홀을 가진 반도체장치
본 발명은 반도체 장치, 특히 상부 및 하부 와이어링 레이어가 무마진 형성 기술(marginless formation technique)에 의해 형성되는 접촉 홀을 통해 서로 전기적으로 접속되어 있는 반도체 장치에 관한 것이다.
최근에, 집적 회로 (ICS)의 집적 스케일은 반도체 장치의 소형화를 통해 점점 커져오고 있다.
이제, 1-기가비트 (Gb) DRAMS와 같은 초집적 스케일이 0.l5㎛-크기 디자인 룰(design rule)에 따라 개발되어 실험적으로 제작되었다.
이 장치의 그와 같은 초스케일 집접도를 다루기 위해, 제작 프로세스 시컨스에서 리소그래피 프로세스를 위한 마스크-얼라인먼트 마진을 제거할 것을 강하게 요구받아 왔다.
그러나, 리소그래피 프로세스 동안 가능한 마스크-얼라인먼트 에러 (즉, 미스얼라인먼트)로 인해 발생하는 어떠한 문제라도 방지하기 위해 상기 마스크-얼라인먼트 마진이 제공되었다. 따라서, 이 마진을 완전히 제거하기란 매우 어렵다.
특히, 일반적인 반도체 장치 제작 시컨스에서, 금속, 반도체, 유전체 등과 같은 다양한 재료로 만들어지는 많은 패턴화된 레이어가 반도체 기판에 또는 위에 연속적으로 형성되어 스택(Stack)된다. 패턴화된 하부 레이어는 이 기판에 또는 위에 형성된 후, 그 다음의 상부 레이어가 그와 같이 형성된 패턴화된 하부 레이어에 형성된다.
그 다음, 이 상부 레이어를 위한 패턴화된 마스크는 상부 레이어에 형성된다. 그 다음, 이 패턴화된 마스크를 이용하여, 상부 레이어가 패턴화되어 일반적인 리소그래길 기술에 의해 하부의 패턴화된 레이어와 얼라인먼트된다.
이 경우에, 플레이스먼트(placement) 또는 오버레이(overlay) 에러가 패턴화된 상부 및 하부 레이어 사이에 발생하는 것이 일반적이고 그 결과 마스크-얼라인먼트 마진이 종래의 반도체 장치에 대해 중요하였다. 그러나,이 마진은 장치의 대규모 집적을 억제하는 원인이 되고 있다.
이 마스크-얼라인먼트 마진의 제거를 실현하기 위해, 다양한 기술이 연구되었고 개발되었으며, 이는 "무마진 형성 기술(marginless formation techniques)"이라 불린다.
잘 알려진 무마진 형성 기술 중 중요한 한가지는 인터레이어 절연층에 형성된 접촉 홀을 위한 마진을 제거한다는 것이다. 접촉 홀을 위한 이 무마진 형성 기술은 반도체 장치의 집적 스케일 및 패킹 밀도의 강화라는 관점에서 중요한 조치들 중 하나가 되는데, 이 접촉 홀은 개재 절연층(intervening insulating layer)을 통해 다른 와이어링 레이어 또는 반도체 기판과 와이어링 레이어를 전기적으로 상호 접속시키는데 이용되기 때문이다.
접촉 홀을 위한 잘 알려진 무마진 형성 기술의 중요한 하나는 "셀프-얼라인 접촉 홀(self-aligned contact hole)" 기술이라 불린다. 이 기술을 실현하기 위해, 구체적인 구조 및/또는 형성 방법은 다양한 방법으로 검토되었다.
1992년 6월에 발간된 일본 미심사 특허 공의 제 4-l59725호는 이 "셀프-얼라인 접촉 홀" 기술을 실현하는 반도체 장치의 제작 방법을 설명하고 있다.
이 종래 방법에서, 한 쌍의 절연 측벽 스페이서(insulating sidewall spacer)는 MOSFET의 게이트 전극의 각 측면에 형성된다. 접촉 홀이 상기 MOSFET를 덮는 인터레이어 절연층에 형성되어 반도체 기판에 형성된 한 쌍의 밑에 놓이는 소스/드레인 영역들 중 하나에 도달한다. 이 접촉 홀은 게이트 전극과 셀프-얼라인된다.
돈 la 내지 도 1f에는 일본 미심사 특허 공보 제 4-159727호에 공지된 종래 방법이 도시되어 있다.
먼저 도 la에 도시된 것처럼, 패턴화된 필드 산화물층(field oxide layer)(102)이 p-형 실리콘 기판(101)의 주표면(main surface)에 형성되어 이 주 표면을 선택적으로 노출시킨다. 게이트 산화물층(103)은 상기 기판(101)의 노출된 주 표면에 형성된다.
그 다음에, 다결정 실리콘층(110)은 CVD (chemical vapor deposition) 프로세스에 의해 전테 기판(101) 위에서 필드 산화물층(102)과 게이트 산화물층(103)에 형성된다. 실리콘 니트라이드 (SiNx) 층(105)은 CVD 프로세스에 의해 전체 기판(101) 위에 다결정 실리콘층(11)에 형성된다. 이 스테이지의 상태는 도 la에 도시되어 있다.
그 다음, 실리콘 니트라이드 층(105)과 다결정 실리콘 층(110)은 대중적인 포토리소그래피 및 RIE(Reactive-lon Etching) 프로세스에 의해 연속적으로 패턴화된다. 따라서, 게이트 전극(104)은 나머지 다결정 실리콘층(110)에 의해 게이트 산화물층(103)에 형성되고 캡(105a)은 도 Ib에 도시된 것처럼 나머지 실리콘 니트라 이드 층(105)에 의해 형성된다.
마스크와 같은 필드 산화물층(102), 게이트 전극(104), 및 캡(105a)을 이용하여, 비소(As)와 같은 n-형 도펀트는 기판(101)에 선택적으로 이온-주입되어 기판(101)의 표면 영역에서 게이트 전극(104)의 각각의 측면에서 한 쌍의 n-형 소스/드레인 영역(106)을 형성한다. 이 스테이지의 상태는 도 1b에 도시되어 있다.
그 다음, 덮혀있지 않은 게이트 산화물층(103)은 마스크로서 게이트 전극(104)과 캡(105a)을 이용하여 제거된다. 그러나, 이 프로세스가 언제나 필요한 것은 아니다. 다시 말해, 이 게이트 산화물층(103)은 도 1b에 도시된 상태로 남게 된다
실리콘 니트라이드 층(107)은 CVD 프로세스에 의해 전체 기판(101) 상에 디포짓되어 이 MOSFET를 덮는다.이 레이어(107)는 도 1c에 도시된 것처럼, 필드 산화물층(102), 노출된 기판(101), 게이트 전극(104) 및 캡(105a)에 형성된다.
그 다음, 이 실리콘 니트라이드 층(107)은 선택적으로 에칭되어, 도 1d에 도시된 것처럼, 게이트 전극(104)의 각 측면에서 한 쌍의 측벽 스페이서(107a)를 형성한다. 이 측벽 스페이서(107a)의 바닥은 기판(101), 즉 소스/드레인 영역 (106)과 직접 접촉되는데, 게이트 산화물층(103)이 제거되었기 때문이다.
이 다음에, 인터레이어 절연층으로서 이용되는 이산화 실리콘 (SiO2)층 (108)은 전체 기판(101) 위에 CVD프로세스에 의해 디포짓되어, 도 le에 도시된 것처럼 상기 MOSFET를 덮는다.
윈도우(window)(112)를 가지는 포토레지스트 필름(111)은 그와 같이 디포짓된 인터레이어 절연층(108)에 형성된다. 도 le에 도시된 것처럼, 이 윈도우(112)의 단부는 상기 쌍의 측벽 스페이서(107a) 중 그에 상응하는 하나와 중복된다.
마스크로서 포토레지스트 필름(111)를 이용하여, 이 인터레이어 절연층 (108)은 버퍼 히드로겐 프루오라이드(buffered hydrogen fluoride, HF)를 이용하는 습식 에칭 프로세스에 의해 선택적으로 에칭된다. 따라서, 접촉 홀(108a)이 윈도우(112)에 대한 그에 상응하는 한 위치에서 인터레이어 절연층(108)에 형성된다. 이 접촉 홀(108a)은 상기 쌍의 소스/드레인 영역들(106) 중 그에 상응하는 하나를 덮지 않는다.
이 게이트 산화물층(103)이 도 1c의 스텝에서 제거되기 않으면, 이 게이트 산화물층(103)은 상기 인터레이어 절연층(108)을 위한 에칭 프로세스 동안 선택적으로 에칭된다.
포토레지스트 필름(111)를 제거한 후, 패턴화된 와이어링 레이어(109)가 대중적인 프로세스에 의해 인터레이어 절연층(108)에 형성된다. 와이어 레이어(109)는 인터레이어 절연층(108)의 접촉 홀(108a)을 통해 소스/드레인 영역들(106) 중 그에 상응하는 하나와 접촉되고 및 이에 전기적으로 접속된다. 이 스테이지에서 상태는 도 1f에 도시되어 있다.
"셀프-얼라인 접촉 홀"을 실현하는 다른 구조는 1989년에 발행된 technical digest, pp 35-38, 1989 International Electron Devices Meeting(IEDM)에서, T. Yamada 등에 의해 공지되었다.
이 종래 구조에서, 도전층은 절연 측벽 스페이서을 이용하는 게이트 전극 및 필드 산화물층과 셀프-얼라인되어 소스/드레인 영역에서 선택적으로 성장된다. 인터레이어 절연층이 형성되어 선택적으로-성장된 도전층을 덮는다. 접촉 홀은 인터레이어 절연층에 형성되어 밑에 놓이는 도전층에 뻗어있다.
도 2에는 1989 IEDM technical digest에 공지된 종래의 반도체 장치가 도시되어 있다.
필드 산화물층(122)은 p-형 실리콘 기판(121)의 주 표면에 형성된다. MOSFET를 위한 게이트 전극(124)은 게이트 산화물층(123)을 통해 기판(121)이 덮히지 않은 주 표면에 형성된다. 이산화 실리콘 캡(125)은 게이트 전극(124)의 상측 정면에 형성죈다. 절연 측벽 스페이서(126) 쌍들은 각각 게이트 전극(124)의 각각의 측면에 형성된다. 상기 MOSFET를 위한 n-형 소스/드레인 영역 (127) 쌍들이 상기 게이트 전극(124)과 측벽 스페이서(126)와 셀프-얼라인되어 상기 기판(121)의 표면 영역에 형성된다.
실리콘층(128)은 각각 측벽 스페이서(126)와 그 반대편 필드 산화물층(122) 사이에서 상기 기판(121)의 노출된 주 표면에 선택적으로 성장된다. 이 실리콘층(128)은 전기 저항을 줄이기 위해 이온-주입에 의해 도펀트로 도핑된다. 실리콘층(128)의 상부들은 캡(125)의 상부들보다 더 높다. 실리콘층(128)의 한 쪽 단부들은 필드 산화물층(122)에 위치하여 이것들과 겹쳐진다. 이 실리콘층(128)의 다른 쪽 단부들은 그에 상응하는 이산화 실리콘 캡(125)에 위치하여 그와 겹쳐진다.
인터레이어 절연층(129)은 MOSFET, 실리콘층(128) 및 노출된 필드 산화물층(122)를 커버하기 위해 형성된다. 접촉 홀(129a)은 레이어(129)에 형성되어 그에 상응하는 실리콘층(128)으로 뻗어 있다.
와이어링 레이어(130)는 인터레이어 절연층(129)에 형성되어 각각 그에 상응하는 접촉 홀(129a)을 통해 실리콘층(128)과 접촉하게 된다.
도 la 내지 도 1f에 도시된 것처럼, 일본 미심사 특허 공보 제 4-159725호에 공지된 종래 방법에 있어서, 게이트 전극(104)의 상부 및 측면이 각각 실리콘 니트라이드 캡(105a)과 실리콘 니트라이드 스페이서(107a)로 덮힌다. 따라서, 이 인터레이어 절연층(108)의 접촉 홀(108a)은 어떠한 마진없이 게이트 전극(104)과 셀프-얼라인 되어 형성된다 그러나, 이 방법은 다음의 2가지 문제를 갖고 있다.
첫 번째 문제는 큰 기생 커패시턴스가 접촉 홀(108a)의 근터에서 발생한다는 것이다. 이는 게이트 전극(104)과 와이어링 레이어(109가 상기 접촉 홀(108a)의 근처에서 비교적 큰 유전율을 가지고 실리콘 니트라이드 스페이서(107a)에 의해 전기적으로 분리 또는 절연되기 때문이다. 이 큰 기생 커패시턴스는 반도체 장치의 고속 동작에 악영향을 주게된다.
두 번째 문제는 핫-캐리어(hot-carrier) 저항이 저하(degrade)되어 상기 MOSFET의 장시간의 신뢰도에 손상을 가져온다. 이 문제는 다음의 이유에 의해 야기된다.
도 1f에서 알 수 있는 것처럼, 실리콘 니트라이드 스페이서(107a)의 바닥들은 n-형 소스/드레인 영역들(106)과 직접적으로 접촉한다. 따라서, 드레인 영역으로서 이용되는 소스/드레인 영역들(106) 중 하나에서 생성된 핫-캐리어는 상기 스페이서(107a) 중 그에 상응하는 하나에 의해 트랩(trap)된다. 그 결과, 스레쉬홀드 전압과 같은 MOSFET의 전기 특성이 시간의 경과로 요동하는 경향이 있다. 이는 이 핫-캐리어 저항이 저하되는 경향이 있음을 의미한다.
이런 현상은 1988년에 발행된 1988 IEDM technical digest, pp 234-237에서 T.Mizuno 등에 의해 보고되었다.
도 2에서 알 수 있는 것처럼, 1989 IEDM technical digest에 공지된 종래 구조에 있어서, 게이트 전극(124)의 상부 및 측부 정면들이 각각 이산화 실리콘 캡 층(125)와 이산화 실리콘 스페이서(126)로 덮힌다. 이산화 실리콘은 실리콘 니트라이드보다 더 작은 유전율을 갖는다. 따라서, 일본 미심사 특허 공보 제 4-l59725호에 공지된 종래 방법에서 기생 커패시턴스에 관한 상기 제 1 문제가 해결된다.
더욱이, 이 측벽 스페이서(126)는 그에 상응하는 게이트 산화물층(123)에 위치하고 그 결과 일본 미심사 특허 공보 제4-l59725호에 공지된 종래 방법에서 장기간 신뢰도에 관한 상기 두 번째 문제가 해결된다.
그러나, 도 2의 구조는 캡 레이어(125)와 선택적으로-성장된 실리콘 레이어(128) 사이의 전기 절연과 관련한 다른 문제를 갖는다.
특히, 이 접촉 홀(129a)이 에칭 프로세스에 의해 인터레이어 절연층(129)에 형성될 때, 이 접촉 혼(129a)은 실리콘층(128)에 대하여 약간의 횡방향 이동하여 위치될 수 있고, 이것들은 마스크-얼라인먼트 에러로 인해 그에 상응하는 이산화 실리콘 캡(125)과 접촉된다. 이 접촉 홀들(129a)이 그에 상응하는 이산화 실리콘 캡 레이어(125)에 밀접하게 되면, 누출 전류가 증가하거나 또는 단락이 와이어링 레이어(130)와 그에 상응하는 게이트 전극(124) 사이에서 발생하는 경향이 있다. 이 접촉 홀(129a)이 그에 상응하는 이산화 실리콘 캡(125)과 접촉되면, 단락이 와이어링 레이어(130)와 그에 상응하는 게이트 전극(124)사이에 발생한다.
이들 단점들을 방지하기 위해, 이 접촉 홀들(129a)이 그에 상응하는 캡(125)과 접촉 또는 오버랩되지 않을 필요가 있다. 다시 말해, 그에 상응하는 캡(125)을 가지는 선택적으로-성장된 실리콘층(128)의 중복 길이(131)가 그에 상응하는 실리콘층(128)의 얼라인먼트 마진(133)보다 더 길을 필요가 있다.
그러나, 이 선택적으로-성장된 실리콘 층(128)의 중복 길이(131)가 얼라인먼트 마진(133)보다 더 길게 설계되면, 이웃하는 2개의 실리콘층(128)의 맞은편 단부들 사이의 갭 또는 스페이스(132)가 혐소하게 된다. 이는 이들 2개의 레이어 (128) 또는 이웃하는 2개의 와이어링 레이어(130) 사이의 단락 또는 누출 전류 증가를 야기한다.
따라서, 이 와이어링 레이어(130)와 그에 상응하는 게이트 전극(124) 사이의 전기 절연이 이웃하는 실리콘 레이어(128) 또는 와이어링 레이어(130) 사이의 전기 절연을 위한 대체물(trade-off)이 된다. 이는 도 2에 공지된 종래의 구조가 반도체 장치를 소형화하여 이의 패킹 밀도를 증가시키기 어렵다는 것을 의미한다.
예를 들어, 0.15-㎛ 룰(rule)로 설계된 1-Gb DRAMS에 대해 게이트 전극(124)의 폭 (즉, 게이트 길이)이 약 0.15㎛(150㎚)로서 설정되며, 이 접촉 홀(129a)을 위한 얼라인먼트 마진(133)이 약 0.05㎛(50㎚)로서 설정되는 것이 일반적이다. 그 결과, 와이어링 레이어(130)와 그에 상응하는 게이트 전극(124)사이의 전기 절연에 우선권이 주어지면, 선택적으로-성장된 실리콘 층(128)의 스페이스(132)가 0.05 ㎛(50㎚)보다 적은 값으로서 설계된다.
따라서, 론 발명의 목적은 1-Gb DRAMs에 상응하는 수준로 소형화될 수 있는 반도체 장치를 제공하는데 있다.
본 발명의 다른 목적은 기생 커패시턴스 및 전기 절연과 관련한 상기 문제들을 발생시키기 않고 쉽게 소형화되는 반도체 장치를 제공하는데 있다.
본 발명의 또 다른 목적은 장기간 신뢰도가 시간의 경과로 저하되는 것을 막는 반도체 장치를 제공하는데 있다.
특히 언급하지 않은 다른 것들과 함께 상기 목적들은 하기 설명으로부터 당업자에게 자명해질 것이다.
본 발명의 제 1 측면에 따른 반도체 장치는 반도체 기판에, 안에 또는 위에 형성된 제 1-레벨 도전층으로 구성된다.
제 1 인터레이어 절연층이 상기 제 1-레벨 도전층을 덮도록 상기 기판에 또는 위에 형성된다. 이 제 1 인터레이어 절연층은 상기 제 1-레벨 도전층으로 확장한 제 1 접촉 홀을 갖는다.
제 2-레벨 도전층이 상기 제 1 인터레이어 절연층에 형성된다. 이 제 2-레벨 도전층은 갭에 의해 서로 분리되어 있는 제 1 및 제 2 도전 서브레이어를 갖는다.
제 1 및 제 2 절연 캡이 상기 제 2-레벨 도전층의 상기 제 1 및 제 2 도전 서브레이어에 형성되어 있다. 상기 제 1 및 제 2 절연캡이 갭에 의해 서로 분리되어 있다. 상기 제 1 및 제 2 절연 캡이 각각 제 1 및 제 2 도전 서브레이어의 상부 정면 전체를 덮는다. 상기 제 1 및 제 2 절연 캡의 상기 갭과 상기 제 1 및 제 2 도전 서브레이어의 갭은 상기 제 1 절연층의 제 1 접촉 홀과 통한다. 상기 제 1 접촉 홀은 상기 제 1 및 제 2 도전 서브레이어 중 적어도 하나와 셀프-얼라인되어 있다.
절연 스페이서는 상기 제 2-레벨 도전층의 상기 제 1 및 제 2 도전 서브레이어의 내부 측정면을 덮도록 상기 하부 접촉 홀에 형성된다. 상기 절연 스페이서는 실리콘 니트라이드보다 더 낮은 유전율을 가지는 재료로 만들어진다.
도전 패드는 상기 제 1-레벨 도전층에 접촉되고 전기적으로 접속되도록 상기 하부 접촉 홀에 형성된다. 이 도전 패드의 상부가 상기 제 1 및 제 2 절연 캡과 중복된다. 상기 도전 패드는 상기 절연 스페이서에 의해 상기 제 2-도전층의 제 1 및 제 2 도전 서브레이어로부터 전기적으로 절연된다.
제 2 인터레이어 절연층이 상기 제 2-레벨 도전층, 상기 제 1 및 제 2 절연 캡 및 상기 도전 패드를 덮기 위해 상기 제 1 인터레이어 절연층에 형성된다. 상기 제 2 인터레이어 절연층이 상기 도전 패드로 확장하는 제 2접촉 홀을 갖는다. 상기 제 2 접촉 홀은 상기 제 1 및 제 2 절연 캡의 상기 갭과 상기 제 1 및 제 2 도전 서브레이어의 상기 갭을 통한 상기 하부 접촉 홀로 통한다.
상기 제 1 및 제 2 절연 캡 각각은 상기 제 2 인터레이어 절연층에서 상기 제 2 윈도우를 형성하는 프로세스 동안 제공되는 에칭 작업에 대항하는 에칭 저항 재료로 만들어진다.
제3-레벨 도전층이 상기 제 2 접촉 홀을 통해 상기 도전 패드에 접촉하고 전기적으로 접속되도록 상기 제 2 인터레이어 절연층에 형성된다.
따라서, 상기 제3-레벨 도전층은 상기 도전 패드를 통해 상기 제 1-레벨 도전층에 전기적으로 접속되고, 상기 제3-레벨 도전층은 상기 제 2-레벨 도전층으로부터 전기적으로 절연되어 있다.
본 발명의 제 1 측면에 따른 반도체 장치에 있어서, 하부 접촉 홀은 제 2-레벨 도전층의 제 1 및 제 2 도전 서브레이어 중 적어도 하나와 셀프-얼라인되도록 제 1 인터레이어 절연층에 형성된다. 따라서, 어떤 마진도 상기 하부 접촉 홀의 형성에 필요하지 않다.
다른 한편으로, 제 2 인터레이어 절연층의 제 2 접촉 홀의 위치가 하부 접촉 홀 또는 도전 패드에 대한 의도한 위치로부터 벗어나면, 제 1 및 제 2 절연 캡 중 하나가 제 2 인터레이어 절연층으로부터 노출될 수 있다.
그러나, 제 1 및 제 2 절연 캡 각각은 제 2 인터레이어 절연층에서 제 2 윈도우를 형성하는 프로세스 동안 제공되는 에칭 잔업에 대항하는 에칭 저항 재료로 만들어진다. 따라서, 제 1 및 제 2 절연 캡 중 노출된 하나가 상기 프로세스 동안 거의 에칭되지 않는다. 이는 제3-레벨 도전층과 제 2-레벨 도전층 사이의 전기 절연이 보장되는 것을 의미한다.
또한, 제 1 및 제 2 절연 캡의 높은 에칭 저항 대신에, 도전 패드가 충분히 긴 거리에서 서로 이웃하는 도전 패드로부터 떨어지게 배치될 수 있다. 이는 이웃하는 2개의 도전 패드 사이의 전기 절연이 보장되는 것을 의미한다.
더욱이, 절연 스페이서가 실리콘 니트라이드보다 더 낮은 유전율을 가지는 재료로 만들어지기 때문에, 기생 커패시터는 도 2의 앞서 설명한 종래 구조와 비교하여 감소된다.
그 결과, 본 발명의 제 1 측면에 따른 반도체 장치가 기생 커패시터와 전기 절연과 관련한 상기 문제들없이 쉽게 소형화될 수 있다.
제 1 측면에 따른 반도체 장치에서, 바람직하게는, 제 1 및 제 2 절연 캡 각각은 실리콘 니트라이트(SiNx), 실리콘 옥시니트라이드(SiONx) 또는 알루미나 (Al203)로 만들어진다. 이는 이들 재료들이 SiO2에 대하여 에칭작용에 대항하는 양호한 에칭 저항 및 양호한 절연 특성을 갖는 것을 의미하기 때문이다.
이 절연 스페이서는 실리콘 산화될(SiOx), 불소-함유 실리콘 산화물 (SiOF), 포스포르-실리케이트 글래스(PSG), 또는 붕소-도핑된 PSG (BPSG)로 만들어지는 것이 바람직하다. 그 이유는 이들 재료가 실리콘 니트라이드보다 더 낮은 유전율과 양호한 절연 특성을 갖는 것을 의미한다.
이 도전 패드는 실리콘(Si), 또는 텅스턴(W)으로 만들어지는데, 이들 2가지 재료들은 제 1-레벡 도전층에 쉽게 선택적으로 성장되기 때문이다.
본 발명의 제 2 측면에 따른 반도체 장치가 제 1 도전형의 반도체 기판으로 구성된다. 게이트 절연층이 상기 기판에 형성된다. 게이트 전극이 상기 게이트 절연층에 형성된다.
절연 캡이 상기 게이트 전극에 형성된다. 이 절연 캡은 상기 게이트 전극의 상부 정면 전체를 덮는다.
제1 1 및 제 2 절연 측벽 스페이서는 상기 게이트 전극의 측면 각각에서 상기 게이트 절연층에 형성된다. 상기 제 1 측벽 스페이서는 상기 게이트 전극의 측정면과 상기 게이트 전극의 한록 측면에·있는 상기 캡을 덮는다. 상기 제 2 측벽 스페이서는 상기 게이트 전극의 측정면과 상기 게이트 전극의 다른 측면에 있는 상기 캡을 덮는다.
제 2 도전형의 제 1 및 제 2 소스/드레인 영역들이 상기 게이트 전극의 측면 각각에서 상기 기판에 형성된다. 상기 제 1 및 제 2 소스/드레인 영역들은 상기 게이트 전극과 셀프-얼라인된다.
제 1 및 제 2 윈도우가 상기 제 1 및 제 2 소스/드레인 영역들을 덮지 않도록 상기 게이트 절연층에 형성된다. 상기 제 1 및 제 2 윈도우는 각각 상기 제 1 및 제 2 절연 측댁 스페이서와 셀프-얼라인되다
제 1 및 제 2 도전 패드가 상기 제 1 및 제 2 윈도우를 통해 상기 제 1 및 제 2 소스/드래인 영역들에 접촉하고 전기적으로 접속되도록 형성된다. 상기 제 1 및 제 2 도선 패드의 상부는 상기 절연 캡의 상부보다 더 높다. 상기 제 1 및 제 2 도전 패드의 상부는 상기 절연 캡과 중복된다.
인터레이어 절연층이 상기 제 1 및 제 2 도전 패드, 상기 제 1 및 제 2 절연 측벽 스페이서 및 상기 절연 캡을 덮도록 상기 기판에 또는 위에 형성된다. 상기 인터레이어 절연층은 상기 제 1 및 제 2 도전 패드로 확장되는 제 1 및 제 2 접촉 홀을 갖는다
도전 와이어 링은 상기 인터레이어 절연층의 상기 제 1 및 제 2 접촉 홀을 통해 상기 제 1 및 제 2 도전 패트에 접촉하고 전기적으로 접속되도록 상기 인터레이어 절연층에 형성된다.
또 발병의 제 2 측면에 따른 반도체 장치에 있어서 제 1 및 제 2 윈도우는 게이트 절연층에 형성되어 각각 제 1 및 제 2 절연 측벽 스페이서와 할게 셀프-얼라인된다. 따라서, 어떤 마진도 제 1 및 제 2 윈도우의 형성에 필요하지 않게된다.
다른 한편으로, 인터레이어 절연층의 제 1 및 제 2 접촉 홀의 위치가 제 1 및 제 2 도전 패드에 대한 계획된 위치로부터 벗어나면, 이 절연 캡이 인터레이어 절연층으로부터 부분적으로 노출될 수 있다.
그러나, 이 절연 캡은 인터레이어 절연층에 제 1 및 제 2 접촉 홀을 형성하는 프로세스 동안 제공되는 에칭 작업에 대항하는 에칭 저항 재료로 만들어진다. 따라서, 절연 캡의 노출 영역이 이 프로세스 동안 거의 에칭되지 않는다. 이는 상기 게이트 전극과 와이어링 레이어 사이의 전기 절연이 보장되는 것을 의미한다
또한, 절연 캡의 높은 에칭 저항 때문에, 제 1 및 제 2 도전 패드가 충분히 긴 거리에서 서로 떨어져 배치된다. 이는 제 1 및 제 2 도전 패드 사이의 전기 절연이 보장되는 것을 의미한다.
더욱이, 제 1 및 제 2 절연 측벽 스페이서 각각이 실리콘 니트라이드보다 더 낮은 유전율을 가지는 재료로 만들어지기 때문에, 기생 커패시턴스는 도 2의 앞서-설명한 종래 구조와 비교하여 감소된다.
그 결과, 본 발명의 제 2 측면에 따른 반도체 장치가 기생 커패시턴스 및 전기 절연과 관련한 상기 문제들없이 쉽게 소형화될 수 있다
또한, 제 1 및 제 2 절연 측벽 스페이서가 SiO2로 제조되고,게이트 절연 레이어에 위치하고 따라서 핫-캐리어 저항이 저하되기는 어렵다. 이는 장시간 신뢰도가 시간의 경과로 저하되는 것이 방지되는 것을 의미한다.
제 2 측면에 따른 반도체 장치에서, 바람직하게는, 절연 캡이 실리콘 니트라이드(SiNx), 실리콘 옥시니트라이드(SiOX), 또는 알루미나(A1203)로 만들어지는데, 이들 재료들은 양호한 에칭 저항 및 양호한 절연 특성을 갖는다.
바람직하게는, 제 1 및 제 2 절연 측벽 스페이서 각각은 실리콘 산화물(SiOx), 불소-함유 실리콘 산화물(SiOF), 포스포르-실리케이트 글래스(PSG), 또는 붕소-도핑된 PSG (BPSG)로 만들어진다. 이들 재료들은 실리콘 니트라이드 보다 더 낮은 유전율과 양호한 절연 특성을 갖는다.
제 1 및 제 2 도전 패드 각각이 실리콘(Si) 또는 텅스텐(W)으로 만들어 지는데, 이들 2개 재료가 제 1 또는 제 2 소스/드레인 영역에서 쉽게 선택적으로 성장되기 때문이다.
제1a도 내지 도 1f 종래의 반도체 장치의 제작 방법을 나타내는 개략 부분단면도;
제2도 종래의 다른 반도체 장치의 개략 부분 평면도.
제3도 본 발명의 제 1 실시예에 따른 반도체 장치의 개략 부분 평면도;
제4도 도 3의 선 IV-IV를 따라 절취한 개략 단면도;
제5도 도3의 선 V-V을 따라 절취한 개략 단면도;
제6도 본 발명의 제 2 실시예에 따른 반도체 장치의 개략 부분 평면도;
제7도 도 6의 선 VII-VII을 따라 절취한 개략 단면도.
*도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : 필드 산화물층
3 : 확산 영역 4 : 인터레이어 절연층
5A, 5B : 서브러레이어 6A, 6B : 절연 캡
7 : 접촉 홀 8A : 스페이서
9 : 도전성 실리콘 패드
본 발명이 효과적으로 쉽게 실시될 수 있도록, 첨부한 도면을 참고로 설명한다.
본 발명의 선호되는 실시예들이 첨부한 도면을 참고로 하기에서 설명된다.
제 1 실시예
본 발명의 제 1 실시예에 따른 반도체 장치는 하나의 와이어링 구조만이 도시된 도 3, 도 4에 도시되어 있다. 다수의 동일한 와이어링 구조들이 이 반도체 장치에 제공된다는 것은 말할 필요가 없다 이해의 편의를 위해 이 와이어링 구조들 중 하나만이 설명된다.
도 3, 4 및 5에 도시된 것처럼, 필드 산화물층(2)이 p-형 실리콘 기판(1)의 주 표면에 선택적으로 형성되어,액티브 영역을 한정한다. n-형 확산 영역 또는 레이어(3)는 기판(1)의 액티브 영역에 형성된다. 이 확산 영역(3)이 제 1-레벨 도전층으로서 이용된다 이 영역(3)이 도 3에 도시된 것처럼, 직사각형의 투시 형상을 갖는다.
인터레이어 절연층(4)은 전체 기판(1) 위에 확산 영역(3)과 필드 산화물층(2)에 형성된다. CVD 프로세스에 의해 형성된 층(4)는 실리콘 산화물로 만들어지는 것이 선호된다.
제 2-레벨 도전층(5)은 인터레이어 절연층(4)에 형성된다. 이 레이어(5)는 동일 방향을 따라 뻗어있는 제 1 및 제 2 선형 서브레이어(5A와 5B)를 갖는다. 이 서브레이어(5A와 5B)는 갭에 의해 서로 분리되어 있다. 이 서브레이어(5A와 5B) 각각은 F의 처리가능한 최소폭을 갖는다. 이 서브레이어(5A 및 5B)는 F의 처리가능한 최소 거리를 갖는다.
제 1 및 제 2 절연 캡 6A와 6B은 각각 상기 제 1 및 제 2 서브레이어 5A와 5B에 형성된다. 상기 제 1 및 제 2 서브레이어 5A와 5B의 전체 상부 정면은 각각 제 1 및 제 2 절연 캡 6A와 6B으로 덮힌다. 제 1 및 제 2 절연 캡 6A와 6B 각각은 실리콘 니트라이드로 만들어진다
상기 제 1 및 제 2 서브레이어 5A와 5B와 상기 제 1 및 제 2 절연 캡 6A와 6B은 다음과 같이 제작된다:
적절한 도전층은 인터레이어 절연층(4)에 형성되고, 그 다음 실리콘 니트라이드 레이어가 이 도전층에 형성된다. 그 다음, 이 실리콘 니트라이드 레이어는 마스크를 이용하는 에칭 프로세스 및 대중적인 리소그래피에 의해 패턴화되어 제 1 및 제 2 절연 캡 6A와 6B을 형성한다. 그런 후에, 이 도전층은 동일한 마스크를 이용하는 에칭 프로세스 및 대중적인 리소그래피에 의해 패턴화되어 제 1 및 제 2 서브레이어 5A와 5B를 형성한다. 에칭 프로세스로서, RIE 프로세스가 이용될 수 있다.
접촉 홀(7)이 인터레이어 절연층(4)에 형성되어 밑에 놓이는 n-형 확산 영역(3)으로 뻗어 있다. 이 접촉 홀(7)은 상기 제 1 및 제 2 도전성 서브레이어 5A와 5B 둘 다와 셀프-얼라인된다. 그러나, 필요할 때, 이 접촉 홀(7)은 상기 서브레이어 5A와 5B 중 하나와 셀프-얼라인필 수 있다. 이 접촉 혼(7)의 크기는 상기 서브레이어 5A와 5B의 횡방향 편차로 인해 1'의 처리가능한 최소 크기보다 더 작을 수 있다.
이 접촉 홀(7)은 다음의 프로세스에 의해 형성된다.
윈도우를 가기는 포토레지스트 필름은 인터레이어 절연층(4)에 형성되어 상기 제 1 및 제 2 도전성 서브레이어 5A와 5B 및 상기 제 1 및 제 2 절연 캡 6A와 6B을 덮는다. 이 윈도우는 접촉 홀(7)에 상응하는 위치에 위치한다 이 윈도우의 처리가능한 최소 크기는 F이다. 그 다음, 마스크로서 포토레지스트를 이용하여, 이 인터레이어 절연층(4)이 예를 들어 에천트(etchant)로서 CF4및 CH2F2의 가스 혼합물을 이용하는 RIE 프로세스에 의해 선택적으로 에칭된다. 이 에천트는 실리콘 니트라이트 캡 6A 및 6B을 거의 에칭하지 않아 따라서 이 캡 6A 및 6B은 이 RIE 프로세스 동안 에칭 마스크로서 이용된다.
내부 절연 스페이서 8A는 확산 영역(3)에 형성되어 인터레이어 절연층(4)의 내두 측정면, 상기 제 1 및 제 2 도전성 서브레이어 5A와 5B의 내부 측정면(5a) 및 제 1 및 제 2 절연 캡 6A 및 6B의 내부 측성면(6a)과 접촉한다. 이 스페이서(8A)는 도 3에 도시된 것처럼, 직사각형의 투영 형상을 갖는다.
한 쌍의 외부 절연 스페이서(8B)가 인터레이어(4)에 형성되어 상기 제 1 및 제 2 도전성 서브레이어 5A와 5B 및 제 1 및 제 2 절연 캡 6A 및 6B의 외부 측정면과 접촉한다. 이 외부 절연 스페이서(8B)는 접촉 홀(7)의 각각의 측부에 위치한다. 스페이서(8B) 각각은 도 3에 도시된 것처럼, 서브레이어 5A 및 5B를 따라 뻗어있는 선형의 투영 형상을 갖는다
이 절연 스페이서 8A 및 8B는 도 1c 및 ID에 도시된 종래 방법에 있는 것들과 동일한 프로세스에 의해 형성된다. 특히, 실리콘 산화물층은 인터레이어 절연층(4)에 힝성되어 서브레이어 5A차 5B 및 캡 6A 및 6B을 덮는다. 그 다음, 실리콘 산화물층은 뒤에서 에칭되어 도 4와 도 5에 도시된 것처럼 선택적으로 남게된다.
접촉 홀(7)은 도전성 실리콘 패드(9)로 채워진다. 이 실리콘 패드(9)는 내부 절연 스페이서 8A에 의해 제 2-레벨 도전층(5)의 제 1 및 제 2 도전성 서브레이어 5A와 5B)로부터 전기적으로 분리 덴 절연된다. 이 패드(9)는 n-형 실리콘으로 만들어져 이의 전기 저항을 감소시킨다. 이 패드(9)의 상부는 절연 캡 6A 덴 6B의 상부보다 더 높고 그리고 내부 절연 스페이서 8A 덴 캡 6A와 6B과 중복된다.
제 1 및 제 2 도전성 서넌레이어 5A와 5B를 갖는 실리콘 패트(9)의 중복 폭은 도 2의 종래 구조에서 중복 폭(131)보다 더 작을 수 있는데, 도전성 서브레이어 5A와 5B가 각각 에칭 마스크고서 이용되늘 캡 6A와 6B로 찬전히 덮히기 때문이다. 따라서, 다른 이웃하는 실리콘 패트와 상기 실리콘 패드(9)의 거리 또는 간격은 도 2의 종래 구조에서의 간격(132)보다 충분히 더 넓을 수 있다.
또한, 도 1a 내지 도1f에 도시 된 종래 방법과 같지 않게, 내부 실리콘 산화물 스페이서(8)는 제1실시예에서 패드(9)와 도전성 서브레이어 5A와 5B사이에 위치한다. 따라서, 이 기생 커패시턴스는 도 la 내지 도 1f의 종래의 것과 비교할 때 감소된다.
이 실리콘 패드(9)는 단결정 실리콘 또는 다결정 실리콘으로 형성되고, 이것은 공지된 선택-성장 프로세스에 의해 확산 영역(3)에 성장되는 것이 바람직하다. 상기 패드(9)에 도핑하는 것은 결정 성장 프로세스 후에 또는 동안에 실행될 수 있다.
텅스텐 패드가 실리콘 패드(9) 대신에 이용될 수 있다. 인터레이어 절연층(10)은 인터레이어 절연층(4)에 형성되어 실리콘 패드(9), 도전성 서브레이어 5A와 5B 및 절연 캡 6A와 6B을 덮는다 이 레이어(10)는 공지된 CVD 프로세스를 통해 실리콘 산화물, PSG, 또는 BPSG에 의해 형성되는 것이 일반적이다.
원형의 접촉 홀(11)이 형성되어 인터레이어 절연층(10)에서 밑에 놓이는 실리콘 패드(9)로 뻗어 있다. 이 접촉 홀(11)은 F의 최소 크기와 F의 최소 간격을 갖는다. 이 홀(11)은 접촉 홀(7)의 것과 동일한 프로세스에 의해 형성된다.
서브래이어 5A 또는 5B를 갖는 패드(9)의 중복 폭은 얼라인먼트 마진보다 더 협소하고, 및 서브레이어 5A 및 5B의 최소 간격은 F이다. 따라서, 상기 캡 6A 또는 6B은 인터레이어 절연층(10)으로부터 노출되어 도 4에 도시된 것처럼 접촉 홀(11)에서 빈공간(12)을 통해 상기 덮히지않은 캡 6A 또는 6B이 된다.
제3-레벨 도전층으로서 이용되는 이 와이어링 레이어(13)는 인터레이어 절연층(10)에 형성되어 도전성 실리콘 패드(9)와 접촉하고 및 전기적으로 접속된다. 이 와이어링 레이어(13)는 제 2-레벨 도전층(5)의 제 1 및 제 2 도전 서브레이어 5A 및 5B에 직교하는 방향을 따라 뻗어있다.
따라서, 제3-레벨 도전층(13)는 도전성 실리콘 패드(9)를 통해 상기 제 1-레벨 도전층(3)에 전기적으로 접속되며, 제3-레벨 도전층(13)는 제 2-레벨 도전층(5)로부터 전기적으로 절연되어 있다.
위에서 설명한 것처럼, 제 1 실시예에 따른 반도체 장치에 있어서, 이 실리콘 니트라이드 절연 캡 6A와 6B는 각각 도전성 서브레이어 5A와 5B에 형성된다. 그 결과, 상기 빈공간(12)이 홀(11)에서 제 1 또는 제 2 절연 캡 6A 또는 6B을 덮지않아 상기 인터레이어 절연층(10)의 접촉 홀(11)에서 발생될지라도, 절연 캡 6A 및 6B의 두께는 레이어(10)에서 접촉 홀(11)을 형성하는 에칭 프로세스 동안 거의 감소되지 않는다.
그 결과, 와이어링 레이어(13) (제3-레벨 도전층)와 도전 서브레이어 5A 및 5B (제 2-레벨 도전층) 사이의 전기 절연 및 이웃하는 2개의 실리콘 패드(9) 사이의 전기 절연 둘다가 동시에 보장될 수있다.
제 1 실시예의 변형예로서, 다른 인터레이어 절연층이 상부 및 하부 인터레이어 절연층(4와 10) 사이에 부가적으로 형성될 수 있다. 이 경우에, 상기 하부 인터레이어 절연층(4)에 또는 위에 형성된 제 1 및 제 2 절연 캡 6A 및 6B와 제 1 및 제 2 도전 서브레이어 5A와 5B를 포함하는 제 2-레벨 도전층(5)는 부가의 인터레이어 절연층(4)으로 덮힌다. 이 부가의 인터레이어 절연총의 표면은 화학적/기계적 폴리싱 프로세스에 의해 평면화되는 것이 일반적이다.
또한, 접촉 홀(7)은 부가의 인터레이어 절연층과 하부의 인터레이어 절연층(4)을 뚫고 확산 영역(3)으로 간다. 이 실리콘 산화물 스페이서 8A가 접촉 홀(7)에 형성되어 하루의 인터레이어 절연층(4)의, 및 제 1 및 제 2 도전 서브레이어 5A와 5B의 및 제 1 및 제 2 절연 캡 6A 및 6B의 내부 측정면을 덮는다.
이 제 1 및 제 2 절연 캡 6A와 6B의 상부는 부가의 인터레이어 절연층의 것과 동일한 레벨에 있을 수 있거나 또는 있을 수 없다.
이 필드 산화물층(2)은 기판(1)에 형성된 트렌치에 묻히도록 형성된다. 다시 말해, 트렌치 절연 구조는 제 1 실시예에서 이용될 수 있다.
제 2 실시예
본 발명의 제 2 실시예에 따른 반도체 장치는 도 6과 도7에 도시되어 있고, 이것은 2개의 MSFET를 포함한다. 이 실시예는 제 1 실시예에 따른 와이어링 구조가 MOSFET에 인가되는 경우에 일치한다.
필드 산화물층(22)은 p-형 실리콘 기판(21)의 주 표면에 선택적으로 형성되어, 액티브 영역(23)을 한정한다. 2개의 게이트 산화물층(24)은 영역(23)에서 기판(21)의 주 표면에 형성된다. 2개의 게이트 전극(25)이 각각 게이트 산화물층(24)에 형성된다.
각각의 게이트 전극(25)의 처리가능한 최소 폭과 이웃하는 게이트 전극(25)의 처리가능한 최소 간격은 각각 F ( =0.l5㎛)이다.
이 게이트 전극(25)은 제 2-레벨 도전층으로서 이용된다.
약 100nm의 두께를 가지는 2개의 절연 캡(26)은 각각 2개의 게이트 전극(25)에 형성된다. 게이트 전극(25)의 전체 상부는 각각 절연 캡(26)으로 덮힌다.
소스/드레인 영역으로서 이용되는 3개의 n-형 확산 영역(28)은 액티브 영역(23)에서 기판(21)에 형성된다. 이 영역(28)은 2개의 게이트 전극(25) 및 필드 산화물층(22)과 셀프-얼라인된다.
이 확산 영역(28)은 제 1-레벨 도전층으로서 이용된다. 이 영역(28)은 도 6에 도시된 것처럼, 직사각형 투영 형상을 갖는다.
게이트 전극(25)의 측정면(25a)과 절연 캡(26)의 측정면(26a)은 각각 4개의 절연 측벽 스페이서(27)로 덮혀있다. 약 40nm의 두께를 가지는 측벽 스페이서 각각은 실리콘 산화물층을 패턴화하여 형성된다.
이 게이트 산화물층(24)은 각각의 확산 영역(28)을 덮지않는 3개의 윈도우 (24a)를 갖는다. 윈도우(24a)의 왼쪽 측부의 것이 왼쪽 게이트 전극 및 마주하는 필드 산화물층(22)과 셀프-얼라인된다. 윈도우(24a)의 오른쪽 측부의 것이 오른쪽 게이트 전극 및 마주하는 필드 산화물층(22)과 셀프-얼라인된다. 이 윈도우(24a)의 중앙의 것은 2개의 게이트 전극(24)과 셀프-얼라인된다.
이 윈도우(24a)는 측벽 스페이서(27)를 형성하는 프로세스 동안 형성된다. 특히, 이 측벽 스페이서(27)는 (제 1 실시예에 설명된) 실리콘 산화물층을 뒤에서 에칭하여 형성되고, 게이트 산화물층(24)은 절연 스페이서(27) 및 필드 산화물층(22)과 셀프-얼라인되도록 프로세스 동안 에칭 작업에 의해 선택적으로 에칭된다.
이 윈도우(24a)의 처리가능한 최소 크기는 0.15㎛ 또는 그 이하가 될 수있다.
3개의 도전성 실리콘 패드(29)는 각각 게이트 산화물층(24)의 그에 상응하는 윈도우(24a)를 통해 확산 영역(28)에 형성된다. 이 패드(29)는 그에 상응하는 확산 영역(28)과 접촉하고 이와 전기적으로 접속된다. 이 패드(29) 각각은 그에 상응하는 절연 측벽 스페이서 또는 스페이서들(27)에 의해 그에 상응하는 게이트 전극 또는 전극들(25)로부터 분리되고 전기적으로 절연되어 있다. 이 패드(29) 각각은 n-형 실리콘으로 만들어져 이의 전기 저항을 줄인다. 이 패드(29)의 상부들은 절연 캡(26)의 상부들보다 더 높으며, 또한 절연 스페이서(27) 및 절연 캡(26)과 중복된다. 이 패드(29)의 상부들은 이웃하는 필드 산화물층(22)과 중복된다.
그에 상응하는 게이트 전극(25)을 가지는 상기 실리콘 패드(29)의 중복 폭이 0.01㎛(10㎚)이면 충분하고, 이것은 0.O5㎛의 얼라인먼트 마진 및 도 2의 종래 구조에서 중복 폭보다 더 작을 수 있는데, 이 게이트 전극(25)은 각각 에칭 마스크로서 이용되는 절연 캡(26)으로 완전히 덮힌다. 따라서, 제 1 실시예처럼, 실리콘 패드(29)의 간격은 도 2의 종래 구조에서 간격(132)보다 충분히 넓을 수 있다
또한, 도 la 내지 도 1f에 도시된 종래 방법과 같지 않게, 실리콘 산화 스페이서(27)는 제 2 실시예에서 실리콘 패드(29)와 그에 상응하는 게이트 전극(25) 사이에 위치한다 그러므로, 이 기생 커패시턴스는 도 la 내지 도 1f의 종래의 것과 비교하여 감소된다.
이 실리곤 패드(29)는 단결정 실리콘 또는 다결정 실리콘에 의해 형성되고, 이것은 공지된 선택-성장 프로세스에 의해 확산 영역(28)에 성장되는 것이 바람직하다. 패드(29)에 도핑하는 것은 결정 성장 프로세스 동안 또는 후에 실행될 수 있다.
텅스텐 패드가 실리콘 패드(29) 대신에 이용될 수 있다.
인터레이어 절연층(30)은 기판에 형성되어 필드 산화물층(22), 실리콘 패드(29), 게이트 전극(25) 및 절연 캡(26)을 덮는다. 이 레이어(30)는 공지된 CVD 프로세스를 통해 실리콘 산화물, PSG, 또는 BPSG에 의해 형성되는 것이 일반적이다.
3개의 환형 접촉 홀(31)이 인터레이어 절연 레이어(30)에서 밑에 있는 실리콘 패드(29)로 뻗도록 형성된다. 이 접촉 홀(31) 각각은 F(=0.15㎛)의 최소 크기와 F의 최소 간격을 갖는다. 이 홀들(31)은 제 1 실시예에서 접촉 홀(7과 12)의 것과 같은 프로세스에 의해 형성된다.
그에 상응하는 게이트 전극(25)을 가지는 각각의 패드(9)의 중복 폭은 얼라인먼트 마진보다 더 협소하고, 및 게이트 전극(25)의 최소 간격은 F이다. 따라서, 이 절연 캡(26) 중 하나는 인터레이어 절연층(30)으로부터 노출되어 도 7에 도시된 것처럼 접촉 홀(31)에 있는 빈공간(33)을 통해 이 덮혀있지 않은 캡(26)이 된다
제3-레벨 도전층으로서 이용되는 와이어링 레이어(32)는 인터레이어 절연층(30)에 형성되어 도전 실리콘 패드(29)와 접촉되고 이와 전기적으로 접속되어 있다. 이 와이어링 레이어(32)는 제 2-레벨 도전층으로서 이용되는 게이트 전극(25)에 직교하는 방향을 따라 뻗어 있다.
따라서, 제3-레벨 도전층(32)은 도전 실리콘 패드(29)를 통해 제 1-레벨 도전층(28)에 전기적으로 접속되어 있고, 제3-레벨 도전층(32)은 제 2-레벨 도전층(25)으로부터 전기적으로 절연되어 있다.
위에서 설명한 것처럼, 제 2 실시예에 따른 반도체 장치에 있어서, 실리콘 니트라이드 절연 캡(26)은 각각 게이트 전극(25)에 형성된다. 그 결과, 빈공간(33)이 인터레이어 절연층(30)의 접촉 홀(31)에서 발생하여 이 홀(31)에서 절연 캡(26) 중 적어도 하나를 덮지 않을지라도, 이 절연 캡(26)의 두께는 레이어(30)에서 상기 접촉 홀(31)을 형성하는 에칭 프로세스 동안 거의 감소되지 않는다.
그 결과, 와이어링 레이어(32)(제3-레벨 도전층)와 게이트 전극(25)(제 2-레벨 도전층) 사이의 전기 절연 및 이웃하는 2개의 실리콘 패드(29) 사이의 전기 절연 둘 다가 동시에 보장될 수 있다.
더욱이, 제 2 실시예에서, 게이트 전극(25)의 측부 정면(25a)은 각각 실리콘 산화 스페이서(27)로 덮힌다. 따라서, 제 2 실시예에서 MOSFET는 개선된 핫-캐리어 저항을 갖는다. 이는 이 MOSFET의 장기간 신뢰도가 시간의 경과로 악화되는 것을 방지하는 것을 의미한다.
다음의 테스트 결과는 발명자에 의해 구해졌다.
게이트 산화물층(24)이 7.5nm의 두께를 가지며, 제 2 실시예에서 소스-대-드레인 전압이 2.4V로서 설정되었을 때, 이 MOSFET의 수명은 10년 이었다.
다른 한편으로, 도 la 내지 도 1f를 참고로 앞서-설명된 종래의 와이어링 구조에 있어서, 이 게이트 산화물층(103)이 7.5㎚의 두께를 가지며, 및 소스-대-드레인 전압이 (2.4 V보다 낮은) 2.OV로서 설정될 때, 이 MOSFET의 수명은 10년이었다.
이 결과가 보여주는 것은 제 2 실시예에 따른 반도체 장치의 장시간 신뢰도는 종래의 것보다 길다는 것이다.
제 2 실시예의 변형예로서, 다른 인터레이어 절연층은 인터레이어 절연층(30)과 기판(21)사이에 부가적으로 형성될 수 있다. 이 부가의 인터레이어 절연층의 표면은 (CMP 프로세스 등에 의해 평면화되는 것이 바람직하다.
이 경우에, 산화물층(24)의 윈도우(24a) 대신에, 그에 상응하는 확산 영역(28)으로 뻗어있는 접촉 홀이 부가의 인터레이어 절연층에 형성된다. 이 접촉 홀의 내측 정면은 각각 실리콘 산화물 스페이서로 덮힌다. 이 변형예는 제 1 실시예에 따른 와이어링 구조와 비슷하다.
본 발명의 선호 형태는 이미 설명하였고, 수정예들은 본 발명의 사상에서 벗어남이 없이 당업자에게는 자명함을 알 수 있다. 따라서, 본 발명의 범위는 다음의 청구항에 의해서만 결정된다.
따라서, 본 발명의 반도체장치는 1-Gb DRAMS에 상응하는 수준으로 소형화될 수 있고, 기생 커패시턴스 및 전기 절연과 관련한 상기 문제들을 발생시키지 않고, 그리고 장기간 신뢰도가 시간의 경과로 저하되는 것을 막는다.

Claims (8)

  1. (a) 반도체 기판에, 안에 또는 위에 형성된 제 1-레벨 도전층; (b) 상기 제 1-레벨 도전층을 덮도록 상기 기판에 또는 위에 형성되고, 상기 제 1-레벨 도전층으로 뻗어있는 제 1 접촉 홀을 가지고 있는 제 1 인터레이어 절연층; (c) 상기 제1인터레이어 절연층에 형성되고, 갭에 의해 서로 분리되어 있는 제 1 및 제 2 도전 서브레이어를 가지고 있는 제 2-레벨 도전층; (d) 상기 제 2-레벨 도전층의 상기 제 1 및 제 2 도전 서브레이어에 형성되고, 갭에 의해 서로 분리되어 있고, 각각 제 1 및 제 2 도전 서브레이어의 상부 정면 전체를 덮고, 제 1 및 제 2 절연캡의 상기 갭과 상기 제 1 및 제 2 도전 서브레이어의 갭은 상기 제 1 절연층의 제 1 접촉 홀과 통하고, 상기 제 1 접촉 홀은 상기 제 1 및 제 2 도전 서브레이어 중 적어도 하나와 셀프-얼라인되어 있는 제 1 및 제 2 절연 캡; (e) 상기 제 2-레벡 도전층의 상기 제 1 및 제 2 도전 서브레이어의 내부 측정면을 덮도록 상기 하부 접촉 홀에 형성되고, 실리콘 니트라이드보다 더 낮은 유전율을 가지는 재료로 만들어진 절연 스페이서; (f) 상기 제 1-레벨 도전층에 접촉되고 전기적으로 접속되도록 상기 하부 접촉 홀에 형성되고, 상부가 상기 제 1 및 제 2 절연 캡과 중복되고, 상기 절연 스페이서에 의해 상기 제 2-도전층의 제 1 및 제 2 도전 서브레이어로부터 전기적으로 절연되는 도전 패드; (g) 상기 제 2-레벨 도전층, 상기 제 1 및 제 2 절연 캡 및 상기 도전 패드를 덮기위해 상기 제 1 인터레이어 절연층에 형성되고, 상기 도전 패드로 뻗어 있는 제 2 접촉 홀을 가지고 있고, 상기 제 2 접촉 홀은 상기 제 1 및 제 2 절연 캡의 상기 갭과 상기 제 1 및 제 2 도전 서브 레이어의 상기 갭을 통해 상기 하부 접촉 홀로 통하는 제 2 인터레이어 절연층; (h) 상기 제 2 인터레이어 절연층에서 상기 제 2 윈도우를 형성하는 프로세스 동안 제공되는 에칭 작업에 대항하는 에칭 저항 재료로 만들어지는 각각의 상기 제 1 및 제 2 절연 캡; 및 (i) 상기 제 2 접촉 홀을 통해 상기 도전 패드에 접촉하고 전기적으로 접속되도록 상기 제 2 인터레이어 절연층에 형성되고, 제3-레벨 도전층을 포함하며, 상기 제3-레벨 도전층은 상기 도전 패드를 통해 상기 제 1-레벨 도전층에 전기적으로 접속되고, 상기 제3-레벨 도전층은 상기 제 2-레벨 도전층으로부터 전기적으로 절연되는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 제 1 및 제 2 절연 캡 각각은 실리콘 니트라이드, 실리콘 옥시니트라이드 및 알루미나로 이루어지는 그룹으로부터 선택된 것으로 만들어지는 것을 특징으로 하는 반도체 장치
  3. 제1항에 있어서, 상기 절연 스페이서는 실리콘 산화물, 불소-함유 실리콘 산화물, 포스포르-실리케이트 글래스, 및 붕소-도핑된 포스포르-실리케이트 글래스로 이루어지는 그룹으로부터 선택된 하나로 만들어지는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 도전 패드는 실리콘 및 텅스텐으로 이루어지는 그룹으로부터 선택된 하나로 만들어지는 것을 특징으로 하는 반도체 장치.
  5. (a) 제 1 도전형의 반도체 기판; (b) 상기 기판에 형성된 게이트 절연층; (c) 상기 게이트 절연층에 형성된 게이트 전극; (d) 상기 게이트 전극에 형성되고, 상기 게이트 전극의 상부 정면 전체를 덮는 절연 캡; (e) 상기 게이트 전극의 측면 각각에서 상기 게이트 절연층에 형성되고, 제 1 측벽 스페이서는 상기 게이트 전극의 측정면과 상기 게이트 전극의 한쪽 측면에 있는 상기 캡을 덮고, 제 2 측벽 스페이서는 상기 게이트 전극의 측정면과 상기 게이트 전극의 다른 측면에 있는 상기 캡을 덮는 제 1 및 제 2 절연 측벽 스페이서; (f) 상기 게이트 전극의 측면 각각에서 상기 기판에 형성되고, 상기 게이트 전극과 셀프-얼라인되는 제 2 도전형의 제 1 및 제 2 소스/드레인 영역들; (g) 상기 제 1 및 제 2 소스/드레인 영역들을 덮지않도록 상기 게이트 절연층에 형성되고, 각각 상기 제 1 및 제 2 절연 측벽 스페이서와 셀프-얼라인되는 제 1 및 제 2 윈도우; (h) 상기 제 1 및 제 2 윈도우를 통해 상기 제 1 및 제 2 소스/드레인 영역들에 접촉하고 전기적으로 접속되도록 형성되고, 상부는 상기 절연 캡의 상부보다 더 높고, 상기 절연 캡과 중복되는 제 1 및 제 2 도전 패드; (i) 상기 제 1 및 제 2 도전 패드, 상기 제 1 및제 2 절연 측벽 스페이서 및 상기 절연 캡을 덮도록 상기 기판에 또는 위에 형성되고, 상기 제 1 및 제 2 도전 패드로 뻗어있는 제 1 및 제 2 접촉 홀을 가지고 있는 인터레이어 절연층; 및 (j) 상기 인터레이어 절연층의 상기 제 1 및 제 2 접촉 홀을 통해 상기 제 1 및 제 2 도전 패드에 접촉하고 전기적으로 접속되도록 상기 인터레이어 절연층에 형성된 도전 와이어링을 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서, 상기 절연 캡이 실리콘 니트라이드, 실리콘 옥시니트라이드 및 알루미나로 이루어지는 그룹으로부터 선택된 하나로 만들어지는 것을 특징으로 하는 반도체 장치.
  7. 제5항에 있어서, 상기 제 1 및 제 2 절연 측벽 스페이서 각각은 실리콘 산화물, 불소-함유 실리콘 산화물, 포스포르-실리케이트 글래스, 및 붕소-도핑된 포스포르 실리케이트 글래스로 이루어지는 그룹으로부터 선택된 하나로 만들어지는 것을 특징으로 하는 반도체 장치.
  8. 제5항에 있어서, 상기 제 1 및 제 2 도전 패드 각각은 실리콘 및 텅스텐으로 이루어지는 그룹으로부터 선택된 하나로 만들어지는 것을 특징으로 하는 반도체 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3123512B2 (ja) * 1998-06-02 2001-01-15 日本電気株式会社 半導体装置及びその製造方法
JP2000114481A (ja) 1998-10-05 2000-04-21 Nec Corp 半導体記憶装置の製造方法
TW434907B (en) 1998-12-09 2001-05-16 Matsushita Electronics Corp Semiconductor memory apparatus and its manufacturing method
TW426955B (en) * 1999-04-16 2001-03-21 United Microelectronics Corp Method for making contact in semiconductor device
US6645873B2 (en) 2000-06-21 2003-11-11 Asm Japan K.K. Method for manufacturing a semiconductor device
US6508919B1 (en) * 2000-11-28 2003-01-21 Tokyo Electron Limited Optimized liners for dual damascene metal wiring
EP1347511A1 (en) * 2002-03-22 2003-09-24 STMicroelectronics S.r.l. Method for manufacturing a MOS transistor and MOS transistor.
KR100475084B1 (ko) * 2002-08-02 2005-03-10 삼성전자주식회사 Ｄｒａｍ 반도체 소자 및 그 제조방법
US6720213B1 (en) * 2003-01-15 2004-04-13 International Business Machines Corporation Low-K gate spacers by fluorine implantation

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5605857A (en) * 1993-02-12 1997-02-25 Micron Technology, Inc. Method of forming a bit line over capacitor array of memory cells and an array of bit line over capacitor array of memory cells
US5684313A (en) * 1996-02-20 1997-11-04 Kenney; Donald M. Vertical precharge structure for DRAM
US5706164A (en) * 1996-07-17 1998-01-06 Vangaurd International Semiconductor Corporation Method of fabricating high density integrated circuits, containing stacked capacitor DRAM devices, using elevated trench isolation and isolation spacers

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