KR100251221B1 - 무마진 접촉 홀을 가진 반도체 장치 - Google Patents

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Abstract

1-Gb DRAMs에 상응하는 레벨로 소형화될 수 있는 반도체 장치가 제공된다.
제1층간 절연층을 반도체 기판에 또는 위에 형성되어 제1레벨 도전층을 덮는다. 제2레벨 도전층의 제1 및 제2도전 하위층은 제1층간 절연층에 형성된다. 제1 및 제2절연 캡은 각각 제1 및 제2 하위층에 형성된다. 제1절연층을 관통하는 하부 접촉 흘은 제1 및 제2 하위층과 자기정렬되도록 형성된다. 도전 패드는 하부 접촉 홀에서 제1레벨 도전층에 형성되어 절연 스페이서에 의해 제1 및 제2 하위층으로부터 전기적으로 절연된다. 하부 접촉 홀과 통하는 상부 접촉 홀을 가지는 제2층간 절연층은 제1층간 절연층에 형성된다. 제3레벨 도전층은 제2층간 절연층에 형성되어 상부 접촉 홀을 통해 도전 패드와 접촉된다.

Description

무마진 접촉 홀을 가진 반도체장치
본 발명은 반도체 장치에 관한 것이며, 구체적으로는 상부 및 하부 배선층이 무마진 형성 기술(marginless formation technique)에 의해 형성되는 접촉 홀을 통해 서로 전기 접속되어 있는 반도체 장치에 관한 것이다.
최근에, 집적 회로(ICs)의 집적 스케일은 반도체 장치의 소형화를 통해 점점 커지게 되었다.
이제, 1-기가비트(Gb) DRAMs과 같은 초대집적 스케일의 반도체장치가 0.15-㎛-오더 디자인 룰(order design rule)에 따라 개발되어 실험적으로 제조되었다. 이런 초대집적스케일의 장치로 처리하기 위하여, 제조 프로세스 시컨스에서 리소그래피 프로세스동안 마스크-정렬 마진을 제거하는 것이 강하게 요구되었다.
그러나, 리소그래피 프로세스 동안 가능한 마스크-정렬 에러(즉, 오정렬)로 인해 발생하는 어떠한 문제라도 방지하기 위해 상기 마스크-정렬 마진이 제공되었다. 따라서, 이 마진용 완전히 제거하기란 매우 어렵다.
특히, 전형적인 반도체 장치 제조 시컨스에서, 금속, 반도체, 유전체 등과 같은 다양한 재료로 일반적으로 제조되는 많은 패턴화된 층이 반도체 기판에 또는 위에 적층되도록 연속적으로 형성된다. 패턴화된 하부 층은 이 기판에 또는 위에 형성된 후, 그 다음의 상부층이 그와 같이 형성된 패턴화된 하부층위에 형성된다. 그 다음, 이 상부층을 위한 패턴화된 마스크가 상부층위에 형성된다. 그 다음, 이 패턴화된 마스크를 이용하여, 상부층이 패턴화되어 일반적인 리소그래피 기술에 의해 패턴화된 하부층과 정렬된다.
이 경우에, 약간의 배치 또는 오버레이(overlay) 에러가 패턴화된 상부 및 하부층 사이에 발생하는 것이 일반적이고 그 결과 마스크-정렬 마진이 종래의 반도체 장치에 대해 중요하였다. 그러나, 이 마진은 장치의 대규모 집적을 억제하는 원인이 되고 있다.
이 마스크-정렬 마진의 제거를 실현하기 위해, "무마진 형성 기술 (marginless formation techniques)"이라 불리는 다양한 기술이 연구되었고 개발되었다.
공지된 무마진 형성 기술 중 중요한 한가지 기술은 층간 절연층에 일반적으로 형성된 접촉 홀을 위한 마진을 제거하는데 있다. 접촉 홀을 위한 이 무마진 형성 기술은 반도체 장치의 집적 스케일 및 패킹 밀도의 강화라는 관점에서 중요한 조치들 중 하나가 되는데, 이 접촉 홀은 개재 절연층(intervening insulating layer)을 통해 다른 배선층 또는 반도체 기판과 배선층을 전기적으로 상호 접속시키는데 이용되기 때문이다.
접촉 홀을 위한 공지된 무마진 형성 기술중의 중요한 하나의 기술은 "자기정렬 접촉 홀(self-aligned contact hole)" 기술이라 불린다. 이 기술을 실현하기 위해, 구체적인 구조 및/또는 형성 방법이 다양한 방식으로 검토되었다.
1992년 6월에 발간된 일본 특허 공개공보 제 4-159725호는 이 "자기정렬 접촉 홀" 기술을 실현하는 반도체 장치의 제조 방법을 설명하고 있다.
이 종래 방법에서, 한 쌍의 절연 측벽 스페이서는 금속옥사이드 반도체 전계 효과 트랜지스터(MOSFET)의 게이트 전극의 각 측면에 형성된다. 접촉 홀은 상기 MOSFET를 덮는 층간 절연층에 형성되어 반도체 기판에 형성된 한 쌍의 밑에 놓이는 소스/드레인 영역들 중 하나에 도달한다. 이 접촉 홀은 게이트 전극과 자기정렬된다.
제1a도 내지 제1f도에는 일본 특허 공개공보 제 4-159725호에 공지된 종래 방법이 도시되어 있다.
먼저, 제1a도에 도시된 것처럼, 패턴화된 필드 옥사이드층(102)은 p-형 실리콘 기판(101)의 주요 표면에 형성되어 이 주요 표면을 선택적으로 노출시킨다. 게이트 옥사이드층(103)은 상기 기판(101)의 노출된 주요 표면에 형성된다.
그 다음에, 다결정 실리콘층(110)은 화학증기증착(CVD) 프로세스에 의해 전체 기판(101) 위의 필드 옥사이드층(102)과 게이트 옥사이드층(103)에 형성된다. 실리콘 니트라이드(SiNx) 층 (105)은 CVD 프로세스에 의해 전체 기판(101)위의 다결정 실리콘층(11)에 형성된다. 이 스테이지의 상태는 제1a도에 도시되어 있다.
그 다음, 실리콘 니트라이드 층(105)과 다결정 실리콘 층(110)은 일반적인 포토리소그래피 및 RIE(Reactive-Ion Etching) 프로세스에 의해 연속적으로 패턴화된다. 따라서, 게이트 전극(104)은 나머지 다결정 실리콘층(110)에 의해 게이트 옥사이드층(103)에 형성되고 캡(105a)은 제1b도에 도시된 바와 같이 나머지 실리콘 니트라이드 층(105)에 의해 형성된다.
마스크와 같은 필드 옥사이드층(102), 게이트 전극(104), 및 캡(105a)을 이용하여, 비소(As)와 같은 n-형 도펀트는 기판(101)에 선택적으로 이온-주입되어 기판(101)의 표면 영역에서 게이트 전극(104)의 각각의 측면에서 한 쌍의 n-형 소스/드레인 영역(106)을 형성한다. 이 스테이지의 상태는 제1b도에 도시되어 있다.
그 다음, 덮혀있지 않은 게이트 옥사이드층(103)은 마스크로서 게이트 전극(104)과 캡(105a)을 이용하여 제거된다. 그러나, 이 프로세스가 언제나 필요한 것은 아니다. 다시 말해, 이 게이트 옥사이드층(103)은 제1b도에 도시된 상태로 남아 있을 수도 있다.
이어서, 실리콘 니트라이드 층(107)은 CVD 프로세스에 의해 전체 기판(101)상에 증착되어 이 MOSFET를 덮는다. 이 층(107)은 제1c도에 도시된 바와 같이, 필드 옥사이드층(102), 노출된 기판(101), 게이트 전극(104) 및 캡(105a)에 형성된다.
그 다음, 이 실리콘 니트라이드 층(107)은 선택적으로 에칭되어, 제1d에 도시된 바와 같이, 게이트 전극(104)의 각 측면에서 한 쌍의 측벽 스페이서(107a)를 형성한다. 이 측벽 스페이서(107a)의 바닥은 기판(101), 즉 소스/드레인 영역(106)과 직접 접촉되는데, 게이트 옥사이드층(103)이 제거되었기 때문이다.
이 다음에, 층간 절연층으로서 이용되는 실리콘 디옥사이드(SiO2) 층(108)은 전체 기판(101) 위에 CVD 프로세스에 의해 증착되어, 제1e도에 도시된 바와 같이 상기 MOSFET를 덮는다.
윈도우(window)(112)를 가시는 포토레지스트 필름(111)은 그와 같이 증착된 층간 절연층(108)에 형성된다. 제1e도에 도시된 바와 같이, 이 원도우(112)의 단부는 상기 쌍의 측벽 스페이서(107a)중 그에 상응하는 하나와 중첩된다.
마스크로서 포토레지스트 필름(111)을 이용하여, 이 층간 절연층(108)은 완층 하이드로겐 플루오라이드(buffered hydrogen fluoride, HF)를 이용하는 습식 에칭 프로세스에 의해 선택적으로 에칭된다. 따라서, 접촉 홀(108a)이 원도우(112)에 대한 그에 상응하는 한 위치에서 층간 절연층(108)에 형성된다. 이 접촉 홀(108a)은 상기 쌍의 소스/드레인 영역들(106)중 그에 상응하는 하나를 덮지 않는다.
이 게이트 옥사이드층(103)이 제1c도의 스텝에서 제거되지 않으면, 이 게이트 옥사이드층(103)은 상기 층간 절연층(108)을 위한 에칭 프로세스 동안 선택적으로 에칭된다.
포토레지스트 필름(111)을 제거한 후, 패턴화된 배선층(109)이 일반적인 프로세스에 의해 층간 절연층(108)에 형성된다. 배선층(109)은 층간 절연층(108)의 접촉 홀(108a)을 통해 소스/드레인 영역들(106) 중 그에 상응하는 하나와 접촉되고 전기 접속된다. 이 스테이지에서 상태는 제1f도에 도시되어 있다.
"자기정렬 접촉 홀"을 실현하는 다른 구조는 1989년에 발행된 technicall digest, pp 35-38, 1989 International Electron Devices Meeting (IEDM)에서, T.Yamada 등에 의해 공지되었다.
이 종래 구조에서, 도전층은 절연 측벽 스페이서를 이용하는 게이트 전극 및 필드 옥사이드층과 자기정렬되어 소스/드레인 영역에서 선택적으로 성장된다. 층간 절연층이 형성되어 선택적으로-성장된 도전층을 덮는다. 접촉 홀은 층간 절연층에 형성되어 밑에 놓이는 도전층으로 뻗어있다.
제2도에 1989 IEDM technical digest에 공지된 종래의 반도체 장치가 도시되어 있다.
필드 옥사이드층(122)은 p-형 실리콘 기판(121)의 주요 표면에 형성된다. MOSFET를 게이트 전극(124)은 게이트 옥사이드층(123)을 통해 기판(121)이 덮히지 않은 주요 표면에 형성된다. 실리콘디옥사이드 캡(125)은 게이트 전극(124)의 상측 정면에 형성된다. 절연 측벽 스페이서(126) 쌍들은 각각 게이트 전극(124)의 각각의 측면에 형성된다. 상기 MOSFET를 위한 n-형 소스/드레인 영역(127)쌍들이 상기 게이트 전극(124)과 측벽 스페이서(126)와 자기정렬되어 상기 기판(121)의 표면 영역에 형성된다.
실리콘층(128)은 각각 측벽 스페이서(126)와 그 반대편 필드 옥사이드층 (122) 사이에서 상기 기판(121)의 노출된 주요 표면에 선택적으로 성장된다. 이 실리콘층(128)은 전기 저항을 줄이기 위해 이온-주입에 의해 도편트로 도핑된다. 실리콘층(128)의 상부들은 캡(125)의 상부들보다 더 높다. 실리콘층(128)의 한 쪽 단부들은 필드 옥사이드층(122)에 위치하여 이것들과 겹쳐진다. 이 실리콘층(128)의 다른 쪽 단부들은 그에 상응하는 이산화 실리콘 캡(125)에 위치하여 그와 겹쳐진다.
층간 절연층(129)은 MOSFET, 실리콘층(128) 및 노출된 필드 옥사이드층(122)을 커버하기 위해 형성된다. 접촉 홀(129a)은 층(129)에 형성되어 그에 상응하는 실리콘층(128)으로 뻗어 있다.
배선층(130)은 층간 절연층(129)에 형성되어 각각 그에 상응하는 접촉 홀 (129a)을 통해 실리콘층(128)과 접촉하게 된다.
제1a도 내지 제1f도에 도시된 바와 같이, 일본 특허 공개공보 제 4-159725호에 공지된 종래 방법에 있어서, 게이트 전극(104)의 상부 및 측면이 각각 실리콘 니트라이드 캡(105a)과 실리콘 니트라이드 스페이서(107a)로 덮힌다. 따라서, 이 층간 절연층(108)의 접촉 홀(108a)은 어떠한 마진없이 게이트 전극(104)과 자기정렬되어 형성된다. 그러나, 이 방법은 다음의 2가지 문제를 갖고 있다.
첫 번째 문제는 큰 기생 커패시턴스가 접촉 홀(108a)의 근처에서 발생한다는 것이다. 이는 게이트 전극(104)과 배선층(109)이 상기 접촉 홀(108a)의 근처에서 비교적 큰 비유전율을 가지는 실리콘 니트라이드 스페이서(107a) 에 의해 전기적으로 분리 또는 절연되기 때문이다. 이 큰 기생 커패시턴스는 반도체 장치의 고속 동작에 악영향을 주게된다.
두 번째는 문제는 핫-캐리어(hot-carrier)저항이 저하(degrade)되어 상기 MOSFET의 장시간의 신뢰도에 손상을 가져온다. 이 문제는 다음의 이유에 의해 야기된다.
제1f도에 알 수 있는 바와 같이, 실리콘 니트라이드 스페이서(107a)의 바닥들은 n-형 소스/드레인 영역들(106)과 직접적으로 접촉한다. 따라서, 드레인 영역으로서 이용되는 소스/드레인 영역들(106)중 하나에서 생성된 핫-캐리어는 상기 스페이서(107a)중 그에 상응하는 하나에 의해 트랩된다. 그 결과, 임계전압과 같은 MOSFET의 전기 특성이 시간의 경과로 요동하는 경향이 있다. 이는 이 핫-캐리어 저항이 저하되는 경향이 있음을 의미한다.
이런 현상은 1988년에 발행된 1988 IEDM technical digest, pp 234-237에서 T.Mizuno 등에 의해 보고되었다.
제2도에서 알 수 있는 바와 같이, 1989 IEDM technical digest에 공지된 종래 구조에 있어서, 게이트 전극(124)의 상부 및 측부 정면들이 각각 실리콘디옥사이드 캡 층(125)과 실리콘디옥사이드 스페이서(126)로 덮힌다. 실리콘디옥사이드는 실리콘 니트라이드보다 더 작은 비유전율을 갖는다. 따라서, 일본 특허 공개공보 제 4-159725호에 공지된 종래 방법에서 기생 커패시턴스에 관한 상기 제1문제가 해결된다.
더욱이, 이 측벽 스페이서(126)는 그에 상응하는 게이트 옥사이드층(123)에 위치하고 그 결과 일본 특허 공개공보 제 4-159725호에 공지된 종래 방법에서 장기간 신뢰도에 관한 상기 두 번째 문제가 해결된다.
그러나, 제2도의 구조는 캡 층(125)과 선택적으로 성장된 실리콘 층(128) 사이의 전기 절연과 관련한 다른 문제를 갖는다.
특히, 이 접촉 홀(129a)이 에칭 프로세스에 의해 층간 절연층(129)에 형성될 때, 이 접촉 홀(129a)은 실리콘층(128)에 대하여 약간의 횡방향 이동하여 위치될 수 있고, 이것들은 마스크-정렬 에러로 인해 그에 상응하는 실리콘디옥사이드 캡(125)과 접촉된다. 이 접촉 홀들(129a)이 그에 상응하는 실리콘디옥사이드 캡 층(125)에 밀접하게 되면, 누출 전류가 증가하거나 또는 단락이 배선층(130)과 그에 상응하는 게이트 전극(124) 사이에서 발생하는 경향이 있다. 이 접촉 홀(129a)이 그에 상응하는 실리콘디옥사이드 캡(125)과 접촉되면, 단락이 배선층(130)과 그에 상응하는 게이트 저너극(124)사이에 발생한다.
이들 단점들을 방지하기 위해, 이 접촉 홀들(129a)이 그에 상응하는 캡(125)과 접촉 또는 오버랩되지 않을 필요가 있다. 다시 말해, 그에 상응하는 캡(125)을 가지는 선택적으로-성장된 실리콘층(128)의 중첩 길이(131)가 그에 상응하는 실리콘층(128)의 정렬 마진(133)보다 더 길 필요가 있다.
그러나, 이 선택적으로-성장된 실리콘 층(128)의 중첩 길이(131)가 정렬마진 (133)보다 더 길게 설계되면, 이웃하는 2개의 실리콘층(128)의 맞은편 단부들 사이의 캡 또는 스페이스(132)가 협소하게 된다. 이는 이들 2개의 층(128) 또는 이웃하는 2개의 배선층(130) 사이의 단락 또는 누출 전류 증가를 야기시킨다.
따라서, 이 배선층(130)과 그에 상응하는 게이트 전극(124) 사이의 전기절연이 이웃하는 실리콘층(128) 또는 배선층(130) 사이의 전기 절연을 위한 대체물 (trade-off)이 된다. 이는 제2도에 공지된 종래의 구조가 반도체 장치를 소형화하여 이의 패킹 밀도를 증가시키기 어렵다는 것을 의미한다.
예를 들어, 0.15-㎛ 들로 설계된 1-Gb DRAMs에 대해 게이트 전극(124)의 폭(즉, 게이트 길이) 이 약 0.15㎛(150nm)로서 설정되며, 이 접촉 홀(129a)을 위한 정렬 마진(133)이 약 0.05㎛(50nm)로서 설정되는 것이 일반적이다. 그결과, 배선층 (130)과 그에 상응하는 게이트 전극(124) 사이의 전기 절연에 우선권이 주어지면, 선택적으로-성장된 실리콘 층(128)의 스페이스(132)가 0.05㎛(50nm)보다 적은 값으로서 설계된다.
따라서, 본 발명의 목적은 1-Gb DRAMs에 상응하는 수준으로 소형화될 수 있는 반도체 장치를 제공하는데 있다.
본 발명의 다른 목적은 기생 커패시턴스 및 전기 절연과 관련한 상기 문제들을 발생시키지 않고 쉽게 소형화되는 반도체 장치를 제공하는데 있다.
본 발명의 또 다른 목적은 장기간 신뢰도가 시간의 경과로 저하되는 것을 방지되는 반도체 장치를 제공하는데 있다.
특히 언급하지 않은 다른 것들과 함께 상기 목적들은 하기 설명으로부터 당업자에게 자명해질 것이다.
본 발명의 제1측면에 따른 반도체 장치는 반도체 기판에, 안에 또는 위에 형성된 제1레벨 도전층으로 구성된다.
제1층간 절연층이 상기 제1레벨 도전층을 덮도록 상기 기판에 또는 위에 형성된다. 이 제1층간 절연층은 상기 제1레벨 도전층으로 확장한 제1접촉 홀을 갖는다.
제2레벨 도전층이 상기 제1층간 절연층에 형성된다. 이 제2레벨 도전층은 갭에 의해 서로 분리되어 있는 제1 및 제2도전 하위층을 갖는다.
제1 및 제2절연 캡이 상기 제2레벨 도전층의 상기 제1 및 제2도전 하위층에 형성되어 있다. 상기 제1 및 제2절연 캡이 캡에 의해 서로 분리되어 있다. 상기 제1 및 제2절연 캡이 각각 제1 및 제2도전 하위층의 상부면 전체를 덮는다. 상기 제1 및 제2절연 캡의 상기 갭과 상기 제1 및 제2도전 하위층의 갭은 상기 제1절연층의 제1접촉 홀과 통한다. 상기 제1접촉 홀은 상기 제1 및 제2도전 하위층 중 적어도 하나와 자기정렬되어 있다.
절연 스페이서는 상기 제2레벨 도전층의 상기 제1 및 제2도전 하위층의 내부 측면을 덮도록 상기 하부 접촉 홀에 형성된다. 상기 절연 스페이서는 실리콘 니트라이드보다 더 낮은 비유전율을 가지는 재료로 만들어진다.
도전 패드는 상기 제1레벨 도전층에 접촉되고 전기적으로 접속되도록 상기 하부 접촉 홀에 형성된다. 이 도전 패드의 상부가 상기 제1 및 제2절연 캡과 중첩된다. 상기 도전 패드는 상기 절연 스페이서에 의해 상기 제 2-도전층의 제1 및 제2도전 하위층으로부터 전기적으로 절연된다.
제2층간 절연층이 상기 제2레벨 도전층, 상기 제1 및 제2절연 캡 및 상기 도전 패드를 덮기 위해 상기 제1층간 절연층에 형성된다. 상기 제2층간 절연층이 상기 도전 패드로 확장하는 제2접촉 홀을 갖는다. 상기 제2접촉 홀은 상기 제1 및 제2절연 캡의 상기 갭과 상기 제1 및 제2도전 하위층의 상기 갭을 통하여 상기 하부 접촉 홀로 통한다.
상기 제1 및 제2절연 캡 각각은 상기 제2층간 절연층에서 상기 제2윈도우를 형성하는 프로세스 동안 제공하는 에칭 작업에 대항하는 에칭 저항 재료로 만들어진다.
제3레벨 도전층이 상기 제2접촉 홀을 통해 상기 도전 패드에 접촉하고 전기 접속되도록 상기 제2층간 절연층에 형성된다.
따라서, 상기 제3레벨 도전층은 상기 도전 패드를 통해 상기 제1레벨 도전층에 전기 접속되고, 상기 제3레벨 도전층은 상기 제2레벨 도전층으로부터 전기적으로 절연되어 있다.
본 발명의 제1측면에 따른 반도체 장치에 있어서, 하부 접촉 홀은 제2레벨 도전층의 제1 및 제2도전 하위층 중 적어도 하나와 자기정렬되도록 제1층간 절연층에 형성된다. 따라서, 어떤 마진도 상기 하부 접촉 홀의 형성에 필요하지 않다.
다른 한편으로, 제2층간 절연층의 제2접촉 홀의 위치가 하부 접촉 홀 또는 도전 패드에 대한 외도한 위치로부터 벗어나면, 제1 및 제2절연 캡 중 하나가 제2층간 절연층으로부터 노출될 수 있다.
그러나, 제1 및 제2절연 캡 각각은 제2층간 절연층에서 제2윈도우를 형성하는 프로세스 동안 제공하는 에칭 작업에 대항하는 에칭 저항 재료로 만들어진다. 따라서, 제1 및 제2절연 캡 중 노출된 하나가 상기 프로세스 동안 거의 에칭되지 않는다. 이는 제3레벨 도전층과 제2레벨 도전층 사이의 전기 절연이 보장되는 것을 의미한다.
또한, 제1 및 제2절연 캡의 높은 에칭 저항 대신에, 도전 패드가 충분히 긴 거리에서 서로 이웃하는 도전 패드로부터 떨어지게 배치될 수 있다. 이웃하는 2개의 도전 패드 사이의 전기 절연이 보장되는 것을 의미한다.
더욱이, 절연 스페이서가 실리콘 니트라이드보다 더 낮은 비유전율을 가지는 재료로 만들어지기 때문에, 기생 커패시터는 제2도의 앞서 설명한 종래 구조와 비교하여 감소된다.
그 결과, 본 발명의 제1측면에 따른 반도체 장치가 기생 커패시터와 전기 절연과 관련한 상기 문제들없이 쉽게 소형화될 수 있다.
제1측면에 따른 반도체 장치에서, 바람직하게는, 제1 및 제2절연 캡 각각은 실리콘 니트라이드(SiNx), 실리콘 옥시니트라이드(SiONx) 또는 알루미나(Al2O3)로 만들어진다. 이는 이들 재료들이 SiO2에 대하여 에칭작용에 대항하는 양호한 에칭 저항 및 양호한 절연 특성을 갖는 것을 의미하기 때문이다.
이 절연 스페이서는 실리콘 옥사이드(SiOx), 불소-함유 실리콘 옥사이드 (SiOF), 포스포-실리케이트 글래스(PSG), 또는 붕소-도핑된 PSG(BPSG)로 만들어진는 것이 바람직하다. 그 이유는 이들 재료가 실리콘 니트라이드보다 더 낮은 비유전율과 양호한 절연 특성을 갖는 것을 의미한다.
이 도전 패드는 실리콘(Si), 또는 텅스턴(W)으로 만들어지는데, 이들 2가지 재료들은 제1레벨 도전층에 쉽게 선택적으로 성장되기 때문이다.
본 발명의 제2측면에 따른 반도체 장치가 제1도전형의 반도체 기판으로 구성된다. 게이트 절연층이 상기 기판에 형성된다. 게이트 전극이 상기 게이트 절연층에 형성된다.
절연 캡이 상기 게이트 전극에 형성된다. 이 절연 캡은 상기 게이트 전극의 상부면 전체를 덮는다.
제1 및 제2절연 측벽 스페이서는 상기 게이트 전극의 측면 각각에서 상기 게이트 절연층에 형성된다. 상기 제1측벽 스페이서는 상기 게이트 전극의 측면과 상기 게이트 전극의 한쪽 측면에 있는 상기 캡을 덮는다. 상기 제2측벽 스페이서는 상기 게이트 전극의 측면과 상기 게이트 전극의 다른 측면에 있는 상기 캡을 덮는다.
제2도전형의 제1 및 제2소스/드레인 영역들이 상기 게이트 전극의 측면 각각에서 상기 기판에 형성된다. 상기 제1 및 제2소스/드레인 영역들은 상기 게이트 전극과 자기정렬된다.
제1 및 제2윈도우가 상기 제1 및 제2소스/드레인 영역들을 덮지 않도록 상기 게이트 절연층에 형성된다. 상기 제1 및 제2윈도우는 각각 상기 제1 및 제2절연 측벽 스페이서와 자기정렬된다.
제1 및 제2도전 패드가 상기 제1 및 제2윈도우를 통해 상기 제1 및 제2소스/드레인 영역들에 접촉하고 전기 접속되도록 형성된다. 상기 제1 및 제2도전 패드의 상부는 상기 절연 캡의 상부보다 더 높다. 상기 제1 및 제2도전 패드의 상부는 상기 절연 캡과 중첩된다.
층간 절연층이 상기 제1 및 제2도전 패드, 상기 제1 및 제2절연 측벽 스페이서 및 상기 절연 캡을 덮도록 상기 기판에 또는 위에 형성된다. 상기 층간 절연층은 상기 제1 및 제2도전 패드로 확장되는 제1 및 제2접촉 홀을 갖는다.
도전 배선은 상기 층간 절연층의 상기 제1 및 제2접촉 홀을 통해 상기 제1 및 제2도전 패드에 접촉하고 전기 접속되도록 상기 층간 절연층에 형성된다.
본 발명의 제2측면에 따른 반도체 장치에 있어서, 제1 및 제2윈도우는 게이트 절연층에 형성되어 각각 제1 및 제2절연 측벽 스페이서와 함께 자기정렬된다. 따라서, 어떤 마진도 제1 및 제2윈도우의 형성에 필요하지 않게된다.
다른 한편으로, 층간 절연층의 제1 및 제2접촉 홀의 위치가 제1 및 제2도전 패드에 대한 계획된 위치로부터 벗어나면, 이 절연 캡이 층간 절연층으로부터 부분적으로 노출될 수 있다.
그러나, 이 절연 캡은 층간 절연층에 제1 및 제2접촉 홀을 형성하는 프로세스 동안 제공되는 에칭 작업에 대항하는 에칭 저항 재료로 만들어진다. 따라서, 절연 캡의 노출 영역이 이 프로세스 동안 거의 에칭되지 않는다. 이는 상기 게이트 전극과 배선층 사이의 전기 절연이 보장되는 것을 의미한다.
또한, 절연 캡의 높은 에칭 저항 때문에, 제1 및 제2도전 패드가 충분히 긴 거리에서 서로 떨어져 배치된다. 이는 제1 및 제2도전 패드 사이의 전기 절연이 보장되는 것을 의미한다.
더욱이, 제1 및 제2절연 측벽 스페이서 각각이 실리콘 니트라이드보다 더 낮은 비유전율을 가지는 재료로 만들어지기 때문에, 기생 커패시턴스는 제2도의 앞서 설명한 종래 구조와 비교하여 감소된다.
그 결과, 본 발명의 제2측면에 따른 반도체 장치가 기생 커패시턴스 및 전기 절연과 관련한 상기 문제들없이 쉽게 소형화될 수 있다.
또한, 제1 및 제2절연 측벽 스페이서가 SiO2로 제조되고, 게이트 절연층에 위치하고 따라서 핫-캐리어 저항이 저하되기는 어렵다. 이는 장시간 신뢰도가 시간의 경과로 저하되는 것이 방지되는 것을 의미한다.
제2측면에 따른 반도체 장치에서, 바람직하게는, 절연 캡이 실리콘 니트라이드(SiNx), 실리콘 옥시니트라이드(SiOx), 또는 알루미나(Al2O3)로 만들어지는데, 이들 재료들은 양호한 에칭 저항 및 양호한 절연 특성을 갖는다.
바람직하게는, 제1 및 제2절연 측벽 스페이서 각각은 실리콘 옥사이드 (SiOx), 불소-함유 실리콘 옥사이드(SiOF), 포스포-실리케이트 글래스(PSG), 또는 붕소-도핑된 PSG(BPSG)로 만들어진다. 이들 재료들은 실리콘 니트라이드 보다 더 낮은 비유전율과 양호한 절연 특성을 갖는다.
제1 및 제2도전 패드 각각이 실리콘(Si) 또는 텅스텐(W)으로 만들어지는데, 이들 2개 재료가 제1 또는 제2 소스/드레인 영역에서 쉽게 선택적으로 성장되기 때문이다.
제1a도 내지 제1f도는 종래의 반도체 장치의 제조 방법을 각각 도시하는 개략부분단면도.
제2도는 다른 종래의 반도체 장치의 개략 부분 평면도.
제3도는 본 발명의 제1실시예에 따른 반도체 장치의 개략 부분 평면도.
제4도는 제3도의 선IV-IV를 따라 절취한 개략 단면도.
제5도는 제3도의 선V-V를 따라 절취한 개략 단면도.
제6도는 본 발명의 제2실시예에 따른 반도체 장치의 개략 부분 평면도.
제7도는 제6도의 선VII-VII를 따라 절취한 개략 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : p-형 실리콘기판 2 : 필드 옥사이드층
3 : 확산 영역 4 : 층간 절연층
5A, 5B : 제1 및 제2선형 하위층 6A, 6B : 제1 및 제2절연 캡
7 : 접촉 홀 8A : 선형 절연스페이서
9 : 도전성 실리콘 패드
본 발명이 효과적으로 쉽게 실시될 수 있도록, 첨부한 도면을 참고로 설명한다.
본 발명의 선호되는 실시예들이 첨부한 도면을 참고로 하기에서 설명된다.
[제1실시예]
본 발명의 제1실시예에 따른 반도체 장치는 하나의 배선구조만이 도시된 제3,4도에 도시되어 있다. 다수의 동일한 배선구조들이 이 반도체 장치에 제공된다는 것은 말할 필요가 없다. 이해의 편의를 위해 이 배선구조들 중 하나만이 설명된다.
제3,4도 및 제5도에 도시된 것처럼, 필드 옥사이드층(2)이 p-형 실리콘 기판 (1)의 주요 표면에 선택적으로 형성되어, 액티브 영역을 한정한다. n-형 확산 영역 또는 층(3)은 기판(1)의 액티브 영역에 형성된다. 이 확산 영역(3)이 제1레벨 도전층으로서 이용된다. 이 영역(3)이 제3도에 도시된 바와 같이, 직사각형의 투시 형상을 갖는다.
층간 절연층(4)은 전체 기판(1)위에 확산 영역(3)과 필드 옥사이드층(2)에 형성된다. CVD 프로세스에 의해 형성된 층(4)은 실리콘 옥사이드로 만들어지는 것이 선호된다.
제2레벨 도전층(5)은 층간 절연층(4)에 형성된다. 이 층(5)은 동일 방향을 따라 뻗어있는 제1 및 제2선형 하위층(5A와 5B)을 갖는다. 이 하위층(5A와 5B)은 갭에 의해 서로 분리되어 있다. 이 하위층(5A와 5B) 각각은 F의 처리가능한 최소폭을 갖는다. 이 하위층(5A 및 5B)은 F의 처리가능한 최소 거리를 갖는다.
제1 및 제2절연 캡(6A와 6B)은 각각 상기 제1 및 제2하위층(5A와 5B)에 형성된다. 상기 제1 및 제2하위층(5A와 5B)의 전체 상부면은 각각 제1 및 제2절연 캡(6A와 6B)으로 덮힌다. 제1 및 제2절연 캡(6A와 6B) 각각은 실리콘 니트라이드로 만들어진다.
상기 제1 및 제2하위층(5A와 5B)과 상기 제1 및 제2절연 캡(6A와 6B)은 다음과 같이 제조된다:
적절한 도전층은 층간 절연층(4)에 형성되고, 그 다음 실리콘 니트라이드층이 이 도전층에 형성된다. 그 다음, 이 실리콘 니트라이드층은 마스크를 이용하는 에칭 프로세스 및 대중적인 리소그래피에 의해 패턴화되어 제1 및 제2절연 캡(6A와 6B)을 형성한다. 그런 후에, 이 도전층은 동일한 마스크를 이용하는 에칭 프로세스 및 일반적인 리소그래피에 의해 패턴화되어 제1및 제2하위층(5A와 5B)을 형성한다. 에칭 프로세스로서, RIE 프로세스가 이용될 수 있다.
접촉 홀(7)이 층간 절연층(4)에 형성되어 밑에 놓이는 n-형 확산 영역(3)으로 뻗어 있다. 이 접촉 홀(7)은 상기 제1 및 제2도전성 하위층(5A와 5B) 둘 다와 자기정렬된다. 그러나, 필요할 때, 이 접촉 홀(7)은 상기 하위층(5A와 5B) 중 하나와 자기정렬될 수 있다. 이 접촉 홀(7)의 크기는 상기 하위층(5A와 5B)의 횡방향 편차로 인해 F의 처리가능한 최소 크기보다 더 작을 수 있다.
이 접촉 홀(7)은 다음의 프로세스에 의해 형성된다.
윈도우를 가지는 포토레지스트 필름은 층간 절연층(4)에 형성되어 상기 제1 및 제2도전성 하위층(5A와 5B) 및 상기 제1 및 제2절연 캡(6A와 6B)을 덮는다. 이 윈도우는 접촉 홀(7)에 상응하는 위치에 위치한다. 이 윈도우의 처리가능한 최소 크기는 F이다. 그 다음, 마스크로서 포토레지스트를 이용하여, 이 층간 절연층(4)이 예를 들어 부식액으로서, CF4및 CH2F2의 가스 혼합물을 이용하는 RIE 프로세스에 의해 선택적으로 에칭된다. 이 부식액은 실리콘 니트라이드 캡(6A 및 6B)을 거의 에칭하지 않으므로 이 캡(6A 및 6B)은 이 RIE 프로세스 동안 에칭 마스크로서 이용된다.
내부 절연 스페이서(8A)는 확산 영역(3)에 형성되어 층간 절연층(4)의 내부 측면, 상기 제1 및 제2도전성 하위층(5A와 5B)의 내부 측면(5a) 및 제1 및 제2절연 캡(6A 및 6B)의 내부 측면(6a)과 접촉한다. 그 스페이서(8A)는 제3도에 도시된 바와 같이, 직사각형의 투영 형상을 갖는다.
한 쌍의 외부 절연 스페이서(8B)가 층간(4)에 형성되어 상기 제1 및 제2도전성 하위층(5A와 5B) 및 제1 및 제2절연 캡(6A 및 6B)의 외부 측면과 접촉한다. 이 외부 절연 스페이서(8B)는 접촉 홀(7)의 각각의 측부에 위치한다. 스페이서(8B) 각각은 제3도에 도시된 바와 같이, 하위층(5A 및 5B)을 따라 뻗어있는 선형의 투영 형상을 갖는다.
이 절연 스페이서(8A 및 8B)는 제1c도 및 제1d도에 도시된 종래 방법에 있는 것과 동일한 프로세스에 의해 형성된다. 특히, 실리콘 옥사이드층은 층간 절연층 (4)에 형성되어 하위층(5A와 5B) 및 캡(6A 및 6B)을 덮는다. 그 다음, 실리콘 옥사이드층은 뒤에서 에칭되어 제4도와 제5도에 도시된 바와 같이 선택적으로 남게된다.
접촉 홀(7)은 도전성 실리콘 패드(9)로 채워진다. 이 실리콘 패드(9)는 내부 절연 스페이서(8A)에 의해 제2레벨 도전층(5)의 제1 및 제2도전성 하위층(5A와 5B)으로부터 전기적으로 분리 및 절연된다. 이 패드(9)는 n-형 실리콘으로 만들어져 이의 전기 저항을 감소시킨다. 이 패드(9)의 상부는 절연 캡(6A 및 6B)의 상부보다 더 높고 그리고 내부 절연 스페이서(8A) 및 캡(6A와 6B)과 중첩된다.
제1 및 제2도전성 하위층(5A와 5B)을 갖는 실리콘 패드(9)의 중첩 폭은 제2도의 종래 구조에서 중첩 폭(131)보다 더 작을 수 있는데, 도전성 하위층(5A와 5B)이 각각 에칭 마스크로서 이용되는 캡(6A와 6B)으로 완전히 덮히기 때문이다. 따라서, 다른 이웃하는 실리콘 패드와 상기 실리콘 패드(9)의 거리 또는 간격은 제2도의 종래 구조에서의 간격(132)보다 충분히 더 넓을 수 있다.
또한, 제1a도 내지 제1f도에 도시된 종래 방법과 같지 않게, 내부 실리콘 옥사이드 스페이서(8)는 제1실시예에서 패드(9)와 도전성 하위층(5A와 5B)사이에 위치한다. 따라서, 이 기생 커패시턴스는 제1a도 내지 제1f도의 종래의 것과 비교할 때 감소된다.
이 실리콘 패드(9)는 단결정 실리콘 또는 다결정 실리콘으로 형성되고, 이것은 공지된 선택-성장 프로세스에 의해 확산 영역(3)에 성장되는 것이 바람직하다. 상기 패드(9)에 도핑하는 것은 결정 성장 프로세스 후에 또는 프로세스중에 실행될 수 있다.
텅스텐 패드가 실리콘 패드(9) 대신에 이용될 수 있다. 층간 절연층(10)은 층간 절연층(4)에 형성되어 실리콘 패드(9), 도전성 하위층(5A와 5B) 및 절연 캡(6A와 6B)을 덮는다. 이 층(10)은 공지된 CVD 프로세스를 통해 실리콘 옥사이드, PSG, 또는 BPSG에 의해 형성되는 것이 일반적이다.
원형의 접촉 홀(11)이 형성되어 층간 절연층(10)에서 밑에 놓이는 실리콘 패드(9)로 뻗어 있다. 이 접촉 홀(11)은 F의 최소 크기와 F의 최소 간격을 갖는다. 이 홀(11)은 접촉 홀(7)의 것과 동일한 프로세스에 의해 형성된다.
하위층(5A 또는 5B)를 갖는 패드(9)의 중첩 폭은 정렬 마진보다 더 협소하고, 및 하위층(5A 및 5B)의 최소 간격은 F이다. 따라서, 상기 캡(6A 또는 6B)은 층간 절연층(10)으로부터 노출되어 제4도에 도시된 바와 같이 접촉 홀(11)에서 빈공간(12)을 통해 상기 덮히지않은 캡(6A 또는 6B)이 된다.
제3레벨 도전층으로서 이용되는 이 배선층(13)은 층간 절연층(10)에 형성되어 도전성 실리콘 패드(9)와 접촉하고 및 전기 접속된다. 이 배선층(13)은 제2레벨 도전층(5)의 제1 및 제2도전 하위층(5A 및 5B)에 직교하는 방향을 따라 뻗어있다.
따라서, 제3레벨 도전층(13)은 도전성 실리콘 패드(9)를 통해 상기 제1레벨 도전층(3)에 전기 접속되며, 제3레벨 도전층(13)은 제2레벨 도전층(5)으로부터 전기 절연되어 있다.
위에서 설명한 것처럼, 제1실시예에 따른 반도체 장치에 있어서, 이 실리콘 니트라이드 절연 캡(6A와 6B)은 각각 도전성 하위층(5A와 5B)에 형성된다. 그 결과, 상기 빈공간(12)이 홀(11)에서 제1 또는 제2절연 캡(6A 또는 6B)을 덮지않아 상기 층간 절연층(10)의 접촉 홀(11)에서 발생될지라도, 절연 캡(6A 및 6B)의 두께는 층(10)에서 접촉 홀(11)을 형성하는 에칭 프로세스 동안 거의 감소되지 않는다.
그 결과, 배선층(13)(제3레벨 도전층)과 도전 하위층(5A 및 5B)(제2레벨 도전층)사이의 전기 절연 및 이웃하는 2개의 실리콘 패드(9)사이의 전기 절연 둘다가 동시에 보장될 수 있다.
제1실시예의 변형예로서, 다른 층간 절연층이 상부 및 하부 층간 절연층(4와 10)사이에 부가적으로 형성될 수 있다. 이 경우에, 상기 하부 층간 절연층(4)에 또는 위에 형성된 제1 및 제2절연 캡(6A 및 6B)과 제1 및 제2도전 하위층(5A와 5B)을 포함하는 제2레벨 도전층(5)은 부가의 층간 절연층(4)으로 덮힌다. 이 부가의 층간 절연층의 표면은 화학적/기계적 플리싱 프로세스에 의해 평면화되는 것이 일반적이다.
또한, 접촉 홀(7)은 부가의 층간 절연층과 하부의 층간 절연층(4)을 뚫고 확산 영역(3)으로 간다. 이 실리콘 옥사이드 스페이서(8A)가 접촉 홀(7)에 형성되어 하부의 층간 절연층(4)의, 및 제1 및 제2도전 하위층(5A와 5B)의, 그리고 제1 및 제2절연 캡(6A 및 6B)의 내부 측면을 덮는다.
이 제1 및 제2절연 캡(6A와 6B)의 상부는 부가의 층간 절연층의 것과 동일한 레벨로 있을 수 있거나 또는 있을 수 없다.
이 필드 옥사이드층(2)은 기판(1)에 형성된 트렌치에 묻히도록 형성된다. 다시 말해, 트렌치 절연 구조는 제1실시예에서 이용될 수 있다.
[제2실시예]
본 발명의 제2실시예에 따른 반도체 장치는 제6도와 제7도에 도시되어 있고, 이것은 2개의 MSFET를 포함한다. 이 실시예는 제1실시예에 따른 배선구조가 MOSFET에 인가되는 경우에 일치한다.
필드 옥사이드층(22)은 p-형 실리콘 기판(21)의 주요 표면에 선택적으로 형성되어, 액티브 영역(23)을 한정한다. 2개의 게이트 옥사이드층(24)은 영역(23)에서 기판(21)의 주요 표면에 형성된다. 2개의 게이트 전극(25)이 각각 게이트 옥사이드층(24)에 형성된다.
각각의 게이트 전극(25)의 처리가능한 최소 폭과 이웃하는 게이트 전극(25)의 처리가능한 최소 간격은 각각 F(=0.15㎛)이다.
이 게이트 전극(25)은 제2레벨 도전층으로서 이용된다.
약 100nm의 두께를 가지는 2개의 절연 캡(26)은 각각 2개의 게이트 전극(25)에 형성된다. 게이트 전극(25)의 전체 상부는 각각 절연 캡(26)으로 덮힌다.
소스/드레인 영역으로서 이용되는 3개의 n-형 확산 영역(28)은 액티브 영역 (23)에서 기판(21)에 형성된다. 이 영역(28)은 2개의 게이트 전극(25) 및 필드 옥사이드층(22)과 자기정렬된다.
이 확산 영역(28)은 제1레벨 도전층으로서 이용된다. 이 영역(28)은 제6도에 도시된 바와 같이, 직사각형 투영 형상을 갖는다.
게이트 전극(25)의 측면(25a)과 절연 캡(26)의 측면(26a)은 각각 4개의 절연 측벽 스페이서(27)로 덮혀있다. 약 40nm의 두께를 가지는 측벽 스페이서 각각은 실리콘 옥사이드층을 패턴화하여 형성된다.
이 게이트 옥사이드층(24)은 각각의 확산 영역(28)을 덮지않는 3개의 윈도우 (24a)를 갖는다. 윈도우(24a)의 왼쪽 측부의 것이 왼쪽 게이트 전극 및 마주하는 필드 옥사이드층(22)과 자기정렬된다. 윈도우(24a)의 오른쪽 측부의 것이 오른쪽 게이트 전극 및 마주하는 필드 옥사이드층(22)과 자기정렬된다. 이 윈도우(24a)의 중앙의 것은 2개의 게이트 전극(24)과 자기정렬된다.
이 윈도우(24a)는 측벽 스페이서(27)를 형성하는 프로세스 동안 형성된다. 특히, 이 측벽 스페이서(27)는 (제1실시예에 설명된)실리콘 옥사이드층을 뒤에서 에칭하여 형성되고, 게이트 옥사이드층(24)은 절연 스페이서(27) 및 필드 옥사이드층(22)과 자기정렬되도록 프로세스 동안 에칭 작업에 의해 선택적으로 에칭된다.
이 윈도우(24a)의 처리가능한 최소 크기는 0.15㎛ 또는 그 이하가 될 수 있다.
3개의 도전성 실리콘 패드(29)는 각각 게이트 옥사이드층(24)의 그에 상응하는 윈도우(24a)를 통해 확산 영역(28)에 형성된다. 이 패드(29)는 그에 상응하는 확산 영역(28)과 접촉하고 이와 전기 접속된다. 이 패드(29) 각각은 그에 상응하는 절연 측벽 스페이서 또는 스페이서들(27)에 의해 그에 상응하는 게이트 전극 또는 전극들(25)로부터 분리되고 전기적으로 절연되어 있다. 이 패드(29) 각각은 n-형 실리콘으로 만들어져 이의 전기 저항을 줄인다. 이 패드(29)의 상부들은 절연 캡(26)의 상부들보다 더 높으며, 또한 절연 스페이서(27) 및 절연 캡(26)과 중첩된다. 이 패드(29)의 상부들은 이웃하는 필드 옥사이드층(22)과 중첩된다.
그에 상응하는 게이트 전극(25)을 가지는 상기 실리콘 패드(29)의 중첩 폭이 0.01㎛(10nm)이면 충분하고, 이것은 0.05㎛의 정렬 마진 및 제2도의 종래 구조에서 중첩 폭보다 더 작을 수 있는데, 이 게이트 전극(25)은 각각 에칭 마스크로서 이용되는 절연 캡(26)으로 완전히 덮힌다. 따라서, 제1실시예처럼, 실리콘 패드(29)의 간격은 제2도의 종래 구조에서 간격(132)보다 충분히 넓을 수 있다.
또한, 제1a도 내지 제1f도에 도시된 종래 방법과 같지 않게 실리콘 옥사이드 스페이서(27)는 제2실시예에서 실리콘 패드(29)와 그에 상응하는 게이트 전극(25) 사이에 위치한다. 그러므로, 이 기생 커패시턴스는 제1a도 내지 제1f도의 종래의 것과 비교하여 감소된다.
이 실리콘 패드(29)는 단결정 실리콘 또는 다결정 실리콘에 의해 형성되고, 이것은 공지된 선택-성장 프로세스에 의해 확산 영역(28)에 성장되는 것이 바람직하다. 패드(29)에 도핑하는 것은 결정 성장 프로세스 동안 또는 프로세스후에 실행될 수 있다.
텅스텐 패드가 실리콘 패드(29) 대신에 이용될 수 있다.
층간 절연층(30)은 기판에 형성되어 필드 옥사이드층(22), 실리콘 패드(29), 게이트 전극(25) 및 절연 캡(26)을 덮는다. 이 층(30)은 공지된 CVD 프로세스를 통해 실리콘 옥사이드, PSG, 또는 BPSG에 의해 형성되는 것이 일반적이다.
3개의 환형 접촉 홀(31)이 층간 절연층(30)에서 밑에 있는 실리콘 패드(29)로 뻗도록 형성된다. 이 접촉 홀(31) 각각은 F(=0.15㎛)의 최소 크기와 F의 최소 간격을 갖는다. 이 홀들(31)은 제1실시예에서 접촉 홀(7과 12)의 것과 같은 프로세스에 의해 형성된다.
그에 상응하는 게이트 전극(25)을 가지는 각각의 패드(9)의 중첩 폭은 정렬 마진보다 더 협소하고, 그리고 게이트 전극(25)의 최소 간격은 F이다. 따라서, 이 절연 캡(26) 중 하나는 층간 절연층(30)으로부터 노출되어 제7도에 도시된 것처럼 접촉 홀(31)에 있는 빈공간(33)을 통해 이 덮혀있지 않은 캡(26)이 된다.
제3레벨 도전층으로서 이용되는 배선층(32)은 층간 절연층(30)에 형성되어 도전 실리콘 패드(29)와 접촉되고 이와 전기 접속되어 있다. 이 배선층(32)은 제2레벨 도전층으로서 이용되는 게이트 전극(25)에 직교하는 방향을 따라 뻗어 있다.
따라서, 제3레벨 도전층(32)은 도전 실리콘 패드(29)를 통해 제1레벨 도전층 (28)에 전지 접속되어 있고, 제3레벨 도전층(32)은 제2레벨 도전층(25)으로부터 전기 절연되어 있다.
위에서 설명한 것처럼, 제2실시예에 따른 반도체 장치에 있어서, 실리콘 니트라이드 절연 캡(26)은 각각 게이트 전극(25)에 형성된다. 그 결과, 빈공간(33)이 층간 절연층(30)의 접촉 홀(31)에서 발생하여 이 홀(31)에서 절연 캡(26) 중 적어도 하나를 덮지 않을지라도, 이 절연 캡(26)의 두께는 층(30)에서 상기 접촉 홀 (31)을 형성하는 에칭 프로세스 동안 거의 감소되지 않는다.
그 결과, 배선층(32)(제3레벨 도전층)과 게이트 전극(25)(제2레벨도전층)사이의 전기 절연 및 이웃하는 2개의 실리콘 패드(29)사이의 전기 절연들 다가 동시에 보장될 수 있다.
더욱이, 제2실시예에서, 게이트 전극(25)의 측면(25a)은 각각 실리콘 옥사이드 스페이서(27)로 덮힌다. 따라서, 제2실시예에서 MOSFET는 개선된 핫-캐리어 저항을 갖는다. 이는 이 MOSFET의 장기간 신뢰도가 시간의 경과로 악화되는 것을 방지하는 것을 의미한다.
다음의 테스트 결과는 발명자에 의해 구해졌다.
게이트 옥사이드층(24)이 7.5nm의 두께를 가지며, 제2실시예에서 소스-대-드레인 전압이 2.4V로서 설정되었을 때, 이 MOSFET의 수명은 10년 이었다.
다른 한편으로, 제1a도 내지 제1f도를 참고로 앞서-설명된 종래의 배선구조에 있어서, 이 게이트 옥사이드층(103)이 7.5nm의 두께를 가지며, 그리고 소스-대-드레인 전압이 (2.4V보다 낮은)2.0V로서 설정될 때, 이 MOSFET의 수명은 10년이었다.
이 결과가 보여주는 것은 제2실시예에 따른 반도체 장치의 장시간 신뢰도는 종래의 것보다 길다는 것이다.
제2실시예의 변형예로서, 다른 층간 절연층은 층간 절연층(30)과 기판(21)사이에 부가적으로 형성될 수 있다. 이 부가의 층간 절연층의 표면은 CMP 프로세스 등에 의해 평면화되는 것이 바람직하다.
이 경우에, 옥사이드층(24)의 윈도우(24a) 대신에, 그에 상응하는 확산영역 (28)으로 뻗어있는 접촉 홀이 부가의 층간 절연층에 형성된다. 이 접촉 홀의 내측면은 각각 실리콘 옥사이드 스페이서로 덮힌다. 이 변형예는 제1실시예에 따른 배선구조와 비슷하다.
본 발명의 바람직한 형태는 이미 설명하였고, 수정예들은 본 발명의 사상에서 벗어남이 없이 당업자에게는 자명함을 알 수 있다. 따라서, 본 발명의 범위는 다음의 청구항에 의해서만 결정된다.
따라서, 본 발명의 반도체장치는 1-Gb DRAMs에 상응하는 수준으로 소형화될 수 있고, 기생 커패시턴스 및 전기 절연과 관련한 상기 문제들을 발생시키지 않고, 그리고 장기간 신뢰도가 시간의 경과로 처하되는 것을 막는다.

Claims (8)

  1. (a) 반도체 기판에, 안에 또는 위에 형성된 제1레벨 도전층;
    (b) 상기 제1레벨 도전층을 덮도록 상기 기판에 또는 위에 형성되고, 상기 제1레벨 도전층으로 뻗어있는 제1접촉 홀을 가지고 있는 제1층간 절연층;
    (c) 상기 제1층간 절연층에 형성되고, 갭에 의해 서로 분리되어 있는 제1 및 제2도전 하위층을 가지고 있는 제2레벨 도전층;
    (d) 상기 제2레벨 도전층의 상기 제1 및 제2도전 하위층에 각각 형성되고, 갭에 의해 서로 분리되어 있고, 각각 제1 및 제2도전 하위층의 상부면 전체를 덮는 제1 및 제2절연캡으로서, 그의 상기 갭과 상기 제1 및 제2도전 하위층의 상기 갭은 상기 제1절연층의 제1접촉 홀과 통하고, 상기 제1접촉 홀은 상기 제1 및 제2도전 하위층들중 하나 이상과 자기정렬되어 있는 제1 및 제2절연 캡;
    (e) 상기 제2레벨 도전층의 상기 제1 및 제2도전 하위층의 내부 측면을 덮도록 상기 하부 접촉 홀에 형성되고, 실리콘 니트라이드보다 더 낮은 비유전율을 가지는 재료로 만들어진 절연 스페이서;
    (f) 상기 제1레벨 도전층에 접촉되고 전기 접속되도록 상기 하부 접촉 홀에 형성되고, 상부가 상기 제1 및 제2절연 캡과 중첩되고, 상기 절연 스페이서에 의해 상기 제2레벨 도전층의 제1 및 제2도전 하위층으로부터 전기적으로 절연되는 도전 패드; 및
    (g) 상기 제2레벨 도전층, 상기 제1 및 제2절연 캡 및 상기 도전 패드를 덮기위해 상기 제1층간 절연층에 형성되고, 상기 도전 패드로 뻗어 있는 제2접촉 홀을 가지고 있고, 상기 제2접촉 홀은 상기 제1 및 제2절연 캡의 상기 갭과 상기 제1 및 제2도전 하위층의 상기 갭을 통해 상기 하부 접촉 홀과 통하는 제2층간 절연층을 포함하고;
    (h) 각각의 상기 제1 및 제2절연 캡은 상기 제2층간 절연층에서 제2윈도우를 형성하는 프로세스 동안 제공되는 에칭 작업에 대항하는 에칭 저항 재료로 만들어지고, 또한
    (i) 상기 제2접촉 홀을 통해 상기 도전 패드에 접촉하고 전기 접속되도록 상기 제2층간 절연층에 형성되고, 제3레벨 도전층을 포함하며,
    상기 제3레벨 도전층은 상기 도전 패드를 통해 상기 제1레벨 도전층에 전기 접속되는 한편, 상기 제3레벨 도전층은 상기 제2레벨 도전층으로부터 전기 절연되는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 제1 및 제2절연 캡 각각은 실리콘 니트라이트, 실리콘 옥시니트라이드 및 알루미나로 이루어지는 그룹으로부터 선택된 것으로 만들어지는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 절연 스페이서는 실리콘 옥사이드, 불소-함유 실리콘 옥사이드, 포스포-실리케이트, 글래스, 및 붕소-도핑된 포스포-실리케이트 글래스로 이루어지는 그룹으로부터 선택된 것으로 만들어지는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 도전 패드는 실리콘 및 텅스텐으로 이루어지는 그룹으로부터 선택된 것으로 만들어지는 것을 특징으로 하는 반도체 장치.
  5. (a) 제1도전형의 반도체 기판;
    (b) 상기 기판에 형성된 게이트 절연층;
    (c) 상기 게이트 절연층에 형성된 게이트 전극;
    (d) 상기 게이트 전극에 형성되고, 상기 게이트 전극의 상부면 전체를 덮는 절연 캡;
    (e) 상기 게이트 전극의 측면 각각에서 상기 게이트 절연층에 형성된 제1 및 제2절연 측벽 스페이서로서, 상기 제1측벽 스페이서는 상기 게이트 전극의 측면과 상기 게이트 전극의 한쪽 측면에 있는 상기 캡을 덮고, 상기 제2측벽 스페이서는 상기 게이트 전극의 측면과 상기 게이트 전극의 다른 측면에 있는 상기 캡을 덮는 제1 및 제2절연 측벽 스페이서;
    (f) 상기 게이트 전극의 측면 각각에서 상기 기판에 형성되고, 상기 게이트 전극과 자기정렬되는 제2도전형의 제1 및 제2 소스/드레인 영역들;
    (g) 상기 제1 및 제2 소스/드레인 영역들을 각각 덮지않도록 상기 게이트 절연층에 각각 형성되고, 각각 상기 제1 및 제2절연 측벽 스페이서와 각각 자기정렬되는 제1 및 제2윈도우;
    (h) 상기 제1 및 제2윈도우 각각을 통해 상기 제1 및 제2 소스/드레인 영역들과 접촉하고 전기 접속되도록 형성된 제1 및 제2도전 패드로서, 그의 상부가 상기 절연 캡의 상부보다 더 높고 상기 절연 캡과 중첩되는 제1 및 제2도전 패드;
    (i) 상기 제1 및 제2도전 패드, 상기 제1 및 제2절연 측벽 스페이서 및 상기 절연 캡을 덮도록 상기 기판에 또는 위에 형성되고, 상기 제1 및 제2도전 패드로 각각 뻗어있는 제1 및 제2접촉 홀을 가지고 있는 층간 절연층; 및
    (j) 상기 층간 절연층의 상기 제1 및 제2접촉 홀 각각을 통해 상기 제1 및 제2도전 패드와 접촉하고 전기 접속되도록 상기 층간 절연층에 형성된 도전 배선층을 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서, 상기 절연 캡이 실리콘 니트라이드, 실리콘 옥시니트라이드 및 알루미나로 이루어지는 그룹으로부터 선택된 것으로 만들어지는 것을 특징으로 하는 반도체 장치.
  7. 제5항에 있어서, 상기 제1 및 제2절연 측벽 스페이서 각각은 실리콘 옥사이드, 불소-함유 실리콘 옥사이드, 포스포-실리케이트 글래스, 및 붕소-도핑된 포스포 실리케이트 글래스로 이루어지는 그룹으로부터 선택된 것으로 만들어지는 것을 특징으로 하는 반도체 장치.
  8. 제5항에 있어서, 상기 제1 및 제2도전 패드 각각은 실리콘 및 텅스텐으로 이루어지는 그룹으로부터 선택된 것으로 만들어지는 것을 특징으로 하는 반도체 장치.
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