CN102005411A - 阻挡层的形成方法 - Google Patents

阻挡层的形成方法 Download PDF

Info

Publication number
CN102005411A
CN102005411A CN2009101949554A CN200910194955A CN102005411A CN 102005411 A CN102005411 A CN 102005411A CN 2009101949554 A CN2009101949554 A CN 2009101949554A CN 200910194955 A CN200910194955 A CN 200910194955A CN 102005411 A CN102005411 A CN 102005411A
Authority
CN
China
Prior art keywords
layer
barrier layer
connecting hole
reaction chamber
tan
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2009101949554A
Other languages
English (en)
Inventor
聂佳相
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN2009101949554A priority Critical patent/CN102005411A/zh
Publication of CN102005411A publication Critical patent/CN102005411A/zh
Pending legal-status Critical Current

Links

Images

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明公开了一种阻挡层的形成方法,所述阻挡层形成在连接孔内或者同时形成在沟槽和连接孔内,包括:依次淀积氮化钽TaN层和钽Ta层,形成由TaN层和Ta层构成的叠层阻挡层,所述叠层阻挡层的厚度在10~50埃;对连接孔的底部进行物理轰击re-sputter,依次刻蚀连接孔底部的Ta层和TaN层,显露出下层的铜互连线;将上述形成叠层阻挡层和re-sputter步骤循环执行N次,然后在第N层叠层阻挡层表面及下层铜互连线表面淀积第二Ta层,其中2≤N≤10。该方法在形成阻挡层时,有效降低对Low-K材料层以及对下层铜互连线的损伤,形成较好的互连层形貌。

Description

阻挡层的形成方法
技术领域
本发明涉及半导体器件互连层制造技术领域,特别涉及一种阻挡层的形成方法。
背景技术
目前,在半导体器件的后段(back-end-of-line,BEOL)工艺中,制作半导体集成电路时,半导体器件层形成之后,需要在半导体器件层之上形成金属互连层,每层金属互连层包括金属互连线和绝缘材料层,这就需要对上述绝缘材料层制造沟槽(trench)和连接孔,然后在上述沟槽和连接孔内沉积金属,沉积的金属即为金属互连线,一般选用铜作为金属互连线材料。绝缘材料层包括刻蚀终止层,例如氮化硅层,还包括形成在刻蚀终止层上的低介电常数(Low-K)材料层,例如含有硅、氧、碳、氢元素的类似氧化物(Oxide)的黑钻石(black diamond,BD)或者掺有氟离子的硅玻璃(FSG)。
现有技术中,铜互连层可以为三层,包括顶层、中间层及底层铜互连层,在实际工艺制程中,可根据不同需要设置多层铜互连层。如果是在多层铜互连层的情况下,可以按要求复制多层中间层铜互连层,有时也会按需要复制两层顶层铜互连层。具有三层铜互连层的半导体器件结构示意图如图1所示。图中绝缘材料层下是半导体器件层,图中未显示。图中顶层铜互连层由钝化层104覆盖,每层铜互连层包括刻蚀终止层101,以及沉积于其上的低介电常数材料层102;由沟槽和连接孔形成的铜互连线103掩埋在绝缘材料层中,用于连接各个铜互连层。从图1中可以看出,底层铜互连层只有连接孔;中间层铜互连层的左侧,是沟槽和位于其下的连接孔相接,而右侧只有沟槽。所以说每层互连层具体设置沟槽还是连接孔,是根据具体器件需要而定的。
为了防止铜扩散进入绝缘层,更好地限制在沟槽和连接孔内,一般采用钽(Ta)和氮化钽(TaN)的叠层结构,作为金属互连线和绝缘层之间的阻挡膜。
现有技术中可以在连接孔,或者同时在沟槽和连接孔内形成阻挡层。本申请文件以同时在沟槽和连接孔内形成阻挡层为例进行说明,同时在沟槽和连接孔内形成阻挡层的剖面示意图如图2a至2c所示。
如图2a所示,在绝缘层100上刻蚀形成有沟槽和连接孔,所述连接孔与下层的铜互连线连接。通过物理气相沉积(PVD)的方法,在沟槽的底部和侧壁上,连接孔的底部和侧壁上,以及沟槽的外表面溅射形成TaN层201;接下来,在TaN层201表面溅射形成Ta层202,TaN层201和Ta层202共同构成叠层阻挡层。
然后,如图2b所示,依次刻蚀连接孔底部上的Ta层202和TaN层201,形成开口,露出下层的铜互连线。该过程称为物理轰击(re-sputter),这是一个比较重要的步骤。如果叠层阻挡膜如图2a中的情形,也可以实现阻挡膜的作用,但是这样依次溅射形成TaN层201和Ta层202之后,连接孔底部的侧壁上的台阶覆盖(step coverage)是比较差的,即由于孔相对较窄,沉积到孔内侧壁的TaN层201和Ta层202比较薄,则该位置就难以阻挡铜的扩散。如果如图2b所示,进行物理轰击,将连接孔底部打开,则刻蚀掉的底部Ta和TaN会反溅到连接孔底部的侧壁上,恰好补充了连接孔底部的侧壁厚度。另一方面,将连接孔底部打开时,不但可以使前后层的铜金属线更好地接触,而且,为了确保完全打开连接孔的底部,会在完全刻蚀去除底部的同时,稍微过刻蚀下层的铜互连线,将下层的铜互连线刻蚀形成一个凹槽,这样在形成如图2c中所示的情形时,即在下层的铜互连线的凹槽表面溅射金属Ta时,溅射面积比较大,这样相比于只有如图2a的情形就可以减小阻挡膜的接触电阻。
但是需要注意的是,随着半导体技术的不断发展,在铜互连层内设置的铜互连线也越来越密集,所以会选择更低K值的绝缘材料层来降低铜互连线间的寄生电容,这些Low-K材料层都为多孔材料,例如BD、FSG等,机械强度较差,因此在re-sputter过程中,更容易受到等离子刻蚀的损伤。虽然re-sputter在理想状况下,只会对准连接孔的位置进行轰击,但是实际上还是会影响到连接孔外侧的区域,由于Low-K材料层机械强度较差,无法很好地抵抗等离子体的轰击,导致在沟槽与连接孔的交叠处以及连接孔的底部,都被严重损伤,示意图如图2b所示。
接着,如图2c所示,在上述形状被损坏的结构基础上,采用PVD的方法淀积第二Ta层203,覆盖露出的下层的铜互连线,以及沟槽和连接孔的其他位置,与之前的Ta层202相连为一体。至此,现有技术的阻挡层已经形成。
从上述可以看出,沟槽和连接孔内形成阻挡层之后,具有较差的形状,后续在阻挡层表面形成铜种子层及进行电化学电镀(Electrical Chemical Plating,ECP),都会产生阻碍,因此将对半导体器件的电学性能带来不利的影响。
发明内容
有鉴于此,本发明解决的技术问题是:形成阻挡层时,降低对Low-K材料层以及下层铜互连线的损伤,形成较好的互连层形貌。
为解决上述技术问题,本发明的技术方案具体是这样实现的:
本发明公开了一种阻挡层的形成方法,所述阻挡层形成在连接孔内或者同时形成在沟槽和连接孔内,该方法包括:
依次淀积氮化钽TaN层和钽Ta层,形成由TaN层和Ta层构成的叠层阻挡层,所述叠层阻挡层的厚度在10~50埃;
对连接孔的底部进行物理轰击re-sputter,依次刻蚀连接孔底部的Ta层和TaN层,显露出下层的铜互连线;
将上述形成叠层阻挡层和re-sputter步骤循环执行N次,然后在第N层叠层阻挡层表面及下层铜互连线表面淀积第二Ta层,其中2≤N≤10。
TaN层在具有金属靶Ta的反应腔内形成,通入反应腔内的气体包括氩气Ar和氮气N2
所述Ar的流量为2~20标准立方厘米每分钟sccm;
所述N2的流量为10~30sccm。
所述反应腔内直流功率为10~30千瓦;射频功率为0~1000瓦。
Ta层或者第二Ta层在具有金属靶Ta的反应腔内形成,通入反应腔内的气体包括氩气Ar,
所述Ar的流量为2~20sccm。
所述反应腔内直流功率为10~30千瓦;射频功率为0~1000瓦。
re-sputter时,通入反应腔内的气体包括Ar,
所述Ar的流量为10~30sccm。
所述反应腔内直流功率为400~2000千瓦;射频功率为400~1200瓦。
当N=2时,形成叠层阻挡层的厚度为10~50埃,进行re-sputter时,去除连接孔底部所述叠层阻挡层的厚度在10~40埃。
经过N次循环之后,所述叠层阻挡层经过N次淀积之后的厚度在50~300埃。
由上述的技术方案可见,本发明采用比较柔和的方法,通过多次沉积TaN/Ta阻挡层以及re-sputter过程,来降低对Low-K材料层的损伤。与现有技术相比,在现有技术中是一次性沉积TaN/Ta阻挡层以及进行re-sputter过程,所以TaN/Ta阻挡层沉积厚度较厚,进而在进行re-sputter时,轰击程度就必须重一些,才可以刻蚀显露出下层的铜互连线,这样长时间的轰击,自然会损伤到Low-K材料层。而本发明由于每次淀积TaN/Ta阻挡层的厚度较薄,所以每次进行re-sputter时,需要刻蚀的时间比较短,对Low-K材料层的损伤就比较小,而且也不会过多地刻蚀下层的铜互连线,最终经过多次循环形成了所需要的阻挡层厚度,也同时得到了较好的互连层形貌。
附图说明
图1为具有三层铜互连层的半导体器件结构示意图。
图2a至2c为同时在沟槽和连接孔内形成阻挡层的剖面示意图。
图3a至图3e为本发明优选实施例的形成阻挡层的具体结构示意图。
图4为本发明优选实施例的形成阻挡层的方法流程示意图。
具体实施方式
为使本发明的目的、技术方案、及优点更加清楚明白,以下参照附图并举实施例,对本发明进一步详细说明。
本发明的核心思想是:采用比较柔和的方法,通过多次沉积TaN/Ta阻挡层以及re-sputter过程,每次沉积的TaN/Ta阻挡层都相对较薄,那么re-sputter时就可以相对容易地刻蚀显露出下层的铜互连线,通过多次重复操作,来降低对Low-K材料层以及对下层铜互连线的损伤。
本发明执行上述循环步骤的次数可以为2~10次,从节省成本以及生产效率的角度考虑,本发明的优选实施例为进行两次循环。下面对进行两次循环形成阻挡层的方法,进行详细说明。
图4为本发明优选实施例的形成阻挡层的方法流程示意图,具体结构示意图请参阅图3a至图3e。该方法包括以下步骤:
步骤31、在沟槽和连接孔内形成TaN层和Ta层的叠层。当然也可以只形成TaN层或者Ta层的单层,本实施例不再赘述。由于TaN与氧化物(Oxide)的粘合性相比Ta要好,Low-K材料层的成分就是Oxide,而且TaN阻挡铜扩散的能力也相比Ta要好,但是Ta与铜的粘合性相比TaN要好,所以综合几方面的因素,优选为形成TaN层和Ta层的叠层。
如图3a所示,在绝缘层100上刻蚀形成有沟槽和连接孔,所述连接孔与下层的铜互连线连接。通过PVD的方法,在沟槽的底部和侧壁上,连接孔的底部和侧壁上,以及沟槽的外表面溅射形成TaN层;接下来,在TaN层表面溅射形成Ta层,TaN层和Ta层共同构成叠层阻挡层300。
其中,TaN层和Ta层在反应腔内通过PVD溅射形成,TaN层和Ta层共同构成叠层阻挡层300的厚度在10~50埃。首先,氩气(Ar)辉光放电产生等离子体,轰击由金属Ta构成的靶材料,撞击出Ta与通入的氮气(N2)结合,淀积TaN层。Ar的流量为2~20标准立方厘米每分钟(sccm);通入N2的流量为10~30sccm;反应腔的直流(DC)功率在10~30千瓦;射频(RF)功率0~1000瓦。接着,淀积Ta层时,只需通入Ar,辉光放电产生等离子体,轰击由金属Ta构成的靶材料,撞击出Ta,在TaN层的表面形成Ta层。此时,反应腔内的具体工艺参数为:Ar的流量为2~20sccm;反应腔的直流功率在10~30千瓦;射频功率在0~1000瓦。
步骤32、进行re-sputter,依次刻蚀连接孔底部上的Ta层和TaN层,即刻蚀连接孔底部上的叠层阻挡层300,形成开口,露出下层的铜互连线。如图3b所示。实际上步骤31中PVD溅射时,由于连接孔相对较窄,虽然淀积叠层阻挡层的厚度在10~50埃,但实际上覆盖在连接孔底的厚度要相对薄一些,所以进行re-sputter时,去除连接孔底部叠层阻挡层300的厚度在10~40埃,就可以显露出下层的铜互连线,其去除厚度的控制通过re-sputter的时间确定。re-sputter针对连接孔的底部进行刻蚀,但仍会削薄其他位置的厚度,从图3b可以看出,在沟槽的外表面,以及沟槽的底部,淀积于其上的叠层阻挡层相比于图3a中要薄。进行re-sputter的具体刻蚀工艺参数为:Ar的流量为10~30sccm;反应腔的直流功率在400~2000瓦;射频功率在400~1200瓦。
步骤33、如图3c所示,再次进行叠层TaN层和Ta层的淀积,形成第二叠层阻挡层301,所述叠层覆盖沟槽的底部和侧壁,连接孔的底部和侧壁,以及沟槽的外表面。该步骤中形成叠层的厚度及反应腔内的具体工艺参数都与步骤31中相同,在此不再赘述。
步骤34、如图3d所示,依照步骤32中的工艺参数再次进行re-sputter,依次刻蚀连接孔底部上的Ta层和TaN层,即刻蚀连接孔底部上的第二叠层阻挡层301,形成开口,再次露出下层的铜互连线。
步骤35、如图3e所示,采用PVD的方法淀积第二Ta层303,覆盖露出的下层的铜互连线,以及沟槽和连接孔的其他位置,与之前的Ta层相连为一体。形成第二Ta层303的具体工艺参数与步骤31中形成Ta层相同,同样在具有金属Ta的靶室中溅射形成,其中,Ar的流量为2~20sccm;反应腔的直流功率在10~30千瓦;射频功率在0~1000瓦。至此,本发明的阻挡层已经形成。
现有由于是一次性形成叠层TaN层201和Ta层202,所以厚度在50~300埃,而本发明具体实施例中分为两次淀积TaN/Ta叠层,无论分为几次淀积该叠层,最终确保形成图3d中的叠层厚度也在50~300埃即可。根据不同的工艺要求最终形成的叠层阻挡层厚度是不同的,如果叠层阻挡层的厚度很厚,就需要根据本发明的方法,多进行几次循环,总之,每次淀积叠层阻挡层的厚度在10~50埃最佳,确保re-sputter在短时间内,以较柔和的方式刻蚀显露出下层的铜互连线,否则又有可能出现现有技术中re-sputter时损伤互连层形貌的问题。
采用本发明的方法,分为多次循环形成阻挡层,由于每次淀积TaN/Ta阻挡层的厚度较薄,所以每次进行re-sputter时,需要刻蚀的时间比较短,对Low-K材料层以及下层铜互连线的损伤就比较小,最终经过多次循环形成了所需要的阻挡层厚度。
需要说明的是,本发明的具体实施例所列举的是同时在沟槽和连接孔内形成阻挡层的示意图,显然,如果在如图1所示的底层铜互连层内形成阻挡层时,由于图1中底层铜互连层只有连接孔,为了达到本发明的目的,在连接孔内形成阻挡层的方法,也与上述基本相同,不再一一介绍。
以上所述,仅为本发明的较佳实施例而已,并非用于限定本发明的保护范围。凡在本发明的精神和原则之内,所作的任何修改、等同替换、改进等,均应包含在本发明的保护范围之内。

Claims (9)

1.一种阻挡层的形成方法,所述阻挡层形成在连接孔内或者同时形成在沟槽和连接孔内,该方法包括:
依次淀积氮化钽TaN层和钽Ta层,形成由TaN层和Ta层构成的叠层阻挡层,所述叠层阻挡层的厚度在10~50埃;
对连接孔的底部进行物理轰击re-sputter,依次刻蚀连接孔底部的Ta层和TaN层,显露出下层的铜互连线;
将上述形成叠层阻挡层和re-sputter步骤循环执行N次,然后在第N层叠层阻挡层表面及下层铜互连线表面淀积第二Ta层,其中2≤N≤10。
2.如权利要求1所述的方法,其特征在于,TaN层在具有金属靶Ta的反应腔内形成,通入反应腔内的气体包括氩气Ar和氮气N2
所述Ar的流量为2~20标准立方厘米每分钟sccm;
所述N2的流量为10~30sccm。
3.如权利要求2所述的方法,其特征在于,所述反应腔内直流功率为10~30千瓦;射频功率为0~1000瓦。
4.如权利要求1所述的方法,其特征在于,Ta层或者第二Ta层在具有金属靶Ta的反应腔内形成,通入反应腔内的气体包括氩气Ar,
所述Ar的流量为2~20sccm。
5.如权利要求4所述的方法,其特征在于,所述反应腔内直流功率为10~30千瓦;射频功率为0~1000瓦。
6.如权利要求1所述的方法,其特征在于,re-sputter时,通入反应腔内的气体包括Ar,
所述Ar的流量为10~30sccm。
7.如权利要求6所述的方法,其特征在于,所述反应腔内直流功率为400~2000千瓦;射频功率为400~1200瓦。
8.如权利要求1至7任一项所述的方法,其特征在于,当N=2时,形成叠层阻挡层的厚度为10~50埃,进行re-sputter时,去除连接孔底部所述叠层阻挡层的厚度在10~40埃。
9.如权利要求1所述的方法,其特征在于,经过N次循环之后,所述叠层阻挡层经过N次淀积之后的厚度在50~300埃。
CN2009101949554A 2009-09-01 2009-09-01 阻挡层的形成方法 Pending CN102005411A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN2009101949554A CN102005411A (zh) 2009-09-01 2009-09-01 阻挡层的形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN2009101949554A CN102005411A (zh) 2009-09-01 2009-09-01 阻挡层的形成方法

Publications (1)

Publication Number Publication Date
CN102005411A true CN102005411A (zh) 2011-04-06

Family

ID=43812658

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2009101949554A Pending CN102005411A (zh) 2009-09-01 2009-09-01 阻挡层的形成方法

Country Status (1)

Country Link
CN (1) CN102005411A (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103730407A (zh) * 2012-10-11 2014-04-16 中芯国际集成电路制造(上海)有限公司 铜连线结构及其形成方法
CN104103573A (zh) * 2013-04-02 2014-10-15 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN107591357A (zh) * 2016-07-07 2018-01-16 中芯国际集成电路制造(北京)有限公司 互连结构及其制造方法
US10340391B2 (en) 2017-06-29 2019-07-02 United Microelectronics Corp. Semiconductor device and method for fabricating the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1913128A (zh) * 2005-08-06 2007-02-14 三星电子株式会社 双金属镶嵌金属布线图案的形成方法和形成的布线图案
US20070151861A1 (en) * 1997-05-14 2007-07-05 Ming Xi Reliability barrier integration for cu application

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070151861A1 (en) * 1997-05-14 2007-07-05 Ming Xi Reliability barrier integration for cu application
CN1913128A (zh) * 2005-08-06 2007-02-14 三星电子株式会社 双金属镶嵌金属布线图案的形成方法和形成的布线图案

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103730407A (zh) * 2012-10-11 2014-04-16 中芯国际集成电路制造(上海)有限公司 铜连线结构及其形成方法
CN104103573A (zh) * 2013-04-02 2014-10-15 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN104103573B (zh) * 2013-04-02 2017-06-16 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN107591357A (zh) * 2016-07-07 2018-01-16 中芯国际集成电路制造(北京)有限公司 互连结构及其制造方法
CN107591357B (zh) * 2016-07-07 2020-09-04 中芯国际集成电路制造(北京)有限公司 互连结构及其制造方法
US10937692B2 (en) 2016-07-07 2021-03-02 Semiconductor Manufacturing International (Beijing) Corporation Method for reducing via RC delay
US10340391B2 (en) 2017-06-29 2019-07-02 United Microelectronics Corp. Semiconductor device and method for fabricating the same
US11133418B2 (en) 2017-06-29 2021-09-28 United Microelectronics Corp. Semiconductor device and method for fabricating the same
US11476367B2 (en) 2017-06-29 2022-10-18 United Microelectronics Corp. Semiconductor device

Similar Documents

Publication Publication Date Title
US10256400B2 (en) Semiconductor device and method of manufacturing the same
US7586175B2 (en) Semiconductor wafer having embedded electroplating current paths to provide uniform plating over wafer surface
KR100365643B1 (ko) 반도체 장치의 다마신 배선 형성 방법 및 그에 의해형성된 다마신 배선 구조체
US20050255690A1 (en) Multi-step barrier deposition method
JP2005203476A (ja) 半導体装置の配線構造及びその製造方法
TW200834815A (en) Interconnect structure and method of manufacturing a damascene structure
US20060046456A1 (en) Damascene process using different kinds of metals
US8058164B2 (en) Methods of fabricating electronic devices using direct copper plating
US6841468B2 (en) Method of forming a conductive barrier layer having improve adhesion and resistivity characteristics
US8709906B2 (en) MIM capacitor and associated production method
US7872351B2 (en) Multi-layered metal line of semiconductor device for preventing diffusion between metal lines and method for forming the same
CN102005411A (zh) 阻挡层的形成方法
TW202131406A (zh) 使用電漿處理的金屬膜蝕刻方法
US6080669A (en) Semiconductor interconnect interface processing by high pressure deposition
TW200531132A (en) Method of forming wiring structure and semiconductor device
CN210015853U (zh) 半导体互连结构
KR20140144665A (ko) 높은 시트 저항을 갖는 소재 상의 전기화학적 증착
KR20080062006A (ko) 반도체 소자의 다층 금속배선 형성방법
CN102437100A (zh) 一种使用双大马士革工艺同时形成铜接触孔和第一层金属的方法
US6528415B2 (en) Method of forming a metal line in a semiconductor device
US6596629B2 (en) Method for forming wire in semiconductor device
US20090127097A1 (en) Forming Seed Layer in Nano-Trench Structure Using Net Deposition and Net Etch
CN111769072A (zh) 半导体互连结构及其制造方法
US6589816B2 (en) Method of forming metal connection elements in integrated circuits
CN112928062B (zh) 半导体结构及其形成方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: SEMICONDUCTOR MANUFACTURING INTERNATIONAL (BEIJING

Effective date: 20121116

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20121116

Address after: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18

Applicant after: Semiconductor Manufacturing International (Shanghai) Corporation

Applicant after: Semiconductor Manufacturing International (Beijing) Corporation

Address before: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18

Applicant before: Semiconductor Manufacturing International (Shanghai) Corporation

C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20110406