CN102592989B - 层间电介质的近界面平坦化回刻方法 - Google Patents
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Abstract
本发明公开了一种层间电介质层(ILD)的近界面平坦化回刻方法，包括：在晶圆表面通过化学气相沉积或者氧化方法沉积或生长一层厚的SiO2；旋涂一层SOG，然后热处理获得较为均匀的叠层结构；利用等离子体刻蚀进行SOG回刻，接近SiO2近界面时停止；等离子回刻余下的近界面SOG/SiO2结构直到所需厚度。由于采用了近界面两步刻蚀，得到了极佳的ILD平整表面，不仅在晶片中心区而且乃至在边缘处也仍然能得到平坦整齐的ILD表面。
Description
技术领域
本发明涉及半导体集成电路制造领域，更具体地，涉及一种层间电介质层(ILD)的近界面平坦化回刻方法。
背景技术
随着集成电路进入32nm时代，对层间电介质平坦化的要求也越来越高。尤其，英特尔45nm后栅(gate-last)工艺的量产成功，极大的推动了集成电路先进技术的发展。一些新的挑战和技术不断涌现，其中，假栅(dummy gate)表面电介质材料的平坦化便是关键技术之一，这在传统的前栅(gate-first)工艺中是不存在的。
然而，由于多晶硅栅(假栅)与其两侧结构的表面在厚度上存在相当大的差异，在多层隔离电介质材料沉积后，在栅条上将会形成突起，导致晶圆表面的整体均匀性变差。因此，在假栅上获得优良的均匀性将对后续工艺带来重要影响，否则，在金属栅填充后，将会由于高低不平导致存在相当大的金属残余，导致器件的可靠性问题。
为了提高晶圆均匀性，常规的做法是首先沉积一层SiO2，或者再沉积其他电介质层以提高器件的电学隔离性能，最后旋涂上一层厚的旋涂玻璃(SOG)介质。接下来，在一定温度下进行热处理，借助SOG优良的回流性能来弥补下面的电介质导致的不均匀性。然后，借助等离子刻蚀方法来回刻去除SOG和SiO2，直到在假栅上产生平坦均匀的表面。
然而，这种SOG回刻方法无法提供较好的刻蚀均匀性，导致整个晶圆在不同区域厚度变化极大，这是由于边缘刻蚀速率快于中间区域，加剧了这种不均匀性。不同区域刻蚀速率的差异来源于在回刻SOG过程中产生了聚合物，因为刻蚀机腔体内部存在气压差，不同区域残余的聚合物量决定了刻蚀速率的大小。另外一方面，当刻蚀复合叠层界面时，由于不同电介质材料存在刻蚀速率差异及刻蚀不均匀性，进一步恶化了厚度的平坦化。
以下，将参照图1～5来说明常规半导体器件制造工艺中为获得平坦的ILD或金属间电介质(IMD)表面所采用的等离子回刻技术。
图1示出了制作后栅(Gate-Last)工艺的基本顺序。首先，如图1A所示，在具有浅沟槽隔离(STI)2的衬底1上沉积垫氧化层3，在垫氧化层3上沉积假栅结构4，假栅结构4通常包括多晶硅、非晶硅的假栅极以及假栅极两侧的通常为氮化物的隔离侧墙，还可以包括假栅极上的通常为氮化物的盖层。然后，如图1B所示，利用假栅结构4作为掩模进行离子注入，在衬底1中形成源漏结构5，优选地为轻掺杂源漏(LDD)结构，并在整个结构上沉积通常为氧化物的ILD(图2中标注为6)并旋涂SOG，热处理回流之后再刻蚀形成平坦的ILD层6直至暴露出假栅结构4。接着，如图1C所示，通常采用湿法刻蚀去除假栅结构4以及垫氧化层3，在ILD层6留下的沟槽内先沉积通常为HfO2、TiO2、Ta2O5等高k材料的栅极氧化层7，再沉积第一层金属8，通常为TiN、Ti、TaN或Ta及其组合，用于提高材料之间的接合强度。最后，如图1D所示，沉积第二金属层9用作栅极金属层，通常为W、Cu、TiAl或Al及其组合，并抛光直至露出ILD层6。随后刻蚀ILD形成接触孔结构。
在图1B所示的对ILD层6进行平坦化的步骤中，为获得平坦均匀的表面，采用常规等离子刻蚀工艺需要进行两步回刻。
第一步，进行SOG回刻直到SOG/SiO2界面，如图2所示，明显地，在晶圆边缘有相对中心区域更快的刻蚀速率。当刻蚀到SOG/SiO2界面时，厚度形貌将变成类似凸形的形貌，如图3所示。在界面处，同中心区域厚度相比，边缘厚度将大大降低，这是因为在界面处，已经刻蚀到下面的氧化层。界面上下两层的速率不同，具体地，在刻蚀上层的SOG时，其刻蚀速率小于下层的SiO2的速率，导致不同区域刻蚀厚度不同，使得平坦度大大降低。
接下来，进行第二步回刻，形成如图4所示的结构,其厚度如图5所示。图5中，横轴代表晶片上相对中心处的距离(此处以4英寸晶圆为例，直径为10cm,因此整体横轴为－5cm到5cm距离)，纵轴代表电介质材料刻蚀后的厚度，可以采用干涉厚度测试仪或者椭偏仪量测得到，刻蚀速率则通过测量晶圆前后的厚度值，然后除以刻蚀的时间得到。很明显地，通过测量晶圆上不同位置的厚度值便能够得到所需的厚度形貌及刻蚀速率形貌图。进一步来说，在刻蚀过程中，由于界面两侧电介质材料不同，不同的刻蚀速率将带来很大的刻蚀厚度差异，即使以相同的刻蚀速率回刻，也会由于在界面难以控制重复性及可靠性，使得边缘效应更趋恶化。
有鉴于此，需要提供一种新颖的半导体器件平坦化回刻方法。
美国专利US.5639345利用两步刻蚀提升了平坦性能，US.5679211借助氧气原位处理获得了良好的均匀性，然而没有对叠层复合结构近界面进行处理，更多地仅仅针对SOG层。因此，需要开发一个能够提高整体均匀性并获得平坦表面的工艺。
综合常规工艺及叠层结构遇到的刻蚀问题，本发明针对叠层复合结构进行了近界面等速率回刻处理，获得了良好的均匀性能。
发明内容
本发明的目的是提高应用于后栅工艺及层间电介质(ILD)或金属间(IMD)填充的SOG/SiO2叠层结构的均匀性。进一步，本发明的目的是近界面等离子刻蚀工艺提高回刻均匀性。
实现本发明的上述目的，是通过提供一种方法，用于对在半导体结构上的电介质构成的叠层结构进行平坦化，包括：
对所述叠层结构进行热处理，使其回流；
进行第一刻蚀，直至接近所述叠层结构的层间界面处；
进行第二刻蚀，直至露出所述半导体结构的顶部。
其中，所述半导体结构是后栅制作的CMOS器件或集成电路多层金属互连结构。
其中，所述叠层结构包括双层或多层结构，由氧化硅层以及所述氧化硅层上的SOG层构成。所述氧化硅层是化学气相沉积或者热氧化方法制备的BPSG、BSG或PSG的电介质材料。所述氧化硅层厚度为2000至所述SOG层厚度为2000至
其中，所述第一刻蚀和/或所述第二刻蚀是等离子刻蚀，所述等离子刻蚀气体包括可含氧气的碳氟基或氟基气体。所述碳氟基气体包括CF4、CH2F2、CH3F及其组合，所述氟基气体为SF6。所述等离子刻蚀气体还包括氩气和氧气，同时氧气可以用来进行同步或随后原位处理以消除所述第一刻蚀产生的聚合物。
其中，所述第一刻蚀采用单步、两步或多步的等离子回刻工艺。所述第一刻蚀的停止位置与所述叠层结构的层间界面之间的距离为100至
其中，所述第一刻蚀对所述叠层上下两层结构的刻蚀速率不同，对下层SIO2的刻蚀速率是上层SOG刻蚀速率的K倍，其中K为所述叠层结构的上下两层厚度极差的比值。所述第二刻蚀对接近层间界面处的叠层结构的刻蚀速率相等。
其中，所述第一刻蚀和第二刻蚀可以在相同的腔体中进行，也可以在不同的刻蚀腔体进行。所述腔体为等离子体刻蚀机、反应离子刻蚀机、感应耦合刻蚀机、回旋共振刻蚀机或其他以等离子体源工作为基础的刻蚀机。
本发明的创新点在于包括一个对SOG进行单步或多步回刻消除刻蚀SOG时产生的聚合物带来的影响的等离子刻蚀，及以相同速率刻蚀近界面叠层结构的回刻工艺。
另外，本发明还可应用于层间电介质(ILD)或金属间电介质(IMD)填充的多层堆叠的平坦化。
最后，本发明以相对CMP较低的成本来获得平坦的表面，能应用于双层或多层电介质材料的堆叠结构。
本发明所述目的，以及在此未列出的其他目的，在本申请独立权利要求的范围内得以满足。本发明的实施例限定在独立权利要求中，具体特征限定在其从属权利要求中。
附图说明
以下参照附图来详细说明本发明的技术方案，其中：
图1为后栅(Gate-Last)工艺的基本顺序,其中第二步为形成ILD层及平坦化后的图示；
图2为采用常规工艺等离子体回刻SOG后的厚度演示形貌；
图3为采用常规工艺等离子体回刻SOG/SiO2叠层结构界面处的厚度形貌示意,边缘处刻蚀剩余厚度明显小于中心区域的厚度；
图4为采用常规工艺等离子体回刻SOG/SiO2叠层结构后的厚度演示形貌；
图5为采用常规工艺等离子体回刻SOG/SiO2叠层结构后的厚度形貌示意；
图6为依照本发明的初始的SOG/SiO2叠层结构示意图；
图7为依照本发明的采用等离子体碳氟基气体结合O2同步或随后处理消除聚合物影响后的近界面SOG/SiO2叠层结构厚度形貌；
图8为依照本发明的SOG/SiO2叠层结构最终刻蚀后的表面厚度形貌；以及
图9为依照本发明的SOG/SiO2叠层结构最终刻蚀后的表面厚度演示形貌。
具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”、“厚”、“薄”等等可用于修饰各种器件结构。这些修饰除非特别说明并非暗示所修饰器件结构的空间、次序或层级关系。
首先形成基本半导体结构，例如制作CMOS器件的后栅结构，集成电路多层金属互连结构等其他任何隔离结构。具体地，制作CMOS器件的后栅结构的基本结构的步骤包括：在具有STI(未示出)的通常为硅的衬底10上沉积垫氧化层20(未示出)，在垫氧化层20上沉积假栅结构，假栅结构通常包括多晶硅(或非晶硅)的假栅极30以及假栅极两侧的通常为氮化物的隔离侧墙，还可以包括假栅极上的通常为氮化物的盖层(未示出)，然后，利用假栅结构作为掩模进行离子注入，在衬底10中形成源漏结构，优选地为LDD结构。IC多层金属互连例如为大马士革结构，为本领域技术人员公知，在此不再详述。
然后，参照图6，在基本半导体结构上形成电介质的叠层结构。在已经形成基本半导体结构如侧墙之间沉积上一层较厚的电介质材料，通常为无掺杂的USG(无掺杂硅酸盐玻璃，即SiO2)材料，如低温氧化物(LTO)50来获得良好的绝缘性能，还可为通过化学气相沉积或者热氧化方法制备的硼磷硅酸盐玻璃(BPSG)、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)等电介质材料，厚度例如为2000至然后在LTO 50上旋涂一层较薄的SOG 60，厚度例如为2000至优选地为实施例以及附图中仅示意性给出了两层叠层结构，本领域技术人员可以知晓的是，还可以采用更多层的电介质层叠结构以获得更佳的绝缘性能，例如三层、四层LTO-SOG的组合叠层结构，但是，优选地，叠层结构的顶部以及底部分别是SOG和LTO层。
值得注意的是，由于基本半导体结构中的假栅30与其两侧结构的表面在厚度上存在相当大的差异(主要是假栅30和侧墙本身的厚度决定，对于多层金属互连结构等其他任何隔离结构而言就是金属线层或其他任何突出于表面的结构的厚度来决定)，在LTO和SOG多层隔离电介质材料沉积后，在栅条上将会形成突起部分51与61，导致晶圆表面的整体均匀性变差，因此还要进行热处理使得SOG回流以便取得较佳的平坦效果，获得初步较平坦的叠层结构。LTO的突起部分51的厚度由沉积LTO的工艺参数以及假栅30和侧墙本身的厚度决定，例如可取决于原料气体流量、沉积温度等等，具体地，突起部分51的厚度可为10至200nm。
接下来，参照图7，在例如为等离子体刻蚀机或反应离子刻蚀机及感应耦合刻蚀机或其他以等离子体为作用的刻蚀机的腔体中采用等离子体对LTO50和SOG60的叠层结构进行第一刻蚀，主要是刻蚀SOG，直到下面的SOG/SiO2近界面处。所谓近界面处，如图7中所示，为SOG60贴近SOG/SiO2界面处特别是突起部分51且大致平行于衬底10的平面，具体地，该近界面处的平面可距离SOG/SiO2界面处特别是突起部分51的顶部100至也即10至100nm，优选地是也即30nm。也就是说，对叠层结构的第一刻蚀停止于叠层结构之间的近界面处。
在该第一刻蚀中，为了消除刻蚀SOG时产生的聚合物带来的影响，这可以采用等离子刻蚀气体进行同步或随后原位处理得到。等离子刻蚀气体可包括碳氟基气体，例如CF4、CH2F2、CH3F、CHF3、C4F6、C4F8及其组合。等离子刻蚀气体还可为SF6与O2的组合。碳氟基或氟基的等离子刻蚀气体还可包括氧气，进行同步或随后原位处理以消除所述第一刻蚀产生的聚合物，第一刻蚀采用单步、两步或多步的等离子回刻工艺。由于这一步回刻与本发明的主旨并无直接关联，在此不进行详细描述。它们可以采用现有单步，两步或多步技术来实现，也可以采用将来发展的技术来实现，这并不影响本发明。
具体地，在刻蚀SOG时，需要选择一定的刻蚀速率，即对下层的SiO2层有一定的选择比。在本发明中，SOG/SiO2的刻蚀速率选择比为SOG厚度的极差(也即厚度最大值与最小值之间的差)与SiO2厚度的极差比，表示为1/K(K>1)。设SOG刻蚀速率为Ea,下层SiO2的刻蚀速率为Eb，则有Eb：Ea＝K，显然地，Eb＝K·Ea，Ea：Eb＝1/K。
图7所示的等离子回刻到叠层结构近界面处的示意图中，图两侧弯曲边缘所示代表的是晶片边缘与中心处的刻蚀差异。
然后，在进行第二刻蚀直到所需的表面，也即直至暴露出假栅结构。该第二刻蚀可采用与第一刻蚀相同的等离子刻蚀气体进行近界面等速率回刻，例如为碳氟基或氟基气体(例如CF4、CH2F2、CH3F等等及其组合，可包含氧气，也可为SF6与氧气的组合)，也即用等离子刻蚀近界面处剩余的SOG以及下方的LTO，刻蚀速率均为Ec(不同于Eb，可根据刻蚀效果调整菜单)，由于刻蚀速率相同，因此可提高界面刻蚀稳定性。其中晶片中心处与边缘处的刻蚀速率差别如图9所示。第二刻蚀与第一刻蚀所用的腔体可相同，均为同一个等离子体刻蚀机或反应离子刻蚀机及感应耦合刻蚀机或其他以等离子体为作用的刻蚀机，无需在多个工作站之间转换，因此提高了批量处理能力，节省了时间降低了成本。
如图8所示，为依照本发明的SOG/SiO2叠层结构最终刻蚀后的表面厚度形貌。其中，与图5类似地，横轴代表晶片上相对中心处的距离，纵轴代表电介质材料的厚度，厚度可以采用干涉测试仪或者椭偏仪量测得到，刻蚀速率则需要测量晶圆前后的厚度，然后除以刻蚀的时间得到。很明显地，通过测量晶圆上不同位置的厚度值便能够得到所需的厚度形貌及刻蚀速率形貌图。
对比现有技术(图5)与本发明(图8)的数据经过计算可知，晶圆有效面积从最初的60％提高到至少80％，非均匀性从10％提高到5％，从而实现了良好的平坦性能。其中，有效面积为晶圆上器件能够有效工作的面积区域，具体地，如图5、图8中的点划线所示，点划线(对应电介质厚度为1250埃)以下电介质厚度较薄表明这些区域过刻蚀较多，在后续的金属栅填充工艺，金属将会填充到里面，使得随后的工艺受到影响，因此不符合要求，不属于有效面积区域。由图中可见，图5的有效面积区域为距离中心30mm以内，图8的有效面积区域为距离中心40mm以内。另外，需要补充说明的是，晶圆表面厚度及刻蚀速率的非均匀性有两种表征方法即极差(最大值与最小值之差)非均匀性和偏差(所有测量数据的方差)非均匀性，然后除以两倍的均值，这里是用极差非均匀性作出的表征。计算结果表明，本发明大大提高了电介质厚度的均匀性，从而增大了晶圆表面的有效面积。
最终得到的刻蚀后的器件结构剖面图示意性地如图9所示，与常规工艺得到的图4所示的示意图相比，由于采用了近界面两步刻蚀，得到了极佳的ILD平整表面，也即不仅在中心区而且乃至在晶片边缘处也仍然能得到平坦整齐的ILD表面。
尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对形成器件结构的方法做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。
Claims (15)
1.一种用于对在半导体结构上的电介质构成的叠层结构进行平坦化的方法，包括：
对所述叠层结构进行热处理，使其回流，其中所述叠层结构的下层厚度大于上层厚度；
进行第一刻蚀，直至接近所述叠层结构的层间界面处，所述第一刻蚀的停止位置与所述叠层结构的层间界面之间的距离为至
进行第二刻蚀，直至露出所述半导体结构的顶部。
2.如权利要求1所述的用于对在半导体结构上的电介质构成的叠层结构进行平坦化的方法，其中，所述半导体结构是后栅制作的CMOS器件或集成电路多层金属互连结构。
3.如权利要求1所述的用于对在半导体结构上的电介质构成的叠层结构进行平坦化的方法，其中，所述叠层结构包括双层或多层结构，由下层的氧化硅层以及所述氧化硅层上的上层的SOG层构成。
4.如权利要求3所述的用于对在半导体结构上的电介质构成的叠层结构进行平坦化的方法，其中，所述氧化硅层是化学气相沉积或者热氧化方法制备的BPSG、BSG或PSG的电介质材料。
5.如权利要求3所述的用于对在半导体结构上的电介质构成的叠层结构进行平坦化的方法，其中，所述氧化硅层厚度为至所述SOG层厚度为至
6.如权利要求1所述的用于对在半导体结构上的电介质构成的叠层结构进行平坦化的方法，其中，所述第一刻蚀和/或所述第二刻蚀是等离子刻蚀。
7.如权利要求6所述的用于对在半导体结构上的电介质构成的叠层结构进行平坦化的方法，其中，所述等离子刻蚀气体包括CF4、CH2F2、CH3F、CHF3、C4F6、C4F8任一种及其组合。
8.如权利要求6所述的用于对在半导体结构上的电介质构成的叠层结构进行平坦化的方法，其中，所述等离子刻蚀气体为SF6与O2。
9.如权利要求6至8任一项所述的用于对在半导体结构上的电介质构成的叠层结构进行平坦化的方法，其中，所述等离子刻蚀气体还包括氧气，进行同步或随后原位处理以消除所述第一刻蚀产生的聚合物。
10.如权利要求6所述的用于对在半导体结构上的电介质构成的叠层结构进行平坦化的方法，其中，所述第一刻蚀采用单步、两步或多步的等离子回刻工艺。
11.如权利要求1所述的用于对在半导体结构上的电介质构成的叠层结构进行平坦化的方法，其中，所述第一刻蚀对所述叠层结构的刻蚀速率选择比为1/K，其中K为所述叠层结构的下层与上层两层厚度极差的比值。
12.如权利要求1所述的用于对在半导体结构上的电介质构成的叠层结构进行平坦化的方法，其中，所述第二刻蚀对接近层间界面处的叠层结构的刻蚀速率相等。
13.如权利要求1所述的用于对在半导体结构上的电介质构成的叠层结构进行平坦化的方法，其中，所述第一刻蚀和第二刻蚀在相同的腔体中进行。
14.如权利要求13所述的用于对在半导体结构上的电介质构成的叠层结构进行平坦化的方法，其中，所述腔体为以等离子体源工作为基础的刻蚀机。
15.如权利要求14所述的用于对在半导体结构上的电介质构成的叠层结构进行平坦化的方法，其中，所述以等离子体源工作为基础的刻蚀机为等离子体刻蚀机、反应离子刻蚀机、感应耦合刻蚀机或回旋共振刻蚀机。
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