DE102021114106A1 - Finnen-feldeffekttransistor-vorrichtung und verfahren - Google Patents

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Abstract

Ein Verfahren zum Herstellen einer Halbleitervorrichtung umfasst: Bilden einer Metallgatestruktur über einer Finne, die über ein Substrat hervorsteht, wobei die Metallgatestruktur von einer Zwischenschichtdielektrikumschicht (ILD-Schicht) umschlossen ist; Aussparen der Metallgatestruktur unter einer oberen Fläche der ILD-Schicht von dem Substrat entfernt; nach dem Aussparen, Bilden einer ersten Dielektrikumschicht über der ausgesparten Metallgatestruktur; Bilden einer Ätzstoppschicht (ESL) über der ersten Dielektrikumschicht und der ILD-Schicht; Bilden einer zweiten Dielektrikumschicht über der ESL; Ausführen eines ersten Trockenätzprozesses, um eine Öffnung zu bilden, die sich durch die zweite Dielektrikumschicht, durch die ESL und in die erste Dielektrikumschicht erstreckt; nach dem ersten Trockenätzprozess, Ausführen eines Nassätzprozesses, um die Öffnung zu reinigen; und nach dem Nassätzprozess, Ausführen eines zweiten Trockenätzprozesses, um die Öffnung durch die erste Dielektrikumschicht zu erweitern.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung 63/159,008 , eingereicht am 10. März 2021, mit dem Titel „Optimized Etch Sequence for VG Etch Beyond 3nm Node“, die hiermit durch Bezugnahme in vollem Umfang einbezogen wird.
  • HINTERGRUND
  • Die Halbleiterindustrie ist aufgrund der fortlaufenden Verbesserungen in der Integrationsdichte einer Vielzahl elektronischer Komponenten (z. B. Transistoren, Dioden, Widerständen, Kondensatoren usw.) schnell gewachsen. Größtenteils kam diese Verbesserung der Integrationsdichte durch wiederholte Verringerungen der Mindestmerkmalsgröße, die es erlauben, mehr Komponenten in einen bestimmten Bereich zu integrieren.
  • Finnen-Feldeffekttransistor-Vorrichtungen (FinFET-Vorrichtungen) werden in integrierten Schaltungen häufig verwendet. FinFET-Vorrichtungen weisen eine dreidimensionale Struktur auf, die eine Halbleiterfinne umfasst, die aus einem Substrat vorspringt. Eine Gatestruktur, die konfiguriert ist, den Fluss der Ladungsträger innerhalb eines leitfähigen Kanals der FinFET-Vorrichtung zu steuern, wickelt sich um die Halbleiterfinne. In einer Tri-Gate-FinFET-Vorrichtung beispielsweise wickelt sich die Gatestruktur um drei Seiten der Halbleiterfinne und bildet so leitfähige Kanäle auf drei Seiten der Halbleiterfinne.
  • Figurenliste
  • Aspekte dieser Offenbarung lassen sich am besten anhand der folgenden ausführlichen Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 ist eine perspektivische Ansicht eines Finnen-Feldeffekttransistors (FinFET) nach einigen Ausführungsformen.
    • 2 bis 24 illustrieren Querschnittsansichten einer FinFET-Vorrichtung in verschiedenen Stufen der Herstellung nach einer Ausführungsform.
    • 25 illustriert ein Ablaufdiagramm eines Verfahrens zur Bildung einer Halbleitervorrichtung nach einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zur Umsetzung verschiedener Merkmale der Erfindung bereit. Spezifische Beispiele von Komponenten und Anordnungen sind nachfolgend beschrieben, um diese Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele, die nicht als einschränkend zu verstehen sind. Beispielsweise kann das Bilden eines ersten Elements oder eines zweiten Elements in der folgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt gebildet sind, und es kann außerdem Ausführungsformen umfassen, in denen weitere Elemente zwischen dem ersten und dem zweiten Element gebildet sein können, sodass das erste und das zweite Element gegebenenfalls nicht in direktem Kontakt stehen.
  • Ferner können räumlich relative Begriffe wie „unter“, „unten“, „unterhalb“, „über“, „auf“, „oben“, „oberhalb“ und dergleichen hierin für eine einfachere Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Element(en) oder Merkmal(en) wie in den Zeichnungen dargestellt zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der Ausrichtung wie in den Zeichnungen dargestellt verschiedene Ausrichtungen der Vorrichtung während Benutzung oder Betrieb umfassen. Die Vorrichtung kann anderweitig ausgerichtet sein (um 90 Grad gedreht oder in einer anderen Ausrichtung) und die räumlich relativen Bezeichnungen, die hierin verwendet werden, können ebenfalls entsprechend ausgelegt werden.
  • Ausführungsformen dieser Offenbarung werden im Zusammenhang mit der Bildung einer Halbleitervorrichtung und insbesondere im Zusammenhang mit der Bildung von Durchkontaktierungen für eine Finnen-Feldeffekttransistor-Vorrichtung (FinFET-Vorrichtung) besprochen. Der Grundsatz der offenbarten Ausführungsformen kann auch auf andere Vorrichtungstypen angewendet werden, wie etwa auf planare Vorrichtungen.
  • Nach einer Ausführungsform dieser Offenbarung wird ein mehrstufiger Ätzprozess ausgeführt, der einen ersten Trockenätzprozess, einen Nassätzprozess und einen zweiten Trockenätzprozess umfasst, um Durchkontaktierungslöcher zu bilden, die sich durch mehrere Dielektrikumschichten (z. B. eine Oxidschicht über einer Nitridschicht) erstrecken, um die darunterliegenden leitfähigen Merkmale freizulegen. Der mehrstufige Ätzprozess ist vorteilhaft für Szenarien, in denen sich zwischen den mehreren Dielektrikumschichten Restmetallregionen bilden, wobei diese Restmetallregionen durch unzureichende Entfernung von Füllmetallen durch einen Planarisierungsprozess (z. B. CMP) gebildet werden. Da die Restmetallregionen den Durchkontaktierungsloch-Ätzprozess blockieren können, stellt der offenbarte mehrstufige Ätzprozess sicher, dass die Durchkontaktierungslöcher korrekt gebildet werden, unabhängig davon, ob die Restmetallregionen vorhanden sind.
  • 1 illustriert ein Beispiel eines FinFET 30 in einer perspektivischen Ansicht. Das FinFET 30 umfasst ein Substrat 50 und eine Finne 64, die über dem Substrat 50 vorspringt. Isolierungsregionen 62 sind auf gegenüberliegenden Seiten der Finne 64 gebildet, wobei die Finne 64 über die Isolierungsregionen 62 vorspringt. Ein Gatedielektrikum 66 befindet sich entlang der Seitenwände und über einer oberen Fläche der Finne 64, und eine Gateelektrode 68 befindet sich über dem Gatedielektrikum 66. Source/Drain-Regionen 80 befinden sich in der Finne 64 und auf gegenüberliegenden Seiten des Gatedielektrikums 66 und der Gateelektrode 68. 1 illustriert ferner Referenzquerschnitte, die in späteren Figuren verwendet werden. Der Querschnitt B-B erstreckt sich entlang einer Längsachse der Gateelektrode 68 des FinFET 30. Querschnitt A-A ist rechtwinklig zu Querschnitt B-B und entlang einer Längsachse der Finne 64 und in einer Richtung von beispielsweise einem Stromfluss zwischen den Source/Drain-Regionen 80. Die nachfolgenden Figuren beziehen sich um der Klarheit Willen auf diese Referenzquerschnitte.
  • 2 bis 24 illustrieren Querschnittsansichten einer FinFET-Vorrichtung 100 in verschiedenen Stufen der Herstellung nach einer Ausführungsform. Die FinFET-Vorrichtung 100 ähnelt dem FinFET 30 in 1, mit Ausnahme von mehreren Finnen und mehreren Gatestrukturen. 2 bis 5 illustrieren Querschnittsansichten der FinFET-Vorrichtung 100 entlang des Querschnitts B-B, und 6 bis 24 illustrieren Querschnittsansichten der FinFET-Vorrichtung 100 entlang des Querschnitts A-A.
  • 2 illustriert eine Querschnittsansicht eines Substrats 50. Das Substrat 50 kann ein Halbleitersubstrat sein, wie etwa ein Bulkhalbleiter, ein Halbleiter-auf-Isolator-Substrat (SOI-Substrat) oder dergleichen, das dotiert (z. B. mit einem p- oder n-Dotiermittel) oder undotiert sein kann. Das Substrat 50 kann ein Wafer sein, wie etwa ein Siliziumwafer. Allgemein umfasst ein SOI-Substrat eine Schicht eines Halbleitermaterials, das auf einer Isolationsschicht gebildet ist. Die Isolationsschicht kann beispielsweise eine Buried-OxidSchicht (BOX-Schicht), eine Siliziumoxidschicht oder dergleichen sein. Die Isolationsschicht wird an einem Substrat bereitgestellt, üblicherweise an einem Siliziumsubstrat oder an einem Glassubstrat. Andere Substrate, wie etwa ein mehrschichtiges oder Gefällesubstrat, können ebenfalls verwendet werden. In einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Silizium; Germanium; einen Verbindungshalbleiter einschließlich Siliziumkarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, einschließlich SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen daraus umfassen.
  • Mit Verweis auf 3 ist das Substrat 50 aus 2 beispielsweise unter Verwendung von Fotolithografie und Ätztechniken strukturiert. Beispielsweise ist eine Maskenschicht, wie etwa eine Padoxidschicht 52 und eine darüberliegende Padnitridschicht 56 über dem Substrat 50 gebildet. Die Padoxidschicht 52 kann ein Dünnfilm sein, der Siliziumoxid umfasst, das beispielsweise unter Verwendung eines Wärmeoxidationsprozesses gebildet ist. Die Padoxidschicht 52 kann als Adhäsionsschicht zwischen dem Substrat 50 und der darüber liegenden Padnitridschicht 56 wirken und als Ätzstoppschicht für das Ätzen der Padnitridschicht 56 dienen. In einigen Ausführungsformen ist die Padnitridschicht 56 aus Siliziumnitrid, Siliziumoxynitrid, Siliziumkarbonitrid, dergleichen oder einer Kombination daraus gebildet, und kann beispielsweise unter Verwendung von chemischer Niederdruck-Gasphasenabscheidung (LPCVD) oder plasmaunterstützter chemischer Gasphasenabscheidung (PECVD) gebildet werden.
  • Die Maskenschicht kann unter Verwendung von Fotolithografietechniken strukturiert werden. Allgemein verwenden Fotolithografietechniken ein Fotolackmaterial (nicht gezeigt), das abgeschieden, belichtet und entwickelt wird, um einen Abschnitt des Fotolackmaterials zu entfernen. Das verbleibende Fotolackmaterial schützt das darunterliegende Material, wie etwa in diesem Beispiel die Maskenschicht, vor Weiterverarbeitungsschritten wie Ätzen. In diesem Beispiel wird das Fotolackmaterial verwendet, um die Padoxidschicht 52 und die Padnitridschicht 56 zu strukturieren, um eine strukturierte Maske 58 zu bilden, wie in 3 illustriert.
  • Die strukturierte Maske 58 wird nachfolgend verwendet, um freigelegte Abschnitte des Substrats 50 zu strukturieren, um Gräben 61 zu bilden, wodurch Halbleiterfinnen 64 zwischen benachbarten Gräben 61 definiert werden, wie in 3 illustriert. In einigen Ausführungsformen sind die Halbleiterfinnen 64 durch Ätzen von Gräben in dem Substrat 50 beispielsweise unter Verwendung von reaktivem Ionenätzen (RIE), neutralem Strahlätzen (NBE), dergleichen oder einer Kombination daraus gebildet. Das Ätzen kann anisotrop sein. In einigen Ausführungsformen können die Gräben 61 (von oben gesehen) parallel zueinander verlaufende Streifen sein, die einen geringen Abstand zueinander aufweisen. In einigen Ausführungsformen können die Gräben 61 fortlaufend sein und die Halbleiterfinnen 64 umschließen. Die Halbleiterfinnen 64 können nachfolgend auch als Finnen 64 bezeichnet werden.
  • Die Finnen 64 können mit jedem geeigneten Verfahren strukturiert werden. Beispielsweise können die Finnen 64 unter Verwendung eines oder mehrerer Fotolithografieprozesse strukturiert werden, die Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse umfassen. Allgemein kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Fotolithografie und selbstausgerichtete Prozesse, was die Erstellung von Strukturen erlaubt, die beispielsweise Abstände aufweisen, die kleiner sind als es sonst unter Verwendung eines einzelnen direkten Fotolithografieprozesses möglich wäre. Beispielsweise wird in einer Ausführungsform eine Opferschicht über einem Substrat gebildet und unter Verwendung eines Fotolithografieprozesses strukturiert. Abstandhalter werden entlang der strukturierten Opferschicht unter Verwendung eines selbstausgerichteten Prozesses gebildet. Die Opferschicht wird dann entfernt und die verbleibenden Abstandhalter oder Dorne können dann verwendet werden, um die Finnen zu strukturieren.
  • 4 illustriert die Bildung eines Isoliermaterials zwischen benachbarten Halbleiterfinnen 64 zum Bilden von Isolierungsregionen 62. Das Isoliermaterial kann ein Oxid sein, wie etwa Siliziumoxid, ein Nitrid, dergleichen oder eine Kombination daraus, und kann durch chemische Gasphasenabscheidung mit hochdichtem Plasma (HDP-CVD), eine fließfähige CVD (FCVD) (z. B. eine CVD-basierte Materialabscheidung in einem externen Plasmasystem und Nachhärten, um die Umwandlung in ein anderes Material, wie etwa ein Oxid, auszulösen), dergleichen oder eine Kombination daraus gebildet werden. Andere Isoliermaterialien und/oder andere Bildungsprozesse können verwendet werden. In der illustrierten Ausführungsform ist das Isoliermaterial Siliziumoxid, das durch einen FCVD-Prozess gebildet wird. Ein Temperprozess kann ausgeführt werden, wenn das Isoliermaterial gebildet ist. Ein Planarisierungsprozess, wie etwa eine chemisch-mechanischen Politur (CMP), kann überschüssiges Isoliermaterial entfernen und obere Flächen der Isolierungsregionen 62 und obere Flächen der Halbleiterfinnen 64 bilden, die komplanar sind (nicht gezeigt). Die strukturierte Maske 58 (siehe 3) kann auch durch den Planarisierungsprozess entfernt werden.
  • In einigen Ausführungsformen umfassen die Isolierungsregionen 62 eine Auskleidung, z. B. ein Auskleidungsoxid (nicht gezeigt), an der Grenzfläche zwischen der Isolierungsregion 62 und dem Substrat 50/Halbleiterfinnen 64. In einigen Ausführungsformen wird das Auskleidungsoxid gebildet, um kristalline Mängel an der Grenzfläche zwischen dem Substrat 50 und der Isolierungsregion 62 zu verringern. Ähnlich kann das Auskleidungsoxid auch verwendet werden, um kristalline Mängel an der Grenzfläche zwischen den Halbleiterfinnen 64 und der Isolierungsregion 62 zu verringern. Das Auskleidungsoxid (z. B. Siliziumoxid) kann ein thermisches Oxid sein, das durch Wärmeoxidierung einer Flächenschicht von Substrat 50 gebildet ist, wobei jedoch auch ein anderes geeignetes Verfahren verwendet werden kann, um das Auskleidungsoxid zu bilden.
  • Als nächstes werden die Isolierungsregionen 62 ausgespart (ausgeschnitten), um Shallow-Trench-Isolierungsregionen (STI-Regionen) 62 zu bilden. Die Isolierungsregionen 62 sind so ausgespart, dass die oberen Abschnitte der Halbleiterfinnen 64 von zwischen benachbarten STI-Regionen vorspringen 62. Die oberen Flächen der STI-Regionen 62 können eine flache Fläche (wie illustriert), eine konvexe Fläche, eine konkave Fläche (wie etwa Dishing) oder eine Kombination daraus aufweisen. Die oberen Flächen der STI-Regionen 62 können durch ein geeignetes Ätzen flach, konvex und/oder konkav gebildet sein. Die Isolierungsregionen 62 können unter Verwendung eines akzeptablen Ätzprozesses ausgespart werden, wie etwa einem der selektiv für das Material der Isolierungsregionen 62 ist. Beispielsweise kann ein Trockenätzen oder in Nassätzen unter Verwendung verdünnter Flusssäure (dHF) ausgeführt werden, um die Isolierungsregionen 62 auszusparen.
  • 2 bis 4 illustrieren eine Ausführungsform des Bildens der Finnen 64, Finnen können jedoch in verschiedenen Prozessen gebildet werden. Beispielsweise kann ein oberer Abschnitt des Substrats 50 durch ein geeignetes Material ersetzt werden, wie etwa ein epitaktisches Material, das für einen beabsichtigten Typ (z. B. n oder p) der zu bildenden Halbleitervorrichtungen geeignet ist. Danach wird das Substrat 50 mit epitaktischem Material darüber strukturiert, um Halbleiterfinnen 64 zu bilden, die das epitaktische Material umfassen.
  • Als ein weiteres Beispiel kann eine Dielektrikumschicht über einer oberen Fläche eines Substrats gebildet sein; Gräben können durch die Dielektrikumschicht geätzt sein; homoepitaktische Strukturen können epitaktisch in den Gräben aufgebaut sein; und die Dielektrikumschicht kann so ausgespart sein, dass die homoepitaktischen Strukturen von der Dielektrikumschicht vorspringen, um Finnen zu bilden.
  • In noch einem weiteren Beispiel kann eine Dielektrikumschicht über einer oberen Fläche eines Substrats gebildet sein; Gräben können durch die Dielektrikumschicht geätzt sein; heteroepitaktische Strukturen können epitaktisch unter Verwendung eines anderen Materials als des Substrats in den Gräben aufgebaut sein; und die Dielektrikumschicht kann so ausgespart sein, dass die heteroepitaktischen Strukturen von der Dielektrikumschicht vorspringen, um Finnen zu bilden.
  • In Ausführungsformen, in denen ein epitaktisches Material oder mehrere epitaktische Materialien oder epitaktische Strukturen (z. B. die heteroepitaktischen Strukturen oder die homoepitaktischen Strukturen) aufgebaut sind, können das/die aufgebaute(n) Material(ien) oder Strukturen vor Ort dotiert werden, was vorherige und nachfolgende Implantierungen vermeiden kann, auch, wenn Vor-Ort- und Implantierungsdotierung gemeinsam verwendet werden können. Noch weiter kann es von Vorteil sein, ein Material in einer NMOS-Region epitaktisch aufzubauen, das sich von dem Material in einer PMOS-Region unterscheidet. In verschiedenen Ausführungsformen können die Finnen 64 Siliziumgermanium (SixGe1-x, wobei x zwischen 0 und 1 liegen kann), Siliziumkarbid, reines oder im Wesentlichen reines Germanium, einen III-V-Verbindungshalbleiter einen II-VI-Verbindungshalbleiter oder dergleichen umfassen. Beispielsweise umfassen die verfügbaren Materialien zum Bilden des III-V-Verbindungshalbleiters InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP und dergleichen, sind aber nicht darauf beschränkt.
  • 5 illustriert die Bildung der Dummygatestruktur 75 über den Halbleiterfinnen 64. Die Dummygatestruktur 75 umfasst in einigen Ausführungsformen das Gatedielektrikum 66 und die Gateelektrode 68. Eine Maske 70 kann über der Dummygatestruktur 75 gebildet werden. Um die Dummygatestruktur 75 zu bilden, ist eine Dielektrikumschicht auf den Halbleiterfinnen 64 gebildet. Die Dielektrikumschicht kann beispielsweise Siliziumoxid, Siliziumnitrid, mehrere Schichten davon oder dergleichen sein und kann abgeschieden oder thermal aufgebaut werden.
  • Über der Dielektrikumschicht wird eine Gateschicht gebildet und über der Gateschicht wird eine Maskenschicht gebildet. Die Gateschicht kann über der Dielektrikumschicht abgeschieden und dann wie etwa mit einem CMP planarisiert werden. Die Maskenschicht kann über der Gateschicht abgeschieden werden. Die Gateschicht kann beispielsweise durch Polysilizium gebildet werden, wobei jedoch auch andere Materialien verwendet werden können. Die Maskenschicht kann beispielsweise aus Siliziumnitrid oder dergleichen gebildet werden.
  • Nachdem die Schichten (z. B. die Dielektrikumschicht, die Gateschicht und die Maskenschicht) gebildet werden, kann die Maskenschicht unter Verwendung annehmbarer Fotolithografie- und Ätztechniken strukturiert werden, um Maske 70 zu bilden. Die Struktur der Maske 70 kann dann durch eine akzeptable Ätztechnik auf die Gateschicht und die Dielektrikumschicht übertragen werden, um die Gateelektrode 68 bzw. das Gatedielektrikum 66 zu bilden. Die Gateelektrode 68 und das Gatedielektrikum 66 bedecken die jeweiligen Kanalregionen der Halbleiterfinnen 64. Die Gateelektrode 68 kann auch eine Längsrichtung aufweisen, die im Wesentlichen senkrecht zur Längsrichtung der jeweiligen Halbleiterfinnen 64 verläuft.
  • Das Gatedielektrikum 66 ist im Beispiel von 5 über den Finnen 64 (z. B. über den oberen Flächen und Seitenwänden der Finnen 64) und über den STI-Regionen 62 gebildet. In anderen Ausführungsformen kann das Gatedielektrikum 66 z. B. durch Wärmeoxidierung eines Materials der Finnen 64 gebildet werden und kann daher über den Finnen 64 gebildet sein, aber nicht über den STI-Regionen 62. Diese und andere Variationen sollen vollständig in den Umfang dieser Offenbarung eingeschlossen sein.
  • Als nächstes werden, wie in 6 illustriert, leicht dotierte Drain-Regionen (LDD-Regionen) 65 in den Finnen 64 gebildet. Die LDD-Regionen 65 können durch einen Implantationsprozess gebildet werden. Der Implantationsprozess kann n- oder p-Unreinheiten in die Finnen 64 implantieren, um die LDD-Regionen 65 zu bilden. In einigen Ausführungsformen stoßen die LDD-Regionen 65 an die Kanalregion der FinFET-Vorrichtung 100 an. Abschnitte der LDD-Regionen 65 können sich unter der Gateelektrode 68 und in die Kanalregion der FinFET-Vorrichtung 100 erstrecken. 6 illustriert ein nichteinschränkendes Beispiel der LDD-Regionen 65. Andere Konfigurationen, Formen und Bildungsverfahren der LDD-Regionen 65 sind ebenfalls möglich und sollen vollständig in dem Umfang dieser Offenbarung umfasst sein. Beispielsweise können LDD-Regionen 65 nach der Bildung von Gateabstandhaltern 87 gebildet werden.
  • Noch immer mit Verweis auf 6 werden nach der Bildung der LDD-Regionen 65 die Gateabstandhalter 87 auf der Gatestruktur gebildet. Im Beispiel von 6 sind die Gateabstandhalter 87 an gegenüberliegenden Seitenwänden der Gateelektrode 68 und an gegenüberliegenden Seitenwänden des Gatedielektrikums 66 gebildet. Die Gateabstandhalter 87 können aus Siliziumnitrid, Siliziumoxynitrid, Siliziumkarbid, Siliziumkarbonitrid oder einer Kombination davon gebildet sein und z. B. durch thermische Oxidation, CVD oder einen anderen geeigneten Abscheidungsprozess gebildet sein.
  • Die in 6 illustrierten Formen und Bildungsverfahren der Gateabstandhalter 87 sind lediglich nicht-einschränkende Beispiele, und andere Formen und Bildungsverfahren sind möglich. Die Gateabstandhalter 87 können beispielsweise erste Gateabstandhalter (nicht gezeigt) und zweite Gateabstandhalter (nicht gezeigt) umfassen. Die ersten Gateabstandhalter können an den gegenüberliegenden Seitenwänden der Dummygatestruktur 75 gebildet sein. Die zweiten Gateabstandhalter können auf den ersten Gateabstandhaltern gebildet sein, wobei die ersten Gateabstandhalter zwischen einer jeweiligen Gatestruktur und den jeweiligen zweiten Gateabstandhaltern angeordnet sind. Die ersten Gateabstandhalter können in der Querschnittsansicht eine L-Form aufweisen. Als weiteres Beispiel können die Gateabstandhalter 87 nach der Bildung der epitaktischen Source/Drain-Regionen 80 (siehe 7) gebildet sein. In einigen Ausführungsformen werden Dummygateabstandhalter auf den ersten Gateabstandhaltern (nicht gezeigt) vor dem Epitaxieprozess der in 7 illustrierten epitaktischen Source/Drain-Regionen 80 gebildet, und die Dummygateabstandhalter werden entfernt und durch die zweiten Gateabstandhalter ersetzt, nachdem die epitaktischen Source/Drain-Regionen 80 gebildet sind. Alle solchen Ausführungsformen sollen vollständig im Umfang dieser Offenbarung umfasst sein.
  • Als nächstes werden, wie in 7 illustriert, Source/Drain-Regionen 80 gebildet. Die Source/Drain-Regionen 80 werden durch Ätzen der Finnen 64 gebildet, um Aussparungen (Ausschnitte) zu bilden, und durch epitaktisches Wachstum eines Materials in der Aussparung unter Verwendung geeigneter Verfahren, wie etwa metallorganischer CVD (MOCVD), Molekularstrahlepitaxie (MBE), Flüssigphasenepitaxie (LPE), Dampfphasenepitaxie (VPE), selektivem epitaktisches Wachstum (SEG) oder dergleichen oder einer Kombination davon.
  • Wie in 7 illustriert ist, können die epitaktischen Source/Drain-Regionen 80 von den jeweiligen Flächen der Finnen 64 erhabene Flächen aufweisen (z. B. über die nicht ausgesparten Abschnitte der Finnen 64 erhaben) und können Facetten aufweisen. Die Source/Drain-Regionen 80 der benachbarten Finnen 64 können zu einer kontinuierlichen epitaktischen Source/Drain-Region 80 verschmelzen. In einigen Ausführungsformen verschmelzen die Source/Drain-Regionen 80 benachbarter Finnen 64 nicht miteinander und bleiben getrennte Source/Drain-Regionen 80. In einigen beispielhaften Ausführungsformen, in denen der entstehende FinFET ein n-FinFET ist, umfassen die Source/Drain-Regionen 80 Siliziumkarbid (SiC), Siliziumphosphor (SiP), phosphordotierten Siliziumkohlenstoff (SiCP) oder dergleichen. In alternativen beispielhaften Ausführungsformen, in denen der entstehende FinFET ein p-FinFET ist, umfassen die Source/Drain-Regionen 80 SiGe und eine p-Verunreinigung wie Bor oder Indium.
  • Die epitaktischen Source/Drain-Regionen 80 können mit Dotiermitteln implantiert werden, um Source/Drain-Regionen 80 zu bilden, gefolgt von einem Temperprozess. Der Implantationsprozess kann Bilden und Strukturieren von Masken, wie etwa einem Fotolack zum Abdecken der Regionen des FinFETs, die vor dem Implantationsprozess zu schützen sind, umfassen. Die Source/Drain-Regionen 80 können eine Konzentration einer Verunreinigung (z. B. Dotiermittel) in einem Bereich von ca. 1E19 cm-3 bis ca. 1E21 cm-3 aufweisen. In einigen Ausführungsformen können die epitaktischen Source/Drain-Regionen während des Wachstums vor Ort dotiert sein.
  • Als nächstes wird, wie in 8 illustriert, eine Kontaktätzstoppschicht (CESL) 89 über der in 7 illustrierten Struktur gebildet. Die CESL 89 wirkt in einem nachfolgenden Ätzprozess als eine Ätzstoppschicht und kann ein geeignetes Material wie Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Kombinationen daraus oder dergleichen umfassen, und kann durch ein geeignetes Bildungsverfahren wie CVD, PVD, Kombinationen davon oder dergleichen gebildet werden.
  • Als nächstes wird ein erstes Zwischenschichtdielektrikum (ILD) 90 über dem CESL 89 und über den Dummygatestrukturen 75 gebildet. In einigen Ausführungsformen wird das erste ILD 90 aus einem Dielektrikum gebildet, wie etwa aus Siliziumoxid, Phosphosilikatglas (PSG), Borsilikatglas (BSG), bordotiertem Phosphosilikatglas (BPSG), undotiertem Silikatglas (USG) oder dergleichen, und kann durch jedes geeignete Verfahren, wie etwa CVD, PECVD oder FCVD, abgeschieden werden. Ein Planarisierungsprozess, wie etwa CMP, kann ausgeführt werden, um die Maske 70 zu entfernen und Abschnitte der CESL 89, die über der Gateelektrode 68 angeordnet sind, zu entfernen. Nach dem Planarisierungsprozess ist die obere Fläche der ersten ILD 90 eben mit der oberen Fläche der Gateelektrode 68.
  • Als nächstes wird in 9 ein Gate-Last-Prozess (manchmal auch als Ersatzgateprozess bezeichnet) ausgeführt, um die Gateelektrode 68 und das Gatedielektrikum 66 durch ein aktives Gate (das auch als Ersatzgate oder Metallgate bezeichnet werden kann) bzw. aktive(s) Gatedielektrikum (Gatedielektrika) zu ersetzen. So können die Gateelektrode 68 und das Gatedielektrikum 66 in einem Gate-Last-Prozess als Dummygateelektrode bzw. Dummygatedielektrikum bezeichnet werden. In einigen Ausführungsformen ist das aktive Gate ein Metallgate.
  • Mit Verweis auf 9 werden die Dummygatestrukturen 75 durch Ersatzgatestrukturen 97 (z. B. 97A, 97B, 97C) ersetzt. Nach einigen Ausführungsformen werden zur Bildung der Ersatzgatestrukturen 97 die Gateelektrode 68 und das Gatedielektrikum 66 direkt unter der Gateelektrode 68 in einem oder mehreren Ätzschritten entfernt, sodass zwischen den Gateabstandhaltern 87 Aussparungen (nicht gezeigt) gebildet werden. Jede Aussparung legt eine Kanalregion einer jeweiligen Finne 64 frei. Während der Dummygateentfernung kann das Gatedielektrikum 66 als Ätzstoppschicht beim Ätzen der Gateelektrode 68 verwendet werden. Das Gatedielektrikum 66 kann dann nach dem Entfernen der Gateelektrode 68 entfernt werden.
  • Als nächstes werden eine Gatedielektrikumsschicht 94, eine Sperrschicht 96, eine Austrittsarbeitsschicht 98 und eine Gateelektrode 95 in den Aussparungen für die Ersatzgatestruktur 97 gebildet. Die Gatedielektrikumschicht 94 ist konform in den Aussparungen abgeschieden, wie etwa auf den oberen Flächen der Seitenwände der Finnen 64 und an Seitenwänden der Gateabstandhalter 87, und an einer oberen Fläche des ersten ILD 90 (nicht gezeigt). Nach einigen Ausführungsformen umfasst die Gatedielektrikumschicht 94 Siliziumoxid, Siliziumnitrid oder mehrere Schichten davon. In anderen Ausführungsformen umfasst die Gatedielektrikumschicht 94 ein Dielektrikum mit hohem k-Wert, und in diesen Ausführungsformen kann die Gatedielektrikumschicht 94 einen k-Wert (z. B. eine Dielektrizitätskonstante) von mehr als etwa 7,0 aufweisen und ein Metalloxid oder ein Silikat aus Hf, Al, Zr, La, Mg, Ba, Ti, Pb und Kombinationen davon umfassen. Die Bildungsverfahren der Gatedielektrikumschicht 94 können Molekularstrahlabscheidung (MBD), Atomlagenabscheidung (ALD), PECVD und dergleichen umfassen.
  • Als nächstes wird die Sperrschicht 96 konform über der Gatedielektrikumschicht 94 gebildet. Die Sperrschicht 96 kann ein elektrisch leitfähiges Material wie Titannitrid umfassen, wobei jedoch andere Materialien, wie etwa Tantalnitrid, Titan, Tantal oder dergleichen alternativ verwendet werden können. Die Sperrschicht 96 kann unter Verwendung eines CVD-Prozesses wie PECVD gebildet werden. Andere alternative Prozesse wie Sputtern, metallorganische chemische Gasphasenabscheidung (MOCVD) oder ALD können jedoch alternativ verwendet werden.
  • Als nächstes kann in einigen Ausführungsformen die Austrittsarbeitsschicht 98, wie etwa eine p-Austrittsarbeitsschicht oder eine n-Austrittsarbeitsschicht, in den Aussparungen über den Sperrschichten 96 und vor der Bildung der Gateelektrode 95 gebildet werden. Beispielhafte p-Austrittsarbeitsmetalle, die in den Gatestrukturen für p-Vorrichtungen umfasst sein können, umfassen TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, andere geeignete p-Austrittsarbeitsmaterialien oder Kombinationen davon. Beispielhafte n-Austrittsarbeitsmetalle, die in den Gatestrukturen für n-Vorrichtungen umfasst sein können, umfassen Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, andere geeignete n-Austrittsarbeitsmaterialien oder Kombinationen davon. Ein Austrittsarbeitswert ist mit der Materialzusammensetzung der Austrittsarbeitsschicht assoziiert, und daher wird das Material der Austrittsarbeitsschicht gewählt, um seinen Austrittsarbeitswert so einzustellen, dass eine Zielschwellenspannung Vt in der zu bildenden Vorrichtung erreicht wird. Die Austrittsarbeitsschicht(en) kann/können durch CVD, physische Gasphasenabscheidung (PVD) und/oder einen anderen geeigneten Prozess abgeschieden werden.
  • Als nächstes wird eine Seed-Schicht (nicht gezeigt) konform über der Austrittsarbeitsschicht 98 gebildet. Die Seed-Schicht kann Kupfer, Titan, Tantal, Titannitrid, Tantalnitrid, dergleichen oder eine Kombination daraus umfassen, und kann durch ALD, Sputtern, PVD oder dergleichen abgeschieden werden. In einigen Ausführungsformen ist die Seed-Schicht eine Metallschicht, die eine einzige Schicht oder eine zusammengesetzte Schicht sein kann, die mehrere Unterschichten umfasst, die aus verschiedenen Materialien gebildet sind. Beispielsweise umfasst die Seed-Schicht eine Titanschicht und eine Kupferschicht über der Titanschicht.
  • Als nächstes wird die Gateelektrode 95 über der Seed-Schicht abgeschieden und füllt die verbleibenden Abschnitte der Aussparungen. Die Gateelektrode 95 kann aus einem metallhaltigen Material wie Cu, Al, W, dergleichen, Kombinationen daraus oder mehreren Schichten davon hergestellt sein und kann z. B. durch Elektroplattieren, elektroloses Plattieren oder ein anderes geeignetes Verfahren gebildet werden. Nach dem Bilden der Gateelektrode 95 kann ein Planarisierungsprozess wie ein CMP ausgeführt werden, um überschüssige Abschnitte der Gatedielektrikumschicht 94, der Sperrschicht 96, der Austrittsarbeitsschicht 98, der Seed-Schicht und der Gateelektrode 95 zu entfernen, dessen überschüssige Abschnitte über der oberen Fläche des ersten ILD 90 liegen. Die entstehenden verbleibenden Abschnitte der Gatedielektrikum-Schicht 94, der Sperrschicht 96, der Austrittsarbeitsschicht 98, der Seed-Schicht und der Gateelektrode 95 bilden so die Ersatzgatestruktur 97 (auch als Metallgatestruktur bezeichnet) der entstehenden FinFET-Vorrichtung 100. Wie in 9 illustriert, weisen die Metallgatestruktur 97, die Gateabstandhalter 87, die CESL 89 und die erste ILD 90 aufgrund des Planarisierungsprozesses eine komplanare obere Fläche auf.
  • Als nächstes wird in 10 ein Metallgaterückätzprozess ausgeführt, um die oberen Abschnitte der Metallgatestrukturen 97 zu entfernen, sodass die Metallgatestrukturen 97 unter der oberen Fläche der ersten ILD 90 zurücktreten. Zwischen den Gateabstandhaltern 87 werden nach dem Metallgaterückätzprozess Aussparungen 88 gebildet. Ein geeigneter Ätzprozess, wie etwa Trockenätzen, Nassätzen oder Kombinationen davon, kann als Metallgaterückätzprozess ausgeführt werden. Ein Ätzmittel für den Ätzprozess kann beispielsweise ein Halogenid (z. B. CCl4), ein Oxidationsmittel (z. B. O2), eine Säure (z. B. HF), eine Base (z. B. NH3), ein Inertgas (z. B. Ar), Kombinationen davon oder dergleichen sein.
  • Als nächstes sind in 11 die Gateabstandhalter 87 und der CESL 89 unter der oberen Fläche der ersten ILD 90 ausgespart. In einigen Ausführungsformen wird ein anisotroper Ätzprozess, wie etwa ein Trockenätzprozess, ausgeführt, um obere Abschnitte des Gateabstandhalters 87 zu entfernen. Der CESL 89 kann durch den gleichen anisotropen Ätzprozess entfernt werden, wenn der CESL 89 und die Gateabstandhalter 87 aus dem gleichen Material bestehen oder eine gleiche oder ähnliche Ätzrate für den anisotropen Ätzprozess aufweisen. In einigen Ausführungsformen wird der anisotrope Ätzprozess unter Verwendung eines Ätzmittels ausgeführt, das selektiv für das (die) Material(ien) der Gateabstandhalter 87/CESL 89 ist (z. B. eine höhere Ätzrate aufweist), sodass die Gateabstandhalter 87/CESL 89 ausgespart werden (z. B. obere Abschnitte entfernt werden), ohne die erste ILD 90 und die Metallgatestrukturen 97 wesentlich anzugreifen. In Ausführungsformen, bei denen die Gateabstandhalter 87 und der CESL 89 unterschiedliche Ätzraten aufweisen, kann ein erster anisotroper Ätzprozess unter Verwendung eines ersten Ätzmittels, das für das Material der Gateabstandhalter 87 selektiv ist, ausgeführt werden, um die Gateabstandhalter 87 auszusparen, und ein zweiter anisotroper Ätzprozess unter Verwendung eines zweiten Ätzmittels, das für das Material des CESL 89 selektiv ist, kann ausgeführt werden, um den CESL 89 auszusparen. Die oberen Flächen der ausgesparten Gateabstandhalter 87 und die obere Flächen der ausgesparten CESL 89 können mit den jeweiligen oberen Flächen der Metalltorstrukturen 97 bündig sein. In einigen Ausführungsformen wird die CESL 89 ausgespart, nachdem die Abdeckschicht 91 (nachfolgend besprochen) gebildet wird.
  • Als Nächstes werden die Metallgatestrukturen 97 erneut ausgespart, z. B. unter Verwendung desselben oder eines ähnlichen, oben besprochenen Metallgaterückätzprozesses, sodass die oberen Flächen der Metallgatestrukturen 97 niedriger (z. B. näher am Substrat) als die oberen Flächen der Gateabstandhalter 87 sind. Als nächstes wird eine Abdeckschicht 91 auf den oberen Flächen der Metallgatestrukturen 97 gebildet, um die Metallgatestrukturen 97 z. B. vor Oxidation und/oder nachfolgenden Ätzprozessen zu schützen. Die Abdeckschicht 91 ist aus einem leitfähigen Material (z. B. Metall) gebildet und wird im illustrierten Beispiel selektiv auf den oberen Flächen der Metallgatestrukturen 97 gebildet. Die Abdeckschicht 91 kann z. B. aus Wolfram gebildet sein, obwohl auch andere geeignete leitfähige Materialien verwendet werden können. Zur Bildung der Abdeckschicht 91 kann ein geeignetes Bildungsverfahren, wie CVD, PVD, ALD oder dergleichen, verwendet werden. Wenn nicht anders spezifiziert, bezieht sich ein leitfähiges Material in dieser Erklärung auf ein elektrisch leitfähiges Material und ein leitfähiges Merkmal (z. B. eine Leiterbahn) auf ein elektrisch leitfähiges Merkmal.
  • Im Beispiel von 11 haben die Abdeckschicht 91, die ausgesparten Gateabstandhalter 87 und der ausgesparte CESL 89 eine ebene (z. B. komplanare) obere Fläche. In anderen Ausführungsformen liegen Versätze (z. B. vertikale Abstände) zwischen den oberen Flächen der Abdeckschicht 91, den ausgesparten Gateabstandhaltern 87 und dem ausgesparten CESL 89 vor. Durch das Aussparen (Ausschneiden) der Gateabstandhalter 87 und des CESL 89 werden die Aussparungen 88 in 10 erweitert und in 11 als Aussparungen 88' bezeichnet.
  • Als Nächstes wird in 12 ein Dielektrikum 99 gebildet, um die Aussparungen 88' zu füllen, und als Nächstes kann ein Planarisierungsprozess, wie etwa CMP, ausgeführt werden, um überschüssige Abschnitte des Dielektrikums 99 von der oberen Fläche des ersten ILD 90 zu entfernen. In einer Ausführungsform ist das Dielektrikum 99 ein Nitrid (z. B. Siliziumnitrid, Siliziumoxynitrid, Siliziumkarbonitrid). Das Dielektrikum 99 kann mit jedem geeigneten Bildungsverfahren wie CVD, PECVD oder dergleichen gebildet sein. Das Dielektrikum 99 schützt die darunterliegenden Strukturen, wie etwa die Metallgatestruktur 97, die Gateabstandhalter 87 und Abschnitte der darunterliegenden CESL 89 vor einem oder mehreren nachfolgenden Ätzprozessen zur Bildung von Source/Drainkontakten. Details werden nachfolgend besprochen.
  • Als nächstes wird in 13 eine Dielektrikumschicht 101 über der ersten ILD 90 gebildet, und eine strukturierte Maskenschicht 102, wie etwa ein strukturierter Fotolack, wird über der Dielektrikumschicht 101 gebildet. Die Dielektrikumschicht 101 kann aus demselben oder einem ähnlichen Material wie die erste ILD 90 bestehen und kann mit demselben oder einem ähnlichen Bildungsverfahren wie die erste ILD 90 gebildet sein, sodass Einzelheiten nicht wiederholt werden. Im Beispiel aus 13 befindet sich eine Öffnung in der strukturierten Maskenschicht 102 über (z. B. direkt über) einigen der Source/Drain-Regionen 80 und über (zumindest Abschnitten von) dem Dielektrikum 99.
  • Als nächstes wird ein Ätzprozess ausgeführt, um Abschnitte der ersten ILD 90 und Abschnitte der Dielektrikumschicht 101 zu entfernen, die unter der Öffnung der strukturierten Maskenschicht 102 liegen. Der Ätzprozess kann ein anisotroper Ätzprozess sein, wie etwa ein reaktives Ionenätzen (RIE), ein Atomlagenätzen (ALE) oder dergleichen. Der Ätzprozess kann ein Ätzmittel verwenden, das selektiv für das/die Material(ien) der ersten ILD 90 und der Dielektrikumschicht 101 ist (z. B. eine höhere Ätzrate aufweist). Wie in 13 illustriert ist, werden nach dem Ätzprozess Öffnungen 104 in der ersten ILD 90 gebildet, wie etwa. zwischen gegenüberliegenden Seitenwänden der CESL 89 und über Source/Drain-Regionen 80. Die Öffnungen 104 legen die darunterliegenden Source/Drain-Regionen 80 frei. Die Öffnungen 104 dienen bei der Weiterverarbeitung dem Bilden von selbstausgerichteten Source/Drainkontakten 109 (siehe 14). Die Anzahl und die Positionen der Öffnungen 104 in 13 sind lediglich nicht-einschränkende Beispiele. Ein Fachmann auf dem Gebiet wird leicht erkennen, dass eine beliebige Anzahl von Öffnungen 104 gebildet sein kann und die Positionen der Öffnungen 104 an jeder geeigneten Stelle liegen können.
  • Das Dielektrikum 99 schützt die darunterliegenden Strukturen, wie die Gateabstandhalter 87 und die CESL 89, vor dem anisotropen Ätzprozess zur Bildung der Öffnungen 104 (z. B. schirmt sie ab). Es ist zu beobachteten, dass die Eckregionen 107 der Gateabstandhalter 87/CESL 89 bei der Herstellung dazu neigen, schneller weggeätzt zu werden als andere Regionen der Gateabstandhalter 87/CESL 89, was zu dem Problem des „Schulterverlusts“ führt. Das Schulterverlustproblem kann durch die verringerte Ätzselektivität zwischen dem/den Material(ien) der Gateabstandhalter 87/CESL 89 und dem/den Material(ien) der ersten ILD 90/Dielektrikumschicht 101 verursacht sein, wobei die verringerte Ätzselektivität eine Folge der abnehmenden kritischen Dimension (CD) in der modernen Halbleiterherstellung sein kann. Wenn die Metallgatestruktur 97 aufgrund von Schulterverlusten freigelegt ist, kann es zu einem elektrischen Kurzschluss zwischen der Metallgatestruktur 97 und der benachbarten Source/Drain-Region 80 kommen, wenn die Öffnungen 104 bei der Weiterverarbeitung mit einem leitfähigen Material gefüllt werden. Das Dielektrikum 99 schirmt die Gateabstandhalter 87/CESL 89 vor dem anisotropen Ätzprozess ab, wodurch das Auftreten des Schulterverlusts verringert oder verhindert wird, was wiederum den durch einen elektrischen Kurzschluss zwischen den Metallgatestrukturen 97 und den Source/Drain-Regionen 80 verursachten Vorrichtungsausfall verringert oder verhindert.
  • Als nächstes wird in 14 eine Sperrschicht 105 konform über der Struktur von 13 gebildet. Die Sperrschicht 105 kann Titan, Tantal, Titannitrid, Tantalnitrid oder dergleichen umfassen und kann durch ein geeignetes Bildungsverfahren wie ALD, CVD oder dergleichen gebildet sein. In einigen Ausführungsformen ist die Sperrschicht 105 so gebildet, dass sie Seitenwände und Böden der Öffnungen 104 auskleidet.
  • Als nächstes werden Silizidregionen 108 über den durch die Öffnungen 104 freigelegten Source/Drain-Regionen 80 gebildet. Die Silizidregionen 108 können gebildet werden, indem zunächst eine Metallschicht, die in der Lage ist, mit Halbleitermaterialien (z. B. Silizium, Germanium) zu reagieren, um Silizid- oder Germanidregionen zu bilden, wie etwa Nickel, Kobalt, Titan, Tantal, Platin, Wolfram, andere Edelmetalle, andere hochschmelzende Metalle, Seltenerdmetalle oder deren Legierungen, über den Source/Drain-Regionen 80 abgeschieden wird und dann ein thermischer Temperprozess ausgeführt wird, um die Silizidregionen 108 zu bilden. In einigen Ausführungsformen werden die nicht reagierten Abschnitte der abgeschiedenen Metallschicht entfernt, z. B. durch einen Ätzprozess nach dem thermischen Temperprozess. Obwohl die Regionen 108 als Silizidregionen bezeichnet werden, können die Regionen 108 auch Germanidregionen oder Siliziumgermanidregionen sein (z. B. Regionen, die Silizid und Germanid umfassen). In einer beispielhaften Ausführungsform, bei der die Sperrschicht 105 ein geeignetes Metallmaterial wie Titan oder Tantal umfasst, werden die Silizidregionen 108 durch Ausführen eines thermischen Temperprozesses gebildet, nachdem die Sperrschicht 105 gebildet wurde, sodass Abschnitte der Sperrschicht 105 an den Böden der Öffnungen 104 (z. B. auf den Source/Drain-Regionen 80) mit den Source/Drain-Regionen 80 reagieren, um Silizidregionen 108 zu bilden.
  • Als Nächstes wird ein leitfähiges Material, wie Titan, Kobalt oder dergleichen, gebildet, um die Öffnungen 104 mit Hilfe geeigneter Bildungsverfahren, wie PVD, CVD, ALD, Beschichtung und dergleichen, zu füllen. Als nächstes wird ein Planarisierungsprozess, wie etwa CMP, ausgeführt, um die strukturierte Maskenschicht 102, die Dielektrikumschicht 101 und Abschnitte des leitfähigen Materials, die sich außerhalb der Öffnungen 104 befinden, zu entfernen. Die verbleibenden Abschnitte des leitfähigen Materials in den Öffnungen 104 bilden selbstausgerichtete Source/Drainkontakte 109. Der Einfachheit halber können die selbstausgerichteten Source/Drainkontakte 109 auch als Source/Drainkontakte 109 bezeichnet werden.
  • In 14 ist ferner eine Metallregion 103 über z. B. der oberen Fläche des Dielektrikums 99 illustriert. Die Metallregion 103 (kann auch als Metallschicht bezeichnet werden) ist ein Restabschnitt des leitfähigen Materials der Source/Drainkontakte 109, der durch den Planarisierungsprozess nicht entfernt wird. In anderen Worten, die Metallregion 103 und die Source/Drainkontakte 109 sind in einigen Ausführungsformen aus demselben leitfähigen Material gebildet. Die Metallregion 103 kann z. B. dadurch gebildet werden, dass die obere Fläche des Dielektrikums 99 nicht perfekt eben ist (z. B. mit Aussparungen) und daher das leitfähige Material der Source/Drainkontakte 109 in den Aussparungen abgeschieden und nicht durch den Planarisierungsprozess entfernt wurde. Die Metallregion 103 sollte idealerweise nicht vorhanden sein. Wenn jedoch der Planarisierungsprozess unzureichend ist und die Metallregion 103 auf dem Dielektrikum 99 verbleibt, kann ein nachfolgender Ätzprozess zur Bildung von Durchkontaktierungslöchern durch das Dielektrikum 99 durch die Metallregion 103 vorzeitig gestoppt werden, was zu einem Ausfall der Vorrichtung führt. Diese Offenbarung offenbart einen mehrstufigen Ätzprozess, um sicherzustellen, dass Durchkontaktierungslöcher unabhängig vom Vorhandensein der Metallregion 103 ordnungsgemäß gebildet sind. Details werden nachfolgend besprochen. Es ist zu beachten, dass die Anzahl und die Lage der Metallregion 103 in 14 nur illustrativen Zwecken dienen und nicht einschränkend sind.
  • Als nächstes werden in 15 eine Ätzstoppschicht 111, eine Dielektrikumschicht 112 und ein dreischichtiger Fotolack 116 nacheinander über der ersten ILD 90 gebildet. Die Ätzstoppschicht 111 wird aus geeignetem Material, z. B. Siliziumnitrid, Siliziumkarbid, Siliziumkarbonitrid oder dergleichen, durch ein geeignetes Bildungsverfahren wie CVD, PECVD, ALD oder dergleichen gebildet. Die Dielektrikumschicht 112 kann aus demselben oder einem ähnlichen Material wie die erste ILD 90 bestehen und kann mit demselben oder einem ähnlichen Bildungsverfahren gebildet sein, sodass Einzelheiten nicht wiederholt werden.
  • In einigen Ausführungsformen umfasst der dreischichtige Fotolack 116 eine obere Fotolackschicht 117, eine mittlere Schicht 115 und eine untere Antireflexionsschicht (BARC) 113. Die BARC-Schicht 113 des dreischichtigen Fotolacks 116 kann ein organisches oder anorganisches Material umfassen. Die mittlere Schicht 115 kann Siliziumnitrid, Siliziumoxynitrid oder dergleichen umfassen, das eine Ätzselektivität gegenüber der oberen Fotolackschicht 117 aufweist, sodass die obere Fotolackschicht 117 als Maskenschicht zur Strukturierung der mittleren Schicht 115 verwendet werden kann. Die obere Fotolackschicht 117 kann ein lichtempfindliches Material umfassen. Zur Herstellung des dreischichtigen Fotolacks 116 kann jedes geeignete Abscheidungsverfahren, wie etwa PVD, CVD, Spin-Coating oder dergleichen oder Kombinationen davon, verwendet werden.
  • Sobald der dreischichtige Fotolack 116 gebildet ist, werden in der oberen Fotolackschicht 117 Strukturen 118 (auch als Öffnungen 118 bezeichnet) gebildet, z. B. mit Hilfe von Fotolithografie und Ätztechniken. Die Strukturen 118 werden in der illustrierten Ausführungsform über (z. B. direkt über) Metallgatestrukturen 97 gebildet.
  • Als Nächstes werden in 16 die Strukturen 118 (z. B. 118A, 118C) in der oberen Fotolackschicht 117 durch die mittlere Schicht 115 und die BARC-Schicht 113 hindurch verlängert und auf die darunterliegenden Schichten (z. B. die Dielektrikumschicht 112, die Ätzstoppschicht 111, das Dielektrikum 99) unter Verwendung eines anisotropen Ätzprozesses, wie etwa eines ersten Trockenätzprozesses, übertragen. Im Beispiel von 16 erstreckt sich die Öffnung 118A über der Metallgatestruktur 97A durch die Dielektrikumschicht 112, durch die Ätzstoppschicht 111 und in das Dielektrikum 99. Anders ausgedrückt: Nach dem ersten Trockenätzprozess liegt die Unterseite der Öffnung 118A zwischen der oberen und der unteren Fläche des Dielektrikums 99. Es ist zu beachten, dass sich die Öffnung 118C über der Metallgatestruktur 97C durch die Dielektrikumschicht 112 und durch die Ätzstoppschicht 111 hindurch erstreckt, aber an der Metallregion 103 endet (z. B. diese freilegt), was z. B. auf die Ätzselektivität zwischen der Dielektrikumschicht 112/Ätzstoppschicht 111 und der Metallregion 103 zurückzuführen ist. Anders ausgedrückt, die Metallregion 103 hat verhindert, dass der erste Trockenätzprozess eine Zieltiefe für die Öffnung 118C erreicht hat.
  • In einigen Ausführungsformen ist der erste Trockenätzprozess ein erster Plasmaprozess (auch als Plasmaätzprozess bezeichnet), der mit einem Prozessgas ausgeführt wird, das C4F6, C4F8, CH2F2 oder Kombinationen davon umfasst. Ein Trägergas, wie etwa N2 oder He, kann verwendet werden, um das Prozessgas in die Prozesskammer zu führen. Nach einigen Ausführungsformen ist der erste Plasmaprozess ein direkter Plasmaprozess, wobei das Plasma in derselben Prozesskammer erzeugt wird, in der die FinFET-Vorrichtung 100 behandelt wird. Der erste Plasmaprozess wird sowohl mit einer Hochfrequenzradiofrequenzleistung (HFRF-Leistung) (z. B. mit einer Frequenz von etwa 60 MHz) als auch mit einer Niederfrequenzradiofrequenzleistung (LFRF-Leistung) (z. B. mit einer Frequenz von etwa 2 MHz) ausgeführt. Die HFRF-Leistung wird zur Ionisierung und zur Erzeugung eines Plasmas verwendet, und die LFRF-Leistung (auch als Vorspannungsleistung bezeichnet) wird für den Beschuss der Schichten (z. B. 112, 111 und 99) zur Entfernung verwendet. Nach einigen Ausführungsformen dieser Offenbarung liegt die HFRF-Leistung des ersten Plasmaprozesses im Bereich zwischen etwa 50 Watt und etwa 400 Watt, und die LFRF-Leistung des ersten Plasmaprozesses liegt zwischen etwa 400 Watt und etwa 600 Watt. In einigen Ausführungsformen wird der Bereich der LFRF-Leistung (z. B. zwischen 400 Watt und ca. 600 Watt) so gewählt, dass ein Zielniveau der Ätzfähigkeit (z. B. die Ätzrate) für die Dielektrikumschicht 112 erreicht wird, um ein Zielniveau der Ätzselektivität zwischen der Dielektrikumschicht 112 (z. B. Siliziumoxid) und dem Dielektrikum 99 (z. B. Siliziumnitrid) aufrechtzuerhalten und um eine Unterätzung während des ersten Trockenätzprozesses zu vermeiden.
  • Als nächstes wird in 17 ein Nassätzprozess (auch als Nassreinigungsprozess bezeichnet) ausgeführt, um die Öffnungen 118 zu reinigen. In einigen Ausführungsformen wird der Nassätzprozess unter Verwendung einer nassen Reinigungschemikalie ausgeführt, die z. B. eine Mischung aus HCl und H2CO3, gelöst in Wasser, sein kann. Durch den Nassätzprozess werden Rückstände und Nebenprodukte (z. B. Polymer) des ersten Trockenätzprozesses aus den Öffnungen 118 entfernt. Der Nassätzprozess ätzt auch durch die Metallregion 103 an der Unterseite der Öffnung 118C, um das darunterliegende Dielektrikum 99 freizulegen. In einigen Ausführungsformen ist die Nassreinigungschemikalie selektiv für die Rückstände/Nebenprodukte (z. B. Polymer) des ersten Trockenätzprozesses und die Metallregion 103 (z. B. mit einer höheren Ätzrate), sodass die Rückstände/Nebenprodukte und die Metallregion 103 entfernt (z. B. geätzt) werden, ohne andere Schichten/Materialien wesentlich anzugreifen.
  • Als nächstes wird in 18 ein zweiter Trockenätzprozess ausgeführt, um die Öffnungen 118 durch das Dielektrikum 99 zu erweitern und die Abdeckschicht 91 freizulegen. In einigen Ausführungsformen ist der zweite Trockenätzprozess ein zweiter Plasmaprozess, der mit einem Prozessgas ausgeführt wird, das CH2F2 und H2 umfasst. In einigen Ausführungsformen ist der zweite Plasmaprozess ähnlich wie der erste Plasmaprozess des ersten Trockenätzprozesses, und die HFRF-Leistung des zweiten Plasmaprozesses liegt im Bereich zwischen etwa 50 Watt und etwa 400 Watt, und die LFRF-Leistung des zweiten Plasmaprozesses liegt zwischen etwa 0 Watt und etwa 150 Watt. In einigen Ausführungsformen wird die LFRF-Leistung (z. B. weniger als ca. 150 Watt) des zweiten Plasmaprozesses so gewählt, dass sie kleiner als die LFRF-Leistung des ersten Plasmaprozesses ist. Die LFRF-Leistung des zweiten Plasmaprozesses wird so gewählt, dass ein Zielwert für die Ätzfähigkeit (z. B. die Ätzrate) des Dielektrikums 99 erreicht wird, um eine gleichmäßigere Tiefe der Öffnungen 118 im Dielektrikum 99 zu erzielen und eine Vergrößerung der Größe (z. B. der Breite W) der Öffnungen 118 zu vermeiden. Wie in den 16 bis 18 illustriert ist, stellt der mehrstufige Ätzprozess, der den ersten Trockenätzprozess, den Nassätzprozess und den zweiten Trockenätzprozess umfasst, sicher, dass Durchkontaktierungslöcher (z. B. 118) ordnungsgemäß gebildet werden, unabhängig davon, ob die Metallregion 103 vorhanden ist.
  • Als nächstes wird in 19 der dreischichtige Fotolack 116 entfernt (z. B. durch einen Aschenprozess). Als nächstes wird ein leitfähiges Material 121 gebildet, um die Öffnungen 118 zu füllen. Das leitfähige Material kann z. B. Wolfram, Titan oder dergleichen sein und kann durch ein geeignetes Bildungsverfahren wie CVD, PECVD, ALD oder dergleichen gebildet werden. Als nächstes wird ein Planarisierungsprozess, wie etwa CMP, ausgeführt, um die Dielektrikumschicht 112 und Abschnitte des leitfähigen Materials 121 über der oberen Fläche der Ätzstoppschicht 111 zu entfernen. Anders ausgedrückt: Der Planarisierungsprozess stoppt, nachdem die Ätzstoppschicht 111 freigelegt ist. Die verbleibenden Abschnitte des leitfähigen Materials 121 bilden Durchkontaktierungen 121, die über den Metallgatestrukturen 97 liegen und mit diesen elektrisch gekoppelt sind. In 19 ist ferner eine Metallregion 124 auf der oberen Fläche der Ätzstoppschicht 111 illustriert. Die Metallregion 124 kann Restabschnitte des leitfähigen Materials 121 umfassen, die durch den CMP-Prozess weggeschliffen und in einem unteren Bereich an der oberen Fläche der Ätzstoppschicht 111 abgeschieden werden. Es ist zu beachten, dass die Anzahl und die Lage von Metallregion 124 in 19 nur illustrativen Zwecken dienen und nicht einschränkend sind.
  • Die Metallregion 124 in 19 liegt direkt über dem Source/Drainkontakt 109. Die Metallregion 124 kann dazu führen, dass ein nachfolgender Ätzprozess zur Bildung von Durchkontaktierungslöchern (siehe z. B. 128 in 21) vorzeitig beendet wird. Der mehrstufige Ätzprozess, wie er oben besprochen wurde oder ähnlich, kann verwendet werden, um Durchkontaktierungslöcher davon unabhängig, ob die Metallregion 124 vorhanden ist ordnungsgemäß zu bilden. Details werden nachfolgend besprochen.
  • Als nächstes werden in 20 eine Dielektrikumschicht 122 und ein dreischichtiger Fotolack 126 nacheinander über der Ätzstoppschicht 111 gebildet. Die Dielektrikumschicht 122 und der dreischichtige Fotolack 126 können gleich oder ähnlich wie die Dielektrikumschicht 112 und der dreischichtige Fotolack 116 aus 18 sein, daher werden Details nicht wiederholt.
  • Wie in 20 illustriert, werden Strukturen 128 (auch als Öffnungen 128 bezeichnet) in der oberen Fotolackschicht 127 des dreischichtigen Fotolacks 126 gebildet, z. B. mit Hilfe von Fotolithografie und Ätztechniken. Die Strukturen 128 werden in der illustrierten Ausführungsform über (z. B. direkt über) den Source/Drainkontakten 109 gebildet.
  • Als nächstes werden in 21 die Strukturen 128 (z. B. 128A, 128B) in der oberen Fotolackschicht 127 durch die mittlere Schicht 125 und die BARC-Schicht 123 des dreischichtigen Fotolacks 126 hindurch verlängert und mit dem oben besprochenen ersten Trockenätzprozess auf die darunterliegenden Schichten (z. B. die Dielektrikumschicht 122, die Ätzstoppschicht 111) übertragen. Im Beispiel von 21 erstreckt sich die Öffnung 128B durch die Dielektrikumschicht 122 und in die Ätzstoppschicht 111. Anders ausgedrückt: Nach dem ersten Trockenätzprozess liegt die Unterseite der Öffnung 128B zwischen der oberen und der unteren Fläche der Ätzstoppschicht 111. Es ist zu beachten, dass sich die Öffnung 128A durch die Dielektrikumschicht 122 hindurch erstreckt, aber an der Metallregion 124 endet (z. B. diese freilegt), z. B. aufgrund der Ätzselektivität zwischen der Dielektrikumschicht 122 und der Metallregion 124.
  • Als nächstes wird in 22 der oben beschriebene Nassätzprozess ausgeführt, um die Öffnungen 128 zu reinigen. Der Nassätzprozess entfernt Rückstände und Nebenprodukte (z. B. Polymer) des ersten Trockenätzprozesses. Der Nassätzprozess ätzt auch durch die Metallregion 124 an der Unterseite der Öffnung 128A, um die Ätzstoppschicht 111 freizulegen. In einigen Ausführungsformen ist die Nassreinigungschemikalie selektiv für die Rückstände/Nebenprodukte (z. B. Polymer) des ersten Trockenätzprozesses und die Metallregion 124 (z. B. mit einer höheren Ätzrate), sodass die Rückstände/Nebenprodukte und die Metallregion 124 entfernt (z. B. geätzt) werden, ohne andere Schichten/Materialien wesentlich anzugreifen.
  • Als nächstes wird in 23 der oben beschriebene zweite Trockenätzprozess ausgeführt, um die Öffnungen 128 durch die Ätzstoppschicht 111 zu erweitern und die Source/Drainkontakte 109 freizulegen. Wie in den 21 bis 23 illustriert ist, stellt der mehrstufige Ätzprozess, der den ersten Trockenätzprozess, den Nassätzprozess und den zweiten Trockenätzprozess umfasst, sicher, dass Durchkontaktierungslöcher (z. B. 128) ordnungsgemäß gebildet werden, unabhängig davon, ob die Metallregion 124 vorhanden ist.
  • Als nächstes wird in 24 ein leitfähiges Material 131 gebildet, um die Öffnungen 128 zu füllen. Das leitfähige Material kann z. B. Wolfram, Titan oder dergleichen sein und kann durch ein geeignetes Bildungsverfahren wie CVD, PECVD, ALD oder dergleichen gebildet werden. Als nächstes wird ein Planarisierungsprozess, wie etwa CMP, ausgeführt, um den dreischichtigen Fotolack 126, die Dielektrikumschicht 122 und Abschnitte des leitfähigen Materials 131 über der oberen Fläche der Ätzstoppschicht 111 zu entfernen. Die verbleibenden Abschnitte des leitfähigen Materials 131 bilden Durchkontaktierungen 131, die über den darunterliegenden Source/Drainkontakten 109 liegen und mit diesen elektrisch gekoppelt sind.
  • Nach der Verarbeitung von 24 können weitere Verarbeitungen ausgeführt werden, um die Herstellung der FinFET-Vorrichtung 100 abzuschließen. Beispielsweise wird eine Interconnect-Struktur, die mehrere Dielektrikumschichten und in den mehreren Dielektrikumschichten gebildete leitfähige Merkmale (z. B. Durchkontaktierungen, Leiterbahnen) umfasst, über der Struktur von 24 gebildet, um die darunterliegenden elektrischen Komponenten miteinander zu verbinden und Funktionsschaltungen zu bilden. Details werden hier nicht besprochen.
  • Ausführungsformen können Vorteile erreichen. Beispielsweise stellt der hier offenbarte mehrstufige Ätzprozess, der den ersten Trockenätzprozess, den Nassätzprozess und den zweiten Trockenätzprozess umfasst, sicher, dass Durchkontaktierungslöcher (z. B. 118, 128) ordnungsgemäß gebildet werden, unabhängig davon, ob die Metallregionen 103 oder 124 vorhanden sind. Dadurch werden Produktdefekte, die durch unzureichendes Ätzen von Durchkontaktierungslöchern verursacht werden, vermieden oder verringert.
  • 25 illustriert ein Ablaufdiagramm des Verfahrens 1000 der Herstellung einer Halbleitervorrichtung nach einigen Ausführungsformen. Es sollte verstanden werden, dass das Verfahren der Ausführungsform aus 25 nur ein Beispiel vieler möglicher Verfahren von Ausführungsformen ist. Ein gewöhnlicher Fachmann auf dem Gebiet erkennt zahlreiche Variationen, Alternativen und Modifikationen. Beispielsweise können verschiedene Schritte wie in 25 illustriert hinzugefügt, entfernt, ersetzt, umsortiert und wiederholt werden.
  • Mit Verweis auf 25 wird in Block 1010 eine Gatestruktur unter einer oberen Fläche einer Dielektrikumschicht, die die Gatestruktur umschließt, ausgespart. In Block 1020 wird ein erstes Dielektrikum über der ausgesparten Gatestruktur gebildet. In Block 1030 wird ein zweites Dielektrikum über dem ersten Dielektrikum gebildet. In Block 1040 wird eine Öffnung gebildet, die sich durch das zweite Dielektrikum und in das erste Dielektrikum erstreckt, wobei ein erster Trockenätzprozess verwendet wird. In Block 1050 wird nach dem ersten Trockenätzprozess die Öffnung durch einen Nassreinigungsprozess gereinigt. In Block 1060 wird nach dem Nassreinigungsprozess die Öffnung durch das erste Dielektrikum mittels eines zweiten Trockenätzprozesses erweitert. In Block 1070 wird die Öffnung mit einem leitfähigen Material gefüllt.
  • In einer Ausführungsform umfasst ein Verfahren zum Herstellen einer Halbleitervorrichtung: Bilden einer Metallgatestruktur über einer Finne, wobei die Finne über ein Substrat hervorsteht, wobei die Metallgatestruktur von einer Zwischenschichtdielektrikumschicht (ILD-Schicht) umschlossen ist; Aussparen der Metallgatestruktur unter einer oberen Fläche der ILD-Schicht von dem Substrat entfernt; nach dem Aussparen, Bilden einer ersten Dielektrikumschicht über der ausgesparten Metallgatestruktur; Bilden einer Ätzstoppschicht über der ersten Dielektrikumschicht und der ILD-Schicht; Bilden einer zweiten Dielektrikumschicht über der Ätzstoppschicht; Ausführen eines ersten Trockenätzprozesses, um eine erste Öffnung zu bilden, die sich durch die zweite Dielektrikumschicht, durch die Ätzstoppschicht und in die erste Dielektrikumschicht erstreckt; nach dem ersten Trockenätzprozess, Ausführen eines Nassätzprozesses, um die erste Öffnung zu reinigen; und nach dem Nassätzprozess, Ausführen eines zweiten Trockenätzprozesses, um die erste Öffnung durch die erste Dielektrikumschicht zu erweitern. In einer Ausführungsform umfasst das Verfahren ferner, nach dem zweiten Trockenätzprozess, das Füllen der ersten Öffnung mit einem leitfähigen Material. In einer Ausführungsform ist eine obere Fläche der ersten Dielektrikumschicht so gebildet, dass sie mit der oberen Fläche der ILD-Schicht bündig ist. In einer Ausführungsform umfasst das Verfahren ferner, vor der Bildung der ersten Dielektrikumschicht, das Aussparen von Gateabstandhaltern der Metallgatestruktur unterhalb der oberen Fläche der ILD-Schicht, wobei die erste Dielektrikumschicht über den ausgesparten Gateabstandhaltern gebildet wird. In einer Ausführungsform ist der erste Trockenätzprozess ein erster Plasmaprozess, und der zweite Trockenätzprozess ist ein zweiter Plasmaprozess. In einer Ausführungsform wird der erste Plasmaprozess mit einer ersten Vorspannung ausgeführt, und der zweite Plasmaprozess wird mit einer zweiten Vorspannungsleistung ausgeführt, die sich von der ersten Vorspannungsleistung unterscheidet. In einer Ausführungsform ist die zweite Vorspannungsleistung niedriger als die erste Vorspannungsleistung. In einer Ausführungsform wird die erste Dielektrikumschicht aus Siliziumnitrid und die zweite Dielektrikumschicht aus Siliziumoxid gebildet. In einer Ausführungsform ist der erste Trockenätzprozess ein erster Plasmaprozess, der mit einem ersten Prozessgas ausgeführt wird, das C4F6, C4F8 oder CH2F2 umfasst, und der zweite Trockenätzprozess ist ein zweiter Plasmaprozess, der mit einem zweiten Prozessgas ausgeführt wird, das CH2F2 und H2 umfasst. In einer Ausführungsform wird der Nassätzprozess mit einer Nassreinigungschemikalie ausgeführt, die HCl und H2CO3 umfasst. In einer Ausführungsform umfasst das Verfahren ferner, nach dem Bilden der ersten Dielektrikumschicht und vor dem Bilden der Ätzstoppschicht: Entfernen eines Abschnitts der ILD-Schicht zu der Metallgatestruktur benachbart, um eine zweite Öffnung in der ILD-Schicht zu bilden, wobei die zweite Öffnung eine darunterliegende Source/Drain-Region freilegt; Füllen der zweiten Öffnung mit einem leitfähigen Material; und nach dem Füllen, Ausführen eines Planarisierungsprozesses, um Abschnitte des leitfähigen Materials, die außerhalb der zweiten Öffnung angeordnet sind, zu entfernen. In einer Ausführungsform verbleibt nach dem Planarisierungsprozess ein Restabschnitt des leitfähigen Materials auf einer oberen Fläche der ersten Dielektrikumschicht, wobei das Verfahren ferner umfasst: Bilden einer dritten Öffnung, die sich durch die zweite Dielektrikumschicht und die Ätzstoppschicht erstreckt, unter Verwendung des ersten Trockenätzprozesses, wobei eine Unterseite der dritten Öffnung den Restabschnitt des leitfähigen Materials freilegt; Ätzen durch den Restabschnitt des leitfähigen Materials, um die erste Dielektrikumschicht freizulegen, unter Verwendung des Nassätzprozesses; und Erweitern der dritten Öffnung durch die erste Dielektrikumschicht unter Verwendung des zweiten Trockenätzprozesses.
  • In einer Ausführungsform umfasst ein Verfahren zum Herstellen einer Halbleitervorrichtung: Aussparen einer Gatestruktur unter einer oberen Fläche einer Dielektrikumschicht, wobei die Dielektrikumschicht die Gatestruktur umschließt; Bilden eines ersten Dielektrikums über der ausgesparten Gatestruktur; Bilden eines zweiten Dielektrikums über dem ersten Dielektrikum; Bilden einer Öffnung, die sich durch das zweite Dielektrikum und in das erste Dielektrikum erstreckt, unter Verwendung eines ersten Trockenätzprozesses; nach dem ersten Trockenätzprozess, Nassreinigen der Öffnung; nach dem Nassreinigen, Erweitern der Öffnung durch das erste Dielektrikum unter Verwendung eines zweiten Trockenätzprozesses; und Füllen der Öffnung mit einem leitfähigen Material. In einer Ausführungsform ist der erste Trockenätzprozess ein erster Plasmaprozess, und der zweite Trockenätzprozess ist ein zweiter Plasmaprozess. In einer Ausführungsform ist eine erste Vorspannungsleistung des ersten Plasmaprozesses höher als eine zweite Vorspannungsleistung des zweiten Plasmaprozesses. In einer Ausführungsform ist das erste Dielektrikum ein Nitrid, und das zweite Dielektrikum ist ein Oxid. In einer Ausführungsform wird der erste Plasmaprozess unter Verwendung eines ersten Prozessgases ausgeführt, das C4F6, C4F8 oder CH2F2 umfasst, der zweite Plasmaprozess wird unter Verwendung eines zweiten Prozessgases ausgeführt, das CH2F2 und H2 umfasst, und die Nassreinigung wird unter Verwendung einer Nassreinigungschemikalie ausgeführt, die HCl und H2CO3 umfasst.
  • In einer Ausführungsform umfasst ein Verfahren zum Herstellen einer Halbleitervorrichtung: Bilden einer Gatestruktur über einer Finne, die über ein Substrat hervorsteht, wobei die Gatestruktur von einer Dielektrikumschicht umschlossen ist; Bilden einer Nitridschicht über der Gatestruktur; Bilden einer Ätzstoppschicht über der Nitridschicht; Bilden einer Oxidschicht über der Ätzstoppschicht; Bilden einer ersten Öffnung, die sich durch die Oxidschicht, durch die Ätzstoppschicht und in die Nitridschicht erstreckt, durch einen ersten Trockenätzprozess; Reinigen der ersten Öffnung durch einen Nassätzprozess nach dem ersten Trockenätzprozess; nach dem Reinigen der ersten Öffnung, Erweitern der ersten Öffnung durch die Nitridschicht durch einen zweiten Trockenätzprozess; und Füllen der ersten Öffnung mit einem leitfähigen Material nach dem zweiten Trockenätzprozess. In einer Ausführungsform ist der erste Trockenätzprozess ein erster Plasmaätzprozess, der mit einer ersten Vorspannungsleistung ausgeführt wird, und der zweite Trockenätzprozess ist ein zweiter Plasmaätzprozess, der mit einer zweiten Vorspannungsleistung ausgeführt wird, die niedriger als die erste Vorspannungsleistung ist. In einer Ausführungsform umfasst das Verfahren ferner: Bilden einer zweiten Öffnung, die sich durch die Oxidschicht und durch die Ätzstoppschicht erstreckt, durch den ersten Trockenätzprozess, wobei eine Unterseite der zweiten Öffnung einen Metallbereich freilegt, der zwischen der Ätzstoppschicht und der Nitridschicht angeordnet ist; Ätzen durch die Metallregion durch den Nassätzprozess; und Erweitern der zweiten Öffnung durch die Nitridschicht durch den zweiten Trockenätzprozess.
  • Obiges beschreibt Merkmale mehrerer Ausführungsformen, mit denen Fachleute auf dem Gebiet die Aspekte dieser Offenbarung besser verstehen. Fachleute auf dem Gebiet sollten verstehen, dass sie diese Offenbarung leicht als Grundlage für das Design oder die Änderung anderer Prozesse und Strukturen verwenden können, um dieselben Zwecke auszuführen und/oder dieselben Vorteile der hierin eingeführten Ausführungsformen zu erreichen. Fachleute auf dem Gebiet sollten außerdem verstehen, dass solche entsprechenden Konstruktionen nicht vom Geist und Umfang dieser Offenbarung abweichen und dass sie verschiedene Änderungen, Ersetzungen und Abänderungen hieran vornehmen können, ohne vom Geist und Umfang dieser Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/159008 [0001]

Claims (20)

  1. Verfahren zur Herstellung einer Halbleitervorrichtung, umfassend: Bilden einer Metallgatestruktur über einer Finne, wobei die Finne über ein Substrat hervorsteht, wobei die Metallgatestruktur von einer ILD-Schicht umschlossen ist; Aussparen der Metallgatestruktur unter eine obere Fläche der ILD-Schicht, die distal von dem Substrat ist; nach dem Aussparen, Bilden einer ersten Dielektrikumschicht über der ausgesparten Metallgatestruktur; Bilden einer Ätzstoppschicht über der ersten Dielektrikumschicht und der ILD-Schicht; Bilden einer zweiten Dielektrikumschicht über der Ätzstoppschicht; Ausführen eines ersten Trockenätzprozesses, um eine erste Öffnung zu bilden, die sich durch die zweite Dielektrikumschicht, durch die Ätzstoppschicht und in die erste Dielektrikumschicht erstreckt; nach dem ersten Trockenätzprozess, Ausführen eines Nassätzprozesses, um die erste Öffnung zu reinigen; und nach dem Nassätzprozess, Ausführen eines zweiten Trockenätzprozesses, um die erste Öffnung durch die erste Dielektrikumschicht zu erweitern.
  2. Verfahren nach Anspruch 1, ferner umfassend: nach dem zweiten Trockenätzprozess, Füllen der ersten Öffnung mit einem leitfähigen Material.
  3. Verfahren nach Anspruch 1 oder 2, wobei eine obere Fläche der ersten Dielektrikumschicht so gebildet wird, dass sie mit der oberen Fläche der ILD-Schicht bündig ist.
  4. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend: vor dem Bilden der ersten Dielektrikumschicht, Aussparen von Gateabstandhaltern der Metallgatestruktur unter die obere Fläche der ILD-Schicht, wobei die erste Dielektrikumschicht über den ausgesparten Gateabstandhaltern gebildet wird.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei der erste Trockenätzprozess ein erster Plasmaprozess ist und der zweite Trockenätzprozess ein zweiter Plasmaprozess ist.
  6. Verfahren nach Anspruch 5, wobei der erste Plasmaprozess mit einer ersten Vorspannungsleistung ausgeführt wird, und der zweite Plasmaprozess mit einer zweiten Vorspannungsleistung ausgeführt wird, die von der ersten Vorspannungsleistung verschieden ist.
  7. Verfahren nach Anspruch 6, wobei die zweite Vorspannungsleistung niedriger als die erste Vorspannungsleistung ist.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei die erste Dielektrikumschicht aus Siliziumnitrid gebildet ist und die zweite Dielektrikumschicht aus Siliziumoxid gebildet ist.
  9. Verfahren nach Anspruch 8, wobei der erste Trockenätzprozess ein erster Plasmaprozess ist, der mit einem ersten Prozessgas ausgeführt wird, das C4F6, C4F8 oder CH2F2 enthält, und der zweite Trockenätzprozess ein zweiter Plasmaprozess ist, der mit einem zweiten Prozessgas ausgeführt wird, das CH2F2 und H2 enthält.
  10. Verfahren nach Anspruch 9, wobei der Nassätzprozess mit einer Nassreinigungschemikalie ausgeführt wird, die HCl und H2CO3 enthält.
  11. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend, nach dem Bilden der ersten Dielektrikumschicht und vor dem Bilden der Ätzstoppschicht: Entfernen eines Abschnitts der ILD-Schicht neben der Metallgatestruktur, um eine zweite Öffnung in der ILD-Schicht zu bilden, wobei die zweite Öffnung eine darunterliegende Source/Drain-Region freilegt; Füllen der zweiten Öffnung mit einem leitfähigen Material; und nach dem Füllen, Ausführen eines Planarisierungsprozesses, um Abschnitte des leitfähigen Materials, die außerhalb der zweiten Öffnung angeordnet sind, zu entfernen.
  12. Verfahren nach Anspruch 11, wobei nach dem Planarisierungsprozess ein Restabschnitt des leitfähigen Materials auf einer oberen Fläche der ersten Dielektrikumschicht verbleibt, wobei das Verfahren ferner umfasst: Bilden einer dritten Öffnung, die sich durch die zweite Dielektrikumschicht und die Ätzstoppschicht erstreckt, unter Verwendung des ersten Trockenätzprozesses, wobei eine Unterseite der dritten Öffnung den Restabschnitt des leitfähigen Materials freilegt;@ Ätzen durch den Restabschnitt des leitfähigen Materials, um die erste Dielektrikumschicht zu belichten, unter Verwendung des Nassätzprozesses; und Erweitern der dritten Öffnung durch die erste Dielektrikumschicht unter Verwendung des zweiten Trockenätzprozesses.
  13. Verfahren zur Herstellung einer Halbleitervorrichtung, das Verfahren umfassend: Aussparen einer Gatestruktur unter einer oberen Fläche einer Dielektrikumschicht, wobei die Dielektrikumschicht die Gatestruktur umschließt; Bilden eines ersten Dielektrikums über der ausgesparten Gatestruktur; Bilden eines zweiten Dielektrikums über dem ersten Dielektrikum; Bilden einer Öffnung, die sich durch das zweite Dielektrikum und in das erste Dielektrikum erstreckt, unter Verwendung eines ersten Trockenätzprozesses; nach dem ersten Trockenätzprozess, Nassreinigen der Öffnung; nach dem Nassreinigen, Erweitern der Öffnung durch das erste Dielektrikum unter Verwendung eines zweiten Trockenätzprozesses; und Füllen der Öffnung mit einem leitfähigen Material.
  14. Verfahren nach Anspruch 13, wobei der erste Trockenätzprozess ein erster Plasmaprozess ist und der zweite Trockenätzprozess ein zweiter Plasmaprozess ist.
  15. Verfahren nach Anspruch 14, wobei eine erste Vorspannungsleistung des ersten Plasmaprozesses höher als eine zweite Vorspannungsleistung des zweiten Plasmaprozesses ist.
  16. Verfahren nach Anspruch 14 oder 15, wobei das erste Dielektrikum ein Nitrid ist und das zweite Dielektrikum ein Oxid ist.
  17. Verfahren nach Anspruch 16, wobei der erste Plasmaprozess unter Verwendung eines ersten Prozessgases ausgeführt wird, das C4F6, C4F8 oder CH2F2 enthält, wobei der zweite Plasmaprozess unter Verwendung eines zweiten Prozessgases ausgeführt wird, das CH2F2 und H2 enthält, und wobei die Nassreinigung unter Verwendung einer Nassreinigungschemikalie ausgeführt wird, die HCl und H2CO3 enthält.
  18. Verfahren zur Herstellung einer Halbleitervorrichtung, umfassend: Bilden einer Gatestruktur über einer Finne, die über ein Substrat hervorsteht, wobei die Gatestruktur von einer Dielektrikumschicht umschlossen ist; Bilden einer Nitridschicht über der Gatestruktur; Bilden einer Ätzstoppschicht über der Nitridschicht; Bilden einer Oxidschicht über der Ätzstoppschicht; Bilden einer ersten Öffnung, die sich durch die Oxidschicht, durch die Ätzstoppschicht und in die Nitridschicht erstreckt, durch einen ersten Trockenätzprozess; Reinigen der ersten Öffnung durch einen Nassätzprozess nach dem ersten Trockenätzprozess; nach dem Reinigen der ersten Öffnung, Erweitern der ersten Öffnung durch die Nitridschicht durch einen zweiten Trockenätzprozess; und Füllen der ersten Öffnung mit einem leitfähigen Material nach dem zweiten Trockenätzprozess.
  19. Verfahren nach Anspruch 18, wobei der erste Trockenätzprozess ein erster Plasmaätzprozess ist, der mit einer ersten Vorspannungsleistung ausgeführt wird, und der zweite Trockenätzprozess ein zweiter Plasmaätzprozess ist, der mit einer zweiten Vorspannungsleistung ausgeführt wird, die niedriger als die erste Vorspannungsleistung ist.
  20. Verfahren nach Anspruch 18 oder 19, ferner umfassend: Bilden einer zweiten Öffnung, die sich durch die Oxidschicht und durch die Ätzstoppschicht erstreckt, durch den ersten Trockenätzprozess, wobei eine Unterseite der zweiten Öffnung einen Metallbereich freilegt, der zwischen der Ätzstoppschicht und der Nitridschicht angeordnet ist; Ätzen durch die Metallregion unter Verwendung des Nassätzprozesses; und Erweitern der zweiten Öffnung durch die Nitridschicht unter Verwendung des zweiten Trockenätzprozesses.
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