DE102017128367A1

DE102017128367A1 - Halbleitervorrichtung und verfahren

Info

Publication number: DE102017128367A1
Application number: DE102017128367.6A
Authority: DE
Inventors: Shih-Hang Chiu; Chung-Chiang WU; Chia-Ching Lee; Da-Yuan Lee; Ching-Hwanq Su
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2017-07-31
Filing date: 2017-11-30
Publication date: 2019-01-31

Abstract

Ein Verfahren umfasst ein Ausbilden einer Dummy-Gatestruktur über einer Halbleiterfinne, Ausbilden einer dielektrischen Schicht auf gegenüberliegenden Seiten der Dummy-Gatestruktur, und Entfernen der Dummy-Gatestruktur, um eine Aussparung in der dielektrischen Schicht auszubilden. Das Verfahren umfasst ferner ein Ausbilden einer Gatedielektrikumsschicht und mindestens einer leitfähigen Schicht nacheinander über Seitenwänden und einer Unterseite der Aussparung, und Behandeln der Gatedielektrikumsschicht und der mindestens einen leitfähigen Schicht mit einer Fluorid-haltigen (F) Chemikalie.

Description

HALBLEITERVORRICHTUNG UND VERFAHREN
PRIORITÄTSANSPRUCH UND QUERVERWEIS
Diese Patentanmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 62/539,214 , die am 31. Juli 2017 mit dem Titel „Semiconductor Device and Method“ eingereicht wurde und die hier durch Referenz aufgenommen ist, als ob sie in ihrer Gänze wiedergegeben wäre.
STAND DER TECHNIK
Die Halbleiterindustrie hat aufgrund kontinuierlicher Verbesserungen der Integrationsdichte verschiedener elektronischer Bauelemente (z.B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) ein schnelles Wachstum erfahren. Zum größten Teil stammt diese Verbesserung der Integrationsdichte von wiederholten Verringerungen der minimalen Merkmalgröße, wodurch ermöglicht wird, dass mehr Komponenten in einen bestimmten Bereich integriert werden.
Fin-Feldeffekttransistorvorrichtungen (FinFET-Vorrichtungen) werden häufig in integrierten Schaltungen verwendet. FinFET-Vorrichtungen weisen eine dreidimensionale Struktur auf, die eine von einem Substrat hervorstehende Halbleiterfinne umfasst. Eine Gatestruktur, die zum Steuern des Flusses von Ladungsträgern innerhalb eines leitfähigen Kanals der FinFET-Vorrichtung ausgelegt ist, umschließt die Halbleiterfinne. Zum Beispiel umschließt in einer Tri-Gate-FinFET-Vorrichtung die Gatestruktur drei Seiten der Halbleiterfinne, wodurch leitfähige Kanäle auf drei Seiten der Halbleiterfinne gebildet werden.
Figurenliste
Zur einem vollständigeren Verständnis der der vorliegenden Offenbarung und der Vorteile davon wird nun Bezug auf die nachfolgenden Beschreibungen in Verbindung mit den begleitenden Zeichnungen genommen. Es zeigen:

1 eine perspektivische Ansicht eines Fin-Feldeffekttransistors (FinFET);
2 bis 20 Querschnittsansichten einer FinFET-Vorrichtung bei verschiedenen Fertigungsstufen in einigen Ausführungsformen; und
21 ein Ablaufdiagramm eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß einigen Ausführungsformen.

AUSFÜHRLICHE BESCHREIBUNG VON AUSFÜHRUNGSBEISPIELEN
Die nachstehende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale der Offenbarung bereit. Konkrete Beispiele von Komponenten und Anordnungen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich lediglich Beispiele und sind nicht im beschränkenden Sinne gedacht. Zum Beispiel kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachstehenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung geschieht zum Zweck der Einfachheit und Klarheit und sie schreibt an sich keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Ausgestaltungen vor.
Außerdem können hierin Begriffe, die sich auf räumliche Relativität beziehen, wie z.B. „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, zur Erleichterung der Besprechung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal (zu anderen Elementen oder Merkmalen), wie in den Figuren dargestellt, zu beschreiben. Die Begriffe, die räumliche Relativität betreffen, sollen verschiedene Ausrichtungen der verwendeten oder betriebenen Vorrichtung zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Die Vorrichtung kann auf eine andere Weise ausgerichtet sein (um 90 Grad gedreht oder anders ausgerichtet) und die hier verwendeten Bezeichnungen, die räumliche Relativität betreffen, können gleichermaßen dementsprechend ausgelegt werden.
Ausführungsformen der vorliegenden Offenbarung werden im Kontext des Ausbildens einer Halbleitervorrichtung und insbesondere im Kontext des Verbesserns der Zuverlässigkeit des Gateoxids von FinFET-Vorrichtungen besprochen. Jedoch wird ein Fachmann leicht erkennen, dass die in der vorliegenden Offenbarung offenbarten Verfahren in anderen Vorrichtungen oder Anwendungen, z.B. planaren Vorrichtungen, verwendet werden können.
1 zeigt ein Beispiel eines FinFET 30 in einer perspektivischen Ansicht. Der FinFET 30 umfasst ein Substrat 32, das eine Finne 36 aufweist. Das Substrat 32 weist drauf ausgebildete Isolationsgebiete 34 und die Finne 36 steht über diesen und aus dem Raum zwischen benachbarten Isolationsgebieten 34 hervor. Ein Gatedielektrikum 38 befindet sich entlang von Seitenwänden und über einer oberen Fläche der Finne 36, und eine Gateelektrode 4o befindet sich über dem Gatedielektrikum 38. Source-/Draingebiete 42 und 44 befinden sich in der Finne auf entgegengesetzten Seiten des Gatedielektrikums 38 und der Gateelektrode 40. 1 zeigt ferner Referenzquerschnitte, die in späteren Figuren verwendet werden. Der Querschnitt B-B erstreckt sich entlang einer Längsachse der Gateelektrode 40 des FinFET 30. Der Querschnitt C-C ist zum Querschnitt B-B parallel und verläuft quer durch ein Source-/Draingebiet 42. Der Querschnitt A-A ist senkrecht zum Querschnitt B-B und verläuft entlang einer Längsachse der Finne 36 und zum Beispiel in einer Richtung eines Stromflusses zwischen den Source-/Draingebieten 42 und 44. Nachfolgende Figuren beziehen sich zur Klarheit auf diese Referenzquerschnitte.
2 bis 20 zeigen Querschnittsansichten einer FinFET-Vorrichtung 100 bei verschiedenen Fertigungsstufen gemäß einigen Ausführungsformen. Die FinFET-Vorrichtung 100 ist dem FinFET 30 in 1 mit der Ausnahme mehrerer Finnen ähnlich. 2 bis 5 zeigen Querschnittsansichten der FinFET-Vorrichtung 100 entlang des Querschnitts B-B, und 6 bis 20 zeigen Querschnittsansichten entlang des Querschnitts A-A.
2 zeigt eine Querschnittsansicht eines Substrats 50. Das Substrat 50 kann ein Halbleitersubstrat, wie z.B. ein Bulk-Halbleiter, ein SOI-Substrat (Halbleiter auf einem Isolator) oder dergleichen sein, das dotiert (z.B. mit einem p-Typ- oder einem n-Typ-Dotierstoff) oder undotiert sein kann. Das Substrat 50 kann ein Wafer, wie z.B. ein Silizium-Wafer, sein. Im Allgemeinen umfasst ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, die auf einer Isolationsschicht ausgebildet ist. Die Isolationsschicht kann zum Beispiel eine vergrabene Oxid-Schicht (BOX-Schicht), eine Siliziumoxidschicht oder dergleichen sein. Die Isolationsschicht wird auf einem Substrat, typischerweise einem Silizium- oder Glassubstrat, bereitgestellt. Andere Substrate, wie z.B. ein mehrschichtiges oder ein Gradientensubstrat, können ebenfalls verwendet werden. In einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Silizium, Germanium, einen Verbindungshalbleiter, der Siliziumkarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid umfasst, einen Legierungshalbleiter, der SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GalnAsP umfasst, oder Kombinationen davon umfassen.
Das Substrat 50 kann integrierte Schaltungsvorrichtungen (nicht dargestellt) umfassen. Wie ein Fachmann erkennen wird, kann eine breite Vielfalt von integrierten Schaltungsvorrichtungen, wie z.B. Transistoren, Dioden, Kondensatoren, Widerständen, dergleichen oder Kombinationen davon, in und/oder auf dem Substrat 50 ausgebildet werden, um die strukturellen und funktionellen Anforderungen des Designs für den FinFET zu erzeugen. Die integrierten Schaltungsvorrichtungen können unter Verwendung beliebiger geeigneter Verfahren ausgebildet werden.
Unter Bezugnahme auf 3 wird das in 2 gezeigte Substrat 50 zum Beispiel unter Verwendung fotolithografischer und Ätztechniken strukturiert. Zum Beispiel wird eine Maskenschicht, wie z.B. eine Pad-Oxidschicht 52 und eine darüberliegende Pad-Nitridschicht 56, über dem Substrat 50 ausgebildet. Die Pad-Oxidschicht 52 kann ein Dünnfilm sein, der Siliziumoxid umfasst, welches zum Beispiel unter Verwendung eines thermischen Oxidationsprozesses ausgebildet wird. Die Pad-Oxidschicht 52 kann als eine Haftschicht zwischen dem Substrat 50 und der darüberliegenden Pad-Nitridschicht 56 wirken und kann als eine Ätzstoppschicht für ein Ätzen der Pad-Nitridschicht 56 wirken. In einigen Ausführungsformen wird die Pad-Nitridschicht 56 aus Siliziumnitrid, Siliziumoxinitrid, Siliziumkarbid, Siliziumkarbonitrid, dergleichen, oder einer Kombination davon ausgebildet, und kann zum Beispiel unter Verwendung einer chemischen Niederdruck-Gasphasenabscheidung (LPCVD) oder einer Plasma-unterstützten chemischen Gasphasenabscheidung (PECVD) ausgebildet werden.
Die Maskenschicht kann unter Verwendung fotolithografischer Techniken strukturiert werden. Im Allgemeinen verwenden fotolithografische Techniken ein Fotolackmaterial (nicht dargestellt), das abgeschieden, bestrahlt (belichtet) und entwickelt wird, um einen Abschnitt des Fotolackmaterials zu entfernen. Das verbleibende Fotolackmaterial schützt das darunterliegende Material, wie z.B. die Maskenschicht in diesem Beispiel, vor nachfolgenden Verarbeitungsschritten, wie z.B. Ätzen. In diesem Beispiel wird das Fotolackmaterial verwendet, um die Pad-Oxidschicht 52 und die Pad-Nitridschicht 56 zu strukturieren, um eine strukturierte Maske 58 auszubilden, wie in 3 dargestellt.
Die strukturierte Maske 58 wird anschließend verwendet, um freigelegte Abschnitte des Substrats 50 zu strukturieren, um Gräben 61 auszubilden, wodurch Halbleiterstege 60 zwischen benachbarten Gräben 61 definiert werden, wie in 3 dargestellt. In einigen Ausführungsformen werden die Halbleiterstege 60 durch Ätzen von Gräben im Substrat 50 zum Beispiel unter Verwendung eines reaktiven Ionenätzens (RIE), Neutralstrahlätzens (NBE), dergleichen oder einer Kombination davon ausgebildet. Das Ätzen kann anisotrop sein. In einigen Ausführungsformen können die Gräben 61 Streifen (wenn von oben betrachtet) sein, die zueinander parallel und in Bezug aufeinander eng beabstandet sind. In einigen Ausführungsformen können die Gräben 61 durchgehend sein und die Halbleiterstege 60 umgeben. Nachdem die Halbleiterstege 60 ausgebildet wurden, kann die strukturierte Maskenschicht 58 durch Ätzen oder ein beliebiges geeignetes Verfahren entfernt werden.
4 zeigt das Ausbilden eines Isolationsmaterials zwischen benachbarten Halbleiterstegen 60, um Isolationsgebiete 62 auszubilden. Das Isolationsmaterial kann ein Oxid, wie z.B. Siliziumoxid, ein Nitrid, dergleichen oder eine Kombination davon sein, und kann mithilfe einer chemischen Gasphasenabscheidung unter Verwendung von hochdichtem Plasma (HDP-CVD), einer FCVD (Flowable CVD) (z.B. einer CVD-basierten Materialabscheidung in einem Fernplasmasystem und einem anschließenden Härten, um es in ein anderes Material, wie z.B. ein Oxid, umzuwandeln), dergleichen oder einer Kombination davon ausgebildet werden. Andere Isolationsmaterialien und/oder andere Ausbildungsprozesse können verwendet werden. In der dargestellten Ausführungsform ist das Isolationsmaterial Siliziumoxid, das mithilfe eines FCVD-Prozesses ausgebildet wird. Ein Ausheilungsprozess kann durchgeführt werden, nachdem das Isolationsmaterial ausgebildet wurde. Ein Planarisierungsprozess, wie z.B. ein chemischmechanisches Polieren (CMP), kann jegliches überschüssiges Isolationsmaterial (und, falls vorhanden, die strukturierte Maskenschicht 58) entfernen und obere Flächen der Isolationsgebiete 62 und obere Flächen der Halbleiterstege 60, die auf gleicher Ebene liegen (nicht dargestellt), ausbilden.
In einigen Ausführungsformen umfassen die Isolationsgebiete 62 einen Liner, z.B. ein Lineroxid (nicht dargestellt), an der Grenzfläche zwischen dem Isolationsgebiet 62 und dem Substrat 50/dem Halbleitersteg 60. In einigen Ausführungsformen wird das Lineroxid ausgebildet, um die Kristalldefekte an der Grenzfläche zwischen dem Substrat 50 und dem Isolationsgebiet 62 zu reduzieren. Gleichermaßen kann das Lineroxid auch verwendet werden, um Kristalldefekte an der Grenzfläche zwischen den dem Halbleitersteg 60 und dem Isolationsgebiet 62 zu reduzieren. Das Lineroxid (z.B. Siliziumoxid) kann ein thermisches Oxid sein, das mithilfe einer thermischen Oxidation einer Oberflächenschicht des Substrats 50 ausgebildet wird, obwohl ein anderes geeignetes Verfahren zum Ausbilden des Lineroxids ebenfalls verwendet werden kann.
Als Nächstes werden die Isolationsgebiete 62 ausgespart, um STI-Gebiete (Shallow Trench Isolation) 62 auszubilden. Die Isolationsgebiete 62 werden ausgespart, so dass die oberen Abschnitte der Halbleiterstege 60 von dem Raum zwischen benachbarten Isolationsgebieten 62 hervorstehen und Halbleiterfinnen 64 (die auch als Finnen 64 bezeichnet werden) bilden. Die oberen Flächen der Isolationsgebiete 62 können eine flache Fläche (wie dargestellt), eine konvexe Fläche, eine konkave Fläche (wie z.B. eine Wölbung) oder eine Kombination davon aufweisen. Die oberen Flächen der Isolationsgebiete 62 können flach, konvex und/oder konkav mithilfe eines geeigneten Ätzens ausgebildet werden. Die Isolationsgebiete 62 können unter Verwendung eines geeigneten Ätzprozesses, wie z.B. eines, der gegenüber dem Material der Isolationsgebiete 62 selektiv ist, ausgespart werden. Zum Beispiel kann eine chemische Oxidentfernung unter Verwendung eines CERTAS®-Ätzens oder eines Applied Materials SICONI-Werkzeugs oder einer verdünnten Flusssäure (dHF) verwendet werden.
2 bis 4 zeigen eine Ausführungsform zum Ausbilden von Finnen 64, aber Finnen können in vielen verschiedenen Prozessen ausgebildet werden. In einem Beispiel kann eine dielektrische Schicht über einer oberen Fläche eines Substrats ausgebildet werden; Gräben können durch die dielektrische Schicht geätzt werden; Homoepitaxiestrukturen können in den Gräben epitaktisch aufgewachsen werden; und die dielektrische Schicht kann derart ausgespart werden, dass die Homoepitaxiestrukturen von der dielektrischen Schicht hervorstehen, um Finnen zu bilden. In einem anderen Beispiel können Heteroepitaxiestrukturen für die Finnen verwendet werden. Zum Beispiel können die Halbleiterstege ausgespart werden und ein von den Halbleiterstegen verschiedenes Material kann stattdessen epitaktisch aufgewachsen werden.
In einem noch weiteren Beispiel kann eine dielektrische Schicht über einer oberen Fläche eines Substrats ausgebildet werden; Gräben können durch die dielektrische Schicht geätzt werden; Heteroepitaxiestrukturen können in den Gräben unter Verwendung eines von dem Substrat verschiedenen Materials epitaktisch aufgewachsen werden; und die dielektrische Schicht kann derart ausgespart werden, dass die Heteroepitaxiestrukturen von der dielektrischen Schicht hervorstehen, um Finnen zu bilden.
In einigen Ausführungsformen, in denen Homoepitaxie- oder Heteroepitaxiestrukturen epitaktisch aufgewachsen werden, können die aufgewachsenen Materialien während des Aufwachsens in-situ dotiert werden, was vorherige und anschließende Implantationen vermeiden kann, obwohl eine In-situ- und Implantationsdotierung zusammen verwendet werden können. Noch weiter kann es vorteilhaft sein, ein Material in einem NMOS-Gebiet aufzuwachsen, das von dem Material in einem PMOS-Gebiet verschieden ist. In verschiedenen Ausführungsformen können die Finnen Siliziumgermanium (Si_xGe_1-x, wobei x zwischen ungefähr 0 und 1 liegen kann), Siliziumkarbid, reines oder im Wesentlichen reines Germanium, einen III-V-Verbindungshalbleiter, einen II-VI Verbindungshalbleiter oder dergleichen umfassen. Zum Beispiel umfassen die verfügbaren Materialien zum Ausbilden eines III-V-Verbindungshalbleiters InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP und dergleichen, sind aber nicht darauf beschränkt.
5 zeigt das Ausbilden einer Dummy Gatestruktur 75 über den Halbleiterfinnen 64. Die Dummy-Gatestruktur 75 umfasst in einigen Ausführungsformen ein Gatedielektrikum 66 und ein Gate 68. Die Dummy-Gatestruktur 75 kann ferner eine Maske 70 umfassen. Um die Dummy-Gatestruktur 75 auszubilden, wird eine dielektrische Schicht 66 auf den Halbleiterfinnen 64 und den Isolationsgebieten 62 ausgebildet. Die dielektrische Schicht 66 kann zum Beispiel Siliziumoxid, Siliziumnitrid, Mehrfachschichten davon oder dergleichen sein und kann gemäß geeigneten Techniken abgeschieden oder thermisch aufgewachsen werden. In einigen Ausführungsformen kann die dielektrische Schicht 66 ein High-k-Dielektrikumsmaterial sein, und in diesen Ausführungsformen kann die dielektrische Schicht 66 einen k-Wert aufweisen, der größer als ungefähr 7,0 ist, und kann ein Metalloxid oder ein Silikat von Hf, Al, Zr, La, Mg, Ba, Ti, Pb, Mehrfachschichten davon und Kombinationen davon umfassen. Die Verfahren zum Ausbilden einer dielektrischen Schicht 66 können eine Molekularstrahlabscheidung (MBD), eine Atomlagenabscheidung (ALD), eine Plasmaunterstützte CVD (PECVD) und dergleichen umfassen.
Eine Gateschicht 68 wird über der dielektrischen Schicht 66 ausgebildet und eine Maskenschicht 70 wird über der Gateschicht 68 ausgebildet. Die Gateschicht 68 kann über der dielektrischen Schicht 66 abgeschieden und dann z.B. mithilfe eines CMP, planarisiert werden. Die Maskenschicht 70 kann über der Gateschicht 68 abgeschieden werden. Die Gateschicht 68 kann zum Beispiel aus Polysilizium ausgebildet werden, obwohl andere Materialien ebenfalls verwendet werden können. In einigen Ausführungsformen kann die Gateschicht 68 ein metallhaltiges Material, wie z.B. TiN, TaN, TaC, Co, Ru, Al, Kombinationen davon oder Mehrfachschichten davon umfassen. Die Maskenschicht 70 kann zum Beispiel aus Siliziumnitrid oder dergleichen ausgebildet werden.
Nachdem die Schichten (z.B. 66, 68 und 70) ausgebildet wurden, kann die Maskenschicht 70 unter Verwendung geeigneter fotolithografischer und Ätztechniken strukturiert werden, um eine Maske 70 auszubilden. Die Struktur der Maske 70 kann dann auf die Gateschicht 68 und die dielektrische Schicht 66 mithilfe einer geeigneten Ätztechnik übertragen werden, um jeweils ein Gate 68 bzw. ein Gatedielektrikum 66 auszubilden. Das Gate 68 und das Gatedielektrikum 66 decken jeweilige Kanalgebiete der Halbleiterfinnen 64 ab. Das Gate 68 kann auch eine Längsrichtung aufweisen, die zur Längsrichtung jeweiliger Halbleiterfinnen 64 im Wesentlichen senkrecht ist.
6 bis 20 zeigen die Querschnittsansichten einer weiteren Verarbeitung der FinFET-Vorrichtung 100 entlang des Querschnitts A-A (entlang einer Längsachse der Finne). Wie in 6 dargestellt, werden schwach dotierte Draingebiete (LDD) 65 in den Finnen 64 ausgebildet. Die LDD-Gebiete 65 können mithilfe eines Plasmadotierungsprozesses ausgebildet werden. Der Plasmadotierungsprozess kann N-Typ- oder P-Typ-Verunreinigungen in die Finnen 64 implantieren, um die LDD-Gebiete 65 auszubilden. In einigen Ausführungsformen liegen die LDD-Gebiete 65 an dem Kanalgebiet der FinFET-Vorrichtung 100 an. Abschnitte der LDD-Gebiete 65 können sich unter das Gate 68 und in das Kanalgebiet der FinFET-Vorrichtung 100 erstrecken. 6 zeigt ein nicht beschränkendes Beispiel der LDD-Gebiete 65. Andere Ausgestaltungen, Formen und Verfahren zum Ausbilden der LDD-Gebiete 65 sind ebenfalls möglich und sollen vollständig innerhalb des Umfangs der vorliegenden Offenbarung aufgenommen sein. Zum Beispiel können die LDD-Gebiete 65 ausgebildet werden, nachdem erste Gatespacer 72 ausgebildet wurden.
Unter weiterer Bezugnahme auf 6 wird, nachdem die LDD-Gebiete 65 ausgebildet wurden, ein Gatespacer 87 auf der Gatestruktur ausgebildet. Der Gatespacer 87 kann einen ersten Gatespacer 72 und einen zweiten Gatespacer 86 umfassen. Im Beispiel von 6 wird der erste Gatespacer 72 auf entgegengesetzten Seitenwänden des Gates 68 und entgegengesetzten Seitenwänden des Gatedielektrikums 66 ausgebildet. Der erste Gatespacer 72 kann sich auch über der oberen Fläche der Halbleiterfinne 64 und der oberen Fläche des Isolationsgebiets 62 (siehe 5) erstrecken. Der zweite Gatespacer 86 wird auf dem ersten Gatespacer 72 ausgebildet, wie in 6 dargestellt. Der erste Gatespacer 72 kann aus einem Nitrid, wie z.B. Siliziumnitrid, Siliziumoxinitrid, Siliziumkarbid, Siliziumkarbonitrid, dergleichen oder einer Kombination davon ausgebildet werden und kann z.B. unter Verwendung einer thermischen Oxidation, einer CVD, oder eines anderen geeigneten Abscheidungsprozesses ausgebildet werden. Der zweite Gatespacer 86 kann aus Siliziumnitrid, SiCN, einer Kombination davon oder dergleichen unter Verwendung eines geeigneten Abscheidungsverfahrens ausgebildet werden.
In einem Ausführungsbeispiel wird der Gatespacer 87 ausgebildet, indem zuerst eine erste Gatespacerschicht 72 über der FinFET-Vorrichtung 100 konform abgeschieden wird und dann eine zweite Gatespacerschicht 86 über der abgeschiedenen ersten Gatespacerschicht 72 konform abgeschieden wird. In der vorliegenden Offenbarung bedeutet konform (oder auf eine konforme Weise) konform (oder auf eine konforme Weise) innerhalb einer Prozessschwankung, wie ein Fachmann versteht. Zum Beispiel können horizontale und vertikale Abschnitte der konformen ersten Gatespacerschicht 72 im Wesentlichen die gleiche Dicke aufweisen, wobei die vertikale Dicke der vertikalen Abschnitte und die horizontale Dicke der horizontalen Abschnitte eine Differenz aufweisen, die kleiner ist als z.B. 20 Prozent der horizontalen Dicke. Als Nächstes wird ein anisotroper Ätzprozess, wie z.B. ein Trockenätzprozess, durchgeführt, um einen ersten Abschnitt der zweiten Gatespacerschicht 86, der auf oberen Flächen der FinFET-Vorrichtung 100 (z.B. der oberen Fläche der Halbleiterfinnen 64) angeordnet ist, zu entfernen, während ein zweiter Abschnitt der zweiten Gatespacerschicht 86, der entlang von Seitenwänden der Gatestruktur angeordnet ist, beibehalten wird. Der zweite Abschnitt der zweiten Gatespacerschicht 86, der nach dem anisotropen Ätzprozess verbleibt, bildet den zweiten Gatespacer 86. Der anisotrope Ätzprozess entfernt auch einen Abschnitt der ersten Gatespacerschicht 72, der außerhalb der Seitenwände des zweiten Gatespacers 86 angeordnet ist, und der verbleibende Abschnitt der ersten Gatespacerschicht 72 bildet den ersten Gatespacer 72.
Die Formen und Verfahren zum Ausbilden des ersten Gatespacers 72 und des zweiten Gatespacers 86, wie in 6 dargestellt, sind lediglich nicht beschränkende Beispiele, und andere Formen und Verfahren zum Ausbilden sind möglich. Zum Beispiel können die zweiten Gatespacer 86 ausgebildet werden, nachdem die epitaktischen Source-/Draingebiete 80 (siehe 7) ausgebildet wurden. In einigen Ausführungsformen werden Dummy-Gatespacer auf dem ersten Gate-Spacer 72 vor dem epitaktischen Prozess der in 7 dargestellten epitaktischen Source-/Draingebiete 80 ausgebildet und die Dummy-Gatespacer werden entfernt und durch die zweiten Gatespacer 86 ersetzt, nachdem die epitaktischen Source-/Draingebiete 80 ausgebildet wurden.
Als Nächstes werden, wie in 7 dargestellt, Source-/Draingebiete 80 ausgebildet. Die Source-/Draingebiete 80 werden ausgebildet, indem die Finnen 64 geätzt werden, um Aussparungen auszubilden, und ein Material in der Aussparung unter Verwendung geeigneter Verfahren, wie z.B. einer metallorganischen CVD (MOCVD), einer Molekularstrahlepitaxie (MBE), einer Flüssigphasenepitaxie (LPE), einer Gasphasenepitaxie (VPE), eines selektiven epitaktischen Wachstums, dergleichen oder einer Kombination davon, epitaktisch aufgewachsen wird. Nach dem epitaktischen Aufwachsen der Source-/Draingebiete 80, kann eine Maske 70 mithilfe eines geeigneten Verfahrens, wie z.B. eines Ätzens, entfernt werden.
Wie in 7 dargestellt, können die epitaktischen Source-/Draingebiete 80 Flächen aufweisen, die von jeweiligen Flächen der Finnen 64 erhöht sind (z.B. über die nicht ausgesparten Abschnitte der Finnen 64 erhöht), und sie können Facetten aufweisen. Die Source-/Draingebiete 80 der benachbarten Finnen 64 können sich verbinden, um ein durchgehendes epitaktisches Source-/Draingebiet 80 zu bilden. In einigen Ausführungsformen verbinden sich die Source-/Draingebiete 80 für benachbarte Finnen 64 nicht miteinander und verbleiben getrennte Source-/Draingebiete 80. In einigen Ausführungsbeispielen, in denen der resultierende FinFET ein n-Kanal-FinFET ist, umfassen die Source-/Draingebiete 80 Siliziumkarbid (SiC), Siliziumphosphor (SiP), mit Phosphor dotierten Siliziumkohlenstoff (SiCP) oder dergleichen. In alternativen Ausführungsbeispielen, in denen der resultierende FinFET ein p-Kanal-FinFET ist, umfassen die Source-/Draingebiete 80 SiGe und eine p-Typ-Verunreinigung, wie z.B. Bor oder Indium.
In die epitaktischen Source-/Draingebiete 80 können Dotierstoffe implantiert werden, um Source-/Draingebiete 80 auszubilden, worauf eine Ausheilung folgt. Der Implantationsprozess kann ein Ausbilden und Strukturieren von Masken, wie z.B. eines Fotolacks, umfassen, um die Gebiete des FinFET, die vor dem Implantationsprozess geschützt werden sollen, abzudecken. Die Source-/Draingebiete 80 können eine Verunreinigungskonzentration (z.B. eines Dotierstoffs) in einem Bereich von ungefähr 1E19 cm-3 bis ungefähr 1E21 cm-3 aufweisen. In einigen Ausführungsformen können die epitaktischen Source-/Draingebiete während des Wachstums in-situ dotiert werden.
Als Nächstes wird, wie in 8 dargestellt, eine erste dielektrische Zwischenschicht (ILD) 90 über der in 7 dargestellten Struktur ausgebildet, und ein Gate-Zuletzt-Prozess (der zuweilen als Austauschgateprozess bezeichnet wird) wird durchgeführt. In einem Gate-Zuletzt-Prozess werden das Gate 68 und das Gatedielektrikum 66 (siehe 7) als Dummy-Strukturen betrachtet und sie werden entfernt und durch ein aktives Gate und ein aktives Gatedielektrikum ersetzt, was gemeinsam als ein Ersatzgate bezeichnet werden kann.
In einigen Ausführungsformen wird die erste ILD 90 aus einem dielektrischen Material, wie z.B. Phosphorosilikatglas (PSG), Borosilikatglas (BSG), mit Bor dotiertem Phosphorosilikatglas (BPSG), undotiertem Silikatglas (USG) oder dergleichen, ausgebildet und kann mithilfe eines beliebigen geeigneten Verfahrens, wie z.B. einer CVD, PECVD oder einer FCVD abgeschieden werden. Ein Planarisierungsprozess, wie z.B. ein CMP-Prozess, kann durchgeführt werden, um die obere Fläche der ersten ILD 90 zu planarisieren, so dass sich die obere Fläche der ersten ILD 90 auf gleicher Höhe mit der oberen Fläche des Gates 68 befindet (siehe 7). Daher ist in einigen Ausführungsformen nach dem CMP-Prozess die obere Fläche des Gates 68 freigelegt.
Gemäß einigen Ausführungsformen werden das Gate 68 und das Gatedielektrikum 66 direkt unter dem Gate 68 in einem Ätzschritt(en) entfernt, so dass Aussparungen 92 in jeder der Finnen 64 ausgebildet werden. Jede Aussparung legt ein Kanalgebiet einer jeweiligen Finne 64 frei. Jedes Kanalgebiet ist zwischen benachbarten Paaren epitaktischer Source-/Draingebiete 80 angeordnet. Während des Entfernens des Dummy-Gates kann die Dummy-Gatedielektrikumsschicht 66 als eine Ätzstoppschicht verwendet werden, wenn das Dummy-Gate 68 geätzt wird. Die Dummy-Gatedielektrikumsschicht 66 kann dann nach dem Entfernen des Dummy-Gates 68 entfernt werden.
Als Nächstes werden in 9 eine Gatedielektrikumsschicht 94, eine Abdeckschicht 96 und eine Sperrschicht 98 nacheinander über der Halbleitervorrichtung 100 ausgebildet. Wie in 9 dargestellt, wird die Gatedielektrikumsschicht 94 in der Aussparung 92 und über einer oberen Fläche der ersten ILD 90 konform abgeschieden. Die Abdeckschicht 96 und die Sperrschicht 98 werden konform über der Gatedielektrikumsschicht 94 ausgebildet, wobei die Abdeckschicht 96 zwischen der Gatedielektrikumsschicht 94 und der Sperrschicht 98 angeordnet ist. Die Abdeckschicht 96 kann als eine Austrittsarbeitsschicht der FinFET-Vorrichtung 100 fungieren, und die Sperrschicht 98 kann als eine Ätzstoppschicht der FinFET-Vorrichtung 100 fungieren. Die Gatedielektrikumsschicht 94, die Abdeckschicht 96 und die Sperrschicht 98 können nachstehend gemeinsam als ein Schichtstapel 121 bezeichnet werden.
Gemäß einigen Ausführungsformen umfasst die Gatedielektrikumsschicht 94 Siliziumoxid, Siliziumnitrid oder Mehrfachschichten davon. In anderen Ausführungsformen umfasst die Gatedielektrikumsschicht 94 ein High-k-Dielektrikumsmaterial und in diesen Ausführungsformen können die Gatedielektrikumsschichten 94 einen k-Wert aufweisen, der größer als ungefähr 7,0 ist, und können ein Metalloxid oder ein Silikat von Hf, Al, Zr, La, Mg, Ba, Ti, Pb, und Kombinationen davon umfassen. Die Verfahren zum Ausbilden der Gatedielektrikumsschicht 94 können MBD, ALD, PECVD und dergleichen umfassen. In einem Ausführungsbeispiel ist die Gatedielektrikumsschicht 94 ein High-k-Dielektrikumsmaterial, das HfO₂ umfasst, und wird mithilfe eines geeigneten Verfahrens, wie z.B. einer ALD, ausgebildet. In einigen Ausführungsformen ist die Gatedielektrikumsschicht 94 ein High-k-Dielektrikumsmaterial, und eine Schicht aus Siliziumoxid (SiO₂) wird zwischen der Gatedielektrikumsschicht 94 und der Finne 64 ausgebildet. Die Schicht aus Siliziumoxid kann durch Oxidation des Materials der Finne 64 oder mithilfe eines beliebigen geeigneten Abscheidungsverfahrens, wie z.B. einer CVD, einer PVD oder einer ALD, ausgebildet werden.
Als Nächstes wird die Abdeckschicht 96 über der Gatedielektrikumsschicht 94 konform ausgebildet. Die Abdeckschicht umfasst ein beliebiges geeignetes Material für eine Austrittsarbeitsschicht. Beispiele für p-Typ-Austrittsarbeitsmetalle, die in der Gatestruktur 97 (siehe 13) aufgenommen sein können, umfassen TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi₂, TaSi2, NiSi2, WN, andere geeignete p-Typ-Austrittsarbeitsmaterialien oder Kombinationen davon. Beispiele für n-Typ-Austrittsarbeitsmetalle, die in der Gatestruktur 97 aufgenommen werden können, umfassen Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, andere geeignete n-Typ-Austrittsarbeitsmaterialien oder Kombinationen davon. Ein Austrittsarbeitswert ist mit der Materialzusammensetzung der Austrittsarbeitsschicht assoziiert, und daher wird das Material der ersten Austrittsarbeitsschicht ausgewählt, um ihren Austrittsarbeitswert anzupassen, so dass eine Sollschwellenspannung V_t in der Vorrichtung, die in dem jeweiligen Gebiet ausgebildet werden soll, erzielt wird. Die Austrittsarbeitsschicht(en) kann (können) mithilfe einer CVD, PVD, ALD und/oder eines anderen geeigneten Prozesses abgeschieden werden.
Als Nächstes wird die Sperrschicht 98 über der Abdeckschicht 96 konform ausgebildet. Die Sperrschicht 98 kann ein elektrisch leitfähiges Material, wie z.B. Titannitrid, umfassen, obwohl andere Materialien, wie z.B. Tantalnitrid, Titan, Tantal oder dergleichen alternativ verwendet werden können. Die Sperrschicht 98 kann unter Verwendung eines CVD-Prozesses, wie z.B. einer PECDV, ausgebildet werden. Jedoch können andere alternative Prozesse, wie z.B. Sputtern oder MOCVD, ALD, alternativ verwendet werden. Die Sperrschicht 98 und die Abdeckschicht 96 umfassen in einigen Ausführungsformen verschiedene Materialien, um eine Ätzselektivität zwischen der Sperrschicht 98 und der Abdeckschicht 96 bereitzustellen. In einem Ausführungsbeispiel umfasst die Abdeckschicht 96 TiN und die Sperrschicht umfasst TaN, und geeignete Abscheidungsverfahren, wie z.B. ALD, können verwendet werden, um die Abdeckschicht 96 und die Sperrschicht 98 auszubilden.
Als Nächstes wird, wie in 10 bis 11 dargestellt, der Schichtstapel 121 mithilfe eines Oberflächenbehandlungsprozesses unter Verwendung einer Fluorid-haltigen Chemikalie (die auch als eine Fluorid-haltige Vorstufe bezeichnet werden kann) behandelt, um die Gatedielektrikumsschicht 94 mit Fluorid zu dotierten, und ein thermischer Ausheilungsprozess wird anschließend durchgeführt, um die Dotierstoffkonzentration (z.B. Fluorid-Konzentration) der Gatedielektrikumsschicht 94 weiter zu erhöhen. Insbesondere zeigt 10 Ausführungsformen, in denen der Oberflächenbehandlungsprozess einen Soak-Prozess umfasst, wobei der Schichtstapel 121 in einer Vorstufe 84 getränkt wird, die ein Fluorid-haltiges Gas oder ein Fluorid-haltiges Plasma sein kann, und 11 zeigt den thermischen Ausheilungsprozess, der nach dem Soak-Prozess durchgeführt wird. 12 und 13 zeigen eine Ausführungsform, bei der der Oberflächenbehandlungsprozess die Gatedielektrikumsschicht 94 dotiert, indem ein Dünnfilm 88 (siehe 12) über dem Schichtstapel 121 unter Verwendung einer Fluorid-haltigen Vorstufe abgeschieden wird, und ein thermischer Ausheilungsprozess (siehe 13) den Dotierstoff (z.B. Fluorid) weiter in die Gatedielektrikumsschicht 94 hineintreibt. Einzelheiten des Oberflächenbehandlungsprozesses und des thermischen Ausheilungsprozesses werden nachstehend besprochen.
Gemäß einigen Ausführungsformen treibt der Oberflächenbehandlungsprozess Fluorid (z.B. Fluoridradikale) von einer oberen Fläche des Schichtstapels 121 (z.B. einer oberen Fläche der Sperrschicht 98) in die Gatedielektrikumsschicht 94, wodurch die Gatedielektrikumsschicht 94 wirksam mit Fluorid dotiert wird und eine Konzentration von Fluorid in der Gatedielektrikumsschicht 94 erhöht wird. Eine Dotierung der Gatedielektrikumsschicht 94 mit Fluorid verbessert in einigen Ausführungsformen die TDDB-Leistungsfähigkeit (Time-Dependent Dielectric Breakdown, zeitabhängiger dielektrischer Durchbruch) der FinFET-Vorrichtung 100.
Ein zeitabhängiger dielektrischer Durchbruch (TDDB) ist ein Fehlermechanismus in Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs), bei dem das Gateoxid als Folge einer Langzeitanwendung eines verhältnismäßig niedrigen elektrischen Feldes durchbricht (im Gegensatz zum unmittelbaren Durchbruch, der durch starkes elektrisches Feld verursacht wird). Der Durchbruch wird durch eine Ausbildung eines leitfähigen Pfades durch das Gateoxid des Substrats aufgrund eines Elektronentunnelungsstroms verursacht, wenn MOSFETs in der Nähe oder jenseits ihrer spezifizierten Betriebsspannungen betrieben werden.
Gemäß einigen Ausführungsformen umfasst der Oberflächenbehandlungsprozess ein Aussetzen des Schichtstapels 121 einer Fluorid-haltigen Chemikalie (z.B. Chemikalie 84). Eine molekulare Zusammensetzung der Chemikalie (z.B. der Chemikalie 84) kann als MF_x repräsentiert werden, wobei F für Fluorid steht, M für ein anderes geeignetes Element steht, und x das molekulare Verhältnis von F zu M repräsentiert. In einigen Ausführungsformen ist das Element M ein Metall, wie z.B. Wolfram (W, Molybdän (Mo), Titan(Ti), Eisen (Fe), Nickel (Ni), Kobalt(Co), Chrom (Cr), Kupfer (Cu), Aluminium(Al), Mangan (Mn), Silizium (Si), Kalzium (Ca), Zirconium (Zr), Niob (Nb), Hafnium (Hf), Tantal (Ta), Blei (Pb), oder dergleichen. In anderen Ausführungsformen ist das Element M ein Nicht-Metall, wie z.B. N C, S, Cl oder dergleichen. Beispiele der Chemikalie 84 können Wolframhexafluorid (WF₆), Stickstofftrifluorid (NF₃), Molybdänhexafluorid (MoF₆), FeF₂, FeF₃, NiF₂, CoF₂, CrF₂, CrF₃, CuF, MoF₃, TiF₃, TiF₄, AlF₃, SiF₄, MnF₂, ZrF₄, NbF₅, HfF₄, TaF₅, NaF, KF, LiF, MgF₂, CaF₂, BaF₂, ZnF₂, PbF₂, CF₄, C₂F₆, SF₆, C₃F₈, CHF₃ umfassen.
Unter Bezugnahme auf 10 ist in einigen Ausführungsformen der Oberflächenbehandlungsprozess ein thermischer Prozess, der ein Fluorid-haltiges Gas als die Chemikalie 84 verwendet. Zum Beispiel kann ein WF6-GAs als die Chemikalie 84 verwendet werden. FeF₂, FeF₃, NiF₂, CoF₂, CrF₂, CrF₃, CuF, MoF₃, TiF₃, TiF₄, AlF₃, SiF₄, MnF₂, ZrF₄, NbF₅, HfF₄, TaF₅, NaF, KF, LiF, MgF₂, CaF₂, BaF₂, ZnF₂, PbF₂, CF₄, C2F₆, SF₆,C₃F₈, CHF₃. Das Fluorid-haltige Gas 84 wird derart geliefert, dass es mit der Oberfläche der Sperrschicht 98 in Kontakt steht, wie in 10 dargestellt. Das Fluorid-haltige Gas 84 kann durch ein Trägergas getragen werden, das ein Inertgas, wie z.B. N2, Ar, He, dergleichen oder Kombinationen davon sein kann. Die Energie (z.B. thermische Energie) des thermischen Prozesses bricht in einigen Ausführungsformen die Bindung zwischen F und dem Element M (z.B. die Bindung zwischen F und W, wenn WF₆ als die Chemikalie 84 verwendet wird) und erzeugt Radikale von Fluorid. Als ein Beispiel kann die Zerlegung von WF₆ durch die folgende chemische Gleichung (1) beschrieben werden. $W F_{6} \to W + 6 F$
Eine Schicht (nicht dargestellt), die das Element M (z.B. W) umfasst, kann nach dem thermischen Prozess über der Sperrschicht 98 ausgebildet werden. Der thermische Prozess treibt die Radikale von Fluorid in den Schichtstapel 121 zu der Gatedielektrikumsschicht 94 hin. In einigen Ausführungsformen werden die Radikale von Fluorid in die Gatedielektrikumsschicht 94 durch den thermischen Prozess getrieben. Die Radikale von Fluorid können den Fangstellenzustand an der Grenzfläche zwischen der Gatedielektrikumsschicht 94 und einer benachbarten dielektrischen Schicht (z.B. der ersten ILD 90 und/oder dem ersten Gatespacer 72) ausgleichen, wodurch die Fangstellenzustandsdichte (D_it) an der Grenzfläche reduziert wird.
Parameter des Oberflächenbehandlungsprozesses, wie z.B. die Temperatur und/oder die Dauer des Oberflächenbehandlungsprozesses, die Durchflussrate der Chemikalie 84, können eingestellt werden, um eine Zielkonzentration von Fluorid in der Gatedielektrikumsschicht 94 zu erzielen. Zum Beispiel können eine niedrige (z.B. niedriger als 200°C) Temperatur und/oder eine kurze Dauer (z.B. kürzer als 30 Sekunden) nicht genügend Fluorid in die Gatedielektrikumsschicht 94 hineintreiben, um die Zielfluoridkonzentration zu erzielen. Andererseits können eine hohe Temperatur (z.B. höher als 650 °C) und/oder eine lange Dauer (z.B. länger als 30 Sekunden) Fluorid über die Gatedielektrikumsschicht 94 hinaus und in die benachbarte dielektrische Schicht (z.B. die erste ILD 90 oder den ersten Gatespacer 72) hineintreiben.
In einem Ausführungsbeispiel wird der thermische Prozess unter Verwendung eines WF₆-Gases bei einer Temperatur zwischen ungefähr 200 °C und ungefähr 650 °C durchgeführt. Eine niedrige Durchflussrate von WF₆ kann zwischen 5 Standardkubikzentimeter pro Minute (sccm) und ungefähr 10.000 sccm, wie z.B. 1000 sccm, betragen. Eine Durchflussrate des Trägergases kann zwischen ungefähr 5 sccm bis ungefähr 10.000 sccm, wie z.B. 6000 sccm, betragen. Ein Druck des thermischen Prozesses kann zwischen ungefähr 0,5 Torr und ungefähr 300 Torr, wie z.B. 20 Torr betragen, und eine Dauer des thermischen Prozesses kann zwischen ungefähr 0,1 Sekunden und ungefähr 300 Sekunden, wie z.B.100 Sekunden betragen.
Unter weiterer Bezugnahme auf 10 ist in einigen Ausführungsformen der Oberflächenbehandlungsprozess ein Plasma-Prozess, der ein Fluorid-haltiges Plasma als die Chemikalie 84 verwendet. Zum Beispiel kann ein NF₃-Gas zu Plasma aktiviert und als die Chemikalie 84 verwendet werden. Das Fluorid-haltige Plasma 84 kann durch ein Trägergas getragen werden, das ein Inertgas, wie z.B. N2, Ar, He, dergleichen oder Kombinationen davon sein kann. Das Fluorid-haltige Plasma 84 wird derart geliefert, dass es mit der Oberfläche der Sperrschicht 98 in Kontakt steht, wie in 10 dargestellt. Die Energie des Plasmaprozesses (z.B. die Entladungsenergie) bricht die Bindung zwischen F und dem Element M (z.B. F und N) und erzeugt Radikale von Fluorid. Zum Beispiel beschießt das NF₃-Plasma die Oberfläche der Sperrschicht 98, wodurch die Bindung zwischen F und N gebrochen wird, und mehrere chemische Reaktionen eingeleitet werden. Die Zerlegung des NF₃ -Plasmas kann durch die folgenden chemischen Gleichungen (2) und (3) dargestellt werden. ${NF}_{3} \to {NF}^{+} + 2 F$
${NF}_{3} \to {NF}_{2}^{+} + F$
Das Element M (z.B. N) aus der Zerlegung der Chemikalie 84 kann ein Nebenprodukt(e) bilden, das (die) aus der Abscheidungskammer (nicht dargestellt), in der sich die FinFET-Vorrichtung 100 befindet, evakuiert (z.B. abgepumpt) wird (werden), oder es kann eine Schicht (nicht dargestellt), die das Element M umfasst, über der Trägerschicht 98 bilden. Die Energie des Plasmaprozesses treibt die Radikale von Fluorid in den Schichtstapel 121 zu der Gatedielektrikumsschicht 94 hin. In einigen Ausführungsformen werden die Radikale von Fluorid in die Gatedielektrikumsschicht 94 durch den Plasmaprozess getrieben.
In einem Ausführungsbeispiel wird der Plasmaprozess unter Verwendung des Plasmas eines NF₃-Gases bei einer Temperatur zwischen ungefähr 20 °C und ungefähr 400 °C durchgeführt. Eine Energie des Plasmaprozesses liegt zwischen ungefähr 5 Volt bis ungefähr 10.000 Volt, wie z.B. 500 Volt. Eine Durchflussrate von NF₃ kann zwischen ungefähr 10 sccm und ungefähr 5.000 sccm, wie z.B. 200 sccm, betragen. Eine Durchflussrate des Trägergases kann zwischen ungefähr 5 sccm bis ungefähr 10.000 sccm, wie z.B. 3000 sccm, betragen. Ein Druck des Plasmaprozesses kann zwischen ungefähr 0,5 Torr und ungefähr 300 Torr, wie z.B. 15 Torr, betragen, und eine Dauer des Plasmaprozesses kann zwischen ungefähr 0,1 Sekunden und ungefähr 300 Sekunden, wie z.B.100 Sekunden, betragen.
Als Nächstes kann, wie in 11 dargestellt, nach dem Oberflächenbehandlungsprozess (z.B. einem thermischen Prozess oder einem Plasmaprozess) ein fakultativer thermischer Ausheilungsprozess 510 durchgeführt werden, um Fluorid (z.B. Fluoridradikale in der Abdeckschicht 96 und in der Sperrschicht 98), das in dem Schichtstapel 121 enthalten ist, weiter in die Gatedielektrikumsschicht 94 hineinzutreiben. In einem Ausführungsbeispiel wird der thermische Ausheilungsprozess 510 bei einer Temperatur zwischen ungefähr 400 °C und ungefähr 700 °C, wie z.B.550 °C, für eine Dauer von zwischen ungefähr 0,1 Sekunden bis ungefähr 300 Sekunden, wie z.B. 30 Sekunden, durchgeführt. Eine Konzentration von Fluorid im Bereich zwischen 1E15/cm² und 1E17/cm² wird nach dem thermischen Ausheilungsprozess erzielt.
Nun wird Bezugnahme auf 12 und 13 genommen. 12 und 13 veranschaulichen jeweils eine andere Ausführungsform des Oberflächenbehandlungsprozesses bzw. eines anschließenden thermischen Ausheilungsprozesses. Wie in 12 dargestellt, umfasst der Oberflächenbehandlungsprozess ein Ausbilden eines Films 88 über der Sperrschicht 98 unter Verwendung einer Fluorid-haltigen Vorstufe (nicht dargestellt). Zum Beispiel kann Wolframhexafluorid (WF₆) oder Molybdänhexafluorid (MoF₆) als die Fluorid-haltige Vorstufe verwendet werden, um den Film 88 auszubilden. Andere Fluorid-haltige Vorstufen, die zum Ausbilden des Films 88 verwendet werden können, umfassen FeF₂, FeF₃, NiF₂, CoF₂, CrF₂, CrF₃, CuF, MoF₃, TiF₃, TiF₄, AlF₃, SiF₄, MnF₂, ZrF₄, NbF₅, HfF₄, TaF₅, NaF, KF, LiF, MgF₂, CaF₂, BaF₂, ZnF₂ und PbF₂. Die Vorstufe kann durch ein Trägergas getragen werden, das ein Inertgas, wie z.B. N2, Ar, He, dergleichen oder Kombinationen davon sein kann. Ein geeignetes Abscheidungsverfahren, wie z.B. ALD, PVD, CVD, dergleichen oder Kombinationen davon, kann zum Ausbilden des Films 88 verwendet werden.
In einigen Ausführungsformen zerlegt sich die Fluorid-haltige Vorstufe (z.B. WF₆ oder MoF₆) während des Abscheidungsprozesses, wodurch die Bindung zwischen F und dem Element M (z.B. W oder Mo) der Vorstufe gebrochen wird. Das Element M der Vorstufe bildet nach der Zerlegung der Vorstufe den Film 88 und das Fluorid wird nach der Zerlegung durch die Energie (z.B. thermische Energie) des Abscheidungsprozesses in den Schichtstapel 121 zur Gatedielektrikumsschicht 94 hin getrieben. Zum Beispiel kann der Film 88 eine Schicht aus W oder eine Schicht aus Mo umfassen, wenn WF₆ oder MoF₆ als die Vorstufe im Abscheidungsprozess verwendet werden. Der Film 88 kann auch Fluorid und eine kleine Menge nicht zerlegter Vorstufe enthalten. In einigen Ausführungsformen wird Fluorid in die Gatedielektrikumsschicht 94 während des Abscheidungsprozesses getrieben.
In einem Ausführungsbeispiel umfasst der Oberflächenbehandlungsprozess ein Ausbilden des Films 88 unter Verwendung einer Fluorid-haltigen Vorstufe bei einer Temperatur zwischen ungefähr 200 °C und ungefähr 500 °C, wie z.B. 350 °C. Eine Durchflussrate der Vorstufe kann zwischen ungefähr 10 sccm und ungefähr 5.000 sccm, wie z.B. 500 sccm, betragen. Eine Durchflussrate des Trägergases kann zwischen ungefähr 5 sccm und ungefähr 10.000 sccm, wie z.B. 3000 sccm, betragen. Ein Druck des Abscheidungsprozesses zum Ausbilden des Films 88 kann zwischen ungefähr 0,5 Torr und ungefähr 300 Torr, wie z.B. 20 Torr, betragen. Eine Dicke des Films 88 kann zwischen ungefähr 3Å und ungefähr200 Å, wie z.B. 100 Å, betragen, obwohl andere Abmessungen ebenfalls möglich sind.
Als Nächstes kann, wie in 13 dargestellt, nach dem Oberflächenbehandlungsprozess von 12 ein fakultativer thermischer Ausheilungsprozess 610 durchgeführt werden, um Fluorid (z.B. Fluoridradikale in der Abdeckschicht 96 und in der Sperrschicht 98), das in dem Schichtstapel 121 enthalten ist, weiter in die Gatedielektrikumsschicht 94 hineinzutreiben. In einem Ausführungsbeispiel wird der thermische Ausheilungsprozess 610 bei einer Temperatur zwischen ungefähr 400 °C und ungefähr 700 °C, wie z.B.550 °C, für eine Dauer von zwischen ungefähr 0,1 Sekunden bis ungefähr 300 Sekunden, wie z.B. 30 Sekunden, durchgeführt. Eine Konzentration von Fluorid im Bereich zwischen 1E15/cm² und 1E17/cm² wird nach dem thermischen Ausheilungsprozess erzielt.
Wie vorstehend besprochen, kann der Oberflächenbehandlungsprozess (z.B. der thermische Prozess, der Plasmaprozess oder der Filmabscheidungsprozess) eine Schicht (nicht dargestellt), die das Element M (z.B. W, Mo) enthält, über der Fläche der Sperrschicht 98 ausbilden. Diese Schicht von Element M wird in einigen Ausführungsformen mithilfe eines geeigneten Prozesses, wie z.B. eines Ätzens, entfernt, bevor die Aussparung 92 gefüllt wird. In anderen Ausführungsformen wird die Schicht, die das Element M umfasst, nicht entfernt. Stattdessen verbleibt sie über der Trägerschicht 98 und wird als Teil der Austrittsarbeitsschicht verwendet, um die Schwellenspannung V_t der FinFET-Vorrichtung 100 einzustellen. Der Einfachheit halber ist die das Element M umfassende Schicht (falls nicht entfernt) in nachfolgenden Figuren nicht dargestellt.
Ausführungsformen des Oberflächenbehandlungsprozesses weisen viele Vorteile auf. Da die Größe von Halbleitervorrichtungen in einem fortschrittlichen Verarbeitungsknoten zunehmend kleiner wird, wird z.B. aufgrund der engen Nähe von Finnen und/oder Gatestrukturen der Implantationswinkel, der für den zum Dotieren der dielektrischen Schicht der FinFET-Vorrichtungen verwendeten Ionenimplantationsprozess verfügbar ist, begrenzt. Daher ist ein Ionenimplantationsprozess möglicherweise nicht in der Lage, bestimmte Bereiche der Gatedielektrikumsschicht zu dotieren, um die Zielkonzentration des Dotierstoffs zu erzielen. Die vorliegende Offenbarung stellt verschiedene zerstörungsfreie und wirksame Verfahren zum Dotieren der Gatedielektrikumsschicht bereit. Folglich wird die TDDB-Leistungsfähigkeit (zeitabhängiger dielektrischer Durchbruch) der FinFET-Vorrichtung 100 verbessert. Verarbeitungsschritte, die in dem offenbarten Oberflächenbehandlungsprozess verwendet werden, wie z.B. der Soak-Prozess, die Filmabscheidung und Ätzen, sind ausgereifte Verarbeitungsschritte in der Halbleiterherstellung und sind allgemein verfügbar. Außerdem weisen die in dem Oberflächenbehandlungsprozess verwendeten Ausgangsmaterialien niedrige Materialkosten auf, wodurch ein Oberflächenbehandlungsprozess mit niedrigen Kosten ermöglicht wird. Außerdem kann der offenbarte Oberflächenbehandlungsprozess leicht mit dem vorhandenen Austauschgateprozess integriert werden. Zum Beispiel verursacht der hier offenbarte Oberflächenbehandlungsprozess keine Änderung in dem ausgebildeten Metallgatestapel, wodurch eine gute Kompatibilität mit einem vorhandenen Prozessablauf gewährleistet wird.
Als Nächstes fährt, wie in 14 bis 20 dargestellt, die Verarbeitung nach dem in 10 bis 13 gezeigten Oberflächenbehandlungsprozess fort. Unter Bezugnahme auf 14 wird die Gateelektrode 99 über der Sperrschicht 98 abgeschieden und füllt die verbleibenden Abschnitte der Aussparung 92. Die Gateelektrode 99 kann aus einem metallhaltigen Material, wie z.B. Cu, Al, W, dergleichen, Kombinationen davon oder Mehrfachschichten davon gefertigt werden und kann z.B. mithilfe eines Elektroplattierens, eines stromlosen Plattierens, einer PVD, einer CVD oder eines anderen geeigneten Verfahrens ausgebildet werden.
Als Nächstes kann, wie in 15 dargestellt, ein Planarisierungsprozess, wie z.B. ein CMP, durchgeführt werden, um die überschüssigen Abschnitte der Gatedielektrikumsschicht 94, der Abdeckschicht 96, der Sperrschicht 98 und des Materials der Gateelektrode 99 zu entfernen, wobei sich die überschüssigen Abschnitte über der oberen Fläche der ersten ILD 90 befinden. Die resultierenden verbleibenden Abschnitte des Materials der Gateelektrode 99, der Sperrschicht 98, der Abdeckschicht 96 und der Gatedielektrikumsschicht 94 bilden daher einen Ersatzgate 97 der resultierenden FinFET-Vorrichtung 100.
Als Nächstes wird in 16 eine zweite ILD 95 über der ersten ILD 90 abgeschieden. In einer Ausführungsform ist die zweite ILD 95 ein fließfähiger Film, der mithilfe eines fließfähigen CVD-Verfahrens ausgebildet wird. In einigen Ausführungsformen wird die zweite ILD 95 aus einem dielektrischen Material, wie z.B. PSG, BSG, BPSG, USG oder dergleichen ausgebildet, und kann mithilfe eines beliebigen geeigneten Verfahrens, wie z.B. einer CVD und PECVD, abgeschieden werden. Kontaktöffnungen 91 und 93 für Kontakte 102 (siehe 20) werden durch die erste ILD 90 und/oder die zweite ILD 95 ausgebildet. Zum Beispiel wird die Kontaktöffnung 91 durch die zweite ILD 95 ausgebildet und legt das Ersatzgate 97 frei, während die Kontaktöffnungen 93 durch die erste ILD 90 und die zweite ILD 95 ausgebildet werden und Source-/Draingebiete 80 freilegen. Die Kontaktöffnungen 91/93 sind in einem einzelnen Querschnitt als ein Beispiel dargestellt, wobei sich die Kontaktöffnungen 91/93 in verschiedenen Querschnitten befinden könnten.
Als Nächstes wird in 17 eine Sperrschicht 104 über der zweiten ILD 95 ausgebildet. In einigen Ausführungsformen wird die Sperrschicht 104 konform über der zweiten ILD 95 ausgebildet, und kleidet Seitenwände und Unterseiten der Kontaktöffnungen 91/93 aus. Die Sperrschicht 104 kann ein elektrisch leitfähiges Material, wie z.B. Titan (Ti), Titannitrid (TiN), Tantal (Ta), Tantalnitrid (TaN) oder dergleichen umfassen und kann unter Verwendung eines CVD-Prozesses, wie z.B. einer PECVD, ausgebildet werden. Jedoch können andere alternative Prozesse, wie z.B. Sputtern oder MOCVD, PVD, ALD, ebenfalls verwendet werden.
In einigen Ausführungsformen werden Silizidgebiete 82 über den epitaktischen Source-/Draingebieten 80, z.B. zwischen den epitaktischen Source-/Draingebieten 80 und der Sperrschicht 104 ausgebildet. Die Silizidgebiete 82 können ausgebildet werden, bevor die Sperrschicht 104 ausgebildet wird, obwohl die Silizidgebiete 82 auch während des Prozesses zum Ausbilden der Sperrschicht 104 ausgebildet werden können. Die Silizidgebiete 82 können ausgebildet werden, indem zuerst ein Metall, das in der Lage ist, mit Halbleitermaterialien (z.B. Silizium, Germanium) zu reagieren, um Silizid- oder Germanid-Gebiete zu bilden, wie z.B. Nickel, Kobalt, Titan, Tantal, Platin, Wolfram, andere Edelmetalle, andere Refraktärmetalle, Seltenerdmetalle oder ihre Legierungen, über den epitaktischen Source-Drain-Gebieten 80 abgeschieden wird, und anschließend ein thermischer Ausheilungsprozess durchgeführt wird, um die Silizidgebiete 82 zu bilden. Die nicht umgesetzten Teile des abgeschiedenen Metalls werden dann z.B. mithilfe eines Ätzprozesses entfernt. Obwohl die Gebiete 82 als Silizidgebiete bezeichnet werden, können die Gebiete 82 auch Germanidgebiete, oder Siliziumgermanidgebiete (z.B. Gebiete, die Silizid und Germanid umfassen) sein.
Als Nächstes wird, wie in 18 dargestellt, eine Keimschicht 108 über der Sperrschicht 104 abgeschieden. Die Keimschicht 108 kann mithilfe einer PVD, ALD oder CVD abgeschieden werden und kann aus Wolfram, Kupfer oder Kupferlegierungen ausgebildet werden, obwohl andere geeignete Verfahren und Materialien alternativ verwendet werden können.
Nachdem die Keimschicht 108 ausgebildet wurde, kann das leitfähige Material 110 auf der Keimschicht 108 ausgebildet werden, so dass die Kontaktöffnungen 91/93 gefüllt und überfüllt werden, wie in 19 dargestellt. Das leitfähige Material 110 kann Wolfram umfassen, obwohl andere geeignete Materialien, wie z.B. Aluminium, Kupfer, Wolframnitrid, Ruthenium, Silber, Gold, Rhodium, Molybdän, Nickel, Kobalt, Kadmium, Zink, Legierungen von diesen, Kombinationen davon und dergleichen alternativ verwendet werden können. Ein beliebiges geeignetes Abscheidungsverfahren, wie z.B. PVD, CVD, ALD, Plattieren (z.B. Elektroplattieren) und Wiederaufschmelzen, kann zum Ausbilden des leitfähigen Materials 110 verwendet werden.
Unter Bezugnahme auf 20 können, nachdem die Kontaktöffnungen 91/93 gefüllt wurden, eine überschüssige Sperrschicht 104, Keimschicht 108 und das leitfähige Material 110 außerhalb der Kontaktöffnungen 91/93 mithilfe eines Planarisierungsprozesses, wie z.B. eines CMP, entfernt werden, obwohl ein beliebiger geeigneter Entfernungsprozess verwendet werden kann. Kontaktstecker 102 werden auf diese Weise in den Kontaktöffnungen 91/93 ausgebildet.
Abwandlungen und Modifikationen der hier offenbarten Ausführungsformen sind möglich. Zum Beispiel können verschiedene Ausführungsformen des vorstehenden besprochenen Oberflächenbehandlungsprozesses kombiniert werden, um die Fluoridkonzentration in der Gatedielektrikumsschicht 94 weiter zu verbessern. Als ein Beispiel kann der vorstehend unter Bezugnahme auf 10 besprochene Soak-Prozess, der ein Fluorid-haltiges Gas (z.B. WF₆) verwendet, durchgeführt werden, worauf der vorstehend unter Bezugnahme auf 12 besprochene Filmabscheidungsprozess folgt, dann kann ein thermischer Ausheilungsprozess, wie in 13 besprochen, durchgeführt werden, um das Fluorid weiter in die Gatedielektrikumsschicht 94 hineinzutreiben. Andere Abwandlungen sind möglich. Zum Beispiel kann die in 10 bis 11 veranschaulichte Verarbeitung durchgeführt werden, anschließend kann die in 12 bis 13 dargestellte Verarbeitung durchgeführt werden. Daher können 10 bis 14 eine andere Ausführungsform des Oberflächenbehandlungsprozesses zeigen. Ausführungsformen der vorliegenden Offenbarung werden unter Verwendung von Fluorid als des Dotierstoffs für die Gatedielektrikumsschicht 94 besprochen. In Ausführungsformen, in denen von Fluorid verschiedene Elemente als die Dotierstoffe verwendet werden, um die TDDB-Leistungsfähigkeit der Gatedielektrikumsschicht 94 zu verbessern, kann der Oberflächenbehandlungsprozess modifiziert werden, so dass er Chemikalien oder Vorstufen verwendet, die den von Fluorid verschiedenen Dotierstoff enthalten. Diese und andere Modifikationen der vorliegenden Offenbarung sind möglich und sollen vollständig innerhalb des Umfangs der vorliegenden Offenbarung aufgenommen sein.
21 zeigt ein Ablaufdiagramm eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß einigen Ausführungsformen. Es versteht sich, dass das in 21 dargestellte Ausführungsformverfahren lediglich ein Beispiel von vielen möglichen Ausführungsformverfahren ist. Ein Durchschnittsfachmann würde viele Abwandlungen, Alternativen und Modifikation erkennen. Zum Beispiel können verschiedene Schritte, wie in 21 dargestellt, hinzugefügt, ausgelassen, ersetzt, umgeordnet und wiederholt werden.
Unter Bezugnahme auf 21 wird bei Schritt 1010 eine Dummy-Gatestruktur über einer Halbleiterfinne ausgebildet. Bei Schritt 1020 wird eine dielektrische Schicht auf gegenüberliegenden Seiten der Dummy-Gatestruktur ausgebildet. Bei Schritt 1030 wird die Dummy-Gatestruktur entfernt, um eine Aussparung in einer dielektrischen Schicht auszubilden. Bei Schritt 1040 werden eine Gatedielektrikumsschicht und mindestens eine leitfähige Schicht nacheinander über Seitenwänden und einer Unterseite der Aussparung ausgebildet. Bei Schritt 1050 werden die Gatedielektrikumsschicht und die mindestens eine leitfähige Schicht mit einer Fluorid (F) enthaltenden Chemikalie behandelt.
Ausführungsformen können Vorteile erzielen. Der in der vorliegenden Offenbarung offenbarte Oberflächenbehandlungsprozess stellt verschiedene zerstörungsfreie und wirksame Verfahren zum Dotieren der Gatedielektrikumsschicht bereit. Die TDDB-Leistungsfähigkeit der Halbleitervorrichtung wird folglich verbessert. Verarbeitungsschritte, die in dem offenbarten Oberflächenbehandlungsprozess verwendet werden, wie z.B. der Soak-Prozess, die Filmabscheidung und Ätzen, sind ausgereifte Verarbeitungsschritte und stehen allgemein zur Verfügung. Die in dem Oberflächenbehandlungsprozess verwendeten Ausgangsmaterialien sind kostengünstige Materialien. Außerdem kann der offenbarte Oberflächenbehandlungsprozess leicht mit dem vorhandenen Austauschgateprozess integriert werden. Zum Beispiel gibt es keine Änderung in dem unter Verwendung der hier offenbarten Verfahren ausgebildeten Metallgatestapel, wodurch eine gute Kompatibilität mit einem bestehen Prozessablauf gewährleistet wird.
In einigen Ausführungsformen umfasst ein Verfahren: Ausbilden einer Dummy-Gatestruktur über einer Halbleiterfinne, Ausbilden einer dielektrischen Schicht auf gegenüberliegenden Seiten der Dummy-Gatestruktur, und Entfernen der Dummy-Gatestruktur, um eine Aussparung in der dielektrischen Schicht auszubilden. Das Verfahren umfasst ferner: sukzessives Ausbilden einer Gatedielektrikumsschicht und mindestens einer leitfähigen Schicht über Seitenwänden und einer Unterseite der Aussparung, und Behandeln der Gatedielektrikumsschicht und der mindestens einen leitfähigen Schicht mit einer Fluorid-haltigen (F) Chemikalie.
In einigen Ausführungsformen umfasst ein Verfahren zum Ausbilden eines Fin-Feldeffekttransistors (FinFET): Bereitstellen eines Substrats mit einer Finne, die über oberen Flächen von Isolationsstrukturen, die auf gegenüberliegenden Seiten der Finne angeordnet sind, hervorsteht, Ausbilden einer ersten Gatestruktur über der Finne, Ausbilden einer dielektrischen Zwischenschicht (ILD) um die erste Gatestruktur, wobei die ILD-Schicht eine obere Fläche der ersten Gatestruktur freilegt, und Entfernen der ersten Gatestruktur, um eine Aussparung in der ILD-Schicht auszubilden. Das Verfahren umfasst außerdem: Ausbilden eines Schichtstapels in der Aussparung, wobei das Ausbilden des Schichtstapels umfasst: ein konformes Ausbilden einer High-k-Dielektrikumsschicht in der Aussparung, konformes Ausbilden einer leitfähigen Abdeckschicht über der High-k-Dielektrikumsschicht, und konformes Ausbilden einer leitfähigen Sperrschicht über der leitfähigen Abdeckschicht. Das Verfahren umfasst ferner: Durchführen eines Oberflächenbehandlungsprozesses für den Schichtstapel unter Verwendung einer Fluorid-haltigen Chemikalie, wobei der Oberflächenbehandlungsprozess Fluorid in die High-k-Dielektrikumsschicht hineintreibt, und Durchführen eines thermischen Ausheilungsprozesses nach dem Oberflächenbehandlungsprozess.
In einigen Ausführungsformen umfasst ein Verfahren: Ausbilden einer dielektrischen Schicht, Abdecken der dielektrischen Schicht mit mindestens einer leitfähigen Schicht, Zuführen einer Fluorid-haltigen Vorstufe über der mindestens einen leitfähigen Schicht, und Hineintreiben der Fluorid-haltigen Vorstufe in die dielektrische Schicht.
Das Vorstehende skizziert Merkmale mehrerer Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Ein Fachmann sollte erkennen, dass er die vorliegende Offenbarung als eine Grundlage zum Entwerfen oder Modifizieren anderer Prozesse und Strukturen leicht verwenden kann, um die gleichen Aufgaben durchzuführen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen zu erzielen. Ein Fachmann sollte ebenfalls verstehen, dass derartige äquivalente Ausführungen nicht vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifizierungen hier vornehmen kann, ohne vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abzuweichen. Obwohl diese Offenbarung unter Bezugnahme auf Ausführungsbeispiele beschrieben wurde, sollte diese Beschreibung nicht in einem beschränkenden Sinne ausgelegt werden. Verschiedene Modifikationen und Kombinationen der Ausführungsbeispiele sowie andere Ausführungsformen der Offenbarung werden für einen Fachmann unter Bezugnahme auf die Beschreibung offensichtlich sein. Es ist daher beabsichtigt, dass die beigefügten Ansprüche beliebige derartige Modifikationen oder Ausführungsformen umfassen.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
Zitierte Patentliteratur

US 62539214 [0001]

Claims

Verfahren, umfassend: Ausbilden einer Dummy-Gatestruktur über einer Halbleiterfinne; Ausbilden einer dielektrischen Schicht auf gegenüberliegenden Seiten der Dummy-Gatestruktur; Entfernen der Dummy-Gatestruktur, um eine Aussparung in der dielektrischen Schicht auszubilden; sukzessives Ausbilden einer Gatedielektrikumsschicht und mindestens einer leitfähigen Schicht über Seitenwänden und einer Unterseite der Aussparung; und Behandeln der Gatedielektrikumsschicht und der mindestens einen leitfähigen Schicht mit einer Fluorid-haltigen (F) Chemikalie.
Verfahren nach Anspruch 1, wobei das Ausbilden der Gatedielektrikumsschicht und der mindestens einen leitfähigen Schicht umfasst: Ausbilden einer Gatedielektrikumsschicht über den Seitenwänden und der Unterseite der Aussparung; Ausbilden einer Abdeckschicht über der Gatedielektrikumsschicht, wobei die Abdeckschicht ein erstes leitfähiges Material umfasst; und Ausbilden einer Sperrschicht über der Abdeckschicht, wobei die Sperrschicht ein von dem ersten leitfähigen Material verschiedenes, zweites leitfähiges Material umfasst.
Verfahren nach Anspruch 2, wobei die Gatedielektrikumsschicht ein High-k-Dielektrikumsmaterial umfasst.
Verfahren nach Anspruch 3, wobei die Abdeckschicht Titannitrid (TiN) umfasst und die Sperrschicht Tantalnitrid (TaN) umfasst.
Verfahren nach einem der vorhergehenden Ansprüche, wobei das Behandeln Fluorid in die Gatedielektrikumsschicht hineintreibt.
Verfahren nach einem der vorhergehenden Ansprüche, wobei das Behandeln ein Durchführen eines thermischen Prozesses unter Verwendung von Wolframhexafluorid (WF₆) umfasst.
Verfahren nach einem der vorhergehenden Ansprüche, wobei das Behandeln ein Durchführen eines Plasmaprozesses unter Verwendung von Stickstofftrifluorid (NF₃) umfasst.
Verfahren nach einem der vorhergehenden Ansprüche, wobei das Behandeln ein Ausbilden eines Films über der mindestens einen leitfähigen Schicht unter Verwendung einer Fluorid-haltigen Vorstufe umfasst.
Verfahren nach Anspruch 8, wobei die Fluorid-haltige Vorstufe Wolframhexafluorid (WF₆) oder Molybdänhexafluorid (MoF₆) umfasst.
Verfahren nach einem der vorhergehenden Ansprüche, das ferner einen thermischen Ausheilungsprozess nach der Behandlung umfasst.
Verfahren nach einem der vorhergehenden Ansprüche, wobei das Behandeln umfasst: Aussetzen der Gatedielektrikumsschicht und der mindestens einen leitfähigen Schicht einem Gas, das Fluorid umfasst, oder einem Plasma, das Fluorid umfasst; Abscheiden eines Films über der mindestens einen leitfähigen Schicht unter Verwendung einer Vorstufe, die Fluorid umfasst; und Durchführen eines thermischen Ausheilungsprozesses nach dem Abscheiden des Films.
Verfahren nach einem der vorhergehenden Ansprüche, das ferner ein Füllen der Aussparung unter Verwendung eines leitfähigen Materials nach dem Behandeln umfasst.
Verfahren zum Ausbilden eines Fin-Feldeffekttransistors (FinFET), umfassend: Bereitstellen eines Substrats mit einer Finne, die über oberen Flächen von Isolationsstrukturen, die auf gegenüberliegenden Seiten der Finne angeordnet sind, hervorsteht; Ausbilden einer ersten Gatestruktur über der Finne; Ausbilden einer dielektrischen Zwischenschicht (ILD) um die erste Gatestruktur herum, wobei die ILD-Schicht eine obere Fläche der ersten Gate-Struktur freilegt; Entfernen der ersten Gatestruktur, um eine Aussparung in der ILD-Schicht auszubilden; Ausbilden eines Schichtstapels in der Aussparung, wobei das Ausbilden des Schichtstapels umfasst: konformes Ausbilden einer High-k-Dielektrikumsschicht in der Aussparung; konformes Ausbilden einer leitfähigen Abdeckschicht über der High-k-Dielektrikumsschicht; und konformes Ausbilden einer leitfähigen Sperrschicht über der leitfähigen Abdeckschicht; Durchführen eines Oberflächenbehandlungsprozesses für den Schichtstapel unter Verwendung einer Fluorid-haltigen Chemikalie, wobei der Oberflächenbehandlungsprozess Fluorid in die High-k-Dielektrikumsschicht hineintreibt; und Durchführen eines thermischen Ausheilungsprozesses nach dem Oberflächenbehandl ungsprozess.
Verfahren nach Anspruch 13, wobei das Durchführen des Oberflächenbehandlungsprozesses umfasst: Tränken des Schichtstapels in einem Fluorid-haltigen Gas, Tränken des Schichtstapels in einem Fluorid-haltigen Plasma oder Abscheiden eines Films über der leitfähigen Sperrschicht unter Verwendung einer Fluorid-haltigen Vorstufe.
Verfahren nach Anspruch 13 oder 14, wobei das Durchführen des Oberflächenbehandlungsprozesses umfasst: Tränken des Schichtstapels in einem Fluorid-haltigen Gas oder einem Fluorid-haltigen Plasma; und Abscheiden eines Films über der leitfähigen Sperrschicht nach dem Tränken unter Verwendung einer Fluorid-haltigen Vorstufe.
Verfahren nach Anspruch 15, ferner umfassend: Entfernen des Films nach dem thermischen Ausheilungsprozess; und Füllen der Aussparung mit einem leitfähigen Material.
Verfahren, umfassend: Ausbilden einer dielektrischen Schicht; Abdecken der dielektrischen Schicht mit mindestens einer leitfähigen Schicht; Zuführen einer Fluorid-haltigen Vorstufe über der mindestens einen leitfähigen Schicht; und Hineintreiben der Fluorid-haltigen Vorstufe in die dielektrische Schicht.
Verfahren nach Anspruch 17, wobei die Fluorid-haltige Vorstufe ein Fluorid-haltiges Gas oder ein Fluorid-haltiges Plasma ist.
Verfahren nach Anspruch 17 oder 18, wobei das Zuführen einen Film über der mindestens einen leitfähigen Schicht abscheidet.
Verfahren nach einem der vorhergehenden Ansprüche 17 bis 19, wobei die dielektrische Schicht ein High-k-Dielektrikumsmaterial umfasst, und wobei das Hineintreiben mindestens einen thermischen Drive-in-Prozess umfasst.