CN113078058B - 半导体结构的制作方法 - Google Patents
半导体结构的制作方法 Download PDFInfo
- Publication number
- CN113078058B CN113078058B CN202110320475.9A CN202110320475A CN113078058B CN 113078058 B CN113078058 B CN 113078058B CN 202110320475 A CN202110320475 A CN 202110320475A CN 113078058 B CN113078058 B CN 113078058B
- Authority
- CN
- China
- Prior art keywords
- layer
- dielectric
- sacrificial
- dielectric layer
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 123
- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- 239000010410 layer Substances 0.000 claims abstract description 349
- 239000000463 material Substances 0.000 claims abstract description 87
- 238000005530 etching Methods 0.000 claims abstract description 80
- 239000011241 protective layer Substances 0.000 claims abstract description 75
- 238000001039 wet etching Methods 0.000 claims abstract description 42
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 239000003989 dielectric material Substances 0.000 claims description 76
- 229920002120 photoresistant polymer Polymers 0.000 claims description 24
- 238000001312 dry etching Methods 0.000 claims description 19
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 13
- 229910052799 carbon Inorganic materials 0.000 claims description 12
- 229910052710 silicon Inorganic materials 0.000 claims description 12
- 239000010703 silicon Substances 0.000 claims description 12
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical group [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 11
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 8
- 238000000231 atomic layer deposition Methods 0.000 claims description 8
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 7
- 238000004380 ashing Methods 0.000 claims description 7
- 235000012239 silicon dioxide Nutrition 0.000 claims description 7
- 239000000377 silicon dioxide Substances 0.000 claims description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 7
- MIMUSZHMZBJBPO-UHFFFAOYSA-N 6-methoxy-8-nitroquinoline Chemical compound N1=CC=CC2=CC(OC)=CC([N+]([O-])=O)=C21 MIMUSZHMZBJBPO-UHFFFAOYSA-N 0.000 claims description 5
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 4
- 230000009286 beneficial effect Effects 0.000 abstract description 10
- 239000007788 liquid Substances 0.000 description 4
- 238000005137 deposition process Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000011368 organic material Substances 0.000 description 2
- 239000005416 organic matter Substances 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- DDFHBQSCUXNBSA-UHFFFAOYSA-N 5-(5-carboxythiophen-2-yl)thiophene-2-carboxylic acid Chemical compound S1C(C(=O)O)=CC=C1C1=CC=C(C(O)=O)S1 DDFHBQSCUXNBSA-UHFFFAOYSA-N 0.000 description 1
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 239000003153 chemical reaction reagent Substances 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Drying Of Semiconductors (AREA)
- Weting (AREA)
Abstract
本发明实施例提供一种半导体结构的制作方法，包括：提供衬底；于衬底上形成绝缘层，绝缘层包括第一介质层和第二介质层；其中，绝缘层具有第一沟槽，第二介质层覆盖第一介质层的上表面；形成保护层，保护层覆盖第二介质层的上表面、第一沟槽的底部及侧壁；去除部分保护层，以暴露第二介质层的至少部分表面；采用第一湿法刻蚀工艺去除第二介质层，第一湿法刻蚀工艺对第二介质层的材料和第一介质层的材料具有第一刻蚀选择比；采用第二湿法刻蚀工艺去除保护层，第二湿法刻蚀工艺对保护层的材料和第一介质层的材料具有第二刻蚀选择比，第二刻蚀选择比大于第一刻蚀选择比。本发明实施例有利于优化最终形成的目标图案的形貌。
Description
技术领域
本发明实施例涉及半导体领域，特别涉及一种半导体结构的制作方法。
背景技术
在半导体结构的制作过程中，可以根据实际需要选择干法刻蚀工艺和湿法刻蚀工艺，干法刻蚀工艺主要利用反应气体与等离子体刻蚀去除特定区域的材料，湿法刻蚀工艺主要利用化学试剂与被刻蚀材料发生反应刻蚀去除暴露的特定材料，相对于干法刻蚀工艺，湿法刻蚀工艺具有较高的刻蚀选择比。在实际工艺中，在利用干法刻蚀工艺和湿法刻蚀工艺获取目标图案时，由于不同材料的刻蚀选择比的问题，经常会导致最终获取的目标图案的形貌出现异常。如何解决上述问题已成为半导体结构生产过程中急需解决的问题。
发明内容
本发明实施例提供一种半导体结构的制作方法，有利于优化最终形成的目标图案的结构形貌。
为解决上述问题，本发明实施例提供一种半导体结构的制作方法，包括：提供衬底；于所述衬底上形成绝缘层，所述绝缘层包括第一介质层和第二介质层；其中，所述绝缘层具有第一沟槽，所述第二介质层覆盖所述第一介质层的上表面；形成保护层，所述保护层覆盖所述第二介质层的上表面、所述第一沟槽的底部及侧壁；去除部分所述保护层，以暴露所述第二介质层的至少部分表面；采用第一湿法刻蚀工艺去除所述第二介质层，所述第一湿法刻蚀工艺对所述第二介质层的材料和所述第一介质层的材料具有第一刻蚀选择比；采用第二湿法刻蚀工艺去除所述保护层，所述第二湿法刻蚀工艺对所述保护层的材料和所述第一介质层的材料具有第二刻蚀选择比，所述第二刻蚀选择比大于所述第一刻蚀选择比。
另外，形成所述第一介质层的材料为氮氧化硅，形成所述第二介质层的材料为二氧化硅，形成所述保护层的材料为氮化硅。
另外，所述第二刻蚀选择比为所述第一刻蚀选择比的2～8倍。
另外，所述第一刻蚀选择比为5:1～10:1。
另外，所述第一湿法刻蚀工艺采用的刻蚀液包括氟化氢铵溶液。
另外，所述第二刻蚀选择比为20:1～40:1。
另外，所述第二湿法刻蚀工艺采用的刻蚀液包括磷酸溶液。
另外，所述于所述衬底上形成绝缘层的步骤，包括：于所述衬底上形成依次堆叠的第一介质材料层和第一牺牲层，所述第一牺牲层具有第二沟槽；形成第二介质材料层，所述第二介质材料层覆盖所述第一牺牲层的上表面、所述第二沟槽的底部及侧壁；去除位于所述第一牺牲层上表面的所述第二介质材料层，以及去除位于所述第二沟槽底部的所述第二介质材料层，剩余所述第二介质材料层构成所述第二介质层；去除所述第一牺牲层，以及去除所述第二介质层暴露的所述第一介质材料层，剩余所述第一介质材料层构成所述第一介质层。
另外，形成所述第二介质材料层的工艺为原子层沉积工艺。
另外，形成所述第一牺牲层的步骤包括：于所述第一介质材料层上形成第一牺牲材料层；于所述第一牺牲材料层上形成具有图案开口的光刻胶层；以所述光刻胶层为掩膜，刻蚀去除部分所述第一牺牲材料层；去除所述光刻胶层；其中，剩余的所述第一牺牲材料层构成所述第一牺牲层。
另外，所述去除部分所述保护层的步骤包括：利用干法刻蚀工艺刻蚀部分所述保护层和部分所述第二介质层，剩余所述保护层的上表面与剩余所述第二介质层的上表面平齐，所述保护层暴露所述第二介质层的上表面。
另外，在所述形成保护层的步骤之后，在所述利用干法刻蚀工艺蚀刻部分所述保护层和部分所述第二介质层的步骤之前，还包括：形成第二牺牲层，所述第二牺牲层覆盖所述保护层的表面且填充满所述第一沟槽；所述干法刻蚀工艺还去除部分所述第二牺牲层，剩余所述第二牺牲层的上表面低于剩余所述保护层的上表面。
另外，在去除所述第二介质层之前，还包括：去除剩余所述第二牺牲层。
另外，所述第二牺牲层的材料为碳。
另外，采用灰化工艺去除所述第二牺牲层。
与现有技术相比，本发明实施例提供的技术方案具有以下优点：
上述技术方案中，在进行第一湿法刻蚀工艺之前，采用保护层遮盖第一介质层侧壁，避免第一湿法刻蚀工艺对第一介质层侧壁造成损伤；同时，设置第二刻蚀选择比大于第一刻蚀选择比，减轻第二湿法刻蚀工艺对第一介质层表面造成的损伤，使得第一介质层具有良好的结构特性。
另外，采用原子层沉积工艺形成第二介质材料层，可使得第二介质材料层的厚度以及第二介质层的位置具有较高的精确性，进而使得基于第二介质层形成的第一介质层具有较高的位置精确度；以及可使得第二介质材料层具有较高的致密性，从而避免第二介质层因结构疏松而发生坍塌。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，除非有特别申明，附图中的图不构成比例限制。
图1至图7为半导体结构的制作方法各步骤对应的结构示意图；
图8至图17为本发明实施例提供的半导体结构的制作方法各步骤对应的结构示意图。
具体实施方式
参考图1，提供依次堆叠的衬底10、第一介质材料层11a、第一牺牲材料层12以及光刻胶层13，光刻胶层13具有开口图案。
第一牺牲材料层12为多层结构，具体地，包括层叠设置的第一牺牲子层121和第二牺牲子层122，第一牺牲子层121位于第一介质材料层11a和第二牺牲子层122之间，第二牺牲子层122的材料与第一介质材料层11a的材料相同。
参考图2，以光刻胶层13(参考图1)为掩膜，刻蚀去除部分所述第一牺牲材料层12(参考图1)，剩余第一牺牲材料层12作为第一牺牲层12a，第一牺牲层12a具有第二凹槽12b；在形成第一牺牲层12a之后，去除光刻胶层13。
参考图3，形成第二介质材料层14a，第二介质材料层14a覆盖第一牺牲层12a的上表面、第二凹槽12b的底部及侧壁。第二凹槽12b侧壁相当于第一牺牲层12a侧壁。
参考图4，去除位于第一牺牲层12a上表面的第二介质材料层14a(参考图3)，以及去除位于第二凹槽12b底部的第二介质材料层14a，保留位于第一牺牲层12a侧壁的第二介质材料层14a，剩余第二介质材料层14a作为第二介质层14。
参考图5，去除第一牺牲层12a。
由于第二牺牲子层122的材料与第一介质材料层11a的材料相同，因此，只能采用干法刻蚀工艺去除第一牺牲层12a，而由于干法刻蚀工艺的刻蚀选择比较小，在干法刻蚀工艺的刻蚀过程中，第一介质材料层11a被暴露的表面会受到过刻蚀，“被暴露的表面”包括与第一牺牲层12a接触的表面，以及包括第一牺牲层12a和第二介质层14共同暴露的表面，过刻蚀程度与暴露时间有关，暴露时间越长，过刻蚀程度越高。
参考图6，去除第二介质层14暴露的第一介质材料层11a(参考图5)，剩余第一介质材料层11a构成第一介质层11。
具体地，利用第二介质层14作为掩膜，刻蚀去除部分第一介质材料层11a，保留位于第二介质层14和衬底10之间的第一介质材料层11a，形成第一介质层11，第二介质层14暴露第一介质层11侧壁表面。
参考图7，采用湿法刻蚀工艺去除第二介质层14(参考图6)。
由于第二介质层14暴露第一介质层11侧壁表面，因此，在去除第二介质层14的湿法刻蚀工艺过程中，湿法刻蚀工艺的刻蚀剂会与第一介质层11侧壁表面接触，从而对第一介质层11侧壁表面造成损伤。湿法刻蚀工艺对第二介质层14的材料和第一介质层11的材料具有刻蚀选择比，刻蚀选择比越小，第一介质层11侧壁表面粗糙度越高，严重情况下，可能生成毛刺等缺陷，影响半导体结构的性能。
在一个具体的例子中，第二介质层14的材料为二氧化硅，第一介质层11对的材料为氮氧化硅，湿法刻蚀工艺的刻蚀剂为氟化氢铵溶液，在去除第二介质层14的同时，对第一介质层11也会有刻蚀，从而使第一介质层11侧壁形成有毛刺等缺陷。
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。
图8至图17为本发明实施例提供的半导体结构的制作方法各步骤对应的结构示意图。半导体结构的制作方法包括以下步骤：
参考图8，提供依次堆叠的衬底20、第一介质材料层21a、第一牺牲材料层22以及光刻胶层23，光刻胶层23具有开口图案。
第一牺牲材料层22包括层叠设置的第一牺牲子层221和第二牺牲子层222，第一牺牲子层221位于第一介质材料层21a和第二牺牲子层222之间，第二牺牲子层222的材料类型可以与第一介质材料层21a的材料类型相同。
本实施例中，在不改变第二牺牲子层222和第一介质材料层21a的材料类型的情况下，调整第二牺牲子层222的材料的原子浓度，或者调整第一介质材料21a的材料的原子浓度，使得刻蚀剂对第二牺牲子层222的材料与第一介质材料21a的材料的刻蚀选择比大于1，从而减轻后续去除第二牺牲子层222的刻蚀工艺对第一介质材料层21a造成的损伤。
具体地，第二牺牲子层222的材料为第一氮氧化硅，第一介质材料层21a的材料为第二氮氧化硅，两者同属氮氧化硅材料，第二氮氧化硅中的硅原子浓度大于第一氮氧化硅中的硅原子浓度，第二氮氧化硅的硬度大于第一氮氧化硅的硬度。其中，选用氮氧化硅材料作为第二牺牲子层222，主要是为了防止利用光刻技术形成刻胶层23时产生锯齿状驻波效应，进而影响最终形成的半导体器件的形貌；同时，氮氧化硅材料相对于光阻材料(即光刻胶层23的材料)具有较高的硬度，可作为硬掩模层存在，避免刻蚀剂刻蚀光阻材料而影响开口图案的精度，保证第一牺牲材料层22的位置精度满足预设要求。
此外，第一牺牲子层221的材料为碳或含碳有机物，含碳有机物包括树脂类化合物，第一牺牲子层221可通过灰化工艺去除，如此，有利于避免第一牺牲子层221的去除工艺对第一介质材料层21a造成损伤，保证第一介质材料层21a具有良好的材料特性。
需要说明的是，上述第一牺牲子层221的材料以及第一牺牲子层221的去除工艺仅是示例性说明，在实际工艺生产过程中，可通过调整第一牺牲子层221的材料和第一牺牲子层221的去除工艺，避免去除工艺引入的成分与第一介质材料层21a发生反应或者对第一介质材料层21a造成轰击损伤，从而保证第一介质材料层21a具有良好的材料特性和精确的形貌，进而保证依据第一介质材料层21a及其衍生膜层形成的结构的形貌满足预设要求；其中，衍生膜层指的是刻蚀第一介质材料层21a的部分材料形成的膜层。
参考图9，以光刻胶层23(参考图8)为掩膜，刻蚀去除部分所述第一牺牲材料层22(参考图8)，剩余第一牺牲材料层22作为第一牺牲层22a，第一牺牲层22a具有第二凹槽22b；在形成第一牺牲层22a之后，去除光刻胶层23。
本实施例中，利用光刻胶层23作为掩膜，依次刻蚀第一牺牲子层221和第二牺牲子层222，形成暴露第一介质材料层21a的第二凹槽22b，在形成第二凹槽22b之后，去除光刻胶层23，如此，可在同一工艺步骤中刻蚀第一牺牲子层221和第二牺牲子层222，减少刻蚀步骤，降低工艺成本。
在其他实施例中，利用光刻胶层作为掩膜，先刻蚀第二牺牲子层，形成暴露第一牺牲子层顶面的开口图案；在刻蚀部分第二牺牲子层之后，去除光刻胶层；在去除光刻胶层之后，利用剩余的具有开口图案的所述第二牺牲子层作为掩膜，刻蚀第一牺牲子层，形成第二凹槽。如此，有利于光刻胶层的去除工艺对第一介质材料层造成损伤，损伤包括但不限于改变第一介质材料层的形貌特征以及改变第一介质材料层的材料特性。
需要说明的是，刻蚀第一牺牲子层221的刻蚀剂可以是同一刻蚀剂，也可以是不同刻蚀剂。在一个实施例中，第一介质材料层21a的材料与第二牺牲子层22的材料属于同一类型，通过调整第一介质材料层21a的材料的原子浓度，扩大第一介质材料层21a和第一牺牲子层21之间的材料特性差异，和/或，通过调整第二牺牲子层222的原子浓度，缩小第一牺牲子层221与第二牺牲子层222之间的材料特性差异，最终通过同一刻蚀剂刻蚀第一牺牲子层221和第二牺牲子层222，且刻蚀剂不会对第一介质材料层21a造成损伤。如此，有利于减少刻蚀工艺，降低工艺成本。
参考图10，形成第二介质材料层24a，第二介质材料层24a覆盖第一牺牲层22a的上表面、第二凹槽22b的底部及侧壁，第二凹槽22b侧壁相当于第一牺牲层22a侧壁。
本实施例中，采用原子层沉积工艺形成第二介质材料层24a，以使得第二介质材料层24a的厚度精确满足预设要求，从而使得刻蚀第二介质材料层24a形成的第二介质层具有较高的位置精度，进而使得利用第二介质层作为掩膜刻蚀形成的第一介质层具有较高的位置精度；此外，采用原子层沉积工艺形成第二介质材料层24a，还可以使得第二介质材料层24a具有较高的致密度，即第二介质材料层24a具有较高的结构强度，从而避免第二介质层因结构疏松而发生坍塌。
本实施例中，设置第二介质材料层24a的材料为二氧化硅，二氧化硅材料的价格较低，有利于降低半导体结构的制作成本；同时，二氧化硅的质地较软，刻蚀二氧化硅材料的速度较快，有利于缩短工艺时长。
参考图11，形成第一介质层21和第二介质层24。
在垂直于衬底20表面的方向上，采用无掩膜干法刻蚀工艺刻蚀第二介质材料层24a(参考图10)，去除位于第一牺牲层22a上表面的第二介质材料层24a，以及去除位于第二沟槽底部的第二介质材料层24a，剩余第二介质材料层24a构成第二介质层24。
进一步地，利用第二介质层24作为掩膜，刻蚀第一介质材料层21a(参考图10)，去除第二介质层24暴露的第一介质材料层21a，剩余第一介质材料层21a构成第一介质层21，第二介质层24覆盖第一介质层21上表面，第一介质层21和第二介质层24构成绝缘层(未标示)，绝缘层具有第一凹槽24b。
需要说明的是，最终形成的第二介质层24的顶面和侧壁面均为曲面而非平面，最终形成的第二介质层24的顶部宽度小于底部宽度，第二介质层24的底面宽度等于所述第一介质层21的顶面宽度。
参考图12，形成保护层25。
本实施例中，采用沉积工艺形成保护层25，保护层25覆盖第二介质层24的上表面、第一沟槽24b的底部和侧壁，换句话说，保护层25覆盖衬底20、第一介质层21以及第二介质层24暴露的表面。
本实施例中，保护层25的材料为氮化硅。氮化硅具有硬度高和成本低的特点，由于氮化硅硬度较高，保护层25的厚度可以较薄，无需担心因结构强度不够而发生坍塌的问题，而保护层25的厚度较薄，有利于缩短后续刻蚀去除保护层25的时间，从而缩短刻蚀剂与第一介质层21的接触时间，减轻第一介质层21受到的损伤，以及缩短半导体结构的整体制作时间；此外，保护层25的厚度较薄，有利于缩短保护层25的沉积形成时间，进一步缩短半导体结构的制作时间；此外，保护层25的厚度较薄，以及保护层25的材料价格较低，两者都有利于降低半导体结构的制作成本。
本实施例中，可采用原子层沉积工艺形成保护层25，由于原子层沉积工艺为逐层沉积，相邻原子或分子之间的间距较小，因此，采用原子层沉积工艺形成的保护层25与第一介质层21和第二介质层24的表面具有较大的接触面积，结合强度较高，在保护层25的材料固化之前，保护层25的材料能够较好地粘附在第一介质层21和第二介质层24表面，保证保护层25的有效形成。
其中，保护层25的材料固化指的是，保护层25的材料在沉积过程中呈现一定的流动性，或者说，保护层25的材料颗粒较小，保护层25的材料在沉积到第一介质层21和第二介质层24的表面之后，需要通过加热或者其他方式进行固化，以保证保护层25具有较高的结构强度。
此外，第二介质层24的至少一个侧面为曲面而非垂直平面，有利于提高保护层25的材料的有效附着率，避免保护层25的材料因附着强度不够而发生坍塌或滑落，保证保护层25的有效形成。
本实施例中，保护层25的厚度为5～10nm，例如7nm、8nm或9nm。保护层25的厚度过厚，沉积时间较长，且浪费原材料；保护层25的厚度过薄，保护层25的结构强度较低，容易发生坍塌，且保护效果较弱，可能在第二介质层24的去除工艺被去除或者被刻穿，进而暴露出第一介质层21的侧壁，导致第一介质层21的侧壁被第二介质层24的刻蚀剂损伤。
参考图13，形成第二牺牲层26。
本实施例中，在去除部分保护层25以暴露第二介质层24之前，形成第二牺牲层26，第二牺牲层26填充满第一沟槽(未标示)且覆盖保护层25暴露的表面，第二牺牲层26的设置，使得后续可通过无掩膜干法刻蚀工艺刻蚀保护层25，以暴露出第二介质层24表面，无需提供额外的掩膜以进行选择性干法刻蚀工艺，有利于降低工艺成本；另外，通过第二牺牲层26的设置，在通过干法刻蚀工艺刻蚀保护层25时，绝缘层(未标示)不容易倾倒，保证了半导体结构的稳定性。其他实施例中，在形成保护层之后，去除部分保护层，以至少暴露第二介质层的部分表面。
本实施例中，第二牺牲层26的材料为碳或含碳有机物，第二牺牲层26可通过灰化工艺去除，如此，有利于避免第二牺牲层26的去除工艺对破坏保护层25以及损伤第一介质层21，保证第一介质层21具有良好的结构特性。
需要说明的是，相对于采用无掩膜干法刻蚀工艺刻蚀保护层25，采用平坦化工艺研磨刻蚀保护层25，可能会污染相邻的其他结构。这是因为碳或含碳有机物的质地较软，具备一定的流动性，若采用平坦化工艺研磨刻蚀保护层25，在研磨过程，可能会甩出部分第二牺牲层26的材料，造成溅射污染。
参考图14，去除部分保护层25。
本实施例中，在垂直于衬底20表面的方向上，采用无掩膜干法刻蚀工艺刻蚀第二介质层24、保护层25以及第二牺牲层26，去除部分第二介质层24、部分保护层25以及部分第二牺牲层26，剩余保护层25的上表面与剩余第二介质层24的上表面平齐，即保护层25暴露第二介质层24上表面；由于碳或含碳化合物的质地较为柔软，容易去除，因此，剩余第二牺牲层26的上表面低于剩余保护层25的上表面。
参考图15，去除剩余第二牺牲层26(参考图14)。
本实施例中，在暴露第二介质层24部分表面之后，采用灰化工艺去除剩余第二牺牲层26，此时，第二介质层24起到保护作用和隔离作用，避免灰化工艺对第一介质层21顶面造成损伤，以及避免灰化工艺形成的杂质附着在第一介质层21顶面，保证第一介质层21具有良好特性。
参考16，采用第一湿法刻蚀工艺去除第二介质层24。
本实施例中，第一湿法刻蚀工艺对第二介质层24的材料和第一介质层21的材料的第一刻蚀选择比为5:1～10:1，例如6:1、7:1或8:1；其中，第一湿法刻蚀工艺采用的刻蚀液包括氟化氢铵溶液。其中，氟化氢铵溶液一般为氟化铵和稀释的氟化氢溶液的混合液，该混合液一般用来刻蚀去除二氧化硅溶液。
由于刻蚀选择比与刻蚀过程中的环境温度有关，环境温度越低，刻蚀选择比越高，刻蚀剂对其他膜层的损伤越小，因此，为减轻第一湿法刻蚀工艺对第一介质层21顶面造成的损伤，可在较低的环境温度下进行第一湿法刻蚀工艺，例如150℃以下。
参考图17，采用第二湿法刻蚀工艺去除保护层25(参考16)。
本实施例中，第二湿法刻蚀工艺对保护层25的材料和第一介质层21的材料具有第二刻蚀选择比，为减轻刻蚀工艺对第一介质层21侧壁造成的损伤，第二刻蚀选择比应当大于第一刻蚀选择比；进一步地，可设置第二刻蚀选择比为第一刻蚀选择比的2～8倍，例如3倍、5倍或7倍，从而保证第一介质层21侧壁表面为相对平滑的表面。
需要说明是的，若设置第二刻蚀选择比与第一刻蚀选择比的比值过高，则可能导致保护层25的刻蚀速率较慢，工艺时间较长；若比值过小，则对第一介质层21侧壁的结构特性的改善较弱，达不到预设的改善效果。
本实施例中，第二湿法刻蚀工艺对保护层25的材料与第一介质层21的材料的刻蚀选择比为20:1～40:1，例如25:1、30:1或35:1；其中，第二湿法刻蚀工艺采用的刻蚀液包括磷酸溶液。磷酸溶液一般作为氮化硅溶液的刻蚀液，可以很好的去除氮化硅薄膜，并且对氧化硅薄膜的损伤很小。
同理如上，由于刻蚀选择比与刻蚀过程中的环境温度有关，环境温度越低，刻蚀选择比越高，刻蚀速率越慢，因此，为减轻第二湿法刻蚀工艺对第一介质层21顶面和侧壁造成的损伤，可在较低的环境温度下进行第二湿法刻蚀工艺，例如150℃以下。
本实施例中，在进行第一湿法刻蚀工艺之前，采用保护层遮盖第一介质层侧壁，避免第一湿法刻蚀工艺对第一介质层侧壁造成损伤；同时，设置第二刻蚀选择比大于第一刻蚀选择比，减轻第二湿法刻蚀工艺对第一介质层表面造成的损伤，使得第一介质层具有良好的结构特性。
本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各自更动与修改，因此本发明的保护范围应当以权利要求限定的范围为准。
Claims (14)
1.一种半导体结构的制作方法，其特征在于，包括：
提供衬底；
于所述衬底上形成绝缘层，所述绝缘层包括第一介质层和第二介质层；其中，所述绝缘层具有第一沟槽，所述第二介质层覆盖所述第一介质层的上表面；所述于所述衬底上形成绝缘层的步骤，包括：于所述衬底上形成依次堆叠的第一介质材料层和第一牺牲层，所述第一牺牲层具有第二沟槽；形成第二介质材料层，所述第二介质材料层覆盖所述第一牺牲层的上表面、所述第二沟槽的底部及侧壁；去除位于所述第一牺牲层上表面的所述第二介质材料层，以及去除位于所述第二沟槽底部的所述第二介质材料层，剩余所述第二介质材料层构成所述第二介质层；去除所述第一牺牲层，以及去除所述第二介质层暴露的所述第一介质材料层，剩余所述第一介质材料层构成所述第一介质层；
形成保护层，所述保护层覆盖所述第二介质层的上表面、所述第一沟槽的底部及侧壁；
去除部分所述保护层，以暴露所述第二介质层的至少部分表面；
采用第一湿法刻蚀工艺去除所述第二介质层，所述第一湿法刻蚀工艺对所述第二介质层的材料和所述第一介质层的材料具有第一刻蚀选择比；
采用第二湿法刻蚀工艺去除所述保护层，所述第二湿法刻蚀工艺对所述保护层的材料和所述第一介质层的材料具有第二刻蚀选择比，所述第二刻蚀选择比大于所述第一刻蚀选择比。
2.根据权利要求1所述的半导体结构的制作方法，其特征在于，形成所述第一介质层的材料为氮氧化硅，形成所述第二介质层的材料为二氧化硅，形成所述保护层的材料为氮化硅。
3.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述第二刻蚀选择比为所述第一刻蚀选择比的2~8倍。
4.根据权利要求3所述的半导体结构的制作方法，其特征在于，所述第一刻蚀选择比为5:1～10:1。
5.根据权利要求4所述的半导体结构的制作方法，其特征在于，所述第一湿法刻蚀工艺采用的刻蚀液包括氟化氢铵溶液。
6.根据权利要求3所述的半导体结构的制作方法，其特征在于，所述第二刻蚀选择比为20:1～40:1。
7.根据权利要求6所述的半导体结构的制作方法，其特征在于，所述第二湿法刻蚀工艺采用的刻蚀液包括磷酸溶液。
8.根据权利要求1所述的半导体结构的制作方法，其特征在于，形成所述第二介质材料层的工艺为原子层沉积工艺。
9.根据权利要求1所述的半导体结构的制作方法，其特征在于，形成所述第一牺牲层的步骤包括：
于所述第一介质材料层上形成第一牺牲材料层；
于所述第一牺牲材料层上形成具有图案开口的光刻胶层；
以所述光刻胶层为掩膜，刻蚀去除部分所述第一牺牲材料层；
去除所述光刻胶层；
其中，剩余的所述第一牺牲材料层构成所述第一牺牲层。
10.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述去除部分所述保护层的步骤包括：
利用干法刻蚀工艺刻蚀部分所述保护层和部分所述第二介质层，剩余所述保护层的上表面与剩余所述第二介质层的上表面平齐，所述保护层暴露所述第二介质层的上表面。
11.根据权利要求10所述的半导体结构的制作方法，其特征在于，在所述形成保护层的步骤之后，在所述利用干法刻蚀工艺蚀刻部分所述保护层和部分所述第二介质层的步骤之前，还包括：
形成第二牺牲层，所述第二牺牲层覆盖所述保护层的表面且填充满所述第一沟槽；
其中，所述干法刻蚀工艺还去除部分所述第二牺牲层，剩余所述第二牺牲层的上表面低于剩余所述保护层的上表面。
12.根据权利要求11所述的半导体结构的制作方法，其特征在于，在去除所述第二介质层之前，还包括：
去除剩余所述第二牺牲层。
13.根据权利要求11所述的半导体结构的制作方法，其特征在于，形成所述第二牺牲层的材料为碳。
14.根据权利要求13所述的半导体结构的制作方法，其特征在于，采用灰化工艺去除所述第二牺牲层。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110320475.9A CN113078058B (zh) | 2021-03-25 | 2021-03-25 | 半导体结构的制作方法 |
| PCT/CN2021/120321 WO2022198949A1 (zh) | 2021-03-25 | 2021-09-24 | 半导体结构的制作方法 |
| US17/648,582 US20220310402A1 (en) | 2021-03-25 | 2022-01-21 | Manufacturing method of semiconductor structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110320475.9A CN113078058B (zh) | 2021-03-25 | 2021-03-25 | 半导体结构的制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113078058A CN113078058A (zh) | 2021-07-06 |
| CN113078058B true CN113078058B (zh) | 2022-06-24 |
Family
ID=76611599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110320475.9A Active CN113078058B (zh) | 2021-03-25 | 2021-03-25 | 半导体结构的制作方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN113078058B (zh) |
| WO (1) | WO2022198949A1 (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113078058B (zh) * | 2021-03-25 | 2022-06-24 | 长鑫存储技术有限公司 | 半导体结构的制作方法 |
| CN113506772B (zh) * | 2021-07-08 | 2023-10-24 | 长鑫存储技术有限公司 | 电容阵列的形成方法及半导体结构 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102054749A (zh) * | 2009-11-02 | 2011-05-11 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其制作方法 |
| CN104253027A (zh) * | 2013-06-26 | 2014-12-31 | 中芯国际集成电路制造(上海)有限公司 | 双重图形及其形成方法 |
| CN105762079A (zh) * | 2014-12-17 | 2016-07-13 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的形成方法 |
| CN109411337A (zh) * | 2017-08-16 | 2019-03-01 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| CN111524795A (zh) * | 2019-02-03 | 2020-08-11 | 中芯国际集成电路制造(上海)有限公司 | 自对准双重图形化方法及其形成的半导体结构 |
| CN111739839A (zh) * | 2020-06-23 | 2020-10-02 | 武汉新芯集成电路制造有限公司 | 自对准接触孔的制造方法、半导体器件的制造方法 |
| CN112542383A (zh) * | 2019-09-20 | 2021-03-23 | 长鑫存储技术有限公司 | 半导体制作方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100719168B1 (ko) * | 2005-12-28 | 2007-05-17 | 주식회사 하이닉스반도체 | 비정질카본을 이용한 반도체소자의 제조 방법 |
| JP2013089801A (ja) * | 2011-10-19 | 2013-05-13 | Elpida Memory Inc | 半導体装置の製造方法 |
| CN103839781B (zh) * | 2012-11-21 | 2016-05-25 | 中芯国际集成电路制造(上海)有限公司 | 半导体精细图案的形成方法 |
| CN110739210B (zh) * | 2018-07-18 | 2022-04-12 | 中芯国际集成电路制造(北京)有限公司 | 半导体结构及其形成方法 |
| US11201084B2 (en) * | 2019-08-23 | 2021-12-14 | Taiwan Semicondutor Manufacturing Company, Ltd. | Fin field-effect transistor device and method of forming the same |
| CN113078058B (zh) * | 2021-03-25 | 2022-06-24 | 长鑫存储技术有限公司 | 半导体结构的制作方法 |
-
2021
- 2021-03-25 CN CN202110320475.9A patent/CN113078058B/zh active Active
- 2021-09-24 WO PCT/CN2021/120321 patent/WO2022198949A1/zh active Application Filing
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102054749A (zh) * | 2009-11-02 | 2011-05-11 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其制作方法 |
| CN104253027A (zh) * | 2013-06-26 | 2014-12-31 | 中芯国际集成电路制造(上海)有限公司 | 双重图形及其形成方法 |
| CN105762079A (zh) * | 2014-12-17 | 2016-07-13 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的形成方法 |
| CN109411337A (zh) * | 2017-08-16 | 2019-03-01 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| CN111524795A (zh) * | 2019-02-03 | 2020-08-11 | 中芯国际集成电路制造(上海)有限公司 | 自对准双重图形化方法及其形成的半导体结构 |
| CN112542383A (zh) * | 2019-09-20 | 2021-03-23 | 长鑫存储技术有限公司 | 半导体制作方法 |
| CN111739839A (zh) * | 2020-06-23 | 2020-10-02 | 武汉新芯集成电路制造有限公司 | 自对准接触孔的制造方法、半导体器件的制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN113078058A (zh) | 2021-07-06 |
| WO2022198949A1 (zh) | 2022-09-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN108321079B (zh) | 半导体结构及其形成方法 | |
| US7390750B1 (en) | Method of patterning elements within a semiconductor topography | |
| TWI389202B (zh) | 半導體裝置之製造方法、半導體裝置之製造裝置、控制程式及程式記憶媒體 | |
| US20070111467A1 (en) | Method for forming trench using hard mask with high selectivity and isolation method for semiconductor device using the same | |
| CN113078058B (zh) | 半导体结构的制作方法 | |
| CN111524795B (zh) | 自对准双重图形化方法及其形成的半导体结构 | |
| TW201543564A (zh) | 半導體製程 | |
| JP2008210909A (ja) | 半導体装置の製造方法 | |
| WO2022100070A1 (zh) | 光刻胶的处理方法及自对准双图案化方法 | |
| US20100081091A1 (en) | Method for manufacturing semiconductor device | |
| CN111627808B (zh) | 半导体结构及其形成方法 | |
| CN111863621A (zh) | 一种自对准四重图形的制作方法 | |
| CN109904145A (zh) | 一种薄膜电阻的制造方法 | |
| JP2009032872A (ja) | 半導体装置の製造方法 | |
| CN106960816B (zh) | 双重图形化的方法 | |
| US20220310402A1 (en) | Manufacturing method of semiconductor structure | |
| JP2001230233A (ja) | 半導体装置の製造方法 | |
| KR20070113604A (ko) | 반도체 소자의 미세패턴 형성방법 | |
| JP2013089801A (ja) | 半導体装置の製造方法 | |
| CN108962971B (zh) | 一种半导体结构及其形成方法 | |
| CN107785252B (zh) | 双重图形化的方法 | |
| JP2000340544A (ja) | 半導体装置の製造方法 | |
| CN112786436A (zh) | 半导体结构及其形成方法 | |
| CN111825055B (zh) | 金的刻蚀方法 | |
| CN115346912B (zh) | 浅沟槽隔离结构的制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |