KR20100122262A - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

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Abstract

반도체 소자의 제조 방법이 제공된다. 상기 반도체 소자의 제조 방법은 게이트가 형성된 반도체 기판 상에 층간 절연막을 형성하는 단계, 상기 층간 절연막을 관통하여 상기 반도체 기판의 일부를 노출시키는 콘택 홀을 형성하는 단계, 상기 콘택 홀 내부 표면에 장벽 금속막을 형성하는 단계, 비활성 가스인 질소 가스를 이용한 어닐 공정을 수행하는 단계, 및 상기 장벽 금속막이 형성된 콘택 홀 내부에 금속 물질을 채워 콘택을 형성하는 단계를 포함한다.
플래쉬 메모리(flash memory), 콘택(contact), 장벽 금속(Barrier Metal)

Description

반도체 소자의 제조 방법{Method for manufacturing a semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 DRB(Data Retention Bake) 특성을 개선할 수 있는 플래쉬 메모리 소자의 제조 방법에 관한 것이다.
비휘발성 반도체 메모리 소자는 전기적으로 데이터의 소거와 저장이 가능하고 전원이 공급되지 않더라도 데이터의 보존이 가능하기 때문에 이동 통신 시스템, 메모리 카드 등을 포함한 다양한 분야에서 그 응용이 증가하는 추세이다. 이러한 비휘발성 메모리 소자 가운데 플래쉬 메모리(Flash memory)는 셀 단위의 프로그램이 가능하며, 블록 또는 섹터 단위의 소거가 가능한 메모리 소자이다.
이러한 플래쉬 메모리 소자에 요구되는 특성 중에서 DRB(Data Retention Bake)은 플래쉬 메모리 소자의 신뢰성과 관련된 평가 항목으로 매우 중요한 특성이다. DRB 특성은 크게 전하 손실(Charge Loss) 평가 항목과 전하 획득(Charge Gain) 평가 항목으로 나누어 볼 수 있다.
먼저 전하 손실 평가 항목은 플래쉬 메모리 소자를 프로그램시킨 후 일정 온 도(예컨대 250 ℃)에서 일정 시간(예컨대, 24 또는 168 시간) 동안 베이크 공정(Bake Process)을 수행하고, 베이크 공정 수행 전의 프로그램 상태의 문턱 전압이 얼마나 감소하였는지를 평가하는 것이다. 다시 말하면, 플로팅 게이트 폴리에 전자를 주입시킨 후 베이크 공정을 수행하고, 베이크 공정 수행 후 플로팅 게이트 폴리로부터 전자들이 얼마나 빠져나갔는지를 평가하는 것이다.
다음으로 전하 획득 평가 항목은 플래쉬 메모리 소자를 소거시킨 후 일정 온도에서 일정 시간 동안 베이크 공정을 수행하고, 베이크 공정 수행 전의 소거 상태의 문턱 전압이 얼마나 증가하였는지를 평가하는 것이다. 다시 말하면 플로팅 게이트 폴리에 존재하는 전자를 빠져나가게 한 후 베이크 공정을 수행하고, 베이크 공정 수행 후 외부로부터 플로팅 게이트로 전자들이 얼마나 들어왔는지를 평가하는 것이다.
플래쉬 메모리 소자의 신뢰성을 향상시키기 위하여 전하 손실(Charge Loss) 평가 항목 특성을 향상시키기 위하여 적용하는 많은 공정들이 연구되고 있다.
본 발명이 이루고자 하는 기술적 과제는 플래쉬 메모리 소자의 DRB 특성을 개선할 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 게이트가 형성된 반도체 기판 상에 층간 절연막을 형성하는 단계, 상 기 층간 절연막을 관통하여 상기 반도체 기판의 일부를 노출시키는 콘택 홀을 형성하는 단계, 상기 콘택 홀 내부 표면에 장벽 금속막을 형성하는 단계, 비활성 가스인 질소 가스를 이용한 어닐 공정을 수행하는 단계, 및 상기 장벽 금속막이 형성된 콘택 홀 내부에 금속 물질을 채워 콘택을 형성하는 단계를 포함한다.
상기 반도체 소자의 제조 방법은 상기 층간 절연막을 형성하는 단계 이전에 상기 반도체 기판에 선택적으로 불순물 이온을 주입하여 상기 게이트 일측의 반도체 기판 표면에 소스 영역을 형성하고, 다른 일측의 반도체 기판 표면에 드레인 영역을 형성하는 단계를 더 포함할 수 있다. 이때 상기 콘택 홀을 형성하는 단계는 상기 드레인 영역을 노출시키는 것을 특징으로 할 수 있다.
본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 장벽 금속막 증착 후 비활성 가스인 질소 가스를 이용한 어닐 공정을 수행함으로써 플래쉬 메모리의 DRB 특성을 개선할 수 있는 효과가 있다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.
도 1 내지 도 6은 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타내는 단면도이다.
먼저 도 1을 참조하면, 활성 영역(미도시) 및 소자 분리 영역(미도시)으로 구분되는 반도체 기판(110)을 준비한다. 상기 활성 영역은 p형 우물(p-well) 또는 n형 우물(n-well)일 수 있다. 예컨대, 반도체 기판(110) 상에 에피텍셜층(epitaxial layer, 미도시)을 성장시킨 후 상기 에피텍셜층에 p형 불순물인 붕소(boron)로 약하게 도핑한다. 그리고 P형 에피텍셜층에 이온 주입하여 n형 우물을 형성할 수 있다. 이때 필요에 따라서 셀의 문턱 전압을 맞추기 위하여 추가적인 불순물 주입이 수행될 수 있다. 상술한 바와 같이 상기 반도체 기판(110)은 상기 에피텍셜층을 포함할 수 있다.
상기 소자 분리 영역은 R-LOCOS(Recessed-Local Oxidation of Silicon) 공정 또는 STI(Shallow trench isolation) 공정을 통하여 형성될 수 있다.
상기 반도체 기판(110)의 활성 영역 상에 게이트를 형성한다. 상기 게이트는 도 1에 도시된 바와 같이, 스택 게이트(stack gate, 120) 구조일 수 있다. 상기 스택 게이트(120) 구조는 터널 산화막(112), 플로팅 게이트(114), 유전체막(116), 및 컨트롤 게이트(118)가 순차적으로 적층된 구조일 수 있다. 즉 상기 스택 게이트(120)는 플래쉬 메모리의 셀 게이트(cell gate)일 수 있다.
예컨대, 상기 반도체 기판(110) 상에 제1 산화막(oxide film), 제1 폴리실리콘막(poly-silicon film), 층간 유전체막(inter metal dielectric), 및 제2 폴리실리콘막을 차례로 증착한다. 이때 상기 층간 유전체막은 산화막-질화막-산화막(Oxide-Nitride-Oxide)로 구성되는 ONO 구조로 형성될 수 있다. 그리고 상기 제2 폴리실리콘막 상에 포토리쏘그라피 공정을 수행하여 포토레지스트 패턴(미도시)을 형성한다. 이어서 상기 포토레지스트 패턴을 마스크로 이용하여 상기 제2 폴리실리 콘막, 상기 층간 유전체막, 상기 제1 폴리실리콘막, 및 상기 제1 산화막을 순차적으로 식각하여 상기 터널 산화막(112), 상기 플로팅 게이트(114), 상기 유전체막(116), 및 상기 컨트롤 게이트(118)를 형성할 수 있다. 상기 포토레지스트 패턴은 애싱(ashing) 또는 스트립(stripping) 공정을 수행하여 제거한다.
또한 상기 게이트는 도 1에 도시된 바와 달리, 버퍼 산화막(buffer oxide layer, 미도시) 및 폴리 게이트 전극(gate electrode, 미도시) 구조를 갖는 로직 게이트일 수 있다.
도 1에 도시된 바와 달리, 상기 스택 게이트(120) 구조는 게이트 산화막(미도시) 및 게이트 전극(미도시)이 적층된 구조일 수 있다.
다음으로 상기 반도체 기판(110)에 선택적으로 불순물 이온을 주입하여 상기 스택 게이트(120) 일측의 반도체 기판(110) 표면에 소스 영역(123)을 형성하고, 다른 일측의 반도체 기판(110) 표면에 드레인 영역(125)을 형성한다. 여기서 상기 불순물 이온은 n-형 불순물 이온(예컨대, 비소(Arsenic), 또는 인(Phosphorus)) 또는 p-형 불순물(예컨대, 붕소(boron)) 이온일 수 있다.
다음으로 상기 스택 게이트(120) 측벽에 스페이서(130)를 형성한다. 예컨대, 상기 스택 게이트(120)가 형성된 반도체 기판(110) 상에 절연막(미도시), 예컨대 산화막을 증착하고, 상기 절연막을 에치 백(etch back)하여 상기 스페이서(130)를 형성할 수 있다.
다음으로 스택 게이트(120), 스페이서(130), 및 소스 영역(123)과 드레인 영역(125)이 형성된 반도체 기판 전면에 실리콘 질화막(135)을 증착한다. 그리고 상 기 실리콘 질화막(135) 상에 층간 절연막(140)을 형성한다.
다음으로 도 2에 도시된 바와 같이, 상기 층간 절연막(140)을 선택적으로 식각하여 상기 드레인 영역(125) 상부에 형성되는 실리콘 질화막(135)을 노출시키는 콘택 홀(contact hole, 145)을 형성한다.
예컨대, 포토리쏘그라피(photolithography) 공정을 수행하여 상기 층간 절연막(140) 상에 콘택홀 형성을 위한 포토레지스트 패턴(미도시)을 형성하고, 상기 포토레지스트 패턴을 마스크로 이용하여 상기 층간 절연막(140)을 반응성 이온 식각(Reactive Ion Etch) 상기 콘택 홀(145)을 형성할 수 있다. 이때 상기 실리콘 질화막(135)은 식각 정지막의 역할을 하며, 상기 반응성 이온 식각에 의하여 상기 드레인 영역(125)이 손상되는 것을 방지하는 역할을 한다. 상기 반응성 이온 식각에 의하여 콘택 홀 내부의 손상된 부위를 어닐 공정(Anneal process)을 통하여 복구할 수 있다.
다음으로 도 3에 도시된 바와 같이, 상기 노출된 실리콘 질화막(135)을 습식 또는 건식 식각하여 상기 드레인 영역(125)을 노출시킨다. 그리고 드레인 영역(125)을 노출하는 콘택 홀(145)이 형성된 층간 절연막(140) 상에 장벽 금속막(Barrier Metal film, 150)을 형성한다. 상기 장벽 금속막(150)은 Ti 및 TiN 중에서 적어도 하나일 수 있으며, 상기 층간 절연막(150), 상기 콘택 홀 내부의 측벽, 및 바닥 표면 상에 스퍼터링(sputtering) 공정을 이용하여 증착될 수 있다.
다음으로 도 4에 도시된 바와 같이, 장벽 금속막(150) 증착 후 비활성 가스인 질소(N2) 가스를 이용한 어닐 공정을 수행한다. 예컨대, 상기 어닐 공정은 450 ℃ ~ 650℃의 온도로 퍼니스 어닐(Furnace Anneal) 방법이 사용될 수 있다.
콘택 홀(145) 내부에 장벽 금속막(150)을 형성하는 증착 공정에서 양의 움직이는 이온들(positive mobile ions), 예컨대, Na+ 또는 K+이 발생할 수 있다. 이러한 양의 움직이는 이온들에 의하여 플래쉬 메모리 소자의 DRB(Data Retention Bake) 특성이 나빠질 수 있다.
특히 이러한 양의 움직이는 이온들은 상기 콘택 홀(145) 내부에 집중되도록 분포될 수 있다. 콘택 홀(145) 내부에 장벽 금속막(150)을 형성하는 증착 공정에서 발생하는 양의 움직이는 이온들이 상기 콘택 홀(145) 내부에 집중되어 분포될 경우 상기 플로팅 게이트(114)에 저장되는 전자에 영향을 미치게 되어 플래쉬 메모리 소자(예컨대, 90nm NOR Flash Memory Device)의 DRB(Data Retention Bake) 특성은 악화될 수 있다. 즉 플래쉬 메모리 소자의 신뢰성이 악화될 수 있다.
도 4에 도시된 바와 같이 장벽 금속막(150) 증착 후 비활성 가스인 질소(N2) 가스를 이용한 어닐 공정을 수행하여 상기 콘택 홀(145) 내부에 집중되어 분포되는 양의 움직이는 이온들을 상기 콘택 홀(145) 이외의 반도체 기판(110) 영역들로, 예컨대, 층간 절연막(140) 표면으로 분산시키거나 상기 콘택 홀(145) 내부로부터 제거하여 플래쉬 메모리의 DRB(Data Retention Bake) 특성을 개선할 수 있다.
다음으로 도 5에 도시된 바와 같이, 장벽 금속막(150)이 형성된 콘택 홀(145) 내부가 채워지도록 상기 반도체 기판(110) 상에 금속 물질(155, 예컨대, 텅스텐)을 증착한다.
다음으로 도 6에 도시된 바와 같이, 상기 증착된 금속 물질(155)을 CMP(Chemical Mechanical Polishing)와 같은 평탄화 공정을 통하여 상기 층간 절연막(140)이 노출되도록 평탄화하여 콘택(155-1)을 형성한다.
도 7a는 도 4에 도시된 어닐 공정을 수행하지 않는 경우의 DRB 결과를 나타내고, 도 7b는 도 4에 도시된 어닐 공정을 수행한 경우의 DRB 결과를 나타낸다. 도 7a 및 도 7b는 24시간 동안 베이크 공정(Bake Process)을 수행하고, 베이크 공정 수행 전의 프로그램 상태의 문턱 전압이 얼마나 감소하였는지를 평가하는 전하 손실(Charge Loss) 평가 항목의 결과를 나타낸다.
25매 이내의 웨이퍼들이 한 그룹으로 DRB 테스트를 하기 위한 각각의 단위 공정들을 진행되게 되며, 이때 각각의 웨이퍼 그룹을 식별할 수 있도록 부여되는 식별 표시를 Lot ID라 하며, A, B, C, D, 및 E는 실험에 사용된 lot ID를 나타낸다.
WFR ID는 웨이퍼 그룹 내에 포함된 각각 낱장의 웨이퍼에 대한 식별 ID를 나타내고, #8, #9, 및 #17 등은 실험에 사용된 각각의 낱장 웨이퍼의 식별 ID를 나타낸다. 도 7a를 참조하면, 실패율(DRB F/R)이 매우 높으며, 상당한 수준의 개선이 필요하다.
도 8은 도 7a에 도시된 웨이퍼의 DRB 불량 유형을 나타낸다. 여기서 x축은 워드 라인 전압(Word Line Voltage)이며, 각 비트들의 프로그램 문턱 전압(program threshold voltage, Vt) 수준을 간접적으로 나타낸다. y축은 x축의 워드 라인 전압에 해당하는 비트들의 개수를 나타낸다.
도 8을 참조하면, 168 시간 동안 베이크를 수행한 DBR 테스트 결과를 나타낸 B Lot 웨이퍼의 불량 유형을 살펴 보면, 낮은 문턱 전압 영역의 일부 비트들이 DRB 실패의 원인으로 작용한다. 통상적으로 베이크 후 프로그램 문턱 전압의 이동 결과를 검토하여 프로그램 문턱 전압이 일정 전압, 예컨대 4.6V이하로 이동된 비트들은 불량으로 처리된다.
그러나 도 7b를 참조하면, 본 발명의 실시 예에 따른 N2 가스를 이용한 어닐 공정을 적용하였을 때는, 도 7a에서와는 달리 DRB F/R이 감소한다. 이와 같이 DRB 특성이 개선됨에 따라 신뢰성이 높은 플래쉬 메모리 소자를 제조할 수 있다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1 내지 도 6은 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타내는 단면도이다.
도 7a는 도 4에 도시된 어닐 공정을 수행하지 않는 경우의 DRB 결과를 나타낸다.
도 7b는 도 4에 도시된 어닐 공정을 수행한 경우의 DRB 결과를 나타낸다.
도 8은 도 7a에 도시된 웨이퍼의 DRB 불량 유형을 나타낸다.

Claims (10)

  1. 게이트가 형성된 반도체 기판 상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 관통하여 상기 반도체 기판의 일부를 노출시키는 콘택 홀을 형성하는 단계;
    상기 콘택 홀 내부 표면에 장벽 금속막을 형성하는 단계;
    비활성 가스인 질소 가스를 이용한 어닐 공정을 수행하는 단계; 및
    상기 장벽 금속막이 형성된 콘택 홀 내부에 금속 물질을 채워 콘택을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 게이트는 터널 산화막, 플로팅 게이트, 유전체막, 및 컨트롤 게이트가 순차적으로 적층된 스택 게이트인 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제1항에 있어서, 상기 반도체 소자의 제조 방법은,
    상기 층간 절연막을 형성하는 단계 이전에 상기 반도체 기판에 선택적으로 불순물 이온을 주입하여 상기 게이트 일측의 반도체 기판 표면에 소스 영역을 형성하고, 다른 일측의 반도체 기판 표면에 드레인 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제3항에 있어서, 상기 반도체 소자의 제조 방법은,
    상기 층간 절연막을 형성하는 단계 이전에 상기 게이트의 측벽에 스페이서를 형성하는 단계; 및
    측벽에 스페이서가 형성된 게이트를 포함하는 반도체 기판 전면에 실리콘 질화막을 증착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제3항에 있어서, 상기 콘택 홀을 형성하는 단계는,
    상기 드레인 영역을 노출시키는 콘택 홀을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제5항에 있어서, 상기 장벽 금속막을 형성하는 단계는,
    상기 콘택 홀 내부의 측벽, 및 바닥 표면 상에 Ti 및 TiN 중에서 적어도 하나를 증착하여 상기 장벽 금속막을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제1항에 있어서, 상기 어닐 공정을 수행하는 단계는,
    450℃ ~ 650℃의 온도로 퍼니스 어닐(Furnace Anneal) 방법을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제6항에 있어서, 상기 어닐 공정을 수행하는 단계는,
    상기 콘택 홀 내부에 장벽 금속막을 형성하는 증착 공정에서 발생하는 양의 움직이는 이온들을 분산 또는 제거하기 위하여 질소 가스를 이용한 어닐 공정을 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제1항에 있어서,
    상기 게이트는 버퍼 산화막 및 게이트 전극이 적층된 구조를 갖는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제4항에 있어서, 상기 콘택 홀을 형성하는 단계는,
    상기 층간 절연막을 선택적으로 반응성 이온 식각하여 상기 드레인 영역 상부에 형성되는 실리콘 질화막을 노출시키는 단계; 및
    상기 노출된 실리콘 질화막을 습식 또는 건식 식각하여 상기 드레인 영역을 노출시키는 상기 콘택 홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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* Cited by examiner, † Cited by third party
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US10134856B2 (en) 2015-09-15 2018-11-20 Samsung Electronics Co., Ltd. Semiconductor device including contact plug and method of manufacturing the same

Cited By (1)

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US10134856B2 (en) 2015-09-15 2018-11-20 Samsung Electronics Co., Ltd. Semiconductor device including contact plug and method of manufacturing the same

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