KR20170059976A - 금속 옥사이드 금속 전계 효과 트랜지스터들（ｍｏｍｆｅｔｓ） - Google Patents

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켈린 제이. 쿤
세연 김
저스틴 알. 웨버
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI

Abstract

발명의 실시예들은 금속 옥사이드 금속 전계 효과 트랜지스터(MOMFET)들 및 이러한 디바이스들을 제조하는 방법들을 포함한다. 실시예들에서, MOMFET 디바이스는 소스 및 드레인와 함께, 소스와 드레인 사이에 배치된 채널을 포함한다. 실시예에 따르면, 채널은 채널에서 양자 구속 효과를 생성하는 적어도 하나의 구속된 치수를 가진다. 실시예에서, MOMFET 디바이스는 게이트 유전체에 의해 채널로부터 분리되는 게이트 전극을 또한 포함한다. 실시예들에 따르면, 채널의 밴드-갭 에너지는 채널의 크기, 채널을 위하여 이용된 재료, 및/또는 채널에 도포된 표면 말단을 변경함으로써 조절될 수도 있다. 실시예들은 채널의 전도 대역 및 가전자 대역 에너지들에 대한 소스 및 드레인의 일함수를 제어함으로써 N-형 디바이스 및 P-형 디바이스를 형성하는 것을 또한 포함한다.

Description

금속 옥사이드 금속 전계 효과 트랜지스터들（ＭＯＭＦＥＴＳ）{METAL OXIDE METAL FIELD EFFECT TRANSISTORS(MOMFETS)}
실시예들은 일반적으로 트랜지스터 디바이스들에 관한 것이다. 더욱 구체적으로, 실시예들은 금속 옥사이드 금속 전계 효과 트랜지스터(metal oxide metal field effect transistor)(MOMFET)들 및 이러한 디바이스들을 제조하는 방법들에 관한 것이다.
계속적인 디바이스 스케일링(continuous device scaling)은 점점 더 작고 구속된 채널들로 이어진다. 트랜지스터들의 크기가 계속해서 감소함에 따라, 재료 성질들에 있어서의 제한들은 극복하기가 점점 더 어려운 장애물들이 되고 있다. 예를 들어, 채널의 치수들이 감소함에 따라, 반도체 재료들의 밴드-갭(band-gap)은 양자 구속(quantum confinement)의 효과들로 인해 증가하기 시작한다. 예를 들어, 벌크 실리콘(bulk silicon)은 대략 1.0 eV 내지 1.1 eV 사이의 밴드-갭을 전형적으로 가진다. 그러나, 채널 두께가 대략 10 nm 미만으로 감소할 때, 밴드-갭은 1.5 eV 이상으로 증가할 수도 있다. 구속된 채널들은 상태 밀도에 있어서의 감소 때문에 반도체 채널에서 유도될 수 있는 총 전하를 또한 감소시킨다. 이와 같이, 트랜지스터의 효율은 감소된다.
추가적으로, 디바이스 스케일링이 계속됨에 따라, 제조 제한들은 크기에 있어서의 추가의 감소들을 또한 제한할 수도 있다. 채널 길이가 10 nm보다 더 작게 감소됨에 따라, 적당한 도핑 농도들은 도펀트(dopant)의 몇몇 원자들이 주입된 후에 획득될 수도 있다. 예를 들어, 도펀트의 오직 하나 또는 2 개의 원자들은 적당한 도핑 농도를 제공하기 위하여 필요하게 될 수도 있다. 주입 후에, 도펀트들은 확산에 또한 민감하다. 이러한 작은 스케일들에서는, 그리고 그러한 약간의 도펀트 원자들로는, 도펀트 종(dopant species)의 원하지 않는 확산이 제어하기가 점점 더 어려워진다. 이와 같이, 디바이스 스케일링은 트랜지스터 디바이스들을 제조하는 어려움을 증가시킨다.
또한, 증가된 트랜지스터 밀도에 대한 수요들은 3-차원(3-dimensional)(3-D) 집적을 사용하기 위한 제조들을 압박하고 있다. 소스, 드레인, 및 채널 영역들은 고도로 정렬된 반도체 결정들을 전형적으로 요구하므로, 3-D 집적은 웨이퍼 본딩(wafer bonding)을 요구한다. 웨이퍼 본딩은 생산의 비용을 대폭 증가시키고, 스루풋(throughput)을 감소시키는 추가적인 프로세싱 동작들을 요구한다.
도 1a는 다양한 표면 말단 종(surface termination species)을 갖는 Sn 나노와이어(nanowire)들에 대한 배선 반경의 함수의 함수로서의 밴드-갭 에너지를 예시하는 그래프이다.
도 1b 내지 도 1e는 다양한 표면 말단 종을 갖는 Sn 나노와이어들에 대하여 진공에 대한 전도 대역(conduction band) 및 가전자 대역(valance band)을 예시하는 그래프들이다.
도 2a는 실시예에 따른, 평면형 MOMFET 디바이스의 예시이다.
도 2b는 실시예에 따른, 3-D 집적을 포함하는 평면형 MOMFET 디바이스의 예시이다.
도 3a 내지 도 3f는 실시예에 따른, 평면형 MOMFET 디바이스를 형성하기 위한 프로세스의 단면 예시들이다.
도 4a 내지 도 4e는 실시예에 따른, CMOM 인버터(inverter)를 형성하기 위한 프로세스의 단면 예시들이다.
도 5a 내지 도 5d는 추가적인 실시예에 따른, CMOM 인버터를 형성하기 위한 프로세스의 단면 예시들이다.
도 6a 내지 도 6c는 실시예에 따른, 나노와이어 MOMFET 디바이스를 형성하기 위한 프로세스의 단면 예시들이다.
도 7은 실시예에 따른, 나노와이어 MOMFET 디바이스의 단면 예시이다.
도 8은 실시예에 따른, MOMFET 디바이스를 사용하는 컴퓨터 시스템의 개략적인 블록도의 예시이다.
발명의 실시예들은 금속 옥사이드 금속 전계 효과 트랜지스터(MOMFET)들 및 이러한 디바이스들을 형성하는 방법들을 포함한다.
발명의 실시예들은 디바이스들이 채널이 적어도 하나의 치수에서 구속되는 포인트까지 스케일링될 때에 존재하는 반도체 기반 트랜지스터 디바이스들의 이전의 제조 및 재료 성질 제한들을 극복할 수 있다. 본원에서 이용된 바와 같이, "구속된(confined)" 채널은 채널 재료에서 양자 구속 효과를 생성하기에 충분히 작은 치수를 가지는 채널이다. 재료에서의 양자 구속 효과는 에너지 스펙트럼이 연속 에너지 스펙트럼(continuous energy spectrum)으로부터 이산 에너지 스펙트럼(discrete energy spectrum)으로 변하는 것으로 귀착된다. 이와 같이, 캐리어(carrier)들(즉, 정공(hole)들 및 전자(electron)들)은 이산 에너지 레벨들을 오직 점유할 수 있다. 예를 들어, 금속 또는 반금속(semimetal)은 벌크 형태인 연속 에너지 스펙트럼을 가질 수도 있지만, 재료의 치수가 구속됨에 따라, 캐리어들은 이산 에너지 레벨들을 오직 점유할 수 있다. 따라서, 밴드-갭은 본원에서 설명된 발명의 실시예들에 따라 MOMFET과 같은 트랜지스터 디바이스들을 제조하기 위하여 그 후에 이용될 수도 있는 재료에서 형성된다.
발명의 실시예들은 채널에서 희망하는 밴드-갭을 획득하기 위하여 제어될 수 있는 하나 이상의 변수들을 제공한다. 예로서, 밴드-갭 에너지는 채널에 대하여 상이한 재료들을 선택함으로써, 채널의 구속된 치수의 크기를 변경함으로써, 채널의 표면 말단을 변경함으로써, 그 임의의 조합으로 조절될 수도 있다. 도 1a는 채널의 크기 및 채널의 표면 말단이 밴드-갭 에너지에 대해 가지는 효과를 예시한다. 도 1a에서는, 상이한 표면 말단 종을 갖는 <100> Sn 나노와이어들에 대한 배선 반경의 함수로서의 밴드-갭 에너지가 플롯된다. 도 1a에서 도시된 예시적인 실시예에서 도시된 바와 같이, 구속된 Sn 나노와이어들은 트랜지스터 디바이스를 형성하기 위하여 사용될 수도 있는 밴드-갭을 획득한다. 또한, 나노와이어의 임의의 주어진 직경에 대하여, 밴드-갭 에너지는 상이한 표면 말단 종을 이용함으로써 조절될 수도 있다. 예로서, 표면 말단 종은 CH3, F, H, 및 OH를 포함할 수도 있다. 상이한 표면 말단 종의 이용은 채널 재료의 전자 친화도(electron affinity)(즉, 진공 레벨에 대한 전도 대역 에너지)를 조절하기 위하여 또한 이용될 수도 있다. 도 1b 내지 도 1e는 도 1a에서 도시된 각각의 표면 말단에 대한 배선 반경의 함수로서, <100> Sn 배선들에 대하여 진공에 대한 전도 대역(EC) 및 가전자 대역(EV)의 도표를 제공한다.
스핀 궤도 분할(spin orbit splitting)이 데이터 내에 포함되지 않으므로, 도 1a 내지 도 1e에서 플롯된 데이터는 정성적으로 올바르다는 것에 주목한다. 이와 같이, 다양한 반경들에서, 그리고 상이한 말단 종에 대한 밴드-갭 에너지 및 전자 친화도의 값들은 제한되지 않고 예시적인 목적들을 위하여 제공된다는 것이 인식되어야 한다. 추가적으로, Sn 나노와이어들은 예시적인 예시로서 제공되지만, 유사한 양자 구속 효과들이 나노와이어들이 아닌 채널들에서, 그리고 Sn 이외의 재료들에서 생성될 수도 있다. 예를 들어, 단일 치수(예컨대, 얇은 시트)에서, 그리고 다른 금속 또는 반금속 재료들로 이루어진 채널들에서 구속된 채널들이 발명의 실시예들에 따라 또한 이용될 수도 있다.
실시예들에 따르면, 구속된 채널들은 고유하게 쌍극성(bipolar)이고, 정공들 및 전자들을 전도(conduct)할 수 있다. 그러나, N-형 또는 P-형 트랜지스터들을 생성하기 위하여 도펀트들에 의존하는 대신에, 소스/드레인(source/drain)(S/D) 영역들 및 게이트 전극을 위하여 이용된 재료들은 발명의 실시예들에 따라 전도형을 제어할 수 있다. 실시예들에 따르면, 이하에서 더욱 상세하게 설명되는 바와 같이, 채널의 전도 대역 및 가전자 대역에 대한 S/D 영역의 일함수(work-function)는 디바이스가 N-형 또는 P-형 디바이스일 것인지 여부를 결정한다. 이와 같이, 반도체 재료들을 이용할 때에 발생하는 도펀트들의 확산을 수반하는 쟁점들이 회피된다.
도 2a를 지금부터 참조하면, 실시예에 따른 평면형 MOMFET 디바이스(250)가 예시되어 있다. 실시예에서, 평면형 MOMFET 디바이스(250)는 기판(201) 위에 형성될 수도 있다. 실시예들은 제조 동작들 동안에 디바이스에 대한 지지를 제공하기에 충분한 강성인 기판(201)을 포함한다. 기판(201)은 비-결정질(non-crystalline) 또는 결정질(crystalline) 재료일 수도 있다. 예로서, 기판(201)은 유리, 사파이어(sapphire), 실리콘, 중합체일 수 있거나, 또는 절연 층이 그 위에 퇴적될 수 있는 임의의 다른 기판일 수도 있다. MOMFET 디바이스(250)의 반전도(semiconducting) 성질들이 그 재료들의 반전도 거동에 종속되지 않으므로, 발명의 실시예들은 실리콘 웨이퍼들과 같은 고도로 정렬된 결정질 구조체들을 갖는 전형적인 반전도 기판들로 제한되지는 않는다.
예시된 바와 같이, 절연 층(203)은 기판(201)의 상부 표면 위에 형성된다. 실시예에 따르면, 절연 층(203)은 반도체 프로세싱에서 전형적으로 이용된 임의의 절연 재료일 수도 있다. 예를 들어, 절연 층(203)은 실리콘 옥사이드와 같은 옥사이드, 또는 나이트라이드(nitride)일 수도 있다. 발명의 실시예에 따르면, 절연 층의 두께는 위에서 형성된 층들 사이와, 절연 층(203) 아래에서 희망하는 절연 보호를 제공하도록 선택된 두께를 가질 수도 있다. 예로서, 실시예들은 대략 50 nm의 두께를 가지는 절연 층(203)을 포함한다.
MOMFET 디바이스(250)는 S/D 영역들(205)을 포함한다. 실시예에서, S/D 영역들은 금속 또는 반금속 재료로 형성될 수도 있다. 실시예에서, S/D 영역들에 대해 선택된 재료는 고도로 전도성인 재료일 수도 있다. 예를 들어, MOMFET 디바이스(250)의 성능은 텅스텐(tungsten)과 같은 높은 전도성 재료가 S/D 영역들(205)을 위하여 이용될 때에 개선될 수도 있다. 추가적인 실시예들은 채널(215)과 동일한 재료인 S/D 영역(205)을 포함한다.
구속된 채널(215)은 S/D 영역들(205) 사이에 형성된다. 실시예에서, 채널(215)은 벌크 형태일 때에 전도성인 재료로 형성되지만, 채널에서 양자 구속 효과를 생성할 정도로 충분히 작은 치수에서 채널이 구속될 때에 밴드-갭을 획득한다. 실시예들에 따르면, 채널(215)은 하나 이상의 구속된 치수들을 가진다. 예를 들어, 도 2a에서, 채널(215)은 적어도 그 두께 치수 T에서 구속된다. 양자 구속 효과를 생성하기 위하여 필요한 채널(215)의 두께 T는 채널(215)에 대해 선택된 재료와, 채널에 도포되는 (만약 존재한다면) 표면 말단에 종속적이다.
실시예들은 대략 5 nm보다 더 작을 수도 있는 채널 두께 T를 포함한다. 추가적인 실시예들은 대략 3 nm보다 더 작은 채널 두께 T를 포함한다. 실시예에서, 채널은 대략 0.5 nm 내지 대략 5 nm 사이인 두께 T를 가질 수도 있다. 실시예에서, 채널(215)의 두께는 희망하는 밴드-갭 에너지를 제공하도록 선택된다. 예로서, 채널 재료의 두께는 1.5 eV보다 더 작은 채널에서의 밴드-갭 에너지를 생성할 수도 있다. 추가적인 실시예는 대략 0.5 eV 내지 대략 1.5 eV 사이인 채널에서의 밴드-갭 에너지를 생성하는 채널 두께를 포함할 수도 있다.
실시예에 따르면, 채널(215)은 Sn, Pb, As, Sb, 또는 Bi와 같은 반금속일 수도 있다. "반금속들"은 벌크 형태일 때에 밴드-갭을 가지지 않는 것으로서 정의되고, Si 및 Ge 양자는 벌크 형태일 때에 밴드-갭들을 가지므로, "반금속들"인 것으로 고려되는 재료들의 그룹은 Si 또는 Ge를 포함하지 않는다는 것이 인식되어야 한다. 추가적인 실시예들은 InBi 또는 GaBi과 같은 비스마이드(bismide)인 채널(215)을 포함한다. 실시예에서, 채널(215)은 또한, LaAs, ScP, YSb, 또는 ErAs와 같은 희토류 닉타이드(rare-earth pnictide)들일 수도 있다. 실시예에서, 채널(215)은 TiC 또는 HfSi와 같은 그룹 IV-b/IV-a 화합물을 또한 포함할 수도 있다. 실시예에서, 채널(215)은 FeSi와 같은 전이 금속(transition metal) 화합물을 포함할 수도 있다. 또 다른 실시예는 NiSi, TiSi, 또는 CoSi와 같은 실리사이드(silicide)인 채널(215)을 포함할 수도 있다. 실시예에 따르면, 채널(215)은 S/D 영역들(205)을 위하여 이용된 동일한 재료일 수도 있다.
희망하는 밴드-갭을 제공하기 위하여 채널(215)의 두께를 제어하는 것에 추가하여, 발명의 실시예들은 채널의 밴드-갭을 조절하기 위하여 채널(215) 위에 표면 말단 종을 형성하는 것을 또한 포함할 수도 있다. 예를 들어, 도 1a를 다시 참조하면, 수소 표면 말단을 갖는 1.0 nm 직경의 Sn 나노와이어는 불소 표면 말단을 갖는 1.0 nm 직경의 Sn 나노와이어의 밴드-갭보다 더 큰 밴드-갭을 생성한다.
실시예들은 디바이스가 N-형 또는 P-형 디바이스인지 여부를 결정하기 위하여 채널(215)에 도포되는 표면 말단 종을 또한 이용할 수도 있다. 채널(215)의 페르미 레벨(Fermi level)이 전도 대역(EC)에 더 근접할 때, N-형 디바이스가 생성되는 반면, 가전자 대역(EV)에 더 근접한 페르미 레벨은 P-형 디바이스를 생성한다. 표면 말단 종은 채널(215)의 전자 친화도를 변경함으로써 채널(215)의 전도 대역 및 가전자 대역의 위치를 조절하기 위하여 이용될 수 있다. 낮은 전자 친화도를 갖는 채널(215)은 높은 전자 친화도를 갖는 채널(215)에 비해 더 높은 전도 대역(EC)을 생성한다. 예를 들어, 도 1b 및 도 1e를 다시 참조하면, CH3 표면 말단을 갖는 Sn 나노와이어의 전자 친화도는 주어진 배선 직경에 대하여 OH 표면 말단을 갖는 Sn 나노와이어의 전자 친화도보다 더 낮다.
도 2a를 다시 참조하면, 채널(215)은 채널 길이 L을 가질 수도 있다. 예로서, 채널 길이는 대략 10 nm 이하일 수도 있다. 실시예에 따르면, 채널 길이 L은 5 nm보다 더 작다. 채널은 게이트 전극(216)의 폭을 따라 실질적으로 연장되는 채널 폭 W를 또한 가질 수도 있다. 채널(215)은 두께 치수 T에서 구속되므로, 채널 길이 L 및 채널 폭 W는 발명의 실시예들에 따라 구속된 치수들일 필요가 없다. 그러나, 실시예들은 채널 폭 W, 채널 길이 L, 채널 두께 T, 또는 그 임의의 조합에서 구속되는 채널(215)을 또한 포함할 수도 있다.
실시예에서, 측벽 층(212)은 S/D 영역의 측벽들을 따라 형성될 수도 있다. 예로서, 측벽 층(212)은 채널(215)과 동일한 재료이다. 일부 실시예들에서, 측벽 층(212)은 MOMFET(250)를 형성하기 위하여 이용된 프로세싱 방법의 나머지이고, S/D 영역(205)의 부분으로 고려될 수도 있다. 추가적인 실시예들에 따르면, 층(212)은 생략될 수도 있다.
도 2a에서 예시된 바와 같이, 게이트 전극(216)은 게이트 유전체(214)에 의해 S/D 영역들(205) 및 채널(215)로부터 분리된다. 실시예에서, 게이트 유전체는 하이-k(high-k) 유전체일 수도 있다. 예로서, 게이트 유전체는 하프늄 옥사이드(hafnium oxide), 지로코늄 옥사이드(zirconium oxide) 등등일 수도 있다. 실시예에서, 게이트 전극(216)은 전도성 재료이고, 디바이스에 대한 희망하는 문턱 전압을 제공할 일함수를 가지도록 선택될 수도 있다.
실시예들에 따르면, S/D 영역들(205)의 일함수는 MOMFET 디바이스(250)의 전도형을 결정하기 위하여 이용될 수도 있다. 구체적으로, 채널(215)의 전도 대역 에너지(EC) 및 가전자 대역 에너지(EV)에 대한 S/D 영역들(205)의 일함수는 MOMFFET 디바이스가 P-형 또는 N-형 디바이스인지 여부를 결정한다. 예를 들어, S/D 영역들(205)의 일함수가 채널(215)의 전도 대역 에너지에 근접하거나 그보다 더 작을 경우, N-형 디바이스는 전자들의 우선적 전도로 형성된다. 대안적으로, S/D 영역들(205)의 일함수가 채널의 가전자 대역 에너지에 근접하거나 그보다 더 클 경우, P-형 디바이스는 정공들의 우선적 전도로 형성된다. S/D 영역들(205)의 일함수가 채널(215)의 밴드-갭의 중간 근처에 있는 실시예들에서는, 양자의 캐리어들이 인가된 게이트 바이어스에 따라 전도할 수 있다. 그러나, 이러한 실시예들은 S/D 영역들(205)과 채널(215) 사이의 높은 에너지 장벽으로 인해 낮은 전류(I) 온/오프 비율들 및 낮은 구동 전류들을 겪을 수도 있다. 따라서, 전통적인 반전도 트랜지스터들과 같은 도펀트들에 의존해야 하는 대신에, MOMFET 디바이스(250)의 전도형은 S/D 영역들(205)에서 이용된 재료들을 변경함으로써, 채널(215)에서 이용된 재료들을 변경함으로써, 및/또는 채널에 도포된 표면 말단들을 변경함으로써 맞추어질 수도 있다.
추가적인 실시예에 따르면, S/D 영역들(205)이 채널(215)과 동일한 재료로 형성될 때, MOMFET 디바이스(250)의 전도형은 채널(215)에 대한 게이트 전극(216)의 일함수를 제어함으로써 또한 결정될 수도 있다. 이러한 실시예에서, MOMFET 디바이스는 양극성(ambipolar)이고, 양자의 캐리어 형들을 전도할 수 있다. 실시예에서, 게이트 전극(216)의 일함수는 하나의 전도형이 지배적인 것으로 되도록 턴 온 전압(turn on voltage)을 설정하기 위하여 이용될 수도 있다. 예를 들어, 채널의 전도 대역(EC)에 근접한 게이트 전극 일함수는 N-형 디바이스를 형성하기 위하여 이용될 수도 있는 반면, 채널의 가전자 대역(EV)에 근접한 게이트 전극 일함수는 P-형 디바이스를 형성하기 위하여 이용될 수도 있다.
S/D 영역들 및 채널을 위한 반금속성(semimetalic) 및 금속성(metallic) 재료들의 이용은 3-D 집적의 어려움을 또한 감소시킨다. 고도로 결정질인 반도체 기판 상에 MOMFET들을 형성하기 위한 필요성 없이, MOMFET들의 다수의 층들은 고가이며 시간 소모적인 웨이퍼 본딩 프로세스들에 대한 필요성 없이 서로의 상부에 적층될 수도 있다.
이러한 3-D 집적된 디바이스가 도 2b에서 예시되어 있다. 실시예들에 따르면, 3-D 집적된 MOMFET(260)는 서로의 상부에 적층된 복수의 MOMFET 디바이스들을 포함할 수도 있다. 예를 들어, 도 2b에서 예시된 실시예들은 제1 MOMFET 디바이스(250) 위에 적층된 제2 MOMFET 디바이스(251)를 도시한다. 실시예들에 따르면, 3-D 집적은 웨이퍼 본딩 프로세스들에 대한 필요성 없이 가능하다. S/D 영역들(205) 및 채널(215)이 실리콘 웨이퍼와 같은 전통적인 반전도 기판 상에 형성될 필요가 없으므로, 제1 MOMFET 디바이스(250) 위에 형성되어야 할 결정질 기판에 대한 필요성이 없다. 그 대신에, 실시예들은 디바이스들을 서로로부터 전기적으로 격리하기 위하여 제1 MOMFET 디바이스(250) 위에 추가적인 절연 층(203)을 형성하는 것을 포함할 수도 있다. 다음으로, 제2 MOMFET 디바이스(251)는 제2 절연 층(203) 상에 형성될 수도 있다. 따라서, 증가된 트랜지스터 밀도는 디바이스 제조의 복잡도를 증가시키지 않으면서 획득될 수도 있다.
실시예에서, 제2 MOMFET(251)는 제1 MOMFET 디바이스(250)와 실질적으로 유사할 수도 있다. 대안적인 실시예들은 제1 MOMFET 디바이스(250)와는 상이한 제2 MOMFET 디바이스(251)를 포함할 수도 있다. 예로서, 제2 MOMFET 디바이스(251)는 P-형 디바이스일 수도 있는 반면, 제1 MOMFET 디바이스(250)는 N-형 디바이스일 수도 있다. 추가적인 실시예들은 제1 MOMFET 디바이스(251)와는 상이한 방향으로 배향되는 제2 MOMFET 디바이스(251)를 포함한다. 추가의 실시예들은 제1 및 제2 MOMFET 디바이스들(250, 251) 사이에 형성되는 상호접속 층들과 하나 이상의 중간 층들을 또한 포함할 수도 있다.
도 3a 내지 도 3f는 발명의 실시예들에 따라 MOMFET 디바이스들을 형성하기 위하여 이용될 수도 있는 다양한 프로세싱 동작들의 단면 예시들이다. 도 3a에서 시작하면, 기판(301)이 제공된다. 실시예에서, 기판(301)은 비결정질 또는 결정질 재료일 수도 있다. 그러나, 실시예들은 어떤 실시예들에 따른 기판에 대한 결정질 구조체를 사용할 수도 있다. 예를 들어, 실리콘 웨이퍼와 같은 반도체 재료는 기판(301)으로서 이용될 수도 있다. 결정질 기판의 이용은 더욱 균일한 두께 및 고도로 평면형인 표면을 제공할 수도 있다. 따라서, 이러한 실시예들은 평면형 표면으로 인한 제조의 용이함을 개선시킬 수도 있다.
실시예에 따르면, 절연 층(303)은 기판(301) 위에 형성될 수도 있다. 실시예에서, 절연 층(303)은 반도체 제조에서 보편적으로 이용된 임의의 절연 층일 수도 있다. 예를 들어, 절연 층은 알루미늄 옥사이드, 실리콘 옥사이드, 또는 나이트라이드일 수도 있다. 실시예에서, 절연 층(303)은 화학 기상 증착(chemical vapor deposition)(CVD), 물리적 기상 증착(physical vapor deposition)(PVD), 또는 원자층 퇴적(atomic layer deposition)(ALD)으로 형성될 수도 있다.
실시예에서, 소스/드레인(S/D) 층(304)은 절연 층(303) 위에 퇴적될 수도 있다. 실시예에서, S/D 층(304)은 금속성 재료와 같은 낮은 접촉 저항 재료일 수도 있다. 예를 들어, S/D 층(304)은 텅스텐일 수도 있다. 실시예에서, S/D 층(304)은 특정 일함수를 가지는 재료로 형성될 수도 있다. S/D 층(304)에 대한 재료를 선택하기 위한 기준들로서 일함수를 이용하는 것은 MOMFET의 전도형이 결정되도록 할 수도 있다. 추가적인 실시예들은 채널(315)을 위하여 이용될 동일한 재료인 S/D 층(304)을 포함한다.
도 3b를 지금부터 참조하면, S/D 층(304)은 S/D 영역들(305)을 정의하도록 패턴화된다. 예시된 바와 같이, 개구부(310)는 절연 층(303)의 부분을 노출시키기 위하여 S/D 층(304)을 관통하여 형성된다. 발명의 실시예들은 개구부(310)를 형성하기 위하여 본 기술 분야에서 공지된 전형적인 패턴화 및 에칭 프로세스들을 사용할 수도 있다. 실시예에서, 개구부들은 다중 패턴화 프로세스로 형성될 수도 있다. 다중 패턴화 프로세스는 개구부(310)가 충분히 작을 때에 바람직할 수도 있어서, 리소그래피(lithography) 기법들의 분해능(resolution)은 S/D 영역들(305)을 패턴화하기에 불충분하다. 예로서, 개구부는 대략 10 nm보다 더 작은 폭 WO을 가질 수도 있다. 실시예에 따르면, 폭 WO은 대략 5 nm 이하일 수도 있다.
도 3c를 지금부터 참조하면, 채널(315)은 실시예에 따라 S/D 영역들(305) 사이의 절연 층(303)의 노출된 표면 위에 퇴적될 수도 있다. 채널(315)의 퇴적 동안에, 채널 재료(312)는 S/D 영역들(305)의 측벽들 및 상부 표면들을 따라 또한 퇴적할 수도 있다. 채널 재료(312)는 전체 노출된 표면 위에 형성될 수도 있지만, MOMFET 디바이스의 채널(315)은 도 3c에서 도시된 실시예에 따라, S/D 영역들 사이의 개구부(310)의 하부 표면을 따라 위치된다는 것에 주목한다. 이와 같이, S/D 영역들(305)의 측벽들을 따라 형성된 채널 재료(312)의 부분들은 실시예에 따라, 채널(315)의 일부로 고려되지 않을 수도 있다.
실시예에서, 채널(315)은 채널(315)의 두께 T가 채널(315)에서 양자 구속 효과를 생성하기에 충분히 작을 때에 밴드-갭을 발달시키는 재료로 형성된다. 실시예에서, 채널(315)의 두께 T는 희망하는 밴드-갭을 제공하도록 선택된다. 예를 들어, 채널(315)의 두께가 감소됨에 따라, 밴드-갭은 증가한다. 예를 들어, 채널 재료가 Sn일 때, 대략 1 nm 내지 대략 5 nm 사이의 두께 T는 채널(315)에서 희망하는 밴드-갭을 생성할 수도 있다. 예로서, 채널(315)에서의 희망하는 밴드-갭은 대략 0.5 eV 내지 1.5 eV 사이일 수도 있다. 발명의 실시예들은 다양한 퇴적 기법들의 이용을 통한 두께 T의 정밀한 제어를 허용한다. 예를 들어, ALD는 대략 3.0 nm보다 더 작은 채널 두께들 T를 생성할 수 있을 수도 있다. 추가적인 실시예들은 CVD 또는 PVD에 의한 채널(315)의 퇴적을 포함한다.
실시예들은 Sn, Pb, As, Sb, 또는 Bi와 같은 반금속인 채널(315)을 포함한다. "반금속들"은 벌크 형태일 때에 밴드-갭을 가지지 않는 것으로서 정의되고, Si 및 Ge 양자는 벌크 형태일 때에 밴드-갭들을 가지므로, "반금속들"인 것으로 고려되는 재료들의 그룹은 Si 또는 Ge를 포함하지 않는다는 것이 인식되어야 한다. 추가적인 실시예들은 InBi 또는 GaBi과 같은 비스마이드(bismide)인 채널(315)을 포함한다. 실시예에서, 채널(315)은 또한, LaAs, ScP, YSb, 또는 ErAs와 같은 희토류 닉타이드들일 수도 있다. 실시예에서, 채널(315)은 또한, TiC 또는 HfSi와 같은 그룹 IV-b/IV-a 화합물일 수도 있다. 실시예에서, 채널(315)은 FeSi와 같은 전이 금속 화합물일 수도 있다. 또 다른 실시예는 NiSi, TiSi, 또는 CoSi와 같은 실리사이드인 채널(315)을 포함할 수도 있다.
실리사이드 채널(315)을 포함하는 실시예들에서, 채널(315)은 실리사이드 형성 프로세스로 형성될 수도 있다. 실시예에서, 실리사이드 형성 프로세스는 S/D 영역(305) 사이의 절연 층(303)의 노출된 표면들 위에 α-실리콘 또는 폴리실리콘의 층을 배치하는 것을 포함할 수도 있다. 실시예에 따르면, α-실리콘 또는 폴리실리콘의 두께는 채널의 희망하는 두께 T보다 더 작을 수도 있다. 예로서, α-실리콘 또는 폴리실리콘 층은 5 nm보다 더 작을 수도 있다. 실시예에서, α-실리콘 또는 폴리실리콘 층은 대략 1.0 nm보다 더 작다. α-실리콘 또는 폴리실리콘이 퇴적된 후, α-실리콘 또는 폴리실리콘으로 실리사이드를 형성할 금속 층은 α-실리콘 또는 폴리 실리콘 위에 형성된다. 실시예에서, 금속은 Fe, Ni, Ti, Co, 또는 임의의 다른 실리사이드 형성 금속일 수도 있다. 실시예에 따르면, 다음으로, 디바이스는 금속 및 실리콘 층들이 실리사이드를 형성하기 위하여 서로 반응하게 하도록 가열될 수도 있다.
실시예에서, 채널(315)의 밴드-갭은 채널(315)의 노출된 표면 상에 표면 말단을 형성함으로써 조절될 수도 있다. 도 1a에서의 그래프에서 예시된 바와 같이, 각각의 말단 종은 채널(315)의 주어진 두께에 대한 상이한 밴드-갭들을 생성할 수도 있다. 예로서, 표면 말단 종은 CH3, F, H, 또는 OH일 수도 있다. 실시예에 따르면, 표면 말단은 채널(315)이 퇴적되는 것과 동시에 도포될 수도 있다. 예를 들어, ALD 퇴적 프로세스의 최종 펄스는 표면 말단 종을 포함하는 소스 가스를 포함할 수도 있다.
추가적인 실시예들은 추후의 프로세싱 동작들 후에 표면 말단 종을 도포하는 것을 포함할 수도 있다. 예를 들어, 게이트 유전체(314) 및 게이트 전극(316)은 표면 말단이 채널(315)에 도포되기 전에 형성될 수도 있다. 이러한 실시예들에서, 말단 종은 채널(315) 위에 배치된 층들을 통해 주입될 수도 있다. 예를 들어, 수소가 표면 말단으로서 사용될 때, 수소 이온들은 채널(315)에 도달하기 위하여 게이트 전극(316) 및 게이트 유전체(314)를 통해 주입될 수도 있다.
도 3d를 지금부터 참조하면, 게이트 유전체 층(314)은 채널 재료(312)의 및 채널(315)의 노출된 표면들 위에 형성된다. 실시예에서, 게이트 유전체 층(314)은 하이-k 유전체 재료일 수도 있다. 예를 들어, 유전체 층(314)은 하프늄 옥사이드 또는 지르코늄 옥사이드일 수도 있다. 실시예에 따르면, 게이트 옥사이드는 대략 2nm 내지 3 nm 사이의 두께일 수도 있다. 실시예에서, 게이트 옥사이드는 CVD, PVD, 또는 ALD로 퇴적될 수도 있다.
도 3e를 지금부터 참조하면, 전도성 재료는 게이트 전극(316)을 형성하기 위하여 게이트 유전체 층(314)의 노출된 표면들 위에 퇴적된다. 위에서 설명된 바와 같이, 게이트 전극(316)을 위하여 이용된 재료는 MOMFET 디바이스의 희망하는 문턱 전압을 제공하도록 선택될 수도 있다. 실시예에 따르면, MOMFET 디바이스의 상부 표면은 게이트 전극(316)을 위한 재료가 퇴적된 후에 평면화될 수도 있다. 예를 들어, 평면화는 화학적-기계적 연마(chemical-mechanical polishing)(CMP) 프로세스로 수행될 수도 있다. 실시예에서, 평면화는 S/D 영역들(305)의 상부 표면들 위에 배치된 과잉 채널 재료(312), 게이트 유전체 재료(314), 및 게이트 전극 재료(316)를 제거할 수도 있다.
추가적인 실시예에서, 제2 MOMFET 디바이스는 도 2b에 대하여 위에서 설명된 것과 같은 3-D 집적된 구조체를 형성하기 위하여 제1 MOMFET 디바이스의 상부 표면 위에 형성될 수도 있다. 이러한 실시예에서, 도 3a 내지 도 3f에 대하여 설명된 프로세싱은 기판 층(301)이 요구되지 않는다는 것을 제외하고는, 반복될 수도 있다. 그 대신에, 도 2b에서 예시된 바와 같이, 제2 절연 층은 제1 MOMFET 디바이스의 노출된 표면들 위에 형성될 수도 있다. 제2 절연 층은 제1 절연 층(303)과 실질적으로 유사할 수도 있다. 추가적인 실시예에 따르면, 서로의 상부에 적층된 MOMFET 디바이스들을 형성하기 위한 프로세스는 희망하는 수의 MOMFET 층들을 갖는 3-D 집적된 패키지를 생성하기 위하여 임의의 횟수로 반복될 수도 있다.
채널의 쌍극성 특질로 인해, 발명의 실시예들은 상보적 금속-옥사이드-반도체(complementary metal-oxide-semiconductor)(CMOS) 인버터가 형성될 경우와 같이, P-웰(well)들 및 N-웰들을 도핑해야 할 필요 없이 상보적 금속-옥사이드-금속(complimentary metal-oxide-metal)(CMOM) 인버터들을 형성할 수 있다. 그 대신에, 발명의 실시예들은 각각의 MOMFET에 대한 게이트 전극을 위한 상이한 재료들을 이용함으로써, 각각의 MOMFET에 대한 S/D 영역들을 위한 상이한 재료들을 이용함으로써, 또는 그 조합으로 전기적으로 결합되는 P-형 MOMFET 및 N-형 MOMFET를 형성할 수 있다.
발명의 실시예들에 따르면, CMOM 인버터는 도 4a 내지 도 4e에서 예시된 것과 같은 프로세스로 형성될 수도 있다. 도 4a를 지금부터 참조하면, 개구부들(410A 및 410B)은 절연 층(403)의 부분을 노출시키기 위하여, 그리고 S/D 영역들(405)을 정의하기 위하여, S/D 층을 관통하여 형성되었다. 2 개의 개구부들을 형성하는 것을 제외하고는, 도 4a에서 예시된 구조체를 형성하기 위하여 이용된 재료들 및 프로세싱은 도 3a 및 도 3b에 대하여 위에서 설명된 프로세싱 및 재료들과 실질적으로 유사하다.
도 4b를 지금부터 참조하면, 채널 재료(412)는 S/D 영역들(405)의 노출된 표면들 및 절연 층(403)의 노출된 표면들 위에 배치된다. 절연 층 상에, 그리고 S/D 영역들(405) 사이에 형성된 채널 재료의 부분은 채널(415)로 고려될 수도 있다. 실시예에 따르면, 채널(415)은 채널(415)의 두께가 채널(415)에서 양자 구속 효과를 생성할 때에 밴드-갭이 발달하는 재료로 형성된다. 실시예에서, 채널(415)의 두께는 희망하는 밴드-갭을 제공하도록 선택된다. 예를 들어, 채널(415)의 두께가 감소됨에 따라, 밴드-갭은 증가한다. 실시예에서, 두께는 채널(415)에서 희망하는 밴드-갭을 생성하기 위하여 대략 1 nm 내지 5 nm 사이일 수도 있다. 실시예들은 도 3c에 대하여 위에서 설명된 것들과 같은 금속, 반금속, 비스마이드, 희토류 닉타이드들, 그룹 IV-b/IV-a 화합물, 전이 금속 화합물, 또는 실리사이드일 수도 있는 채널(415)을 포함한다. 실시예들에 따르면, 채널(415)은 S/D 영역들(405)과 동일한 재료로 형성된다.
도 4c를 지금부터 참조하면, 게이트 유전체(414)는 채널(415) 위에 형성될 수도 있고, 채널 재료 층(412)은 S/D 영역들(405)의 측벽 및 상부 표면을 따라 형성될 수도 있다. 실시예에 따르면, 게이트 유전체(414)는 도 3d에 대하여 위에서 설명된 게이트 유전체와 실질적으로 유사한 하이-k 유전체일 수도 있다.
도 4d를 지금부터 참조하면, 게이트 전극 재료(416A 및 416B)는 개구부들 내로 퇴적될 수도 있다. 실시예에 따르면, 게이트 전극(416A)을 위하여 이용된 재료는 게이트 전극(416B)을 위하여 이용된 재료와 상이하다. 예로서, 416A 및 416B를 위하여 이용된 재료들은 상이한 일함수들을 가진다. 상이한 일함수들은 S/D 영역들(405) 및 채널(415)이 동일한 재료로 형성될 때에 N-형 및 P-형 MOMFET 디바이스의 형성을 허용한다. 예를 들어, 게이트 전극(416A)을 위하여 이용된 재료는 게이트 전극(416B)을 위한 일함수보다 더 높은 일함수를 가질 수도 있다. 이러한 실시예에서, 게이트 전극(416A)은 N-형 디바이스의 형성을 허용할 수도 있고, 게이트 전극(416B)은 P-형 디바이스의 형성을 허용할 수도 있다. 따라서, N-MOM 및 P-MOM 디바이스들이 그들 사이의 S/D 영역(405)에 의해 결합되므로, CMOM 인버터가 형성될 수도 있다.
도 4e를 지금부터 참조하면, CMOM 인버터는 S/D 영역들(405)의 상부 표면들을 노출시키기 위하여 평면화될 수도 있다. 예를 들어, 평면화는 CMP 프로세스로 수행될 수도 있다. 실시예에서, 평면화는 S/D 영역들(405)의 상부 표면들 위에 배치된 과잉 채널 재료(414), 게이트 유전체 재료(414), 및 게이트 전극 재료(416)를 제거할 수도 있다.
추가적으로, 제2 CMOM 인버터는 3-D 집적된 구조체를 형성하기 위하여 제1 CMOM 인버터의 상부 표면 위에 형성될 수도 있다. 이러한 실시예에서, 도 4a 내지 도 4e에 대하여 설명된 프로세싱은 기판 층(401)이 요구되지 않는다는 것을 제외하고는, 반복될 수도 있다. 그 대신에, 제2 절연 층(403)은 제1 CMOM 인버터의 노출된 표면들 위에 형성될 수도 있다. 추가적인 실시예에 따르면, 서로의 상부에 적층된 CMOM 인버터들을 형성하는 프로세스는 희망하는 수의 CMOM 인버터 층들을 갖는 3-D 집적된 패키지를 생성하기 위하여 임의의 횟수로 반복될 수도 있다.
추가적인 실시예에 따르면, CMOM 인버터는 게이트 전극들을 위하여 이용된 동일한 재료를 가지는 상보적 N-MOM 및 P-MOM 디바이스들을 생성함으로써 또한 형성될 수도 있다. 이와 같이, 각각의 트랜지스터의 전도형은 각각의 트랜지스터의 S/D 영역들에 대한 상이한 재료들을 선택함으로써 결정된다. 도 5a 내지 도 5d는 실시예에 따라 이러한 디바이스를 형성하는 방법을 예시한다.
도 5a를 지금부터 참조하면, 게이트 전극들(516A 및 516B)이 동일한 재료로 형성되는 것을 제외하고는, 도 4e에서 설명된 것과 실직적으로 유사한 CMOM 인버터가 예시되어 있다. 추가적으로, 마스크 층(522)은 트랜지스터들의 상부 표면 위에 배치된다. 마스크 층(522)은 광-정의가능한(photo-definable) 마스크 층과 같이, 패턴화 및 에칭 프로세스들에서 전형적으로 이용되는 임의의 마스크 층일 수도 있다. 도 5b에서 도시된 바와 같이, 개구부들(524)은 마스크 층(522) 내로 패턴화된다. 개구부들은 S/D 영역들(505)의 부분들을 노출시킨다. 실시예에서, 마스크 층(522)은 S/D 영역들(505)의 측벽들을 따라 형성된 채널 재료(512)의 부분들을 커버(cover)한다. 그러나, 실시예들은 이러한 구성들로 제한되지 않고, 개구부들(524)은 추가적인 실시예들에 따라 S/D 영역의 측벽들을 따라 형성된 채널 재료(512)의 부분들을 또한 노출시킬 수도 있다.
그 후에, 실시예들은 도 5c에서 예시된 바와 같이, 노출된 S/D 영역들(505)을 제거하는 것을 포함한다. 실시예에서, S/D 영역들(505)은 게이트 전극(516A)에 근접하게 개구부들(526)을 형성하기 위하여 에칭 프로세스로 제거된다. S/D 영역들(505)의 측벽들을 따라 형성된 채널 재료(512)의 부분들이 또한 노출되는 실시예들에서, 측벽들을 따라 형성된 채널 재료(512)는 마찬가지로 에칭 제거될 수도 있다. 그 후에, 대체 S/D 영역(505A)은 개구부들(526) 내에 퇴적된다. 실시예에 따르면, 대체 S/D 영역(505A)은 게이트 전극(516B) 및 원래의 S/D 영역들(505B)의 조합에 의해 형성된 전도형과는 상이한 MOMFET에서의 전도형을 생성하는 일함수를 갖는 재료일 수도 있다.
추가적인 실시예에 따르면, MOMFET 디바이스는 나노와이어 채널로 또한 형성될 수도 있다. 이러한 MOMFET를 형성하기 위한 프로세스는 도 6a 내지 도 6c에서 예시되어 있다. 도 6a에서, 실리콘 나노와이어(636)는 고농도로 도핑된 실리콘 S/D 영역들(605) 사이에 형성된다. 예로서, 실리콘 나노와이어는 α-실리콘 또는 폴리실리콘일 수도 있다. 나노와이어(636)에서 형성된 채널의 희망하는 직경을 획득하기 위하여, 스페이서(632)는 S/D 영역들(605)의 측벽들을 따라, 그리고 실리콘 나노와이어(636)의 부분 위에 형성될 수도 있다. 그 다음으로, 나노와이어의 직경은 나노와이어의 채널 부분(634)을 형성하기 위하여 에칭 프로세스로 감소된다. 예로서, 채널 부분(634)은 대략 5.0 nm보다 더 작은 직경을 가질 수도 있다. 실시예에서, 채널 부분(634)의 직경은 대략 1.0 nm 이하일 수도 있다.
도 6b를 지금부터 참조하면, 금속성 층(638)은 S/D 영역들(606)의 노출된 표면들, 및 나노와이어의 채널 부분(634) 위에 퇴적될 수도 있다. 실시예에 따르면, 금속성 층(638)은 대략 3.0 nm 내지 5.0 nm 사이의 두께일 수도 있다. 실시예에서, 금속성 층(638)은 나노와이어의 채널 부분(634)을 갖는 실리사이드를 형성할 전이 금속일 수도 있다. 예를 들어, 금속성 층(638)은 Fe, Ni, Co, 또는 Ti일 수도 있다.
금속성 층(638)이 형성된 후, 실리사이드 채널(644)이 형성될 수도 있다. 실시예에 따르면, 실리사이드 채널(644)은 금속성 층(638)을 채널 부분(634)과 반응시킴으로써 형성될 수도 있다. 실시예에서, 실리사이드 형성은 채널 부분(634)을 형성하였던 실리콘을 완전히 소비할 수도 있다. 실시예에서, 채널 부분(634)의 직경은 실리사이드 형성의 결과로서 증가할 수도 있다. 실시예에서, 금속성 층(638)의 소비되지 않은 부분들은 제거될 수도 있다. 예를 들어, 과잉 금속은 에칭 프로세스로 제거될 수도 있다. 실시예에 따르면, 금속성 층(638)은 S/D 영역들(605)의 부분들 위에 실리사이드 층(640)을 형성하기 위하여 S/D 영역들(605)과 또한 반응할 수도 있다. 그 후에, 실시예에 따라, 게이트 유전체는 실리사이드 채널(644) 주위에 형성될 수도 있고, 게이트 전극은 게이트 올 어라운드(gate all around)(GAA) 나노와이어를 형성하기 위하여 게이트 유전체 주위에 배치될 수도 있다. 게이트 유전체 및 게이트 전극은 도면을 불필요하게 모호하게 하지 않기 위하여 도 6c로부터 생략된다.
발명의 추가적인 실시예는 도 7에서 예시되어 있다. 도 7은 복수의 나노와이어들을 포함하는 나노와이어 실리사이드 MOMFET 디바이스의 단면 예시이다. 실시예에 따르면, 하나를 초과하는 나노와이어(744)가 S/D 영역들(705) 사이에 형성되는 것을 제외하고는, 디바이스가 도 6c에 대하여 설명된 것과 실질적으로 유사하다. 3 개의 나노와이어들(744)은 도 7에서 예시되지만, 실시예들은 그렇게 제한되지는 않는다. 예로서, S/D 영역들 사이에 형성된 2 개 이상의 나노와이어들(744)이 있을 수도 있다.
본원에서 설명된 실시예들이 평면형 및 나노와이어 채널 아키텍처들을 갖는 MOMFET 디바이스들의 형성을 예시하지만, 실시예들은 이러한 구성들로 제한되지는 않는다. 추가적인 실시예들은 채널에서 양자 구속 효과를 생성하는 적어도 하나의 구속된 치수를 갖는 채널을 포함하는, 임의의 채널 기하구조 또는 배향에서 형성된 MOMFET 디바이스들을 포함한다. 예로서, 실시예들은 핀(fin) 형상 채널들과, 수평 또는 수직 방향들에서 배향되는 채널들을 또한 포함할 수도 있다.
도 8은 실시예에 따라 컴퓨팅 디바이스(800)를 예시한다. 컴퓨팅 디바이스(800)는 보드(802)를 하우징한다. 보드(802)는, 프로세서(804) 및 적어도 하나의 통신 칩(806)을 포함하지만 이것으로 제한되지는 않는 다수의 컴포넌트들을 포함할 수도 있다. 프로세서(804)는 보드(802)에 물리적으로 그리고 전기적으로 결합된다. 일부 구현예들에서, 적어도 하나의 통신 칩(806)은 또한, 보드(802)에 물리적으로 그리고 전기적으로 결합된다. 추가의 구현예들에서, 통신 칩(806)은 프로세서(804)의 일부이다.
그 애플리케이션들에 따라서는, 컴퓨팅 디바이스(800)가 보드(802)에 물리적으로 그리고 전기적으로 결합될 수도 있거나 결합되지 않을 수도 있는 다른 컴포넌트들을 포함할 수도 있다. 이 다른 컴포넌트들은 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 크립토 프로세서(crypto processor), 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, 글로벌 위치확인 시스템(global positioning system)(GPS) 디바이스, 나침반, 가속도계, 자이로스코프(gyroscope), 스피커, 카메라, 및 (하드 디스크 드라이브, 컴팩트 디스크(compact disk)(CD), 디지털 다기능 디스크(digital versatile disk)(DVD) 등등과 같은) 대용량 저장 디바이스를 포함하지만, 이것으로 제한되지는 않는다.
통신 칩(806)은 컴퓨팅 디바이스(800)로의, 그리고 컴퓨팅 디바이스(800)로부터의 데이터의 전송을 위한 무선 통신들을 가능하게 한다. 용어 "무선" 및 그 파생어들은, 비-고체(non-solid) 매체를 통한 변조된 전자기 방사(electromagnetic radiation)의 이용을 통해 데이터를 통신할 수도 있는 회로들, 디바이스들, 시스템들, 방법들, 기법들, 통신 채널들 등을 설명하기 위하여 이용될 수도 있다. 용어는, 일부의 실시예들에서는 그렇지 않을 수도 있지만, 연관된 디바이스들이 임의의 배선들을 포함하지 않는다는 것을 암시하지는 않는다. 통신 칩(806)은, Wi-Fi(IEEE 802.11 패밀리), WiMAX(IEEE 802.16 패밀리), IEEE 802.20, 롱텀 에볼루션(long term evolution)(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스(Bluetooth), 그 파생물들뿐만 아니라, 3G, 4G, 5G, 및 그 이상으로서 표기되는 임의의 다른 무선 프로토콜들을 포함하지만, 이것으로 제한되지는 않는 다수의 무선 표준들 또는 프로토콜들 중의 임의의 것을 구현할 수도 있다. 컴퓨팅 디바이스(800)는 복수의 통신 칩들(806)을 포함할 수도 있다. 예를 들어, 제1 통신 칩(806)은 Wi-Fi 및 블루투스와 같은 더욱 단거리 무선 통신들에 전용될 수도 있고, 제2 통신 칩(806)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, 및 그 외의 것들과 같은 더욱 장거리 무선 통신들에 전용될 수도 있다.
컴퓨팅 디바이스(800)의 프로세서(804)는 프로세서(804) 내에서 패키징된 집적 회로 다이를 포함한다. 일부 실시예들에서, 프로세서의 집적 회로 다이는 실시예에 따라, 채널에서 양자 구속 효과를 생성하는 적어도 하나의 구속된 치수를 갖는 채널을 가지는 하나 이상의 MOMFET 디바이스들을 포함할 수도 있다. 용어 "프로세서"는, 레지스터들 및/또는 메모리로부터의 전자 데이터를 프로세싱하여 그 전자 데이터를, 레지스터들 및/또는 메모리 내에 저장될 수도 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 부분을 지칭할 수도 있다.
통신 칩(806)은 통신 칩(806) 내에 패키징된 집적 회로 다이를 또한 포함한다. 또 다른 실시예에 따르면, 통신 칩의 집적 회로 다이는 실시예에 따라, 채널에서 양자 구속 효과를 생성하는 적어도 하나의 구속된 치수를 갖는 채널을 가지는 하나 이상의 MOMFET 디바이스들을 포함할 수도 있다.
추가의 구현예들에서, 컴퓨팅 디바이스(800) 내에 하우징된 또 다른 컴포넌트는 실시예에 따라, 채널에서 양자 구속 효과를 생성하는 적어도 하나의 구속된 치수를 갖는 채널을 가지는 하나 이상의 MOMFET 디바이스들을 포함할 수도 있는 집적 회로를 포함할 수도 있다.
다양한 구현예들에서, 컴퓨팅 디바이스(800)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, 개인 정보 단말(personal digital assistant)(PDA), 울트라 이동 PC, 이동 전화, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어, 또는 디지털 비디오 레코더일 수도 있다. 추가의 구현예들에서, 컴퓨팅 디바이스(800)는 데이터를 프로세싱하는 임의의 다른 전자 디바이스일 수도 있다.
발명의 실시예는 소스 및 드레인 - 소스 및 드레인은 제1 일함수를 가지는 재료로 형성됨 -, 소스와 드레인 사이에 배치된 채널 - 채널은 반금속들, 비스마이드들, 희토류 닉타이드들, 그룹 IV-b/IV-a 화합물들, 전이 금속 화합물들, 및 실리사이드들로 구성되는 그룹으로부터 선택된 재료이고, 채널은 5.0 nm보다 더 작은 두께를 가짐 -, 및 게이트 유전체에 의해 채널로부터 분리된 게이트 전극 - 게이트 전극은 제2 일함수를 가짐 - 을 포함하는 반도체 디바이스를 포함한다. 추가적인 실시예는 채널이 Sn, Pb, As, Sb, 또는 Bi인 반도체 디바이스를 포함한다. 추가적인 실시예는 채널이 FeSi, NiSi, TiSi, 또는 CoSi인 반도체 디바이스를 포함한다. 추가적인 실시예는 채널이 대략 0.5 eV 내지 1.5 eV 사이인 밴드-갭을 가지는 반도체 디바이스를 포함한다. 추가적인 실시예는 표면 말단이 채널의 표면 위에 형성되는 반도체 디바이스를 포함한다. 추가적인 실시예는 표면 말단이 CH3, F, H, 또는 OH인 반도체 디바이스를 포함한다. 추가적인 실시예는 소스 및 드레인 아래에 형성된 절연 층 - 채널은 소스와 드레인 사이의 절연 층의 표면 상에 배치됨 - 을 더 포함하는 반도체 디바이스를 포함한다. 추가적인 실시예는 소스 및 드레인이 채널과 동일한 재료를 가지는 반도체 디바이스를 포함한다. 추가적인 실시예는 채널이 나노와이어 또는 핀인 반도체 디바이스를 포함한다.
발명의 실시예는 제1 소스 및 제1 드레인 - 제1 소스 및 제1 드레인은 제1 일함수를 가지는 재료로 형성됨 -, 제1 소스와 제1 드레인 사이에 배치된 제1 채널 - 제1 채널은 제1 채널에서 양자 구속 효과를 생성하는 적어도 하나의 구속된 치수를 가짐 -, 제1 게이트 유전체에 의해 제1 채널로부터 분리된 제1 게이트 전극 - 제1 게이트 전극은 제2 일함수를 가짐 -, 제2 소스 및 제2 드레인 - 제2 소스 및 제2 드레인은 제3 일함수를 가지는 재료로 행성됨 -, 제2 소스와 제2 드레인 사이에 배치된 제2 채널 - 제2 채널은 제2 채널에서 양자 구속 효과를 생성하는 적어도 하나의 구속된 치수를 가짐 -, 및 제2 게이트 유전체에 의해 제2 채널로부터 분리된 제2 게이트 전극 - 제2 게이트 전극은 제4 일함수를 가짐 - 을 포함하는 반도체 디바이스를 포함한다. 발명의 실시예는 제1 및 제3 일함수들이 동일하고 제2 및 제4 일함수들이 상이한 반도체 디바이스를 포함한다. 발명의 실시예는 제1 및 제3 일함수들이 상이하고 제2 및 제4 일함수들이 동일한 반도체 디바이스를 포함한다. 발명의 실시예는 제1 드레인이 제2 소스에 전기적으로 결합되는 반도체 디바이스를 포함한다. 발명의 실시예는 제1 및 제2 채널이 반금속, 비스마이드, 희토류 닉타이드, 그룹 IV-b/IV-a 화합물, 전이 금속 화합물, 또는 실리사이드인 반도체 디바이스를 포함한다. 발명의 실시예는 제1 및 제2 채널의 구속된 치수들이 대략 5.0 nm보다 더 작고 제1 및 제2 채널들은 대략 0.5 eV 내지 1.5 eV 사이인 밴드-갭을 가지는 반도체 디바이스를 포함한다.
발명의 실시예는 절연 층 위에 소스/드레인(S/D) 층을 제공하는 단계 - S/D 층은 제1 일함수를 가짐 -, S/D 영역들을 정의하기 위하여 S/D 층을 관통하여 개구부를 형성하는 단계, 절연 층의 노출된 표면들 위에 채널을 형성하는 단계 - 채널은 채널에서 양자 구속 효과를 생성하는 적어도 하나의 구속된 치수를 가짐 -, 채널 위에 게이트 유전체를 형성하는 단계, 게이트 유전체 위에 게이트 전극을 형성하는 단계 - 게이트 전극은 제2 일함수를 가짐 - 를 포함하는, 반도체 디바이스를 형성하는 방법을 포함한다. 청구항 제16항의 방법은, 채널이 반금속, 비스마이드, 희토류 닉타이드, 그룹 IV-b/IV-a 화합물, 전이 금속 화합물, 또는 실리사이드이다. 발명의 실시예는 채널의 표면 위에 표면 말단 종을 배치하는 단계를 더 포함하는, 반도체 디바이스를 형성하는 방법을 포함한다. 발명의 실시예는 표면 말단 종이 CH3, F, H, 또는 OH인, 반도체 디바이스를 형성하는 방법을 포함한다. 발명의 실시예는 표면 말단 종이 게이트 전극의 형성에 후속하여 형성되는, 반도체 디바이스를 형성하는 방법을 포함한다.
발명의 실시예는 소스 및 드레인 - 소스 및 드레인은 제1 일함수를 가지는 재료로 형성됨 -, 소스와 드레인 사이에 배치된 채널 - 채널은 채널에서 양자 구속 효과를 생성하는 적어도 하나의 구속된 치수를 가짐 -, 및 게이트 유전체에 의해 채널로부터 분리된 게이트 전극 - 게이트 전극은 제2 일함수를 가짐 - 을 포함하는 반도체 디바이스를 포함한다. 발명의 실시예는 채널이 반금속, 비스마이드, 희토류 닉타이드, 그룹 IV-b/IV-a 화합물, 전이 금속 화합물, 또는 실리사이드인 반도체 디바이스를 포함한다. 발명의 실시예는 채널이 Sn, Pb, As, Sb, Bi, FeSi, NiSi, TiSi, 또는 CoSi인 반도체 디바이스를 포함한다. 발명의 실시예는 채널의 구속된 치수가 대략 5.0 nm보다 더 작은 반도체 디바이스를 포함한다. 발명의 실시예는 채널이 대략 0.5 eV 내지 1.5 eV 사이인 밴드-갭을 가지는 반도체 디바이스를 포함한다.

Claims (25)

  1. 반도체 디바이스로서,
    소스 및 드레인 - 상기 소스 및 드레인은 제1 일함수를 가지는 재료로 형성됨 -;
    상기 소스와 상기 드레인 사이에 배치된 채널 - 상기 채널은 반금속들(semimetals), 비스마이드들(bismides), 희토류 닉타이드들(rare-earth pnictides), 그룹 IV-b/IV-a 화합물들, 전이 금속 화합물들(transition metal compounds), 및 실리사이드들로 구성되는 그룹으로부터 선택된 재료이고, 상기 채널은 5.0 nm보다 더 작은 두께를 가짐 -; 및
    게이트 유전체에 의해 상기 채널로부터 분리된 게이트 전극 - 상기 게이트 전극은 제2 일함수를 가짐 - 을 포함하는, 반도체 디바이스.
  2. 제1항에 있어서,
    상기 채널은 Sn, Pb, As, Sb, 또는 Bi인, 반도체 디바이스.
  3. 제1항에 있어서,
    상기 채널은 FeSi, NiSi, TiSi, 또는 CoSi인, 반도체 디바이스.
  4. 제1항에 있어서,
    상기 채널은 대략 0.5 eV와 1.5 eV 사이인 밴드-갭을 가지는, 반도체 디바이스.
  5. 제1항에 있어서,
    표면 말단(surface termination)이 상기 채널의 표면 위에 형성되는, 반도체 디바이스.
  6. 제5항에 있어서,
    상기 표면 말단은 CH3, F, H, 또는 OH인, 반도체 디바이스.
  7. 제1항에 있어서,
    상기 소스 및 드레인 아래에 형성된 절연 층 - 상기 채널은 상기 소스와 드레인 사이의 상기 절연 층의 표면 상에 배치됨 - 을 더 포함하는, 반도체 디바이스.
  8. 제1항에 있어서,
    상기 소스 및 드레인은 상기 채널과 동일한 재료인, 반도체 디바이스.
  9. 제1항에 있어서,
    상기 채널은 나노와이어(nanowire) 또는 핀(fin)인, 반도체 디바이스.
  10. 반도체 디바이스로서,
    제1 소스 및 제1 드레인 - 상기 제1 소스 및 상기 제1 드레인은 제1 일함수를 가지는 재료로 형성됨 -;
    상기 제1 소스와 상기 제1 드레인 사이에 배치된 제1 채널 - 상기 제1 채널은 상기 제1 채널에서 양자 구속 효과를 생성하는 적어도 하나의 구속된 치수를 가짐 -;
    제1 게이트 유전체에 의해 상기 제1 채널로부터 분리된 제1 게이트 전극 - 상기 제1 게이트 전극은 제2 일함수를 가짐 -;
    제2 소스 및 제2 드레인 - 상기 제2 소스 및 상기 제2 드레인은 제3 일함수를 가지는 재료로 형성됨 -;
    제2 소스와 제2 드레인 사이에 배치된 제2 채널 - 상기 제2 채널은 상기 제2 채널에서 양자 구속 효과를 생성하는 적어도 하나의 구속된 치수를 가짐 -; 및
    제2 게이트 유전체에 의해 상기 제2 채널로부터 분리된 제2 게이트 전극 - 상기 제2 게이트 전극은 제4 일함수를 가짐 - 을 포함하는, 반도체 디바이스.
  11. 제10항에 있어서,
    상기 제1 및 제3 일함수들은 동일하고, 상기 제2 및 제4 일함수들은 상이한, 반도체 디바이스.
  12. 제10항에 있어서,
    상기 제1 및 제3 일함수들은 상이하고, 상기 제2 및 제4 일함수들은 동일한, 반도체 디바이스.
  13. 제10항에 있어서,
    상기 제1 드레인은 상기 제2 소스에 전기적으로 결합되는, 반도체 디바이스.
  14. 제10항에 있어서,
    상기 제1 및 제2 채널은 반금속(semimetal), 비스마이드(bismide), 희토류 닉타이드(rare-earth pnictide), 그룹 IV-b/IV-a 화합물, 전이 금속(transition metal) 화합물, 또는 실리사이드인, 반도체 디바이스.
  15. 제10항에 있어서,
    상기 제1 및 제2 채널의 상기 구속된 치수들은 대략 5.0 nm보다 더 작고, 상기 제1 및 제2 채널들은 대략 0.5 eV와 1.5 eV 사이인 밴드-갭을 가지는, 반도체 디바이스.
  16. 반도체 디바이스를 형성하는 방법으로서,
    절연 층 위에 소스/드레인(S/D) 층을 제공하는 단계 - 상기 S/D 층은 제1 일함수를 가짐 -;
    S/D 영역들을 정의하기 위하여 상기 S/D 층을 관통하여 개구부를 형성하는 단계;
    상기 절연 층의 노출된 표면들 위에 채널을 형성하는 단계 - 상기 채널은 상기 채널에서 양자 구속 효과를 생성하는 적어도 하나의 구속된 치수를 가짐 -;
    상기 채널 위에 게이트 유전체를 형성하는 단계; 및
    상기 게이트 유전체 위에 게이트 전극을 형성하는 단계 - 상기 게이트 전극은 제2 일함수를 가짐 - 를 포함하는, 방법.
  17. 제16항에 있어서,
    상기 채널은 반금속, 비스마이드, 희토류 닉타이드, 그룹 IV-b/IV-a 화합물, 전이 금속 화합물, 또는 실리사이드인, 방법.
  18. 제16항에 있어서,
    상기 채널의 표면 위에 표면 말단 종들(surface termination species)을 배치하는 단계를 더 포함하는, 방법.
  19. 제18항에 있어서,
    상기 표면 말단 종들은 CH3, F, H, 또는 OH인, 방법.
  20. 제18항에 있어서,
    상기 표면 말단 종들은 상기 게이트 전극의 형성에 후속하여 형성되는, 방법.
  21. 반도체 디바이스로서,
    소스 및 드레인 - 상기 소스 및 드레인은 제1 일함수를 가지는 재료로 형성됨 -;
    상기 소스와 상기 드레인 사이에 배치된 채널 - 상기 채널은 상기 채널에서 양자 구속 효과를 생성하는 적어도 하나의 구속된 치수를 가짐 -; 및
    게이트 유전체에 의해 상기 채널로부터 분리된 게이트 전극 - 상기 게이트 전극은 제2 일함수를 가짐 - 을 포함하는, 반도체 디바이스.
  22. 제21항에 있어서,
    상기 채널은 반금속, 비스마이드, 희토류 닉타이드, 그룹 IV-b/IV-a 화합물, 전이 금속 화합물, 또는 실리사이드인, 반도체 디바이스.
  23. 제22항에 있어서,
    상기 채널은 Sn, Pb, As, Sb, Bi, FeSi, NiSi, TiSi, 또는 CoSi인, 반도체 디바이스.
  24. 제21항에 있어서,
    상기 채널의 상기 구속된 치수는 대략 5.0 nm보다 더 작은, 반도체 디바이스.
  25. 제21항에 있어서,
    상기 채널은 대략 0.5 eV와 1.5 eV 사이인 밴드-갭을 가지는, 반도체 디바이스.
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