KR101932757B1 - 단결정 실리콘 박막, 이의 제조방법 및 이를 포함하는 전자소자 - Google Patents

단결정 실리콘 박막, 이의 제조방법 및 이를 포함하는 전자소자 Download PDF

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Abstract

본 발명은 단결정 실리콘 박막에 관한 것으로, 상세하게, 본 발명에 따른 단결정 실리콘 박막은 하기 관계식 1을 만족하며 8nm 이하의 두께를 갖는다.
(관계식 1)
Figure 112017038197178-pat00008

관계식 1에서, dbulk(110)는 벌크 단결정 실리콘의 (110) 면간 거리이며, dsl(110)은 단결정 실리콘 박막의 (110) 면간 거리

Description

단결정 실리콘 박막, 이의 제조방법 및 이를 포함하는 전자소자{Single Crystalline Si Film, Method for Manufacturing the Same, and Electronic Device Including the Same}
본 발명은 단결정 실리콘 박막, 이의 제조방법, 이를 포함하는 전자 소자에 관한 것으로, 상세하게, 상온 양자구속효과를 갖는 단결정 실리콘 박막 및 전자 소자 에 관한 것이다.
최근 웨어러블/플렉시블 전자기술을 이용한 제품들이 주목을 받으며 구부러지는 전자제품을 만들기 위한 기반 기술들에 대한 필요성이 증대되고 있다. 웨어러블/플렉시블 전자제품을 위한 전자소자는 기본적으로 얇은 두께가 중요하게 되어 대한민국 등록특허 제1673236호나 대한민국 등록특허 제1631008호와 같이, 그래핀이나 MoS2와 같은2차원 물질들을 이용한 전자소자에 대한 연구가 활발히 진행되는 중이다. 그러나 이러한 신소재를 이용한 전자소자들은 현재 성숙한 실리콘 기반 기술 대비 신소재 제조 공정의 확립, 소자 성능 및 신뢰도에서 큰 문제가 발생하고 있다.
그러나, 기술적으로 성숙한 실리콘을 기반으로 플렉시블 특성을 구현하기 위해, 얇은 실리콘을 이용하여 전자 소자를 제작하는 경우, 산란 메커니즘(scattering mechanism)에 의해 전자 이동도가 매우 크게 감소되는 문제점이 있다.
대한민국 등록특허 제1673236호 대한민국 등록특허 제1631008호
본 발명은 상온에서, 벌크 실리콘 대비 극히 현저하게 향상된 전자 이동도를 갖는 실리콘 박막을 제공하는 것이다.
본 발명의 다른 목적은 극히 현저하게 향상된 전자 이동도를 갖는 소자를 제공하는 것이다.
본 발명의 또 다른 목적은 기술 완성도가 높은 실리콘 공정을 이용하여 극히 우수한 전자 이동도를 갖는 실리콘 박막을 제조하는 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 종래 확립된 실리콘 기반 전자 소자 제조 공정을 고도의 기술적 변경 없이 사용하여, 현저하게 향상된 전자 이동도를 갖는 실리콘 기반 소자의 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은 우수한 재현성 및 신뢰성을 가지며, 대면적 및 대량 생산 가능한, 실리콘 박막 및 이를 포함하는 실리콘 기반 소자의 제조방법을 제공하는 것이다.
본 발명에 따른 실리콘 박막은 하기 관계식 1을 만족하며 8nm 이하의 두께를 갖는 단결정 박막이다.
(관계식 1)
Figure 112017038197178-pat00001
관계식 1에서, dbulk(110)는 벌크 단결정 실리콘의 (110) 면간 거리이며, dsl(110)은 단결정 실리콘 박막의 (110) 면간 거리이다.
본 발명의 일 실시예에 따른 단결정 실리콘 박막은 RMS 표면 거칠기가 0.40nm 이하일 수 있다.
본 발명의 일 실시예에 따른 단결정 실리콘 박막의 두께는 1nm 내지 3.5nm일 수 있다.
본 발명의 일 실시예에 따른 단결정 실리콘 박막은 하기 관계식 2를 만족할 수 있다.
(관계식 2)
Figure 112017038197178-pat00002
관계식 2에서, dbulk(110) 및 dsl(110)은 관계식 1의 정의와 동일하다.
본 발명의 일 실시예에 따른 단결정 실리콘 박막은 RMS 표면 거칠기가 0.15nm 이하일 수 있다.
본 발명의 일 실시예에 따른 단결정 실리콘 박막은 지지체에 의해 지지된 상태일 수 있다.
본 발명의 일 실시예에 따른 단결정 실리콘 박막에 있어, 지지체는 플렉시블 지지체일 수 있다.
본 발명의 일 실시예에 따른 단결정 실리콘 박막에 있어, 지지체는 50 내지 500nm 두께의 실리콘 산화막을 포함할 수 있다.
본 발명은 상술한 단결정 실리콘 박막을 포함하는 소자를 포함한다.
본 발명의 일 실시예에 따른 소자는 p-n 다이오드, p-i-n 다이오드, 접합형 트랜지스터(BJT) 또는 전계효과 트랜지스터(FET)일 수 있다.
본 발명은 채널이 형성되는 반도체로 상술한 단결정 실리콘 박막을 포함하는 전계효과 트랜지스터를 포함한다.
본 발명의 일 실시예에 따른 전계효과 트랜지스터는 상온 양자 구속 효과를 가질 수 있다.
본 발명의 일 실시예에 따른 전계효과 트랜지스터는 드레인 전류(Ids) 대 소스 전압 기준 게이트 전압(Vgs)기준, Vgs가 증가함에 따라, Ids의 단계적 증진(step-like increasement)이 이루어질 수 있다.
본 발명의 일 실시예에 따른 전계효과 트랜지스터는 단결정 실리콘 박막과 접하여 위치하는 50 내지 500nm 두께의 실리콘 산화막을 더 포함할 수 있다.
본 발명은 상술한 전계효과 트랜지스터를 포함하는, 스위치, 인버터, 메모리, 논리 게이트, 래치, 레지스터, 증폭기 및 신호처리기 중 하나 이상 또는 둘 이상의 결합체를 포함하는 전자 부품을 포함한다.
본 발명은 단결정 실리콘 박막의 제조방법을 포함한다.
본 발명에 따른 단결정 실리콘 박막의 제조방법은 실리콘 온 인슐레이터(SOI; silicon on Insulator) 기판의 실리콘을 열적 산화시키고, 산화에 의해 생성된 실리콘 산화막을 제거하는 산화-제거 단계를 포함하며, 2회 이상 수행되는 상기 산화-제거 단계에 의해 8nm 이하의 단결정 실리콘 박막이 수득되되, 상기 2회 이상 수행되는 산화-제거 단계 중, 적어도, 상기 8nm 이하의 단결정 실리콘 박막이 수득되는 마지막 산화-제거 단계의 열적 산화는 800℃ 이하의 온도에서 수행되는 저온 산화이다.
본 발명의 일 실시예에 따른 단결정 실리콘 박막의 제조방법에 있어, 산화-제거 단계는 n(n은 2 ≤ n ≤m의 자연수이며, m은 3 내지 50의 자연수)회 수행되며, 적어도, 마지막 수행되는 n회 산화-제거 단계 및 n-1회 산화-제거 단계에서 저온 산화가 수행될 수 있다.
본 발명의 일 실시예에 따른 단결정 실리콘 박막의 제조방법에 있어, n회 수행되는 산화-제거 단계에서, n-k(2≤k≤5의 자연수)회 산화제거 단계에서 n회 산화-제거 단계까지 저온 산화가 수행될 수 있다.
본 발명의 일 실시예에 따른 단결정 실리콘 박막의 제조방법에 있어, 저온 산화가 수행되는 온도는 500 내지 800℃일 수 있다.
본 발명의 일 실시예에 따른 단결정 실리콘 박막의 제조방법에 있어, 상기 2회 이상 수행되는 산화-제거 단계에서, 저온 산화에 의한 산화-제거 단계 전, 900℃ 내지 1300℃에서 열적 산화가 수행되는 고온 산화에 의한 산화-제거 단계에 의해, 50nm 내지 10nm의 두께를 갖는 실리콘 박막이 제조될 수 있다.
본 발명은 소자의 제조방법을 포함한다.
본 발명에 따른 소자의 제조방법은 상술한 단결정 실리콘 박막의 제조방법으로 8nm 이하의 단결정 실리콘 박막을 제조하는 단계를 포함한다.
본 발명의 일 실시예에 따른 소자의 제조방법은 실리콘 박막의 제조 단계 전, 실리콘 온 인슐레이터기판의 실리콘에 불순물 도핑 및 활성화에 의한 도핑 영역 형성 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 소자의 제조방법은 a) 실리콘 온 인슐레이터(SOI; silicon on Insulator) 기판에 불순물을 도핑하고 활성화하여 도핑 영역을 형성하는 단계; b) 8nm 이하의 단결정 실리콘 박막을 제조하는 단계; c) 상기 단결정 실리콘 박막 상 게이트 절연체를 형성하고 게이트 절연체 상부로 게이트 전극을 형성하는 단계; 및 d) 게이트 절연체를 사이에 두고 서로 대향하도록 단결정 실리콘 박막 상에 소스 전극 및 드레인 전극을 형성하는 단계;를 포함할 수 있다.
본 발명의 일 실시예에 따른 소자의 제조방법은, d) 단계 후, 실리콘 온 인슐레이터 기판의 BOX(Buried Oxide) 하부의 실리콘을 제거하는 단계를 더 포함할 수 있다.
본 발명에 따른 단결정 실리콘 박막은 변형에 기반한 상온 양자구속효과에 의해 현저하게 향상된 전자이동도를 갖는 장점이 있다. 구체적으로, 본 발명의 일 실시예에 따른 단결정 실리콘 박막은 현저하게 큰 변형에 의해 60meV 이상의 서브밴드 분리가 발생하여 양자 구속 효과를 갖지 않는 단결정 실리콘의 전자 이동도 대비 500% 이상 증가된 전자 이동도를 가질 수 있다.
본 발명에 따른 단결정 실리콘 박막은 양자 구속 효과에 의한 전자 이동도의 극히 현저한 향상이 '상온'에서 구현됨에 따라, 양자 구속 효과를 갖는 소자가 실질적인 의미에서 상업적으로 제조 및 상업적으로 활용 가능한 장점이 있다. 또한, 이러한 잔류 변형에 의해 보다 강화된 양자 구속효과가 구현됨에 따라, 우수한 열적 안정성에 의해, 절연체의 증착이나 금속의 증착과 같이 양자 구속 효과를 갖는 소자의 제조에 불가결하게 수행되어야 하는 추가 공정에서도, 실리콘 박막의 양자 구속 효과가 안정적으로 유지될 수 있어, 종래 성숙한 실리콘 기반 공정을 고도의 기술적 변경 없이 채용하여 양자 구속 효과를 갖는 소자를 제조할 수 있다.
본 발명에 따른 단결정 실리콘 박막의 제조방법은 상온 양자구속효과를 갖는 단결정 실리콘 박막을 제조할 수 있는 장점이 있다.
또한, 본 발명에 따른 단결정 실리콘 박막의 제조방법은 열처리, 습식 식각이라는 고도로 잘 확립되고 잘 알려진 간단한 공정으로 상온 양자구속효과를 갖는 단결정 실리콘 박막을 제조함에 따라, 공정 구축 및 관리가 용이하고, 재현성 있고 신뢰성 있게 상온 양자구속효과를 갖는 단결정 실리콘 박막을 제조할 수 있다.
또한, 본 발명에 따른 단결정 실리콘 박막의 제조방법은 웨이퍼 단위에서도 균일하게 상온 양자구속효과를 갖는 단결정 실리콘 박막이 제조될 수 있어, 상업화 및 대량생산에 유리하다.
도 1은 2.5nm샘플, 6.5nm 샘플, 22nm 샘플 및 벌크 샘플의 샘플별 평균 (110) 면간 거리 및 변형율을 도시한 도면이며,
도 2는 2.5nm 샘플의 투과전자현미경 관찰 사진으로, HR-TEM 이미지(도 2(a)) 및 재구성 이미지(도 2(b))이며,
도 3은 2.5nm 샘플의 AFM 측정 결과를 도시한 도면이며,
도 4는 2.5nm 샘플의 AFM 측정 결과를 높이(pm) 히스토그램으로 도시한 도면이며,
도 5는 제조된 트랜지스터의 구조를 도시한 모식도이며,
도 6은 2.5nm 트랜지스터의 Ids-Vgs 그래프 및 트랜스컨덕턴스를 도시한 도면이며,
도 7은 5nm 트랜지스터의 Ids-Vgs 그래프 및 트랜스컨덕턴스를 도시한 도면이며,
도 8은 5nm 트랜지스터에서, 변화되는 드레인 전압에 따른 Vgs-gm 그래프를 도시한 도면이며,
도 9는 2.5nm 트랜지스터, 5nm 트랜지스터, 7nm 트랜지스터의 Vgs-gm 그래프를 도시한 도면이며,
도 10은 스트레인드 실리콘 박막의 두께 및 드레인 전압별, 서브 밴드 분리 크기를 도시한 도면이며,
도 11은 스트레인드 실리콘 박막의 두께 별, 게이트 전계 대 전자이동도를 도시한 도면이며,
도 12는 스트레인드 실리콘 박막의 두께 별, 트랜지스터의 최대 전자이동도를 도시한 도면이며,
도 13은 고온 산화에 의해 제조된 실리콘 박막이 구비된 트랜지스터의 Vgs-Ids 그래프 및 트랜스컨덕턴스를 도시한 도면이다.
이하 첨부한 도면들을 참조하여 본 발명의 단결정 실리콘 박막 및 이의 제조방법 및 이를 포함하는 소자를 상세히 설명한다. 다음에 소개되는 도면들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 제시되는 도면들에 한정되지 않고 다른 형태로 구체화될 수도 있으며, 이하 제시되는 도면들은 본 발명의 사상을 명확히 하기 위해 과장되어 도시될 수 있다. 이때, 사용되는 기술 용어 및 과학 용어에 있어서 다른 정의가 없다면, 이 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 통상적으로 이해하고 있는 의미를 가지며, 하기의 설명 및 첨부 도면에서 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 설명은 생략한다.
본 출원인은 실리콘 박막이 상온 양자 구속 효과를 갖기 위해서는, 물리적 크기에 의한 양자 구속보다는, 변형(strain)에 의한 실리콘의 서브 밴드 분리가 보다 중요하며, 현저한 변형이 전제된 경우에 상온에서 양자 구속 효과가 구현됨을 발견하였다. 또한, 실리콘 박막이 현저한 변형에 의해 상온 양자 구속 효과를 갖는 경우, 변형에 의해 양자 구속 효과를 갖지 않는 단결정 실리콘 대비 300% 이상, 보다 구체적으로 400% 이상 전자 이동도가 향상됨을 발견하였다. 또한, 이러한 현저한 변형에 기반한 양자 구속 효과를 갖는 실리콘 박막의 경우, 피크 온도가 400℃에 이르는 열적 상태(열적 경과(thermal history)를 포함함)에서도 안정적으로 양자 구속 효과가 유지되는, 매우 우수한 열적 안정성을 가짐을 발견하였다.
상술한 발견에 기반한 본 발명에 따른 실리콘 박막은 단결정 박막이고, 하기 관계식 1을 만족하며, 8nm 이하의 두께를 갖는다.
(관계식 1)
Figure 112017038197178-pat00003
관계식 1에서, dbulk(110)는 벌크 단결정 실리콘의 (110) 면간 거리이며, dsl(110)은 단결정 실리콘 박막의 (110) 면간 거리다
관계식 1은 단결정 실리콘 박막에 잔류하는 변형(strain) 및 변형을 야기하는 응력(stress)을 직접적으로 나타내는 파라메타이다.
관계식 1에 따른 벌크 단결정 실리콘의 면간 거리 대비 증가된 단결정 실리콘 박막의 면간 거리은, 단결정 실리콘 박막에 잔류하는 인장 응력(tensile stress)의 크기를 지시하는 파라메타이며, 잔류하는 인장 응력에 의해 격자점에 있는 실리콘 원자들이 탄성 변형(탄성 영역에서의 변형을 의미함)된 정도를 나타내는 파라메타이다.
상세하게, 관계식 1은 단결정 실리콘 박막에서 [110] 방향으로의 탄성 변형 정도를 나타내는 것이며, 이에 따라, [110] 방향으로 걸린 인장 응력의 크기를 직접적으로 나타내는 파라메타이다.
실리콘 온 인슐레이터(SOI; silicon on Insulator) 기판의 실리콘 층을 수 나노미터(10nm 미만) 수준으로 박막화한 경우, BOX(Buried Oxide)와 실리콘 박막의 계면에 의해 실리콘 박막에 야기되는 변형이 0.3% 수준임을 감안하면, 본 발명에 따른 실리콘 박막은 0.5% 이상의 변형을 야기하는 상당히 큰 수준의 인장 응력이 잔류하는 박막임을 알 수 있다.
본 발명에서, 관계식 1을 포함하여 사용된 벌크 단결정 실리콘의 용어는 실질적으로 벌크 단결정 실리콘의 물성이 나타나는 크기의 실리콘을 의미하는 것으로 해석되어야 한다. 일 예로, 수십 나노미터 오더 수준의 두께를 갖는 실리콘 단결정 박막의 경우 BOX(Buried Oxide)와 계면이 형성된 상태라 하더라도, 수백 나노미터나 수 미리미터 오더(order) 수준의 두께를 갖는 실리콘 단결정 막(또는 단결정 입자)과 실질적으로 동일한 면간 거리를 가진다. 이에, 벌크 실리콘 단결정은 수십 나노미터 오더 이상의 수준, 구체적으로 20nm 이상의 두께를 갖는 실리콘 단결정 박막이나 실리콘 단결정 입자를 포함할 수 있다. 그러나, 명확한 비교 기준을 제시하고 구입의 용이함을 담보하는 측면에서, 벌크 단결정 실리콘은 서브 mm 오더(sub mm order) 수준의 두께, 구체적인 일 예로, 0.4 내지 0.7 mm의 두께를 갖는 단결정 실리콘 웨이퍼를 의미할 수 있다.
벌크 단결정 실리콘에서의 특정 면의 면간 거리는 반도체 관련 종사자에게 종래 주지된 알려진 값일 수 있다.
그러나, 실질적으로 측정 방법에 따라 일정한 오차가 발생할 수 있음에 따라, 동일한 측정 방법으로 벌크 단결정 실리콘과 본 발명에 따른 단결정 실리콘 박막의 물성을 측정하는 것이 측정 방법에 따른 오차에 의한 오류를 줄일 수 있는 방법이다.
이에, 본 발명에서 관계식 1, 후술하는 관계식 2에서 제시되는, 벌크 단결정 실리콘과, 본 발명에 따른 단결정 실리콘 박막 각각의 특정 결정면의 면간 거리는, 투과전자현미경(TEM; Transmission electron microscopy) 관찰에 의해 측정된 면간 거리일 수 있으며, 전자현미경의 공간 분해능에 준하는 유효자리를 갖는 값일 수 있다. 구체적으로, 전자현미경의 공간 분해능이 10-2nm 범주인 경우, 결정면의 면간 거리는 nm 단위 기준 10-2(소수점 2째 자리)의 유효자리를 갖는 값일 수 있다. 이때, nm 단위 기준 10-2의 유효자리를 갖는 값은 측정된 면간 거리의 10-3의 자리가 5 이상의 수를 갖는 경우 반올림하여 10-2의 자리에 반영하며, 10-3의 자리가 5 미만의 수를 갖는 경우 이를 버림으로써 산출된 값을 의미할 수 있다.
보다 상세하게, 벌크 단결정 실리콘과, 본 발명에 따른 단결정 실리콘 박막 각각의 특정 결정면의 면간 거리는, 벌크 단결정 실리콘 또는 본 발명에 따른 단결정 실리콘 박막인 샘플을 하기 1)~5)의 단계로 투과전자현미경 관찰하여 측정된 값일 수 있다.
1)샘플의 중앙 영역에서의 고배율 투과전자현미경(HR-TEM; High resolution - tansmission electron microscopy) 이미지, 2) HR-TEM 이미지를 고속 푸리에 변환(FFT; Fast Fourier Transform)한 역격자 회절 패턴, 3) 마스크를 이용한 역격자 회절 패턴에서의 노이즈 제거, 4) 3)의 회절 패턴(노이즈가 제거된 역격자 회절 패턴)을 역 고속 푸리에 변환(inverse FFT)한 재구성 이미지, 5) 재구성 이미지에서 서로 다른 10개 이상의 영역에서 (110) 면간 거리를 측정하여 산출된 평균 (110) 면간 거리
이때, 전자현미경 관찰 이미지는, 공간 분해능이 0.08nm 이상이며, 구면수차 보정 투과전자현미경, 좋게는 이중(double) 구면수차보정 투과전자현미경을 이용하여 측정된 것일 수 있다.
본 발명의 일 실시예에 따른 단결정 실리콘 박막은 상술한 바와 같이, 인장 응력에 의해 관계식 1을 만족하도록 탄성 변형된 상태이다. 이때, 관계식 1의 상한, 즉, 단결정 실리콘 박막의 탄성 변형의 상한은 4%일 수 있으나, 이에 한정되는 것은 아니다.
본 발명의 일 실시예에 따른 단결정 실리콘 박막은 RMS 표면 거칠기가 0.40nm 이하, 구체적으로 0.05nm 내지 0.40nm, 보다 구체적으로 RMS 표면 거칠기가 0.20nm 이하, 보다 더 구체적으로 0.05nm 내지 0.20nm일 수 있다. 0.40nm 이하의 RMS 표면 거칠기는 박막이 양자 구속 효과를 갖기 위한 조건을 만족함을 의미한다. 나아가, 0.20nm 이하의 RMS 표면 거칠기는 그래핀이나 H-BN(hexagonal BN)등과 같은 2차원 결정구조를 갖는 이차원 물질 층에서 관찰되는 수준의 RMS 표면 거칠기이다.
즉, 본 발명의 일 실시예에 따른 단결정 실리콘 박막은 양자 구속 효과가 구현될 수 있는 표면 거칠기를 가짐과 동시에, 나아가, 2차원 물질층에서 관찰되는 단원자층 수준의 극히 낮은 표면 거칠기를 가질 수 있다.
나아가, 본 발명의 일 실시예에 따른 단결정 실리콘 박막은, 대면적에서도 균일하게, 이러한 2차원 물질층에 버금가는 표면 거칠기를 가질 수 있다.
이때, RMS 기준의 표면 거칠기(제곱 평균 거칠기)는, 원자간력 현미경(AFM)을 이용하여, 표면의 한 변이 10 ㎛인 정사각형의 영역을 기준 면적으로 하여 측정된 값일 수 있다.
본 발명의 유리한 일 실시예에 따른 단결정 실리콘 박막은 그 두께가 1.0nm 내지 3.5nm, 보다 유리하게는 2.0nm 내지 3.0nm일 수 있다. 이러한 초 미세 박막은 두께 방향의 1차원 구속(1D confinement)에 의한 서브 밴드 분리(sub band splitting)를 증가시켜 유리하다.
본 발명의 보다 유리한 일 실시예에 따른 단결정 실리콘 박막은 그 두께가 1.0nm 내지 3.5nm, 보다 유리하게는 2.0nm 내지 3.0nm이며, 하기 관계식 2를 만족할 수 있다.
(관계식 2)
Figure 112017038197178-pat00004
관계식 2에서, dbulk(110) 및 dsl(110)은 관계식 1의 정의와 동일하다.
관계식 2는, 단결정 실리콘 박막이 [110] 방향으로 2% 이상의 탄성 변형된 박막임을 의미하는 것이다.
보다 유리한 일 실시예에 따른 단결정 실리콘 박막이 갖는 2% 이상의 탄성 변형이 극히 높은 수준의 탄성 변형임을 명시적으로 알 수 있는 단적인 예로, SiGe-strained Si 기술을 들 수 있다. 알려진 바와 같이, SiGe-strained Si 기술은 SiGe층상 에피텍셜하게 Si층을 형성하여, SiGe층과의 격자 상수 차에 의해 Si층에 스트레인이 형성되도록 하고, 이러한 스트레인이 걸린 Si(strained Si)에 의해 정공과 같은 전하의 이동도를 향상시킨 기술이다. 이러한 SiGe-strained Si 기술에서도, strained-Si층의 변형율은 약 1%에 불과하다.
유리한 일 예에 따라, 1.0nm 내지 3.5nm, 보다 유리하게는 2.0nm 내지 3.0nm의 두께를 가지며, 2% 이상 변형된 단결정 실리콘 박막은, 극히 얇은 두께 및 변형에 의해 유도된 양자 구속 효과에 의해 매우 큰 서브 밴드 분리가 발생하며, 증가된 서브 밴드 분리에 의해 분지 사이 산란(inter-valley scattering)이 현저하게 억제될 수 있다.
구체적으로, 3.5nm 이하의 두께를 가지며, 2% 이상 변형된 단결정 실리콘 박막은 브릴리온 영역 끝 포논 에너지(Brillouin zone end phonon energy)보다 큰 서브 밴드 분리(sub band separation)가 발생할 수 있다. 알려진 바와 같이 실리콘의 브릴리온 영역 끝 포논 에너지는 60meV이나, 1nm 내지 3.5nm의 두께, 좋게는 2nm 내지 3.5를 두께를 가지며, 2% 이상 변형된 단결정 실리콘 박막은 60meV를 초과하는 서브 밴드 분리를 가져, 분지 사이 산란이 극히 현저하게 억제될 수 있다.
구체적으로, 1.0nm 내지 3.5nm, 보다 유리하게는 2.0nm 내지 3.0nm의 두께를 가지며 관계식 2를 만족하는 단결정 실리콘 박막은, 브릴리온 영역 끝 포논 에너지(meV)를 초과하는 서브 밴드 분리 크기를 가질 수 있으며, 실질적으로, 브릴리온 영역 끝 포논 에너지(meV) 초과 내지 75meV 이하를 만족하는 서브 밴드 분리 크기를 가질 수 있다.
보다 구체적으로, 1.0nm 내지 3.5nm, 보다 유리하게는 2.0nm 내지 3.0nm의 두께를 가지며 관계식 2를 만족하는 실리콘 박막은 65meV 이상의 서브 밴드 분리 크기를 가질 수 있으며, 실질적으로, 65meV 내지 75meV의 서브 밴드 분리 크기를 가질 수 있다.
이러한 브릴리온 영역 끝 포논 에너지(meV)를 초과하는 서브 밴드 분리에 의해, 단결정 실리콘 박막은 상온에서 양자 구속 효과를 갖지 않는 단결정 실리콘의 전자 이동도 대비 300% 이상, 보다 구체적으로 400% 이상, 보다 더 구체적으로 500% 이상 증가된 전자 이동도를 가질 수 있다.
나아가, 1.0nm 내지 3.5nm, 보다 유리하게는 2.0nm 내지 3.0nm의 두께를 가지며 관계식 2를 만족하는 단결정 실리콘 박막은, 0.15nm 이하의 RMS 표면 거칠기, 실질적으로 0.05nm 내지 0.15nm의 RMS 표면 거칠기를 가질 수 있다. 이는, 단결정 실리콘 박막에 존재하는 강한 응력에 의해 표면 거칠기가 보다 완화됨에 기인한 것이다.
0.15nm 이하 수준인 RMS 표면 거칠기는 실질적으로 단원자층 수준의 거칠기이며, 원자적으로 거의 편평한 표면의 거칠기이다. 이러한 극히 낮은 RMS 표면 거칠기를 갖는 단결정 실리콘 박막은, 단결정 실리콘 박막 자체가 2차원 물질층으로 활용될 수 있음을 의미하는 것이다.
본 발명의 일 실시예에 따른 단결정 실리콘 박막은 지지체에 의해 지지된 상태일 수 있다. 지지체는 리지드 지지체, 플렉시블 지지체 또는 하나 이상의 플렉시블 지지체와 하나 이상의 리지드 지지체가 적층된 적층체일 수 있다.
이때, '단결정 실리콘 박막이 지지체에 의해 지지된 상태'는 단결정 실리콘 박막이 지지체와 물리적으로 단순 접촉된 상태뿐만 아니라, 단결정 실리콘 박막이 지지체와 결착된 상태 또한 포함하는 의미로 해석되어야 한다. 결착된 상태는, 단결정 실리콘 박막이 지지체와 물리적 일체를 이루는 상태, 일 양태로, 단결정 실리콘 박막이 지지체에 부착된 상태, 다른 일 양태로 단결정 실리콘 박막이 지지체와 이상 계면(interphase interface)을 이루는 상태를 의미할 수 있다. 또한, '플렉시블 지지체와 리지드 지지체가 적층된 적층체'에서 지지체간의 적층된 상태는 서로 상이한 물성을 갖는 지지체들이 물리적으로 단순 접촉된 상태뿐만 아니라, 서로 결착된 상태 또한 포함하는 의미로 해석되어야 한다. 결착된 상태는, 적층체를 이루는 적어도 두 지지체가 물리적 일체를 이루는 상태를 의미할 수 있다.
이때, 극히 얇은 실리콘 박막은 유연성을 가짐에 따라, 플렉시블 소자나 웨어러블 소자에 매우 효과적으로 활용될 수 있다. 얇은 실리콘 박막이 갖는 물리적 유연성을 활용하는 측면에서, 지지체는 플렉시블 지지체를 포함할 수 있다. 지지체가 플렉시블 지지체를 포함하는 경우, 지지체는 플렉시블 지지체 자체 또는 플렉시블 지지체와 리지드 지지체의 적층체일 수 있으며, 지지체가 적층체인 경우 플렉시블 지지체 측에 단결정 실리콘 박막이 위치할 수 있음은 물론이다.
플렉시블 지지체는 지지체의 물성 자체에 의해 유연성을 갖거나, 매우 얇은 두께에 의해 유연성을 갖는 지지체를 모두 의미할 수 있다.
물성 자체에 의해 유연성을 갖는 플렉시블 지지체는 유연성 고분자 지지체를 포함할 수 있다. 유연성 고분자 지지체의 구체적이며 비 한정적인 일 예로, 폴리에틸렌 테레프탈레이트(PET); 폴리에틸렌나프탈레이트 (PEN): 폴리이미드(PI); 폴리카보네이트(PC); 폴리프로필렌(PP); 트리아세틸셀룰로오스(TAC); 폴리에테르술폰(PES)등을 들 수 있다.
얇은 두께에 의해 유연성을 갖는 플렉시블 지지체는 수십 나노미터 오더(order) 내지 수 마이크로미터 오더의 두께를 갖는 반도체 박, 세라믹 박, 금속 박 또는 이들에서 선택되는 둘 이상의 물질이 각 층을 이루며 적층된 적층박을 포함할 수 있다. 반도체 박의 구체적이며 비 한정적인 일 예로, 실리콘(Si), 게르마늄(Ge) 또는 실리콘게르마늄(SiGe)을 포함하는 4족 반도체 박; 갈륨비소(GaAs), 인듐인(InP) 또는 갈륨인(GaP)을 포함하는 3-5족 반도체 박; 황화카드뮴(CdS) 또는 텔루르화아연(ZnTe)을 포함하는 2-6족 반도체 박; 황화납(PbS)을 포함하는 4-6족 반도체 박; 또는 이들에서 선택된 둘 이상의 박이 각 층을 이루며 적층된 적층박을 들 수 있다. 세라믹 박의 구체적이며 비한정적인 일 예로, 반도체 산화물 박, 반도체 질화물 박, 반도체 탄화물 박, 반도체 산질화물 박, 금속산화물 박, 금속탄화물 박, 금속질화물 박, 금속산질화물 박 또는 이들에서 선택된 둘 이상의 박이 각 층을 이루며 적층된 적층박을 들 수 있다. 이때, 반도체 산화물, 반도체 질화물, 반도체 산질화물 또는 반도체 탄화물의 반도체는 4족 반도체, 3-5족 반도체, 2-6족 반도체, 4-6족 반도체 또는 이들의 혼합물을 포함할 수 있다. 금속 박의 비 한정적인 일 예로, 알칼리 금속 박, 귀금속을 포함하는 전이금속 박, 전이후 금속 박 또는 이들에서 선택된 둘 이상의 박이 각 층을 이루며 적층된 적층박을 들 수 있다. 이때, 알칼리 금속, 귀금속을 포함하는 전이금속 및 전이후 금속은 Sc, Y, La, Ac, Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, W, Mn, Te, Re, Fe, Ru, Os, Co, Rh, Ir, Ni, Pd, Pt, Cu, Ag, Au, Li, Na, K, Rb, Cs, Fr, Be, Mg, Ca, Sr, Ba, Ra, Zn, Cd, Al, Ga, In, Tl, Ge, Sn, Pb, Sb, Bi, Po 또는 이들의 혼합물을 포함할 수 있다.
리지드 지지체는 물질 본연의 강성이 발현되는 두께를 가질 수 있으며, 일 예로, 수 미리미터 오더 내지 수 센티미터 오더의 두께를 가질 수 있다. 리지드 지지체는 반도체 지지체, 세라믹 지지체, 금속 지지체 또는 이들에서 선택되는 둘 이상의 물질이 각 층을 이루며 적층된 적층형 지지체일 수 있으며, 이러한 리지드 지지체의 물질은 얇은 두께에 의해 유연성을 갖는 플렉시블 지지체의 물질과 유사 내지 동일할 수 있으며, 이에, 플렉시블 지지체의 물질 관련 상술한 내용을 모두 포함한다.
지지체는 단결정체, 다결정체 또는 비정질체이거나, 결정상과 비정질상이 혼재된 혼합상일 수 있다. 지지체가 적층형 구조를 갖는 경우, 각 층은 서로 독립적으로 단결정체, 다결정체, 비정질체 또는 혼합상일 수 있음은 물론이다.
상술한 바와 같이, 지지체는 단결정 반도체 박막을 포함한 지지체 상부의 구성요소를 지지하는 역할을 수행할 수 있다. 나아가, 지지체는 단결정 반도체 박막을 포함하는 소자의 일 구성요소 제조시의 원료로 사용되거나, 해당 소자를 구성하는 구성요소로 작용할 수 있다. 해당 소자를 구성하는 구성요소로 작용하는 지지체의 일 예로, 지지체는 단결정 반도체 박막의 패시베이션 막으로 소자에 포함될 수 있으며, 다른 일 예로, 지지체는 단결정 반도체 박막의 게이트 절연체로 소자에 포함될 수 있으며, 또 다른 일 예로, 절연성 지지체와 함께 패턴화된 금속 박을 포함하는 지지체는 배선으로 소자에 포함될 수 있다. 소자 제조시 원료로 사용되는 지지체의 일 예로, 지지체의 산화 및/또는 질화에 의한 패시베이션 막의 형성, 지지체로의 불순물 도핑 또는 합금화(일 예로, 실리사이드화)를 통한 저 임피던스 영역의 형성 등을 들 수 있다.
플렉시블 지지체임과 동시에, 단결정 반도체 박막의 패시베이션 막 및 단결정 반도체 박막을 포함하는 소자의 절연성 구성요소(일 예로, 게이트 절연체)로 포함될 수 있는 지지체의 실질적인 일 예로, 지지체는 단결정 실리콘 박막 하부에 단결정 실리콘 박막과 접하여 위치하는, 50 내지 500nm 두께의, 반도체 산화막, 반도체 질화막, 반도체 탄화막 또는 반도체 산질화막을 포함할 수 있다. 보다 실질적인 일 예로, 지지체는 단결정 실리콘 박막 하부에 단결정 실리콘 박막과 접하여 위치하는, 50 내지 500nm 두께의 실리콘 산화막, 실리콘 질화막, 실리콘 탄화막 또는 실리콘 산질화막을 포함할 수 있다.
본 발명은 상술한 단결정 실리콘 박막을 포함하는 소자를 포함한다.
상술한 단결정 실리콘 박막은, 극히 향상된 전자 이동도를 갖는 실리콘 반도체이며, 나노미터 오더의 두께를 가지며 단 원자층 수준의 표면 거칠기를 갖는 유사- 2차원 물질 층으로 작용할 수 있다. 이에 따라, 상술한 단결정 실리콘 박막을 포함하는 소자는 종래 알려진 실리콘 반도체 기반 소자 또는 종래 알려진 2차원 물질 층 기반 소자를 포함할 수 있다. 이때, 종래 소자에서 실리콘 반도체나 2차원 물질층이 상술한 단결정 실리콘 박막으로 대체된 것일 수 있음은 물론이다.
또한, 상술한 바와 같이, 단결정 실리콘 박막을 지지하는 지지체가 플렉시블 지지체인 경우, 본 발명에 따른 소자는 플렉시블 소자 또는 웨어러블 소자일 수 있다.
또한, 본 발명에 따른 소자가 단일한 단결정 실리콘 박막을 포함하는 소자로 한정되어 해석될 수 없으며, 서로 상이하거나 동일한 전기적 특성을 갖는 둘 이상의 단결정 실리콘 박막을 포함하는 소자 또한, 본 발명의 범주에 속한다.
대표적이며, 기본적인 소자로, 본 발명의 일 실시예에 따른 소자는 상술한 단결정 실리콘 박막을 포함하는 p-n 다이오드, p-i-n 다이오드, 접합형 트랜지스터(BJT) 또는 전계효과 트랜지스터(FET)를 포함할 수 있다.
본 발명의 일 실시예에 따른 소자는 p형 도펀트가 도핑된 p형 영역과 n형 도펀트가 도핑된 n형 영역이 정션(junction)을 형성하는 단결정 실리콘 박막을 포함하는 p-n 다이오드일 수 있다.
본 발명의 일 실시예에 따른 소자는 p형 도펀트가 도핑된 p형 영역과 도펀트로 도핑되지 않은 인트린직 영역이 정션을 형성하며, 동일한 인트린직 영역과 n형 도펀트가 도핑된 n형 영역이 정션을 형성하는 단결정 실리콘 박막을 포함하는 p-i-n 다이오드일 수 있다.
상술한 p-n 다이오드 또는 p-i-n 다이오드는 단일한 단결정 실리콘 박막의 기 설계된 영역에 p형 영역이나 n형 영역이 형성된 경우이나, p형 도펀트로 도핑된 p형 단결정 실리콘 박막, 미도핑된 단결정 실리콘 박막 및/또는 n형 도펀트로 도핑된 n형 단결정 실리콘 박막이 적층 결합되며 p-n 또는 p-i-n 정션을 이룰 수 있음은 물론이다.
본 발명의 일 실시예에 따른 소자는 p-n 접합에 의해 전류(전하)가 제어되는 트랜지스터일 수 있다. 대표적인 일 예로, 소자는 p-n-p 바이폴라 트랜지스터 또는 n-p-n 바이폴라 트랜지스터일 수 있다. 구체적으로, 본 발명의 일 실시예에 따른 소자는 p형 도펀트가 도핑된 p형 영역과 n형 도펀트가 도핑된 n형 영역이 정션을 형성하며, 동일한 n형 영역과 p형 도펀트가 도핑된 p형 영역이 정션을 형성하는 단결정 실리콘 박막을 포함하는 p-n-p 바이폴라 트랜지스터일 수 있다. 구체적으로, 본 발명의 일 실시예에 따른 소자는 n형 도펀트가 도핑된 n형 영역과 p형 도펀트가 도핑된 p형 영역이 정션을 형성하며, 동일한 p형 영역과 n형 도펀트가 도핑된 n형 영역이 정션을 형성하는 단결정 실리콘 박막을 포함하는 n-p-n 바이폴라 트랜지스터일 수 있다.
본 발명의 일 실시예에 따른 소자는 서로 이격된 두 터미널 사이에 위치하는 전극에서 인가되는 전계에 의해 두 터미널 사이의 전류가 제어되는 전계효과 트랜지스터(FET; Field Effect transistor)일 수 있다. 대표적인 일 예로, 소자는 TFT(Thin film transistor) 또는 MOSFET(Metal Oxide Semiconductor Field Effect transistor)일 수 있다. 구체적으로, 본 발명의 일 실시예에 따른 소자는 단결정 실리콘 박막에 채널이 형성되는 스태거드(staggered)형 인버티드 스태거드(inverted staggered)형, 코우플레이너(coplanar)형 또는 인버티드 코우플레이너(inverted coplanar)형 TFT일 수 있다. 구체적으로, 본 발명의 일 실시예에 따른 소자는 단결정 실리콘 박막에 채널이 형성되는 백 게이트 구조 또는 탑 게이트 구조의 MOSFET일 수 있다. 이때, 알려진 바와 같이, 단결정 실리콘 박막은 기 설계된 소스나 드레인에 해당하는 영역에 부분적으로 불순물 도핑된 상태일 수 있음은 물론이다. 그러나, 종래 알려진 어떠한 구조의 TFT 또는 MOSFET이든 단결정 실리콘 박막을 종래의 채널 형성 반도체로 대체할 수 있음에 따라, 본 발명이 트랜지스터의 구체적 구조에 의해 한정될 수 없음은 물론이다. 일 예로, 트랜지스터는 박막에서 기 설계된 채널, 소스 및 드레인에 해당하는 영역(소자 영역)에 전체적으로 불순물 도핑되거나, 도핑되지 않은 무접합(junctionless) 구조를 가질 수 있으며, 리세스(recess) 구조 또는 핀펫(FinFET) 구조와 같은 3차원 구조를 가질 수 있다.
본 발명은 채널이 형성되는 반도체로, 상술한 단결정 실리콘 박막을 포함하는 전계효과 트랜지스터를 제공한다.
본 발명의 일 실시예에 따른 전계효과 트랜지스터는 상온 양자 구속 효과를 가질 수 있다. 이때, 상온은 외부에서 트랜지스터로 인위적인 온도 조절이 이루어지지 않은 상태에서의 트랜지스터 온도를 의미할 수 있으며, 실질적인 일 예로, 상온은 15 내자 35℃일 수 있다. 다만, 제시되는 트랜지스터의 물성 관련, 트랜지스터의 물성은 상온에서 측정된 값일 수 있으며, 이때의 상온은 300K를 의미할 수 있다.
본 발명의 일 실시예에 따른 전계효과 트랜지스터에 있어, 트랜지스터가 상온 양자 구속 효과를 갖는다 함은 하기 I) 내지 III) 중 하나 이상의 물성을 가짐을 의미하는 것일 수 있다.
I) 상온에서, 양자 구속 효과를 갖지 않는 단결정 실리콘의 전자 이동도(cm2V-1s-1) 기준 300% 이상의 전자 이동도 특성
II) 상온에서, 게이트 전압(Vgs: 소스 전압 기준 게이트에 인가된 전압)에 따른 드레인 전류(Ids: 소스에서 드레인으로의 전류)를 측정한 Ids-Vgs 그래프 상, Ids의 단계적 증진(step-like increasement) 특성
III) 상온에서, 게이트 전압(Vgs)에 따른 드레인 전류(Ids)로부터 산출된 트랜스컨덕턴스(transconductance, gm, μS)-Vgs 그래프 상, gm의 진동(oscillation) 특성
II) 또는 III) 특성에서, 스윕(sweep)되는 게이트 전압(Vgs)의 스윕 범위는 게이트 절연체의 두께나 물질등을 고려하여 적절히 변경될 수 있음은 물론이다. 일 예로, -10V에서 게이트 전극과 채널이 형성되는 단결정 실리콘 박막 영역 사이에 위치하는 절연체가 절연 파괴(dielectric breakdown)되는 파괴 전압(Vdb) 미만의 전압까지 스윕(sweep)될 수 있다. 실질적인 일 예로, 게이트 전압의 스윕 범위는 -10V 내지 50V일 수 있다. 다른 일 예로, 게이트 전압의 스윕 범위는 스윕되는 게이트 전압에 의한 드레인 전류의 최대값 대비 최소값의 비가 102 이상, 구체적으로는 105이상이 되는 범위일 수 있다.
본 발명의 일 실시예에 따라, 상온 양자구속 효과를 갖는 전계효과 트랜지스터는, gm-Vgs 그래프 상, 진동하는 gm의 서로 인접하는 최고점과 최저점 사이의 평균 전압과 Vds간 연관성(correlation)이 없다. 이에 따라, 드레인 전압은 안정적인 전류 이동이 이루어지는 정도면 무방하며, 구체적인 일 예로, 0.5V 내지 2V 수준일 수 있다.
상술한 II)와 III)의 특성에서, 트랜스컨덕턴스는 드레인 전류와 게이트 전압간의 미분에 의해 주어짐에 따라, II)의 단계적 증진은 III)의 트랜스컨덕턴스의 진동에 의해 지지될 수 있으며, 그 역으로, III)의 트랜스컨덕턴스의 진동은 III)의 단계적 증진에 의해 지지될 수 있음은 물론이다.
이때, 트랜스컨덕턴스의 진동이 동일한 진폭 및 동일한 주기 및 동일 진폭의 진동으로 한정되어 해석되어서는 안 된다. 구체적으로, 트랜스컨덕턴스의 진동은 gm-Vgs 그래프 상 볼록한 영역(convex)과 오목한 영역(concave)이 교번되어 연속적인 그래프를 이루되, 볼록한 영역 또는 오목한 영역의 곡률;이나 및/또는 서로 인접하는 볼록한 영역의 최대값과 오목한 영역의 최소값간의 차인 진폭;이 서로 상이한 형태의 진동 또한 포함하는 것으로 해석되어야 한다.
또한, 트랜지스터의 트랜스컨덕턴스가 진동한다 함은, gm-Vgs 그래프 상 2회 이상 볼록한 영역에 의한 최대값과 2회 이상 오목한 영역에 의한 최소값이 나타나는 상태를 의미할 수 있으며, 보다 구체적으로 5회 이상의 최대값과 5회 이상의 최소값이 나타나는 상태를 의미할 수 있다.
본 발명의 일 실시예에 따른 전계효과 트랜지스터는 TFT(Thin film transistor) 또는 MOSFET(Metal Oxide Semiconductor Field Effect transistor)일 수 있다. 구체적으로, 본 발명의 일 실시예에 따른 전계효과 트랜지스터는 단결정 실리콘 박막에 채널이 형성되는 스태거드(staggered)형 인버티드 스태거드(inverted staggered)형, 코우플레이너(coplanar)형 또는 인버티드 코우플레이너(inverted coplanar)형 TFT일 수 있다. 구체적으로, 본 발명의 일 실시예에 따른 소자는 단결정 실리콘 박막에 채널이 형성되는 백 게이트 구조 또는 탑 게이트 구조의 MOSFET일 수 있다.
앞서, 단결정 실리콘 박막에서 상술한 바와 같이, 단결정 반도체 박막은 지지체에 의해 지지된 것일 수 있다. 이에 따라, 단결정 실리콘 박막을 포함하는 전계효과 트랜지스터는 단결정 반도체 박막을 지지하는 지지체를 포함할 수 있으며, 이때, 지지체는 단결정 반도체 박막과 함께 전계효과 트랜지스터를 구성하는 다른 구성요소를 지지하는 역할을 수행할 수 있다.
또한, 앞서, 단결정 실리콘 박막에서 상술한 바와 같이, 단결정 반도체 박막을 지지하는 지지체는 그 자체가 소자의 일 구성요소로 작용할 수 있다. 이에 따라, 단결정 실리콘 박막을 포함하는 전계효과 트랜지스터는 단결정 반도체 박막을 지지하는 절연성 지지체를 포함할 수 있으며, 전계효과 트랜지스터는 단결정 반도체 박막의 패시베이션 막 및/또는 백 게이트의 게이트 절연체로 절연성 지지체를 포함할 수 있다.
패시베이션 막 및/또는 백 게이트의 게이트 절연체인 절연성 지지체는, 50 내지 500nm 두께의, 반도체 산화막, 반도체 질화막, 반도체 탄화막 또는 반도체 산질화막을 포함할 수 있다. 실질적인 일 예로, 절연성 지지체는 단결정 실리콘 박막 하부에 단결정 실리콘 박막과 접하여 위치하는, 50 내지 500nm 두께의 실리콘 산화막, 실리콘 질화막, 실리콘 탄화막 또는 실리콘 산질화막을 포함할 수 있다.
본 발명은 상술한 전계효과 트랜지스터를 포함하는 전자 부품을 포함한다. 이때, 전자 부품은 플렉시블 전자 부품 또는 웨어러블 전자 부품일 수 있다.
구체적으로, 본 발명에 따른 전자 부품은, 상술한 전계효과 트랜지스터를 포함하는, 스위치; 인버터; 메모리; 논리 게이트; 래치; 레지스터; 증폭기; 및 신호처리기; 중 하나 이상 또는 둘 이상의 결합체를 포함할 수 있다.
이때, 인버터는 상보형 인버터를 포함할 수 있으며, 메모리는 다이나믹 메모리, 스태틱 메모리를 포함할 수 있고, 논리 게이트는 AND 게이트, NAND 게이트, EXCLUSIVE-AND 게이트, OR 게이트, NOR 게이트, EXCLUSIVE-OR 게이트를 포함할 수 있다.
이와 함께, 본 발명의 일 실시예에 따른 전자 부품은 전자 부품의 용도 및 목적하는 작용에 따라, 알려진 다른 구성요소를 더 포함할 수 있음은 물론이다. 구체적인 일 예로, 전자 부품은 발광 다이오드, 터널 다이오드, 쇼트키 다이오드, 광 센서나바이오 센서등의 센서, 레이저나 발광 소자등의 광원, 클럭 회로, 논리 어레이, 프로그램 가능한 회로, 변압기, 디지털 회로, 아날로그 회로, 정류기 및/또는 광발전 소자등을 더 포함할 수 있다.
본 발명은 상술한 단결정 실리콘 박막의 제조방법을 포함한다.
본 발명에 따른 단결정 실리콘 박막의 제조방법은, 실리콘 온 인슐레이터(SOI; silicon on Insulator) 기판의 실리콘을 열적 산화시키고, 산화에 의해 생성된 실리콘 산화막을 제거하는 산화-제거 단계를 포함하며, 2회 이상 수행되는 산화-제거 단계에 의해 8nm 이하의 단결정 실리콘 박막이 수득되되, 2회 이상 수행되는 산화-제거 단계 중, 적어도, 8nm 이하의 단결정 실리콘 박막이 수득되는 마지막 산화-제거 단계의 열적 산화는 800℃ 이하의 온도에서 수행되는 저온 산화이다.
800℃ 이하의 저온 산화는, 마지막 산화-제거 공정에 의해 수득되는 단결정 실리콘 박막에 인위적인 응력이 잔류할 수 있는 조건, 즉, 인위적으로 탄성 변형된 실리콘 박막이 수득될 수 있는 조건이다.
상세하게, 관계식 4는, 실리콘의 산화시 생성되는 실리콘 산화막에 의해 실리콘에는 2축 인장 응력이 형성 및 유지될 수 있으며, 응력 완화(stress relaxation)가 실질적으로 발생하지 않아 실리콘 산화막이 제거된 후에도 응력(또는 응력에 의해 변형된) 실리콘이 제조될 수 있는 온도 조건이다.
구체적으로, 960℃ 이하의 온도에서 실리콘의 산화가 수행되어도 수득되는 실리콘 박막에 응력이 일부 잔존할 수 있다. 그러나, 800℃를 초과하는 온도에서 산화가 수행되는 경우 응력 완화를 완전히 방지할 수 없어, 앞서 상술한 관계식 1을 만족하는 정도의 응력이 발생 및 유지되기 어렵다. 또한, 최종적으로 수행되는 산화-제거 공정은 8nm 이하 수준인 초 미세 박막이 제조되는 공정임에 따라, 마지막 산화가 수행되는 실리콘 박막 또한 미세한 박막(8nm 초과 내지 수십 nm 수준)이다. 이러한 미세 박막에서는 점성 유동(viscous flow)에 의한 응력 완화가 보다 더 용이하게 발생하여 수득되는 단결정 실리콘 박막에 남아있는 응력 수준은 더욱 더 낮아질 수밖에 없다.
이에 따라, 8nm 이하의 초미세 박막의 크기로 관계식 1을 만족하는 큰 변형이 이루어진 단결정 실리콘 박막을 제조하기 위해서는, 반복 수행되는 산화-제거 단계에서, 적어도, 마지막 수행되는 산화-제거 단계의 산화가 800℃ 이하를 만족하는 온도에서 수행되어야 한다.
다만, 산화시의 온도가 너무 낮은 경우 실리콘의 산화 속도가 과도하게 느려져 생산성을 저해할 수 있다. 이에, 구체적으로, 저온 산화는 500 내지 800℃ 사이에서 수행될 수 있으며, 보다 실질적인 일 예로 700 내지 800℃에서 수행되는 것이 유리하며, 보다 더 실질적인 일 예로, 700 내지 780℃에서 수행되는 것이 유리하다. 통상적인 반도체 공정에서, 실리콘(실리콘 웨이퍼등)의 열적 산화가 900 내지 1300℃에서 수행되는 것을 감안할 때, 응력 완화(stress relaxation)가 발생하지 않도록 하는 저온 산화를 위해서는, 통상의 열적 산화 온도대비 현저하게 낮은 온도가 요구됨을 알 수 있다.
이하, 마지막 산화-제거 단계에 의해 최종적으로 수득되는 8nm 이하의 두께를 갖는 단결정 실리콘 박막을 스트레인드 실리콘 박막(strained silicon film)으로 통칭한다.
실리콘 온 인슐레이터 기판(이하 SOI 기판)은 제조되는 스트레인드 실리콘 박막의 원료임과 동시에 지지체의 역할을 수행할 수 있다. 상세하게, SOI 기판의 상부 실리콘을 부분적으로 산화시키고 제거하는 산화-제거 공정에 의해 얇게 만듦으로써, 스트레인드 실리콘 박막이 제조될 수 있다. BOX(Buried Oxide)는 제조된 스트레인드 실리콘 박막의 플렉시블 지지체로 작용함과 동시에, 스트레인드 실리콘 박막의 하부 면을 패시베이션하는 작용 또한 수행할 수 있다. 하부 실리콘은 스트레인드 실리콘 박막의 핸들링을 가능하게 하며, 종래 리지드한 실리콘 웨이퍼를 대상으로 확립된 실리콘 공정이 고도의 변경없이, 스트레인드 실리콘을 포함하는 소자의 제조 공정에 사용될 수 있도록 한다. 또한, BOX는 하부 실리콘의 제거시 BOX와 하부 실리콘의 경계면에서 식각을 종료시키는 역할 또한 수행할 수 있다. 이에 의해, 스트레인드 실리콘 박막의 손상 없이, 실리콘 산화막에 의해 지지된 플렉시블한 스트레인드 실리콘 박막을 제조할 수 있으며, 소자 제조 후 하부 실리콘을 제거하는 단순 공정으로, 스트레인드 실리콘 박막을 포함하는 플렉시블 소자나 웨어러블 소자의 제조를 가능하게 한다.
SOI 기판의 상부 실리콘을 열적 산화시키고 산화막을 제거하는 산화-제거 단계는 2회 이상 반복 수행될 수 있다. 산화-제거 단계가 수행되는 횟수를 n(n은 2 ≤ n ≤m의 자연수이며, m은 3 내지 50의 자연수)회라 할 때, 적어도, 마지막 수행되는 n회 산화-제거 단계 및 n-1회 산화-제거 단계에서 저온 산화가 수행될 수 있다. 즉, 스트레인드 실리콘 박막이 제조되기까지 n회의 산화-제거 단계가 수행될 때, 적어도, 마지막 두 산화-제거 단계에서 각각 저온 산화가 수행될 수 있다.
2회 이상 연속적으로 수행되는 저온 산화에 의한 산화-제거(이하, 저온산화-제거) 단계에 의해, 실리콘 박막에는 각 산화-제거 단계에 의해 야기되는 변형들이 누적될 수 있다. 즉, 반복된 저온 산화에 의해 누적된 변형을 갖는 스트레인드 실리콘 박막이 제조될 수 있다.
상세하게, 저온산화-제거 공정은 SOI 기판의 상부 실리콘을 박막화(thinning)하는 공정임과 동시에, 산화-제거 공정 후 잔류하는 상부 실리콘에 변형을 야기하는 공정이다. 이에 따라, 저온산화-제거 공정이 반복되는 경우, 상부 실리콘의 두께 감소와 함께 남아있는 상부 실리콘에 잔류하는 변형 또한 커지게 된다. 이에 따라, 저온산화-제거 공정의 반복 횟수에 의해 스트레인드 실리콘 박막의 변형을 제어할 수 있으며, 막의 두께 또한 제어할 수 있다. 이러한 누적 변형에 의해, 상술한 관계식 2를 만족하는 매우 큰 변형을 갖는 스트레인드 실리콘 박막이 제조될 수 있다.
다만, 인위적으로 변형된 실리콘 박막이라 할지라도, 고온(일 예로, 900 내지 1300℃)에 노출되는 경우 응력완화에 의해 변형이 해소되게 된다. 이에 따라, 저온산화-제거 공정은 필히 스트레인드 실리콘 박막을 얻어지는 마지막 산화-제거 공정으로 수행되어야 한다. 또한, 박막의 두께를 감소시키거나 변형을 증가시키기 위해 반복적으로 저온 공정에 의한 산화-제거가 수행되는 경우, 저온 공정에 의한 산화-제거는 서로 연속적으로 수행되어야 한다.
이에 따라, 스트레인드 실리콘 박막이 제조되기까지 n회의 산화-제거 단계가 수행될 때, 2회에 걸친 저온 산화에 의해 응력을 누적시키고자 하는 경우, 마지막 두 산화-제거 단계에서 저온 산화가 수행되어야 한다.
또한, 스트레인드 실리콘 박막이 제조되기까지 n회의 산화-제거 단계가 수행될 때, (k+1)(2≤k≤5의 자연수)회에 걸친 저온 산화에 의해 응력을 누적시키고자 하는 경우, n-k(2≤k≤5의 자연수)회 산화제거 단계에서 n회 산화-제거 단계까지 저온 산화가 수행되어야 한다. 이때, k가 2≤k≤5임에 따라, 3회 내지 6회에 걸친 저온 산화에 의해 누적된 응력을 갖는 스트레인드 실리콘 박막이 제조될 수 있다.
SOI 기판을 대상으로 수행되는 산화-제거 공정에서 모두 상술한 저온 산화가 수행되어도 무방하다. 그러나, 열적 산화 온도가 낮을수록 실리콘의 산화 속도가 현저하게 느려짐에 따라, 모든 산화-제거 공정에서 저온산화가 수행되는 경우, 공정 시간이 과도하게 길어질 수 있다. 이에, 생산성 향상 측면에서, 6회 이하의 저온 산화가 수행되는 것이 유리하다. 이때, (k+1)(2≤k≤5의 자연수)회에 걸친 저온 산화가 수행되는 경우, n은 3 ≤ n ≤m의 자연수일 수 있으며, m은 6 내지 50의 자연수일 수 있음은 물론이다.
또한, 생산성 향상을 위해, 2회 이상 수행되는 산화-제거 단계는 열적 산화 온도(℃)가 800℃를 초과하는 온도, 보다 실질적으로 850℃를 초과하는 온도, 보다 더 실질적으로 900℃ 내지 1300℃의 온도인 고온 산화에 의한 산화-제거(이하, 고온산화-제거) 단계에 의해 상부 실리콘의 두께를 일정 두께로 감소시킨 후, 저온산화-제거 단계에 의해 스트레인드 실리콘 박막을 제조하는 것이 유리하다.
구체적으로, 고온산화-제거 공정을 통해, SOI 기판의 상부 실리콘 막을 50nm 내지 10nm, 구체적으로 20nm 내지 10nm의 두께의 박막으로 감소시킨 후, 저온산화-제거 단계가 수행되는 것이 유리하다.
즉, 2회 이상 수행되는 산화-제거 단계에서, 900℃ 내지 1300℃에서 열적 산화가 수행되는 고온산화-제거 단계에 의해, 50nm 내지 10nm의 두께를 갖는 실리콘 박막을 제조하는 단계;가 수행된 후, 50nm 내지 10nm의 두께를 갖는 실리콘 박막을 대상으로, 저온산화-제거 단계가 수행될 수 있다.
구체적으로, n회 수행되는 산화-제거 단계에서, 1회 내지 k+1회의 저온산화-제거 단계가 수행되는 경우, n-1회 내지 n-k-1회의 고온산화-제거 공정이 수행된 후, 1회 내지 k+1회의 저온산화-제거 단계가 수행되어, 스트레인드 실리콘 박막을 제조할 수 있다.
산화-제거 단계에서, 산화는 SOI 기판의 상부 실리콘을 소모하는 열적 산화이며, 상술한 온도 조건을 만족하되, 반도체 공정에서 통상적으로 알려진 방법이면 사용 가능하다. 구체적으로, 열적 산화는 열적 산화의 공정 온도로 SOI 기판을 가열하고 산소를 포함하는 가스와 접촉시켜 수행될 수 있으며, 건식 산화, 수증기 산화 또는 Cl을 이용한 산화 방법등을 이용할 수 있다. 상술한 온도 조건에 따라 산화가 수행되는 한, 반도체 분야에서 알려진 어떠한 열적 산화 방법을 사용하여도 무방함에 따라, 본 발명이 구체적 산화 방법에 의해 한정될 수 없음은 물론이다.
저온 산화-제거 시, 산화가 수행되는 시간은 단일한 저온 산화-제거에 의해 1 내지 5nm의 실리콘에 제거되는 수준이면 족하다.
산화-제거 단계에서 열적 산화 공정에 의해 생성된 실리콘 산화막의 제거는, 실리콘 산화물의 에칭에 통상적으로 사용되는 에칭액(일 예로 불산 또는 불산과 질산을 함유하는 에칭액)을 이용한 습식 에칭에 의해 수행될 수 있다.
본 발명은 상술한 박막(스트레인드 실리콘 박막)의 제조방법으로, 8nm 이하의 단결정 실리콘 박막을 제조하는 단계를 포함하는 소자의 제조방법을 포함한다.
본 발명의 일 실시예에 따른 소자의 제조방법에 있어, 소자의 제조과정중, 제조된 스트레인드 실리콘 박막에 존재하는 응력이 해소되는 것을 방지하기 위해서는, 스트레인드 실리콘 박막 제조 후 노출되는 열적 경과를 제어하는 것이 중요하다. 즉, 실리콘 박막이 제조된 후 소자화를 위한 후속 공정에서, 공정 온도(후속공정의 공정 온도)가 800℃이하로 제어되는 것이 중요하다.
알려진 바와 같이, 실리콘 반도체 공정 중 대표적이며 가장 자주 사용되는 고온 공정은, 불순물 주입 및 활성화 공정이다. 열확산을 이용한 불순물을 도핑은 통상적으로 800 내지 1200℃의 온도에서 수행된다. 또한, 불순물 활성화(activation)를 위한 열처리는 900 내지 1000℃에서 수행된다. 그러나, 스트레인드 실리콘 박막이 제조된 후 이러한 불순물 주입 및 활성화 공정이 수행되는 경우, 열적 경과에 의해 스트레인드 실리콘 박막 내 응력이 해소되어, 최종적으로 응력으로부터 자유로운(stress-free) 실리콘 박막을 포함하는 소자가 제조될 뿐이다.
이에, 본 발명의 일 실시예에 따른 소자의 제조방법이 도핑 공정을 포함하는 경우, 열적 경과에 의해 응력이 해소되는 것을 방지하여, 인위적인 응력이 잔류하는 스트레인드 실리콘 박막을 포함하는 소자를 제조하기 위해, 박막 제조 단계 전, 도핑 단계가 수행될 수 있다.
상세하게, 본 발명의 일 실시예에 따른 소자의 제조방법은 스트레인드 실리콘 박막의 제조 단계 전, 실리콘 온 인슐레이터 기판의 실리콘에 불순물 도핑 및 활성화에 의한 도핑 영역 형성 단계를 더 포함할 수 있다.
도핑 영역 형성시, n형 불순물(P, As등) 및/또는 p형 불순물(B, Al등)을 이용하거나, 불순물의 도핑 농도를 달리하여, 서로 상이한 전기적 특성을 갖는 도핑 영역(n형 영역, p형 영역, 헤비 도핑 영역등)이 형성될 수 있음은 물론이다. 불순물의 도핑 및 활성화는 종래 실리콘 기반 공정에서 종래 알려진 어떠한 도핑 방법이나 활성화 방법을 사용하여도 무방하다.
구체 예로, 소자의 제조방법은 a) 실리콘 온 인슐레이터(SOI; silicon on Insulator) 기판에 불순물을 도핑하고 활성화하여 도핑 영역을 형성하는 단계; b) 상술한 박막 제조방법을 이용하여 8nm 이하의 단결정 실리콘 박막(스트레인드 실리콘 박막)을 제조하는 단계; c) 단결정 실리콘 박막 상 게이트 절연체를 형성하고 게이트 절연체 상부로 게이트 전극을 단계; 및 d) 게이트 절연체를 사이에 두고 서로 대향하도록 단결정 실리콘 박막 상에 소스 전극 및 드레인 전극을 형성하는 단계;를 포함할 수 있다. 이때, 도핑 영역은, 소스 전극 및 드레인 전극이 위치하는 영역에 대응되는 단결정 실리콘 박막(스트레인드 실리콘 박막) 영역일 수 있다. 이와 달리 비접합(junctionless) 소자를 제조하고자 하는 경우, 도핑 영역은, 단결정 실리콘 박막의 게이트 절연체 하부, 소스 전극의 하부 및 드레인 전극의 하부 영역을 모두 포함하는 영역일 수 있다. 도핑 농도나 도핑 영역의 위치등은, 제조하고자 하는 소자에 따라 적절히 설계 변경될 수 있음은 물론이다.
게이트 절연체는 통상의 실리콘 기반 트랜지스터에서 사용되는 물질이면 무방하다. 구체적인 일 예로, 게이트 절연체는 실리콘 산화물, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물, 탄탈륨 산화물 또는 이들 각각이 층을 이루며 적층된 적층체일 수 있으나, 이에 한정되는 것은 아니다. 게이트 절연체는 반도체 분야에서 통상적으로 사용하는 증착 방법에 의해 형성될 수 있다. 일 예로, 스퍼터(Sputter), PLD(Pulsed laser deposition), MOCVD(Metal-organic chemical vapor deposition), MBE(Molecular beam epitaxy), ALD(Atomic Layer Deposition), PECVD(Plasma Enhanced Chemical Vapor Deposition)등과 같이 반도체 분야에서 게이트 절연막을 형성시키는 데 사용되는 것으로 알려진 어떠한 방법을 사용하여도 무방하다.
단, 게이트 절연체가 실리콘 산화물을 포함하는 경우, 스트레인드 박막 제조 단계에서 마지막으로 수행되는 산화-제거 단계에서 실리콘 산화막(저온산화에 의해 생성된 산화막)을 제거하지 않고, 이를 게이트 절연체로 사용할 수 있다. 그러나, 이와 달리 스트레인드 박막 제조 단계에서 열적 산화에 의해 생성된 실리콘 산화막이 제거된 후, 열적 산화가 아닌, 실리콘 소스를 외부에서 공급하는 증착에 의해 다시 실리콘 산화막을 형성할 수도 있음은 물론이다. 스트레인드 박막 제조 단계시 마지막으로 수행되는 산화-제거 단계에서 산화막 제거를 수행하지 않고 이를 제조하고자 하는 소자의 절연체로 사용하는 것은, 본 발명의 사상에 기반한 일 변형예에 해당하며, 당업자는 제조하고자 하는 소자의 구조나 용도를 고려하여 본 발명의 사상을 기반으로 다양한 변형예를 도출 할 수 있을 것이다.
게이트 전극, 소스 전극 또는 드레인 전극의 전극물질은 실리콘 TFT나 실리콘 MOSFET, 실리콘 Fin-FET등 통상의 실리콘 기반 소자에서 실리콘과의 전기적 연결을 위해 사용되는 어떠한 물질이든 사용 가능하다. 구체적인 일 예로, 각 전극의 전극 물질은 Ni, Ti, Al, Pt, Au, Al, Zn, Cu등과 같은 금속 및/또는 플렉시블 소자에 유리한 그래핀이나 탄소나노튜브와 같은 전도성 나노 구조체를 포함할 수 있다. 게이트 전극, 소스 전극 및 드레인 전극은 각각 반도체 공정에서 전극을 형성하기 위해 통상적으로 사용하는 물리적 증착 또는 화학적 증착을 사용하여 수행될 수 있다.
다만, 앞서 상술한 바와 같이, 게이트 절연체 증착, 전극의 증착등을 포함한 증착 공정에서, 증착을 위한 공정 온도가 800℃를 초과하지 않는 범위에서 증착을 위한 공급 물질이나, 증착 방법등을 적절히 선택될 수 있음은 물론이다.
전극 형성 단계가 수행된 후, 실리콘 온 인슐레이터 기판의 BOX(Buried Oxide) 하부의 실리콘을 제거하는 단계가 더 수행될 수 있다. 하부 실리콘은 통상의 CMP(chemical mechanical polishing)등을 통해 제거될 수 있으며, BOX와의 계면에서 자동적으로 하부 실리콘의 식각이 중단될 수 있다. 이러한 BOX 하부의 실리콘을 제거하는 공정을 통해, 50 내지 500nm 두께를 갖는 플렉시블한 BOX에 의해 지지되는 플렉시블 소자가 제조될 수 있다.
이때, 필요시, BOX의 하부면(유연성 소자를 지지하는 지지면에 대향하는 면)에 백 게이트 전극을 형성하거나, 및/또는 BOX의 하부면에 다른 유연성 지지체를 부착하는 등의 후속 공정이 더 수행될 수 있음은 물론이다.
이하, 변형에 의해 상온 양자구속 효과를 갖는 단결정 실리콘 박막의 제조 및 소자의 제조예를 제공하나, 이는 본 발명의 기술적 우수함을 실험적으로 보이기 위한 것일 뿐, 본 발명이 아래의 제조예에 의해 한정될 수 없음은 물론이다.
스트레인드 실리콘 박막의 제조
SOI 기판(SOITEC, 상부 실리콘 두께 = 55 nm, BOX 두께 = 145 nm )을 산소 분위기 하 1000℃에서 열적 산화시키고 실리콘 산화물 에칭액(탈이온수 : HF = 10:1, v/v)을 이용하여 제거하는 고온산화-제거를 반복하여, 상부 실리콘을 10nm 두께까지 감소시켰다.
고온산화-제거에 의해 수득된 10nm 두께의 실리콘을 750℃ 산소 분위기에서 열적 산화시키고, 에칭액으로 산화막을 제거하여 스트레인드 실리콘 박막을 제조하였다.
이때, 750℃에서의 저온산화-제거 공정을 1회, 2회 또는 3회 반복 수행하여, 6.5nm 두께의 스트레인드 실리콘 박막(1회 저온산화-제거 공정), 5nm 두께의 스트레인드 실리콘 박막(2회 저온산화-제거 공정) 또는 2.5nm 두께의 스트레인드 실리콘 박막(3회 저온산화-제거 공정)을 각각 제조하였다. 이때, 제조된 스트레인드 실리콘 박막의 두께는 투과전자현미경 관찰을 통해 측정된 값이다.
비교를 위해, 저온산화-제거 공정을 수행하지 않고 고온산화-제거 공정만으로 상부 실리콘의 두께가 22nm까지 감소된 샘플을 제조하였다.
이하, 2.5nm 두께의 스트레인드 실리콘 박막을 2.5nm 샘플로, 5nm 두께의 스트레인드 실리콘 박막을 5nm 샘플로, 6.5nm 두께의 스트레인드 실리콘 박막을 6.5nm 샘플로, 22nm 두께 실리콘 박막을 22nm 샘플로, SOI 기판의 상부 실리콘 자체를 벌크 샘플로 통칭한다.
고배율-투과전자현미경을 이용하여, 2.5nm 샘플, 5nm 샘플, 6.5nm 샘플, 22nm 샘플 및 벌크 샘플 각각에 대해, 1)에서 5)의 방법으로 평균 (110) 면간 거리를 측정하였다. 고배율-투과전자현미경 관찰을 위해 구면수차 보정 투과전자현미경(Titan double cross-sectional corrected TEM)을 사용하였으며, 포인트 해상도(point resolution)는 0.08nm였고, 전자 가속 전압은 300kV였다.
1)샘플의 중앙 영역에서의 고배율 투과전자현미경(HR-TEM; High resolution - tansmission electron microscopy) 이미지, 2) HR-TEM 이미지를 고속 푸리에 변환(FFT; Fast Fourier Transform)한 역격자 회절 패턴, 3) 마스크를 이용한 역격자 회절 패턴에서의 노이즈 제거 4) 3)의 회절 패턴을 역 고속 푸리에 변환(inverse FFT)한 재구성 이미지, 5) 재구성 이미지에서 서로 다른 10개 이상의 영역에서 (110) 면간 거리를 측정하여 산출된 평균 (110) 면간 거리
또한, 면간 거리 측정 후, 벌크 샘플의 면간 거리를 dbulk(110)으로 사용하여, 관계식 1에 따라 변형율을 산출하였다.
도 1은 2.5nm샘플, 6.5nm 샘플, 22nm 샘플 및 벌크 샘플의 샘플별 평균 (110) 면간 거리(검은색 네모로 도시된 그래프) 및 관계식 1을 통해 산출된 변형율(붉은색 세모로 도시된 그래프)을 도시한 도면이다. 상세하게, 도 1에서 알 수 있듯이, 22nm 샘플은 실질적으로 벌크 샘플과 동일한 면간 거리(22nm 샘플=0.38nm, 벌크샘플=0.38nm)를 가져, 유의미한 변형이 발생하지 않았음을 알 수 있다. 그러나, 6.5nm 샘플의 경우 면간 거리가 0.39nm로, 2.5nm 샘플의 경우 면간 거리가 0.392nm로 크게 증가함을 알 수 있다. 변형율을 살피면, 6.5nm 샘플의 변형율은 0.78%였으며, 2.5nm 샘플의 변형율은 2.2%였다.
도 2는 2.5nm 샘플의 투과전자현미경 관찰 사진으로, 도 2(a)는 면간 거리 측정시 사용한 방법의 1) 단계에 해당하는 2.5nm 샘플의 HR-TEM 이미지이며, 도 2(b)는 4) 단계에 해당하는 재구성 이미지이다.
도 2의 투과전자현미경 관찰 사진에서 알 수 있듯이, 실리콘 박막이 2.2%에 이르는 큰 변형율을 가지면서도 결함 없는 단결정체의 실리콘 박막이 제조됨을 확인할 수 있다.
원자간력 현미경(AFM, NX10, Park System)을 이용한 비접촉식 관찰을 통해, RMS 표면 거칠기(제곱 평균 거칠기)를 측정하였다. 원자간력 현미경의 XY 해상도는 0.05nm였으며, Z 해상도는 0.015nm였다. 이때, 한 변이 10 ㎛인 정사각형의 영역을 기준 면적으로 하여 표면 거칠기를 측정하였다. RMS 표면 거칠기 및 높이 히스토그램은 XEI 프로그램을 이용하여 산출되었다.
측정 결과, 6.5nm 샘플의 RMS 표면 거칠기는 0.164nm였으며, 5nm 샘플의 RMS 표면 거칠기는 0.153nm였으며, 2.5nm 샘플의 RMS 표면 거칠기는 0.138nm 였다. 저온산화-제거가 반복될수록 박막에 응력이 누적되어 응력이 커짐에 따라, 더 작은 RMS 표면 거칠기를 가짐을 알 수 있다. 이러한 표면 거칠기는 양자구속효과가 구현될 수 있는 거칠기이며, 단원자 수준의 표면거칠기이다.
도 3은 2.5nm 샘플의 AFM 측정 결과를 3차원 도시한 도면이며, 도 4는 AFM 측정 결과를 높이(pm) 히스토그램으로 재 도시한 도면이다. 도 4에서 푸른색 원으로 도시된 그래프는 6.5nm 샘플의 결과이며, 붉은색 네모로 도시된 그래프는 5nm 샘플의 결과이며, 검은색 세모로 도시된 그래프는 2.5nm 샘플의 결과이다.
스트레인드 실리콘 박막을 포함하는 소자의 제조
소자를 제조하기 위해, 박막 제조시와 동일한 SOI 기판을 이용하여, 상부 실리콘에 균일하게 As를 주입(implantation 에너지=3keV, dose= 5x1013 cm-2)한 후 1000℃에서 10초 동안 급속 열처리(RTP; rapid thermal Process)한 후, 질소 분위기에서 1000℃로 10시간 동안 열처리하여 스트레인드 실리콘 박막 전 영역에 균일하게 As가 확산 분포하도록 하였다.
이후, 앞서 제시된 스트레인드 실리콘 박막의 제조와 동일한 조건의 고온산화-제거 공정 및 저온산화-제거 공정을 이용하여, 7nm 두께의 스트레인드 실리콘 박막(1회 저온산화-제거 공정), 5nm 두께의 스트레인드 실리콘 박막(2회 저온산화-제거 공정) 또는 2.5nm 두께의 스트레인드 실리콘 박막(3회 저온산화-제거 공정)을 각각 제조하였다.
포토-리소그래피 공정 및 건식 식각을 이용하여, 스트레인드 실리콘 박막에서 소자가 형성될 활성 영역 이외의 실리콘을 제거하여, 활성 영역을 규정 및 절연(isolation)시켰다. 활성 영역의 형상은 덤벨(dumbbell) 형상이었다.
활성 영역에서, 채널로 설계된 영역 상부로 HfO2를 7 nm 두께로 증착시켰으며, HfO2 상부에 Ni/Al의 적층층을 증착 형성하여, 탑 게이트 전극을 제조하였다. 이때, 높은 일함수를 갖는 Ni는 도핑된 상태인 실리콘 채널 영역을 공핍시키는데 도움을 줄 수 있다.
활성 영역에서, 소스와 드레인으로 설계된 영역 상부로, Al을 증착하여 소스 전극과 드레인 전극을 제조하였다. 또한, 활성 영역에서, 채널로 설계된 영역에 대응하는 BOX 하부의 실리콘에 Al을 증착하여, BOX 하부 실리콘을 백 게이트로 이용하였다.
이후, 제조된 소자를 10 부피%의 H2를 함유하는 불활성 기체 분위기에서 410℃로 30분 동안 어닐링(post metallization annealing)시켜, 스트레인드 실리콘 박막을 포함하는 트랜지스터를 제조하였다. 제조된 트랜지스터의 채널 길이는 130μm였고, 채널 폭은 80μm였다.
도 5는 제조된 트랜지스터의 구조를 도시한 모식도이다. 도 5에 제시된 모식도와 같이, 플로팅 노드(floating node)가 없도록 탑 게이트와 소스 전극을 접지시켰으며, 백 게이트에 게이트 전압을 인가하여 트랜지스터의 특성을 시험하였다. 트랜지스터의 특성시험은 300K에서 수행되었다.
이하, 2.5nm 두께의 스트레인드 실리콘 박막이 구비된 트랜지스터를 2.5nm 트랜지스터로, 5nm 두께의 스트레인드 실리콘 박막이 구비된 트랜지스터를 5nm 트랜지스터로, 7nm 두께의 스트레인드 실리콘 박막이 구비된 트랜지스터를 7nm 트랜지스터로 통칭한다.
도 6은 드레인 전압(Vds)=1V에서 측정된, 2.5nm 트랜지스터의 Ids-Vgs 그래프(검은색) 및 트랜스컨덕턴스(붉은색)를 도시한 도면이며, 도 7은 드레인 전압(Vds)=50mV에서 측정된, 5nm 트랜지스터의 Ids-Vgs 그래프(검은색) 및 트랜스컨덕턴스(붉은색)를 도시한 도면이다.
도 6 및 도 7에서 알 수 있듯이, 게이트 전압(Vgs)이 증가함에 따라, 드레인 전류(Ids)가 단계적 증진(step-like increasement)함을 알 수 있으며, Vgs에 따라 트랜스컨덕턴스가 뚜렷이 진동함을 알 수 있다. 또한 스윕되는 Vgs 전 영역에서 이러한 단계적 증진과 진동이 관찰됨을 알 수 있다. 단계적으로 증진하는 Ids 및 진동하는 트랜스컨덕턴스(gm)는 상온 양자 구속 효과가 발생했음을 단적으로 증명하는 결과이다.
도 8은 5nm 트랜지스터를 대상으로, 드레인 전압을 50mV(붉은색 네모로 도시), 1V(검은색 네모로 도시) 또는 2V(푸른색 원으로 도시)로 변화시키며 측정한 Vgs-gm 그래프를 도시한 도면이다. 도 8에서 알 수 있듯이, 드레인 전압과 무관하게 트랜스컨덕턴스의 진동이 발생함을 알 수 있다.
도 9는 드레인 전압(Vds)=50mV에서 측정된, 2.5nm 트랜지스터, 5nm 트랜지스터, 7nm 트랜지스터의 Vgs-gm 그래프를 도시한 도면이다. 도 9에서 알 수 있듯이 채널을 형성하는 스트레인드 실리콘 박막의 두께가 얇아질수록 진동하는 gm의 피크간 간격이 증가하는 것을 알 수 있다. 이러한 gm의 피크간 간격 증가는 상온 양자구속효과에 의한 스트레인드 실리콘 박막의 서브 밴드 분리가 커지는 것을 의미한다.
도 10은 채널을 형성하는 스트레인드 실리콘 박막의 두께(도 10의 TSOI) 별 및 드레인 전압(도 10의 Drain voltage(V))별, 서브 밴드 분리 크기를 도시한 도면이다. Vgs-gm 그래프를 기반한 서브밴드 분리 크기를 산출하는 것은 당업자에게 주지된 것이며, 일 예로, 'Semiconductor engineering : Electrical characteristic of MOS structure, Kim, D.M., Kookmin univ., Hanbit media, 2011'의 11장에 제시된 식을 기반으로 산출할 수 있다.
도 9의 결과로부터 유추되며, 도 10에서 명백히 알 수 있듯이, 서브 밴드 분리는 드레인 전압과 무관하며, 스트레인드 실리콘 박막의 두께가 얇아지며 변형이 증가할수록, 서브밴드 분리가 증가함을 알 수 있다. 실리콘의 브릴리온 영역 끝 포논 에너지가 60meV인 것을 감안할 때, 2% 이상 변형된 2.5nm 트랜지스터의 경우, 60meV를 초과하는 서브 밴드 분리가 발생함을 알 수 있다. 60meV를 초과하는 서브 밴드 분리가 발생하는 경우, 분지사이 산란이 현저하게 억제됨에 따라, 2.5nm 트랜지스터가 상온 양자구속효과를 갖지 않는 트랜지스터 뿐만 아니라, 7nm 트랜지스터나 5nm 트랜지스터 대비 현저하게 향상된 전자 이동도를 가질 것을 예측할 수 있다.
도 11은 채널을 형성하는 스트레인드 실리콘 박막의 두께 별로 백 게이트 전압에 의한 전계 대 전자이동도를 도시한 도면이다. 주지된 바와 같이, 전자이동도는
Figure 112017038197178-pat00005
의 관계식을 이용하여 산출할 수 있다. 관계식에서 μFE는 전자 이동도(cm2V-1s-1)이며, L은 채널 길이(μm), W는 채널 폭(μm), Gm은 트랜스컨덕턴스(S), Cox는 게이트 캐패시턴스(F/cm2) 및 Vds는 소스 전압 대비 드레인 전압(V)이다.
도 11에서 알 수 있듯이, 2.5nm 트랜지스터에서 급격히 전자 이동도가 증가함을 알 수 있으며, 2.5nm 트랜지스터의 경우 통상적으로 소자의 '전자이동도'로 사용되는 최대 전자이동도가 200(cm2V-1s-1)이상임을 알 수 있다.
도 12는 채널을 형성하는 스트레인드 실리콘 박막의 두께(도 12의 TSOI) 별로 트랜지스터의 최대 전자이동도를 도시한 도면이다. 도 12에서 알 수 있듯이 서브 밴드 분리가 커질수록 전자이동도가 증가함을 알 수 있으며, 2.5nm 트랜지스터의 경우 예측한 바와 같이, 5nm 트랜지스터나 7nm 트랜지스터 대비 극히 현저하게 향상된 전자이동도를 가짐을 알 수 있다. 상세하게, 2.5nm 트랜지스터의 전자이동도는 210(cm2V-1s-1)였고, 5nm 트랜지스터의 전자이동도는 51(cm2V-1s-1)였으며, 7nm 트랜지스터의 전자이동도는 41(cm2V-1s-1)였다.
비교를 위해, '스트레인드 실리콘 박막을 포함하는 소자의 제조'에 제시된 방법과 동일한 방법을 이용하되, 고온산화-제거에 의해 10nm 두께까지 얇아진 실리콘 막(즉, 저온산화-제거 공정을 수행하지 않고, 고온산화-제거 공정만으로 제조된 10nm두께의 실리콘 막)을 이용하여 동일하게 트랜지스터(이하, 10nm 트랜지스터)를 제조하였다. 고온산화에 의해 제조된 10nm 실리콘 막의 RMS 표면 거칠기는 0.47nm였다.
도 13은 드레인 전압(Vds)=1에서 측정된 10nm 트랜지스터의 Vgs-Ids 그래프 및 이에 따른 트랜스컨덕턴스를 도시한 도면이다. 도 13에서 알 수 있듯이 스윕되는 게이트 전압 전 영역에서 트랜스컨덕턴스의 진동이 관찰되지 않았으며, 10nm의 얇은 두께라 하더라도 상온양자구속효과가 나타나지 않음을 확인할 수 있다.
이상과 같이 본 발명에서는 특정된 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.

Claims (24)

  1. 단결정체이고, 하기 관계식 1을 만족하며 8nm 이하의 두께를 갖는 단결정 실리콘 박막.
    (관계식 1)
    Figure 112018116165328-pat00006

    (관계식 1에서, dbulk(110)는 벌크 단결정 실리콘의 (110) 면간 거리이며, dsl(110)은 단결정 실리콘 박막의 (110) 면간 거리이다)
  2. 제 1항에 있어서,
    RMS 표면 거칠기가 0.40nm 이하인 단결정 실리콘 박막.
  3. 제 1항에 있어서,
    상기 단결정 실리콘 박막의 두께는 1nm 내지 3.5nm인 단결정 실리콘 박막.
  4. 제 3항에 있어서,
    하기 관계식 2를 만족하는 단결정 실리콘 박막.
    (관계식 2)
    Figure 112017038197178-pat00007

    (관계식 2에서, dbulk(110) 및 dsl(110)은 관계식 1의 정의와 동일하다)
  5. 제 4항에 있어서,
    RMS 표면 거칠기가 0.15nm 이하인 단결정 실리콘 박막.
  6. 제 1항에 있어서,
    상기 박막은 지지체에 의해 지지된 단결정 실리콘 박막.
  7. 제 6항에 있어서,
    상기 지지체는 플렉시블 지지체인 단결정 실리콘 박막.
  8. 제 6항에 있어서,
    상기 지지체는 50 내지 500nm 두께의 실리콘 산화막을 포함하는 단결정 실리콘 박막.
  9. 제 1항 내지 제 8항 중 어느 한 항에 따른 단결정 실리콘 박막을 포함하는 소자.
  10. 제 9항에 있어서,
    상기 소자는 p-n 다이오드, p-i-n 다이오드, 접합형 트랜지스터(BJT) 또는 전계효과 트랜지스터(FET)인 소자.
  11. 채널이 형성되는 반도체로 제 1항 내지 제 8항 중 어느 한 항에 따른 단결정 실리콘 박막을 포함하는 전계효과 트랜지스터.
  12. 제 11항에 있어서,
    상온 양자 구속 효과를 갖는 전계효과 트랜지스터.
  13. 제 11항에 있어서,
    상기 트랜지스터의 드레인 전류(Ids) 대 소스 전압 기준 게이트 전압(Vgs)기준, Vgs가 증가함에 따라, Ids의 단계적 증진(step-like increasement)이 이루어지는 전계효과 트랜지스터.
  14. 제 11항에 있어서,
    상기 트랜지스터는 상기 단결정 실리콘 박막과 접하여 위치하는 50 내지 500nm 두께의 실리콘 산화막을 포함하는 전계효과 트랜지스터.
  15. 제 11항에 따른 전계효과 트랜지스터를 포함하는, 스위치, 인버터, 메모리, 논리 게이트, 래치, 레지스터, 증폭기 및 신호처리기 중 하나 이상 또는 둘 이상의 결합체를 포함하는 전자 부품.
  16. 제 1항 내지 제 8항 중 어느 한 항에 따른 단결정 실리콘 박막의 제조방법이며,
    실리콘 온 인슐레이터(SOI; silicon on Insulator) 기판의 실리콘을 열적 산화시키고, 산화에 의해 생성된 실리콘 산화막을 제거하는 산화-제거 단계를 포함하며,
    2회 이상 수행되는 상기 산화-제거 단계에 의해 8nm 이하의 두께를 갖는 단결정 실리콘 박막이 수득되되,
    상기 2회 이상 수행되는 산화-제거 단계 중, 적어도, 상기 8nm 이하의 두께를 갖는 단결정 실리콘 박막이 수득되는 마지막 산화-제거 단계의 열적 산화는 800℃ 이하의 온도에서 수행되는 저온 산화인 단결정 실리콘 박막의 제조방법.
  17. 제 16항에 있어서,
    상기 산화-제거 단계는 n(n은 2 ≤ n ≤m의 자연수이며, m은 3 내지 50의 자연수)회 수행되며, 적어도, 마지막 수행되는 n회 산화-제거 단계 및 n-1회 산화-제거 단계에서 상기 저온 산화가 수행되는 단결정 실리콘 박막의 제조방법.
  18. 제 17항에 있어서,
    상기 n회 수행되는 산화-제거 단계에서, n-k(2≤k≤5의 자연수)회 산화제거 단계에서 n회 산화-제거 단계까지 저온 산화가 수행되는 단결정 실리콘 박막의 제조방법.
  19. 제 16항에 있어서,
    상기 저온 산화가 수행되는 온도는 500 내지 800℃인 단결정 실리콘 박막의 제조방법.
  20. 제 16항에 있어서,
    상기 2회 이상 수행되는 산화-제거 단계에서, 저온 산화에 의한 산화-제거 단계 전, 900℃ 내지 1300℃에서 열적 산화가 수행되는 고온 산화에 의한 산화-제거 단계에 의해, 50nm 내지 10nm의 두께를 갖는 실리콘 박막이 제조되는 단결정 실리콘 박막의 제조방법.
  21. 제 16항에 따른 제조방법으로 8nm 이하의 두께를 갖는 단결정 실리콘 박막을 제조하는 단계를 포함하는 소자의 제조방법.
  22. 제 21항에 있어서,
    상기 실리콘 박막의 제조 단계 전, 실리콘 온 인슐레이터 기판의 실리콘에 불순물 도핑 및 활성화에 의한 도핑 영역 형성 단계를 더 포함하는 소자의 제조방법.
  23. 제 21항에 있어서,
    a) 실리콘 온 인슐레이터(SOI; silicon on Insulator) 기판에 불순물을 도핑하고 활성화하여 도핑 영역을 형성하는 단계;
    b) 상기 8nm 이하의 두께를 갖는 단결정 실리콘 박막을 제조하는 단계;
    c) 상기 단결정 실리콘 박막 상 게이트 절연체를 형성하고 게이트 절연체 상부로 게이트 전극을 형성하는 단계; 및
    d) 상기 게이트 절연체를 사이에 두고 서로 대향하도록 상기 단결정 실리콘 박막 상에 소스 전극 및 드레인 전극을 형성하는 단계;
    를 포함하는 소자의 제조방법.
  24. 제 23항에 있어서,
    상기 d) 단계 후, 실리콘 온 인슐레이터 기판의 BOX(Buried Oxide) 하부의 실리콘을 제거하는 단계를 더 포함하는 소자의 제조방법.
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