KR102316181B1 - 불화된 그래핀을 마스크로 사용하여 접촉 저항이 낮은 2차원 물질 기반 전자 소자를 제작하는 방법 - Google Patents

불화된 그래핀을 마스크로 사용하여 접촉 저항이 낮은 2차원 물질 기반 전자 소자를 제작하는 방법 Download PDF

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Abstract

본 발명은 전자 소자용 전극 구조체, 상기 전자 소자용 전극 구조체를 포함하는 2차원 전자 소자 및 상기 2차원 전자 소자의 제조 방법에 관한 것이다. 본 발명의 일 실시예에 따른 상기 전자 소자용 전극 구조체는 불화된(fluorinated) 접촉 표면을 갖는 그래핀 층; 및 상기 접촉 표면 상에 형성된 금속 층을 포함할 수 있다. 상기 그래핀 층의 하지에 2 차원 반도체 물질 층이 배치될 수 있고, 상기 불화된 접촉 표면을 갖는 그래핀 층은 상기 2 차원 반도체 물질 층을 패터닝하기 위한 식각 마스크로서 기능할 수 있다.

Description

불화된 그래핀을 마스크로 사용하여 접촉 저항이 낮은 2차원 물질 기반 전자 소자를 제작하는 방법{Method for fabricating two-dimensional material-based electronic device with low contact resistance using fluorinated graphene as mask}
본 발명은 전자 소자 기술에 관한 것으로서, 더욱 상세하게는, 전자 소자용 전극 구조체, 상기 전자 소자용 전극 구조체를 포함하는 2차원 전자 소자 및 상기 2차원 전자 소자의 제조 방법에 관한 것이다.
2차원 물질은 단일 원자층 또는 단일 원자층을 쌓아 올린 수 층 이내의 물질로서, 평면에서 결정구조를 이루는 물질을 말한다. 상기 2차원 물질은 벌크(bulk) 물질과는 다른 물리적 특성, 광학적 특성 및 전기적 특성을 가진다. 상기 2차원 물질의 고유한 물성때문에 2차원 물질은 전자 소자의 재료로서 응용 가능성이 높아 활발하게 연구가 진행되고 있다. 특히, 2차원 반도체 물질은 기존 실리콘 반도체 물질보다 우수한 전하 이동도를 가지며 상대적으로 큰 두께를 갖는 실리콘 반도체 물질과 달리 단채널 효과(short channel effect)가 없기 때문에 수 나노 미터 이하로 채널 길이를 미세화할 수 있어 고집적 반도체 소자의 제조에 유리하여 차세대 반도체 소자의 재료로서 기대되고 있다.
그러나, 2차원 전자 소자를 제조하기 위해, 상기 2차원 반도체 물질 상에 외부 회로와의 연결을 위한 금속 전극이 배치될 경우, 상기 2차원 반도체 물질과 상기 금속 전극 사이 계면의 화학적 반응으로 인해 2차원 반도체 물질과 상기 금속 전극의 접합 구조의 저항이 증가되어, 상기 2차원 전자 소자를 위한 저저항 전극의 확보가 어렵다.
또한, 2차원 반도체 물질을 사용한 반도체 소자를 제조하는 공정 중 상기 2차원 반도체 물질의 패터닝에 필요한 리소그래피 공정은 상기 2차원 반도체 물질의 표면에 오염을 유발할 수 있는데, 상기 표면에 부착된 오염 물질로 인해 2차원 반도체 물질을 사용한 반도체 소자 특성이 저하되는 단점이 있었다.
따라서, 본 발명이 해결하고자 하는 기술적 과제는, 2차원 반도체 물질 층과 금속 층 간 접촉 저항이 낮고, 상기 2차원 반도체 물질 층의 오염 위험이 억제된 신뢰성 있는 전자 소자용 전극 구조체를 제공하는 것이다.
또한, 본 발명이 해결하고자 하는 다른 기술적 과제는, 상기 이점을 갖는 2차원 전자 소자를 제공하는 것이다.
또한, 본 발명이 해결하고자 하는 또 다른 기술적 과제는, 상기 이점을 갖는 2차원 전자 소자를 제조하기 위한 2차원 전자 소자의 제조 방법을 제공하는 것이다.
본 발명의 일 실시예에 따르면, 불화된(fluorinated) 접촉 표면을 갖는 그래핀 층; 및 상기 접촉 표면 상에 형성된 금속 층을 포함하는 전자 소자용 전극 구조체가 제공될 수 있다. 일 실시예에 따르면, 상기 접촉 표면은 극성 절연 층일 수 있다. 상기 그래핀 층의 하지에 2 차원 반도체 물질 층이 배치되며, 상기 2 차원 반도체 물질 층은 상기 불화된 접촉 표면을 갖는 그래핀 층에 의해 봉지될 수 있다. 상기 그래핀 층의 하지에 2 차원 반도체 물질 층이 배치되며, 상기 불화된 접촉 표면을 갖는 그래핀 층은 상기 2 차원 반도체 물질 층을 패터닝하기 위한 식각 마스크로서 기능을 할 수 있다. 상기 2차원 반도체 물질 층은 Mo, W, Nb, Ta, Zr, Hf, Tc, Re, Cu, Ga, In, Sn, Ge 및 Pb로 이루어진 군에서 선택되는 1종 이상의 금속 원소와 S, Se 및 Te로 이루어진 군에서 선택되는 1종 이상의 칼코겐 원소를 포함하는 전이 금속 디칼코게나이드(Transition Metal dichalcogenides), 흑린(black phosphorus) 또는 이의 조합을 포함할 수 있다. 상기 금속 층은 상기 접촉 표면 상에 증착될 수 있다. 상기 그래핀 층은 단일층(monolayer)일 수 있다.
본 발명의 다른 실시예에 따르면, 2차원 반도체 물질 층을 포함하는 채널 층을 형성하는 단계; 상기 2차원 반도체 물질 층 상에 패턴화된 그래핀 층을 형성하는 단계; 상기 패턴화된 그래핀 층을 식각 마스크로 사용하여 불소 함유 식각 가스에 의해 노출된 2 차원 반도체 물질 층을 제거하여 상기 2 차원 반도체 물질 층에 상기 패턴화된 그래핀 층의 패턴을 전사하고, 상기 패턴화된 그래핀 층의 표면을 불화시키는 단계를 포함하는 2차원 전자 소자의 제조 방법이 제공될 수 있다. 일 실시예에 따르면, 상기 불화된 표면 상에 금속 층이 접촉되도록, 상기 패턴화된 그래핀 층 및 상기 금속 층을 각각 포함하는 제 1 및 제 2 소오스/드레인 전극 층을 형성하는 단계를 더 포함할 수 있다. 상기 불소 함유 식각 가스는 XeF2, XeF4, XeF6, NF3, IF5, IF7, KrF2, SF6, C2F6, F2, CF4, ClF3, N2F4, N2F2, N3F, NFH2, NH2F, C3F8, C4F8, C5F8, CHF3, CH2F2, CH3F, COF2, HF, C2HF5, C2H2F4, C2H3F3, C2H4F2, C2H5F, C3F6 및 이들 중 2 이상의 조합으로 이루어지는 군에서 하나로 선택될 수 있다.
본 발명의 또 다른 실시예에 따르면, 2차원 반도체 물질 층을 포함하는 채널 층; 및 상기 채널 층 상에 형성되고, 불화된 접촉 표면을 갖는 그래핀 층; 및 상기 그래핀 층 상에 서로 이격되어 배치되며, 상기 그래핀 층의 상기 접촉 표면 상에 형성된 금속 층을 각각 포함하는 제 1 및 제 2 소오스/드레인 전극 층들을 포함하는 2차원 전자 소자가 제공될 수 있다. 일 실시예에 따르면, 상기 그래핀 층 사이에 배치된 게이트 절연 층 및 상기 게이트 절연 층 상에 형성된 게이트 전극을 더 포함할 수 있다.
본 발명의 실시예에 따르면, 불화된 접촉 표면을 갖는 그래핀 층 및 상기 접촉 표면 상에 형성된 금속 층을 포함함으로써 2차원 반도체 물질 층과 상기 금속 층 사이의 접촉 저항이 낮고, 상기 2차원 반도체 물질 층의 오염 위험이 억제된 신뢰성 있는 전자 소자용 전극 구조체 및 상기 전자 소자용 전극 구조체를 포함하는 2차원 전자 소자가 제공될 수 있다.
또한, 본 발명의 다른 실시예에 따르면, 패턴화된 그래핀 층을 식각 마스크로 사용하여 불소를 포함하는 식각 가스에 2차원 반도체 물질 층을 노출시킴으로써 상기 2차원 반도체 물질 층과 상기 금속 층 사이의 접촉 저항이 낮고, 상기 2차원 반도체 물질 층의 오염 위험이 억제된 신뢰성 있는 2차원 전자 소자를 제조하기 위한 2차원 전자 소자의 제조 방법이 제공될 수 있다.
도 1a 및 도 1b은 각각 본 발명의 일 실시예에 따른 전자 소자용 전극 구조체를 설명하기 위한 도면이다.
도 2는 본 발명의 일 실시예에 따른 2차원 전자 소자를 설명하기 위한 도면이다.
도 3a 내지 도 4는 각각 본 발명의 일 실시예에 따른 2차원 전자 소자의 제조 방법을 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시예에 따른 2차원 전자 소자의 광학 현미경 이미지이다.
도 6은 도 5의 실시예에 의해 제조된, 불화 공정을 거친 후의 상기 2차원 전자 소자의 소스 드레인 전류(Isd)-소스 드레인 전압(Vsd) 그래프이다.
도 7은 도 5의 실시예에 의해 제조된, 불화 공정을 거치기 전의 2차원 전자 소자 및 불화 공정을 거친 후의 2차원 전자 소자의 소자 소스 드레인 전류(Ids)-게이트 전압(Vg)을 비교하여 나타낸 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
도면에서 동일 부호는 동일한 요소를 지칭한다. 또한, 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 실시예를 설명하기 위하여 사용되며, 본 발명의 범위를 제한하기 위한 것이 아니다. 또한, 본 명세서에서 단수로 기재되어 있다 하더라도, 문맥상 단수를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 "포함한다(comprise)" 및/또는 "포함하는(comprising)"이란 용어는 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 기판 또는 다른 층 "상에(on)" 형성된 층에 대한 언급은 상기 기판 또는 다른 층의 바로 위에 형성된 층을 지칭하거나, 상기 기판 또는 다른 층 상에 형성된 중간 층 또는 중간 층들 상에 형성된 층을 지칭할 수도 있다. 또한, 당해 기술 분야에서 숙련된 자들에게 있어서, 다른 형상에 "인접하여(adjacent)" 배치된 구조 또는 형상은 상기 인접하는 형상에 중첩되거나 하부에 배치되는 부분을 가질 수도 있다.
본 명세서에서, "아래로(below)", "위로(above)", "상부의(upper)", "하부의(lower)", "수평의(horizontal)" 또는 "수직의(vertical)"와 같은 상대적 용어들은, 도면들 상에 도시된 바와 같이, 일 구성 부재, 층 또는 영역들이 다른 구성 부재, 층 또는 영역과 갖는 관계를 기술하기 위하여 사용될 수 있다. 이들 용어들은 도면들에 표시된 방향뿐만 아니라 소자의 다른 방향들도 포괄하는 것임을 이해하여야 한다. 또한, 본 명세서에서, 사용되는 "이차원 물질"은 여러 개의 원자 배열이 한 층을 이루고 이 층들이 적어도 하나 이상의 층으로 배열돼 있는 이차원 구조의 모든 물질을 지칭한다.
이하에서, 본 발명의 실시예들은 본 발명의 이상적인 실시예들(및 중간 구조들)을 개략적으로 도시하는 단면도들을 참조하여 설명될 것이다. 이들 도면들에 있어서, 예를 들면, 부재들의 크기와 형상은 설명의 편의와 명확성을 위하여 과장될 수 있으며, 실제 구현 시, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 된다. 또한, 도면의 부재들의 참조 부호는 도면 전체에 걸쳐 동일한 부재를 지칭한다.
본 명세서에서 '그래핀', '2차원 물질'또는 '2차원 물질'은 단일층뿐만 아니라, 적은 수의 단일층이 적층된 것을 지칭할 수 있다. 일 예로, 상기 적은 수는 1 내지 6의 범위 내 일 수 있다.
도 1a 및 도 1b은 각각 본 발명의 일 실시예에 따른 전자 소자용 전극 구조체(10)를 설명하기 위한 도면이다.
도 1a 및 도 1b를 참조하면, 전자 소자용 전극 구조체(10)는 불화된(fluorinated) 접촉 표면을 갖는 그래핀 층(102) 및 상기 접촉 표면 상에 형성된 금속 층(103)을 포함할 수 있다
불화된 그래핀 층(102)은 전자 소자용 전극 구조체(10)의 극성 절연체로서 기능할 수 있다. 불순물이 포함되지 않은 순수한 그래핀(pure graphene)은 투명하고 유연한 물질이면서 2차원 물질 중 높은 전도도를 가져 전도체로서 우수한 성능을 가지는 반면, 상기 불화된 그래핀은 상기 순수한 그래핀과 달리 큰 밴드 갭을 가지게 된다. 즉, 불화된 그래핀 층(102)은 터널 장벽으로서 기능하여 절연체로서 우수한 성능을 가진다.
본 발명의 일 실시예에 따르면, 불화된 그래핀 층(102)은 단일층(monolayer) 그래핀 구조일 수 있다. 발명의 다른 실시예에 따르면, 불화된 그래핀 층은 단일층 그래핀들이 2층 내지 6층으로 적층된 복수 층 구조일 수 있으며, 상기 복수 층 구조에서 불화된 그래핀 층의 불소(F)는 최상부 단일층 그래핀을 불화(fluorination)할 수 있다.
본 발명의 일 실시예에 따르면, 불화된 그래핀 층(102)의 하지에는 2차원 반도체 물질 층(101)이 배치될 수 있다. 2차원 반도체 물질 층(101)은 2차원 반도체 물질인 흑린(black phosphorus), 전이 금속 칼코게나이드(Transition Metal chalcogenides) 또는 이의 조합(예를 들면, 적층 구조, 혼합물 또는 화합물)을 포함할 수 있다. 상기 전이 금속 칼코게나이드는 Mo, W, Nb, Ta, Zr, Hf, Tc, Re, Cu, Ga, In, Sn, Ge 및 Pb 중 적어도 하나의 금속 원소와 S, Se 및 Te 중 하나의 칼코겐 원소를 포함할 수 있다. 예를 들어, 상기 전이 금속 칼코게나이드는 MoS2, MoSe2, MoTe2, WSe2, WTe2, WS2, ZrS2, ZrSe2, HfS2, HfSe2 또는 NbSe2 이거나, 이들 중 2 이상의 서로 다른 화합물이 서로 공유 결합 또는 금속 결합에 의해 생성된 화합물을 포함할 수 있다.
상기 2차원 반도체 물질은 전자와 정공을 모두 구동전하로 활용하는 양극성 반도체일 수 있다. 2차원 반도체 물질 층(101)은 양극성 반도체를 포함함으로써, 인가되는 게이트 전압의 극성에 따라 n 타입 또는 p타입의 구동 특성을 가질 수 있다. 상기 양극성 반도체는 흑린, MoS2, WS2, NbS2, TaS2, ZrS2, HfS2, TcS2, ReS2, CuS2, GaS2, InS2, SnS2, GeS2, PbS2, MoSe2, WSe2, NbSe2, TaSe2, ZrSe2, HfSe2, TcSe2, ReSe2, CuSe2, GaSe2, InSe2, SnSe2, Ge Se2, PbSe2, MoTe2, WTe2, NbTe2, TaTe2, ZrTe2, HfTe2, TcTe2, ReTe2, CuTe2, GaTe2, InTe2, SnTe2, GeTe2 및 PbTe2 중 적어도 하나를 포함할 수 있다.
그래핀 층(102)의 불화된(fluorinated) 접촉 표면은 상기 접촉 표면 상에 배치되는 금속 층(103)과 저저항 접촉을 달성할 수 있다. 2차원 반도체 물질 층에 금속 층을 직접 접촉시킬 경우, 상기 2차원 반도체 물질 층과 상기 금속층 사이의 계면 반응으로 인해 새로운 물질이나 결함 등이 형성되어 페르미 준위가 2차원 반도체 물질 층과 금속 층의 계면에서 고정되는 현상이 발생할 수 있다. 이와 같이 페르미 준위가 상기 계면에서 고정되면(페르미 준위 고정 효과(Fermi level pinning effect)라 함), 상기 2차원 반도체 물질 층과 상기 금속 층 사이의 접촉 저항이 증가하게 된다.
본 발명의 실시예에 따르면, 2차원 반도체 물질 층(101)과 금속 층(103) 사이에 화학적으로 안정한 불화된 그래핀 층이 배치됨에 따라 2차원 반도체 물질 층(101)과 금속 층(103) 사이의 반응이 억제되어 페르미 준위 고정 효과가 나타나지 않는다. 또한, 불화된 그래핀 층(102)과 2차원 반도체 물질 층(101)의 이종 접합 구조(heterostructure)는 그 자체가 저저항 접촉을 갖는다. 나아가, 불화된 그래핀 층(102)의 접촉 표면 상의 불소(F)가 그래핀 층(102)과 금속 층(103) 사이의 전하 이동을 매개하는 다리 역할을 하여 금속 층(103)에서 2차원 반도체 물질 층(101)으로 전하가 주입되는 효율이 더욱 증대될 수 있다. 즉, 불화된 그래핀 층(102)은 순수한 그래핀 층 대비 2차원 반도체 물질 층(101)과 금속 층(102) 사이의 접촉 저항을 더 감소시킬 수 있다.
본 발명의 일 실시예에 따르면, 화학적으로 안정한 불화된 그래핀 층(102)은 2차원 반도체 물질 층(101)을 봉지화(또는 패시베이션)할 수 있다. 공기중의 수분이나 제조 상의 파티클과 같은 오염 물질이 2차원 반도체 물질 층(101)의 표면에 흡착되면, 2차원 반도체 물질 층(101)을 이용한 최종 전자 소자의 성능이 저하되거나 이의 불량이 발생될 수 있다. 따라서 안정된 소자의 성능을 확보하거나 불량을 억제하기 위해서는, 상기 2차원 반도체 물질 층의 표면을 봉지화할 필요가 있다. 이 때 상기 불화된 그래핀을 2차원 반도체 물질 층(101)에 배치함으로써 2차원 반도체 물질 층(101)의 표면이 봉지화될 수 있다. 그 결과, 2차원 반도체 물질 층(101)을 봉지화하기 위한 추가 공정이 필요없다. 따라서 본 발명의 일 실시예에 따른 전자 소자용 전극 구조체(10)를 이용하여 전자 소자를 제조할 때 공정이 단순화되어 신뢰성 및 경제성이 확보될 수 있다.
본 발명의 일 실시예에 따르면, 불화된 그래핀 층(102)은 2 차원 반도체 물질 층(101)을 패터닝하기 위한 식각 마스크로서 기능할 수 있다. 상기 식각 마스크로서의 기능은 도 3a 내지 도 4를 참조하여 후술할 것이다.
일 실시예에서, 도 1b에 도시된 것과 같이, 불화된 그래핀 층(102)의 하지에 2차원 반도체 물질 층(101)이 제공된 경우, 금속 층(103)을 통하여 2차원 반도체 물질 층(101)으로 전하가 주입될 수 있다. 필요에 따라 금속 층(103)은 불화된 그래핀 층(102) 상에 복수 개, 예를 들면, 서로 이격된 제 1 금속 층(103_1) 및 제 2 금속 층(103_2)으로 제공될 수 있다. 발명의 일 실시예에 따르면, 금속 층(103)은 상기 2차원 반도체 물질 층(101) 상에 증착될 수 있다.
금속 층(103)의 재료는 전도성을 갖는 금속 물질이면 그 종류가 제한되지 않는다. 예를 들어 금속 층(103)의 재료는 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 구리(Cu), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈륨(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 지르코늄(Zr) 및 이들 중 2 이상의 합금으로 이루어지는 군에서 하나로 선택될 수 있다.
도 2는 본 발명의 일 실시예에 따른 2차원 전자 소자(20)를 설명하기 위한 도면이다.
도 2를 참조하면, 채널 층(204), 서로 이격된 제 1 및 제 2 소오스/드레인 전극 층들(201; 201_1, 201_2) 및 게이트 전극(205)를 포함하는 2차원 전자 소자(20)가 제공될 수 있다. 채널 층(204)은 2차원 반도체 물질 층(101)을 포함할 수 있다. 2차원 반도체 물질 층(101)의 재질에 관하여는 도 1을 참조할 수 있다.
본 발명의 일 실시예에 따르면, 2차원 전자 소자(20)는 기판(202)을 더 포함할 수 있다. 기판(202) 상에 채널 층(204)이 배치될 수 있다. 기판(202)의 재질에 관하여는 후술될 게이트 절연 층(203)의 실시예를 참고할 수 있다.
본 발명의 일 실시예에 따르면, 제 1 및 제 2 소오스/드레인 전극 층들(201; 201_1, 201_2)은 각각 서로 이격된 제 1 및 제 2 불화된 그래핀 층(102_1, 102_2) 및 서로 이격된 제 1 및 제 2 불화된 그래핀 층(102_1, 102_2) 상에 각각 배치된 제 1 및 제 2 금속 층(103_1, 103_2)를 가질 수 있다.
본 발명의 일 실시예에 따르면, 게이트 전극(205)은 탑(top) 게이트 구조를 가질 수 있다. 탑 게이트 구조의 게이트 전극(205)과 채널 층(204) 사이에는 게이트 절연 층(203)이 배치될 수 있다. 게이트 전극(205)은 제 1 및 제 2 소오스/드레인 전극 층들(201_1, 201_2)와 이격되어 배치될 수 있으며, 이 때 게이트 절연 층(203)은 제 1 및 제 2 불화된 그래핀 층들(102_1, 102_2) 사이에 배치될 수 있다.
본 발명의 다른 실시예에 따르면, 게이트 전극(205)은 보텀(bottom) 게이트 구조를 가질 수 있다. 채널 층(204)을 기준으로 제 1 및 제 2 소오스/드레인 전극 층들(201_1, 201_2)이 배치된 측과 반대 측인 기판(202)의 하지에 바텀 게이트 구조의 게이트 전극(205)이 배치될 수 있다. 이 경우 기판(202)은 게이트 절연 층(203)역할을 할 수 있다.
게이트 절연 층(203)의 재료는 그 위에 용액법이나 기상 증착법과 같은 성막법에 의해 박막 형성이 가능한 다양한 물질들 중에서 선택될 수 있다. 예를 들어, 게이트 절연 층(203)은 실리콘(Si), 실리콘-게르마늄(SiGe), 실리콘 탄화물(SiC), 또는 유리(glass)로 형성될 수 있다. 본 발명의 일 실시예에 따르면, 게이트 절연 층(203)은 유연한 2차원 전자 소자(20)를 구현하기 위하여 유연한 물질로 형성될 수 있다. 예를 들어, 게이트 절연 층(203)은 폴리에스터(polyester)계 고분자, 실리콘(silicon)계 고분자, 아크릴(acrylic)계 고분자, 폴리올레핀(polyolefin)계 고분자, 이들의 공중합체 및 육방정계 질화붕소(hBN)로 이루어지는 군에서 선택된 하나로 형성될 수 있다. 바람직하게는, 게이트 절연 층(203)은 상기 육방정계 질화붕소(hBN)로 형성될 수 있다. 상기 육방정계 질화붕소는 붕소와 질소가 1:1 비율로 구성된 화합물 중 육방정계 결정구조를 가지는 물질을 지칭하며, 그래핀과 유사하게 붕소와 질소 원자가 육각벌집 모양의 평평한 결정구조를 가지며, 이로 인해 상기 그래핀과 마찬가지로 유연성을 갖는다. 또한, 그래핀과 달리 상기 육방정계 질화붕소는 6eV 정도의 띠 간격을 가지므로 절연 층으로서의 성능이 우수할 수 있다. 또한 붕소와 질소가 강한 공유결합으로 결합되어 있어 물리적 및 화학적 안정성이 높아 2차원 반도체 물질 층(101)를 봉지화하는 봉지 층으로서의 성능 역시 우수할 수 있다.
도 3a 내지 도 4는 각각 본 발명의 일 실시예에 따른 2차원 전자 소자의 제조 방법을 설명하기 위한 도면이다.
도 3a 및 도 4를 참조하면, 2차원 반도체 물질 층(101)을 포함하는 채널 층(204)이 형성될 수 있다(S101). 2차원 반도체 물질 층(101)의 재질에 대해서는, 전술한 2차원 반도체 물질 층(101)에 관한 실시예를 참조할 수 있다.
2차원 반도체 물질 층(101) 상에 패턴화된 그래핀 층이 형성될 수 있다(S102). 본 발명의 일 실시예에 따르면, 상기 그래핀 층은 평면 형태로 제조한 후, 후공정(예를 들어, 리소그래피 공정)을 이용해 패턴화될 수 있다. 상기 평면 그래핀 층의 제조를 위해 기계적 박리법, 화학적 박리법, 화학 증기 증착법 또는 에피택시 합성법이 사용될 수 있다. 상기 기계적 박리법은 흑연 결정에서 상기 평면 그래핀 층 간의 약한 상호작용을 기계적인 힘으로 극복해 떼어내는 방법이다. 기계적 박리법은 시료 준비 과정이 간단하지만, 최대 크기가 마이크로미터 수준일 수 있다. 상기 화학적 박리법은 흑연 결정에서 박리된 그래핀 조각을 산화-환원 혹은 계면활성제를 이용한 화학적 방법을 통해 용액 상에 분산시키는 단계를 포함하는 방법이다. 상기 화학 증기 증착법(Chemical Vapor Deposition: CVD)은 고온에서 탄소와 카바이드 합금을 잘 형성하거나 탄소를 잘 흡착하는 전이 금속(transition metal)을 평면 촉매 층으로 이용하여 상기 평면 그래핀 층을 합성하는 방법이다. 먼저 상기 평면 촉매 층으로 활용할 니켈, 구리를 기판 위에 증착하고, 1000℃에서 메탄, 수소 혼합 가스와 반응시켜 적절한 양의 탄소가 상기 평면 촉매 층에 녹아 들어가거나 흡착되도록 한다. 이후 냉각을 하면 상기 평면 촉매 층에 포함되어 있던 탄소 원자들이 표면에서 결정화되면서 상기 평면 그래핀 층을 형성하게 된다. 합성된 상기 평면 그래핀 층은 상기 평면 촉매 층을 제거함으로써 상기 기판으로부터 분리시킨 후 사용할 수 있다. 상기 에피택시(epitaxy) 합성법은 고온에서 실리콘 카바이드(SiC)와 같은 시료에 흡착되어 있거나 포함되어 있던 탄소를 표면의 결을 따라 상기 평면 그래핀 층으로 성장시키는 것이다. 상기 에피택시 합성법을 이용하면 웨이퍼 크기 정도로 결정의 크기가 균일한 상기 평면 그래핀 층을 합성할 수 있지만 상기 기계적 박리법이나 상기 화학 증기 증착법에 의해 성장한 상기 평면 그래핀 층보다 상대적으로 전기적 특성이 떨어지고 제조 비용이 높을 수 있다.
본 발명의 다른 실시예에 따르면, 별도의 후공정 없이도 상기 패턴화된 그래핀을 성장시킬 수 있다. 예를 들어, 패턴화된 촉매 층을 이용하는 화학 증기 증착법 또는 용매 증발을 이용한 자기 조립법이 사용될 수 있다.
상기 패턴화된 그래핀 층을 식각 마스크로 사용하여 불소 함유 식각 가스에 의해 노출된 상기 2 차원 반도체 물질 층을 제거할 수 있다. 상기 2차원 반도체 물질 층의 상기 제거가 수행될 때, 2 차원 반도체 물질 층(101)에 상기 패턴화된 그래핀 층의 패턴이 전사되고, 상기 패턴화된 그래핀 층의 표면은 불화될 수 있다(S103). 상기 2차원 반도체 물질 층은 매우 얇아 외부 자극에 쉽게 손상될 수 있으며, 표면에 화학적으로 반응할 수 있는 불포화 결합(dangling bond)가 없기 때문에 통상적으로 표면을 기능화하기가 매우 어렵다. 하지만 반응성이 높은 불소 함유 식각 가스를 이용하면 상기 2차원 반도체 물질 층의 식각이 가능하다. 특히, 불소 함유 식각 가스는 노출시키는 것만으로 2차원 반도체 물질을 포함한 대부분의2차원 물질을 식각하는 특징이 있는데, 예외적으로 2차원 물질 중 그래핀을 식각하지 않고 불화(fluorination)한다. 따라서, 상기 패턴화된 그래핀 층이 2차원 반도체 물질 층 상에 형성되어 있는 영역에서는, 상기 패턴화된 그래핀 층이 상기 2차원 반도체 물질 층을 상기 불소 함유 식각 가스에 노출되지 않도록 보호하므로, 상기 2차원 반도체 물질 층이 식각되지 않을 수 있다. 대신 상기 불소 함유 식각 가스에 노출된 상기 패턴화된 그래핀 층의 표면이 불화될 수 있다. 반면, 상기 패턴화된 그래핀 층이 2차원 반도체 물질 층(101) 상에 형성되어 있지 않은 영역에서는, 상기 2차원 반도체 물질 층이 상기 불소 함유 식각 가스에 노출되므로 상기 2차원 반도체 물질 층이 식각될 수 있다. 즉, 상기 패턴화된 그래핀 층이 갖는 패턴에 의해, 상기 2차원 반도체 물질 층의 패턴이 결정될 수 있으므로 상기 식각 공정을 사용하여 상기 2차원 반도체 물질 층의 패턴을 제어하는 것이 가능하다.
상기 불소 함유 식각 가스는 XeF2, XeF4, XeF6, NF3, IF5, IF7, KrF2, SF6, C2F6, F2, CF4, ClF3, N2F4, N2F2, N3F, NFH2, NH2F, C3F8, C4F8, C5F8, CHF3, CH2F2, CH3F, COF2, HF, C2HF5, C2H2F4, C2H3F3, C2H4F2, C2H5F, C3F6 및 이들 중 2 이상의 조합으로 이루어지는 군에서 하나로 선택될 수 있다. 전술한 실시예는 예시적일 뿐 본 발명이 이에 한정되는 것은 아니다.
상기 불화된 표면 상에 접촉되도록 금속 층이 더 형성될 수 있다. 상기 금속 층이 더 형성됨으로써 불화된 접촉 표면을 갖는 상기 패턴화된 그래핀 층 및 상기 금속 층을 각각 포함하는 제 1 및 제 2 소오스/드레인 전극 층이 형성될 수 있다(S104). 상기 금속 층의 재질, 개수 및 상기 금속 층이 형성되는 위치에 대해서는 전술된 금속 층(103)에 관한 실시예를 참조할 수 있다.
도 5는 본 발명의 일 실시예에 따른 상기 2차원 전자 소자의 광학 현미경 이미지이다. 육방결정 붕화질소(hBN) 기판 상에 상기 2차원 반도체 물질 층으로서 단일층(monolayer)인 이황화 몰리브덴(MoS2) 층이 형성되었다. 그 후, 상기 패턴화된 그래핀 층을 식각 마스크로 사용하여 상기 이황화 몰리브덴 층 상에 올린 후, 3 torr의 기압을 갖는 제논 디플루오라이드(XeF2) 기체를 상기 식각 가스로 사용하여 피실험체인 상기 2차원 전자 소자에 720초 동안 노출시켰다. 상기 노출에 의해 불화된 접촉 표면을 갖는 상기 패턴화된 그래핀을 포함하는 상기 2차원 전자 소자를 도 5의 우측에, 상기 노출 전의 불화되지 않은 접촉 표면을 갖는 상기 패턴화된 그래핀을 포함하는 상기 2차원 전자 소자를 도 5의 좌측에 나타내었다.
도 5를 참조하면, 패턴화된 그래핀 층은 상기 식각 가스에 의해 식각되지 않고, 오히려 불화된 것이 확인될 수 있다. 또한 상기 패턴화된 그래핀 층이 형성된 영역의 상기 이황화 몰리브덴 층은 식각되지 않은 반면, 그래핀 층을 올리지 않은 상기 이황화 몰리브덴 층은 식각되어 제거된 것이 확인될 수 있다.
도 6은 도 5의 실시예에 의해 제조된, 불화 공정을 거친 후의 상기 2차원 전자 소자의 소스 드레인 전류(Isd)-소스 드레인 전압(Vsd) 그래프이다.
도 6을 참조하면, 게이트 전압(Vg)이 양의 방향으로 증가될수록, 예를 들면, -70 V(6A), 10 V(6B), 35 V(6C) 및 70 V(6D)로 증가될수록, 동일 소스 드레인 전압(Vsd) 하에서 상기 2차원 전자 소자의 전도도가 높아지고, 저항이 감소되는 것이 확인될 수 있다. 또한, 본 발명의 실시예에 따르면, 전류-전압 특성이 모든 게이트 전압 하에서 선형성을 가져 옴의 법칙을 따르기 때문에, 전자 소자의 오믹 콘택이 제공될 수 있다.
도 7은 도 5의 실시예에 의해 제조된 2차원 전자 소자의, 전류(Ids)-게이트 전압(Vg)을 측정 방향에 따라 나타낸 그래프이다. 적색 곡선(7A)은 게이트 전압을 증가시켜가면서 측정된 그래프이며, 청색 곡선(7B)은 게이트 전압이 다시 감소함에 따라 측정된 그래프이다.
도 7을 참조하면, 소스 드레인 전압이 500mV일 때, 불화 공정 후의 2차원 전자 소자의 전하이동도는 최대 160cm2/Vs인 것이 확인될 수 있다. 상기 전하이동도 값은 상기 이황화 몰리브덴 층을 사용하였을 때 기준으로 이론적인 수치에 근접하는 값으로, 전극 저항의 감소와 채널 층의 봉지화로 인해 성능이 향상되었음이 확인될 수 있다.
10: 전자 소자용 전극 구조체
101: 2차원 반도체 물질 층
102: 불화된 그래핀 층
103: 금속 층
103_1: 제 1 금속 층
103_2: 제 2 금속 층
20: 2차원 전자 소자
201: 소오스/드레인 전극 층
201_1: 제 1 소오스/드레인 전극 층
201_2: 제 2 소오스/드레인 전극 층
202: 기판
203: 게이트 절연 층
204: 채널 층
205: 게이트 전극

Claims (13)

  1. 불화된(fluorinated) 접촉 표면을 갖는 그래핀 층; 및
    상기 접촉 표면 상에 형성된 금속 층을 포함하고,
    상기 그래핀 층의 하지에 2 차원 반도체 물질 층이 배치되며,
    상기 불화된 접촉 표면을 갖는 그래핀 층은 상기 2 차원 반도체 물질 층을 패터닝하기 위한 식각 마스크로서 기능을 하는 전자 소자용 전극 구조체.
  2. 제 1 항에 있어서,
    상기 접촉 표면은 극성 절연 층인 전자 소자용 전극 구조체.
  3. 제 1 항에 있어서,
    상기 2 차원 반도체 물질 층은 상기 불화된 접촉 표면을 갖는 그래핀 층에 의해 봉지된 전자 소자용 전극 구조체.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 2차원 반도체 물질 층은 Mo, W, Nb, Ta, Zr, Hf, Tc, Re, Cu, Ga, In, Sn, Ge 및 Pb로 이루어진 군에서 선택되는 1종 이상의 금속 원소와 S, Se 및 Te로 이루어진 군에서 선택되는 1종 이상의 칼코겐 원소를 포함하는 전이 금속 디칼코게나이드(Transition Metal dichalcogenides), 흑린(black phosphorus) 또는 이의 조합을 포함하는 전자 소자용 전극 구조체.
  6. 제 1 항에 있어서,
    상기 금속 층은 상기 접촉 표면 상에 증착된 전자 소자용 전극 구조체.
  7. 제 1 항에 있어서,
    상기 그래핀 층은 단일층(monolayer)인 전자 소자용 전극 구조체.
  8. 2차원 반도체 물질 층을 포함하는 채널 층을 형성하는 단계;
    상기 2차원 반도체 물질 층 상에 패턴화된 그래핀 층을 형성하는 단계;
    상기 패턴화된 그래핀 층을 식각 마스크로 사용하여 불소 함유 식각 가스에 의해 노출된 2 차원 반도체 물질 층을 제거하여 상기 2 차원 반도체 물질 층에 상기 패턴화된 그래핀 층의 패턴을 전사하고, 상기 패턴화된 그래핀 층의 표면을 불화시키는 단계를 포함하는 2차원 전자 소자의 제조 방법.
  9. 제 8 항에 있어서,
    상기 불화된 표면 상에 금속 층이 접촉되도록, 상기 패턴화된 그래핀 층 및 상기 금속 층을 각각 포함하는 제 1 및 제 2 소오스/드레인 전극 층을 형성하는 단계를 더 포함하는 2차원 전자 소자의 제조 방법.
  10. 제 8 항에 있어서,
    상기 불소 함유 식각 가스는 XeF2, XeF4, XeF6, NF3, IF5, IF7, KrF2, SF6, C2F6, F2, CF4, ClF3, N2F4, N2F2, N3F, NFH2, NH2F, C3F8, C4F8, C5F8, CHF3, CH2F2, CH3F, COF2, HF, C2HF5, C2H2F4, C2H3F3, C2H4F2, C2H5F, C3F6 및 이들 중 2 이상의 조합으로 이루어지는 군에서 하나로 선택되는 2차원 전자 소자의 제조 방법.
  11. 2차원 반도체 물질 층을 포함하는 채널 층;
    상기 채널 층 상에 형성되고, 불화된 접촉 표면을 갖는 그래핀 층; 및 상기 그래핀 층 상에 서로 이격되어 배치되며, 상기 그래핀 층의 상기 접촉 표면 상에 형성된 금속 층을 각각 포함하는 제 1 및 제 2 소오스/드레인 전극 층들; 및
    상기 제 1 및 제 2 소오스/드레인 전극 층들의 각 그래핀 층 사이에 배치된 게이트 절연 층 및 상기 게이트 절연 층 상에 형성된 게이트 전극을 더 포함하고,
    상기 불화된 접촉 표면을 갖는 그래핀 층은 상기 2 차원 반도체 물질 층을 패터닝하기 위한 식각 마스크로서 기능을 하는 2차원 전자 소자.
  12. 제 11 항에 있어서,
    상기 게이트 전극은 탑(top) 게이트 구조 또는 보텀(bottom) 게이트 구조 중 어느 하나의 구조를 갖는 2차원 전자 소자.
  13. 2차원 반도체 물질 층을 포함하는 채널 층;
    상기 채널 층 상에 형성되고, 불화된 접촉 표면을 갖는 그래핀 층;
    상기 그래핀 층 상에 서로 이격되어 배치되며, 상기 그래핀 층의 상기 접촉 표면 상에 형성된 금속 층을 각각 포함하는 제 1 및 제 2 소오스/드레인 전극 층들; 및
    상기 제 1 및 제 2 소오스/드레인 전극 층들 사이에 배치된 게이트 절연 층 및 상기 게이트 절연 층 상에 형성된 게이트 전극을 포함하고,
    상기 2차원 반도체 물질 층은 Mo, W, Nb, Ta, Zr, Hf, Tc, Re, Cu, Ga, In, Sn, Ge 및 Pb로 이루어진 군에서 선택되는 1종 이상의 금속 원소와 S, Se 및 Te로 이루어진 군에서 선택되는 1종 이상의 칼코겐 원소를 포함하는 전이 금속 디칼코게나이드(Transition Metal dichalcogenides), 흑린(black phosphorus) 또는 이의 조합을 포함하고,
    상기 그래핀 층은 불화된 접촉 표면을 갖는 제 1 그래핀 층 영역 및 불화된 접촉 표면을 갖는 제 2 그래핀 층 영역을 포함하고,
    상기 불화된 접촉 표면을 갖는 상기 제 1 그래핀 층 영역은 상기 2차원 반도체 물질 층과 상기 제 1 소오스/드레인 전극 층 사이에 배치되고,
    상기 불화된 접촉 표면을 갖는 상기 제 2 그래핀 층 영역은 상기 2차원 반도체 물질 층과 상기 제 2 소오스/드레인 전극 층 사이에 배치되는 2차원 전자 소자.
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