KR20170019338A - 그래핀을 절연체 및 디바이스에 집적화를 위한 그래핀 플루오르화 - Google Patents

그래핀을 절연체 및 디바이스에 집적화를 위한 그래핀 플루오르화 Download PDF

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KR20170019338A
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로만 카우디요
우가 아브지
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인텔 코포레이션
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Abstract

본 개시 내용의 실시예들은 플루오르화 그래핀의 층을 포함하는 다층 그래핀 어셈블리들, 그런 구조체들을 포함하는 다이들 및 시스템들뿐만 아니라, 제조 방법들을 기술한다. 플루오르화 그래핀은 비플루오르화 그래핀 층들의 바람직한 특성을 유지하면서 절연 인터페이스를 다른 그래핀 층들에 제공한다. 어셈블리들은 집적 회로 디바이스에서 그래핀을 이용하고 그래핀을 다른 재료들과 인터페이스하기 위한 새로운 옵션들을 제공한다. 다른 실시예들이 설명되고/되거나 청구될 수 있다.

Description

그래핀을 절연체 및 디바이스에 집적화를 위한 그래핀 플루오르화{GRAPHENE FLUORINATION FOR INTEGRATION OF GRAPHENE WITH INSULATORS AND DEVICES}
본 개시 내용의 실시예는 일반적으로 집적 회로들의 분야에 관한 것으로, 보다 상세하게는 집적 회로 디바이스들에 사용하기 위한 플루오르화 그래핀(fluorinated graphene)을 포함하는 다층 그래핀 구조체들, 다층 그래핀 구조체들을 통합한 다이들 및 시스템들, 및 그런 구조체들 및 디바이스들을 형성하는 방법에 관한 것이다.
그래핀은 이것이 고-이동도 잠재력 및 본래 얇은 바디 지오메트리(body geometry)를 나타내기 때문에 관심이 높은 재료이다. 그러나 일반적으로는, 그래핀의 컨덕턴스 및 이동도에 상당한 감소 없이 집적 회로(IC) 디바이스들에서 사용하기 위해 그래핀을 절연체들에 인터페이스하는 것이 어려웠다. 플루오르화는 그래핀의 비저항을 크게 증가시키고 그래핀을 절연체로 변환시키는 것으로 밝혀졌지만, 그래핀의 유용한 컨덕턴스 및 이동도 특성을 유지하면서 고품질 인터페이스 절연체를 그래핀에 배치하는 문제는 해결할 수 없었다.
본 발명의 실시예는 첨부된 도면과 결합하여 하기의 상세한 설명으로부터 용이하게 이해할 것이다. 본 설명을 용이하게 하기 위해, 유사한 참조 부호들은 유사한 구성요소들을 가리킨다. 실시예들은 첨부된 도면에서 예로서 예시되며 제한적인 것이 아니다.
도 1a-e는 일부 실시예에 따른, 상이한 그래핀 어셈블리들의 단면 측면도들을 개략적으로 예시한다.
도 2a-b는 일부 실시예에 따른, 다른 유전체 재료들을 통합한 그래핀 어셈블리들의 단면 측면도들을 개략적으로 예시한다.
도 3a-b는 일부 실시예에 따른, 채널 또는 상호접속 구조체들에서 사용하기 위한 그래핀 어셈블리들의 단면 측면도들을 개략적으로 예시한다.
도 4a-c는 일부 실시예에 따른, 그래핀 및 터널 장벽으로 사용되는 플루오르화 그래핀의 단면 측면도들을 개략적으로 예시한다.
도 5는 일부 실시예에 따른, 집적 회로(IC) 어셈블리의 단면 측면도를 개략적으로 예시한다.
도 6은 일부 실시예에 따른, 그래핀 어셈블리를 제조하는 방법을 위한 흐름도를 개략적으로 예시한다.
도 7은 일부 실시예에 따른, 그래핀 어셈블리를 제조하는 방법을 위한 흐름도를 개략적으로 예시한다.
도 8은 일부 실시예에 따른, 선택적 플루오르화 영역들을 포함하는 그래핀 어셈블리를 제조하는 방법을 위한 흐름도를 개략적으로 예시한다.
도 9는 일부 실시예에 따른, 본 명세서에 기술된 그래핀 구조체를 포함할 수 있는 예시적 시스템을 개략적으로 예시한다.
본 개시 내용의 실시예들은 플루오르화 그래핀을 포함하는 다층 그래핀 어셈블리들, 그런 어셈블리들을 통합한 다이들 및 시스템들, 및 그래핀 어셈블리들을 형성하는 방법을 포함한다. 적어도 하나의 플루오르화 그래핀 층을 갖는 다층 어셈블리들의 사용은 그래핀이 그것의 컨덕턴스 또는 고 이동도의 열화 없이 다른 재료들과 인터페이스하고 IC 디바이스들에 사용되는 것을 허용한다. 플루오르화 그래핀 층/층들은 절연성 인터페이스를 다른 그래핀 층들에 제공하고, 다른 그래핀 층들은 이들의 바람직한 컨덕턴스 및 이동도 성능을 유지한다. 다층 그래핀 어셈블리들의 다수의 구현이 개시된다.
이하의 설명에서, 예시적 구현들의 다양한 양태들이, 본 기술 분야의 통상의 기술자에 의해, 자신들의 작업의 요지를 본 기술분야의 통상의 다른 기술자에게 전달하기 위해 통상적으로 채택된 용어들을 이용하여 설명될 것이다. 그러나, 본 기술분야의 통상의 기술자들에게는 본 개시 내용의 실시예들이 설명되는 양태들의 일부만으로 실시될 수 있다는 점이 명백할 것이다. 설명의 목적으로, 예시적 구현들의 완전한 이해를 제공하기 위해 특정한 숫자, 재료들 및 구성들이 개시된다. 그러나, 본 기술분야의 통상의 기술자에게는 본 개시 내용의 실시예들이 특정 상세 사항들 없이도 실시될 수 있다는 점이 명백할 것이다. 그 외의 예에서, 예시적 구현을 모호하게 하지 않기 위해 주지된 특징들은 생략되거나, 간략화된다.
다음의 상세한 설명에서, 본 명세서의 일부를 형성하는 첨부 도면들에 대한 참조가 이루어지고, 여기서 유사한 번호들은 전체에 걸쳐 유사한 부분들을 지시하며, 본 개시 내용의 발명 대상이 실시될 수 있는 실시예들이 예시로서 도시되어 있다. 기타 실시예들이 이용될 수 있고 본 명세의 범위에서 일탈하지 않고 구조적 및 논리적 변경들이 이루어질 수 있다는 것을 이해해야 한다. 그러므로, 이하의 상세한 설명은 제한적인 의미를 갖는 것이 아니며, 실시예들의 범위는 첨부된 청구범위 및 그 동등물에 의해 정의된다.
본 개시 내용의 목적을 위해, "A 및/또는 B"라는 문구는 (A), (B), 또는 (A 및 B)를 의미한다. 본 개시 내용의 목적을 위해, "A, B 및/또는 C"라는 문구는 (A), (B), (C), (A 및 B), (A 및 C), (B 및 C), 또는 (A, B 및 C)를 의미한다.
본 기재는 상부/하부(top/bottom), 안/밖(in/out), 및 위/아래(over/under) 등과 같은 관점 기반의 설명들을 이용할 수 있다. 이러한 설명들은, 단지 논의를 용이하게 하는데 사용되며, 본 명세서에 설명되는 실시예들의 적용을 임의의 특정 방향으로 제한하고자 의도되지 않는다.
본 기재는 "실시예에서", "실시예들에서", 또는 "일부 실시예에서"라는 문구들을 이용할 수 있으며, 이들 각각은 동일 또는 상이한 실시예들 중 하나 이상을 지칭할 수 있다. 더구나, 본 개시 내용의 실시예들과 관련하여 사용되는 바와 같은 "포함되는(comprising)", "포함하는(including)", "갖는(having)" 등의 용어들은 동의어이다.
"~와 결합된(coupled with)"이라는 용어가 그것의 파생어와 함께 본 명세서에서 이용될 수 있다. "결합된"은 다음 중 하나 이상을 의미할 수 있다. "결합된"은 2 이상의 요소가 직접적인 물리적 또는 전기적 접촉을 하고 있는 것을 의미할 수 있다. 그러나, "결합된"은 또한 2 이상의 요소가 서로 간접적으로 접촉하지만, 여전히 서로 협력하거나 상호작용함을 의미할 수 있고, 하나 이상의 다른 요소가 서로 결합되는 것으로 지칭되는 요소들 사이에서 결합 또는 접속되는 것을 의미할 수 있다. "직접 결합된"이란 용어는 2 이상의 요소들이 직접 접촉하고 있음을 의미할 수 있다.
다양한 실시예에서, "제2 피처(feature) 위에 형성되거나, 퇴적되거나, 달리 배치된 제1 피처"라는 문구는 제1 피처가 제2 피처 위에 형성되거나, 퇴적되거나, 배치되는 것을 의미할 수 있고, 제1 피처의 적어도 일부는 제2 피처의 적어도 일부와 직접 접촉(예를 들어, 직접적인 물리적 및/또는 전기적 접촉) 또는 간접 접촉(예를 들어, 제1 피처와 제2 피처 사이에서 하나 이상의 다른 피처를 가짐)될 수 있다.
본 명세서에서 사용되는 바와 같이, 용어 "모듈"은 주문형 집적회로(ASIC)(Application Specific Integrated Circuit), 전자 회로, SOC(system-on-chip), 하나 이상의 소프트웨어 또는 펌웨어 프로그램들을 실행하는 프로세서(공유, 전용, 또는 그룹) 및/또는 메모리(공유, 전용, 또는 그룹), 조합 논리 회로, 및/또는 설명된 기능성을 제공하는 다른 적합한 컴포넌트들을 지칭하거나, 그것의 일부이거나, 그것을 포함할 수 있다.
도 1a-e는 일부 실시예에 따른, 상이한 그래핀 어셈블리들의 단면 측면도들을 예시한다. 각각의 어셈블리에서, 플루오르화 그래핀의 하나 이상의 층은 전하 또는 스핀 기반 디바이스(예를 들어, 트랜지스터 또는 비-로컬(non-local) 스핀 밸브)를 위한 유전체 재료 또는 터널 장벽으로 이용될 수 있다. 또한, 각각의 어셈블리는 전하 또는 스핀 전류를 전도하는 데 이용될 수 있는 비플루오르화 그래핀의 하나 이상의 층을 포함할 수 있다. 상이한 층들을 명확하게 하기 위해 작은 공간들이 도면 전체에 포함되었다. 실제로 층들은 서로 접촉될 수 있고, 도면들은 상이한 층들을 보다 용이하게 식별하고 라벨링하기 위해 일부 경우(특히, 동일 재료의 다수의 층이 서로 인접하게 배치되는 경우)에 단면들의 일부 분해도를 도시한다고 간주하여야 한다. 달리 언급되지 않는 한, 층들 간의 임의의 갭들은 이러한 의도를 위해 포함된 것이고, 최종 어셈블리에서 갭들 또는 공간들을 표현하도록 의도된 것이 아니다.
도 1a는 그 도전성 속성을 유지할 수 있고 따라서 전하 또는 스핀 전류를 전도하는 데 유용할 수 있는 비플루오르화 그래핀의 층(106), 및 절연성이며 전계 효과 게이트를 위한 유전체 재료의 역할을 할 수 있는 플루오르화 그래핀의 층(104)을 포함할 수 있는 어셈블리(100)를 예시한다. 게이트(102)는 플루오르화 그래핀의 층(104) 상에 형성될 수 있다. 게이트 전극 재료는, 예를 들어 일함수 금속들과 같은 하나 이상의 금속을 포함하는 임의의 적절한 전기 전도성 재료로 구성될 수 있다. 플루오르화 그래핀의 층(104)은 비플루오르화 그래핀의 층(106)의 도전 특성을 감소시키지 않고서 게이트가 형성되게 할 수 있다. 이런 방식으로, 인터페이스로서 하나 이상의 플루오르화 그래핀 층을 이용하여 비플루오르화 그래핀 층들의 원하는 전기 전도도를 유지하면서, 그래핀을 재료들과 인터페이스하고 그래핀을 디바이스들에 통합하는 것이 가능할 수 있다. 게다가, 플루오르화 그래핀 층은, 핀-홀 자유(pin-hole free) 고품질 유전체를 그래핀 상에 퇴적할 때 부닥치는 전형적인 문제를 회피하면서 매우 얇은 핀-홀 자유 유전체 재료 및/또는 인터페이스를 제공할 수 있다.
도 1b는 다른 어셈블리(110)를 도시한다. 어셈블리(110)는 비플루오르화 그래핀 층(119)을 포함할 수 있다. 비플루오르화 그래핀 층(119)은 그것의 도전 특성을 유지하고, 따라서 전하 또는 스핀 전류를 전도하는 데 유용할 수 있다. 어셈블리(110)는 플루오르화 그래핀의 다층(114, 116, 118)을 더 포함할 수 있다. 층들(114, 116, 118)은 개별적으로 퇴적되고 플루오르화되거나, 또는 이하의 도 6-8에서 상세히 논의되는 바와 같이 분리해서 플루오르화되고 그 다음에 결합될 수 있다. 어셈블리(110)는 게이트(112)를 더 포함할 수 있다. 게이트(112)는 상술한 게이트(102)와 유사할 수 있다.
도 1c는 어셈블리(120)를 도시한다. 어셈블리(120)는 3개의 비플루오르화 그래핀 층(129, 128, 126)을 포함할 수 있다. 비플루오르화 그래핀 층들(129, 128, 126)은 그들의 도전 특성을 유지할 수 있고, 따라서 전하 또는 스핀 전류를 전도하는 데 유용할 수 있다. 이전 실시예들과 비교하여, 추가적인 비플루오르화 그래핀 층들의 존재는 어셈블리의 전하 또는 스핀 운반 용량을 증가시킬 수 있다. 어셈블리(120)는 플루오르화 그래핀의 층(124)을 더 포함할 수 있다. 어셈블리(120)는 게이트(122)를 더 포함할 수 있다. 게이트(122)는 상술한 게이트(102)와 유사할 수 있다.
도 1d는 어셈블리(130)를 도시한다. 어셈블리(130)는 2개의 비플루오르화 그래핀 층(139, 138)을 포함할 수 있다. 비플루오르화 그래핀 층들(139, 138)은 그들의 도전 특성을 유지할 수 있고, 따라서 전하 또는 스핀 전류를 전도하는 데 유용할 수 있다. 일부 이전 실시예와 비교하여, 추가적인 비플루오르화 그래핀 층의 존재는 어셈블리의 전하 운반 용량을 증가시킬 수 있다. 어셈블리(130)는 플루오르화 그래핀의 2개의 층(136, 134)을 더 포함할 수 있다. 어셈블리(130)는 게이트(132)를 더 포함할 수 있다. 게이트(132)는 상술한 게이트(102)와 유사할 수 있다. 2개의 비플루오르화 그래핀 층(139, 138)이 도시되었지만, 추가적인 비플루오르화 그래핀 층이 포함될 수 있다.
도 1e는 어셈블리(140)를 도시한다. 어셈블리(140)는 비플루오르화 그래핀 층(149)을 포함할 수 있다. 비플루오르화 그래핀 층(149)은 그것의 도전 특성을 유지할 수 있고, 따라서 전하 또는 스핀 전류를 전도하는 데 유용할 수 있다. 어셈블리(140)는 플루오르화 그래핀의 3개의 층(148, 146, 144)을 더 포함할 수 있다. 어셈블리(140)는 게이트를 더 포함할 수 있다. 전술한 게이트와는 달리, 게이트는 비플루오르화 그래핀의 하나 이상의 층으로 형성될 수 있다. 이 경우, 3개의 층(152, 154, 156)이 도시되지만, 더 적거나 많은 수의 층이 이용될 수 있다. 이런 방식으로, 그래핀으로부터 수직 터널링 전계 효과 트랜지스터(FET)를 형성하는 것은 가능할 수 있으며, 이에 의해 터널링 전류가 캐리어 밀도를 조절함으로써 변조될 수 있거나, 또는 비플루오르화 그래핀 층(149) 또는 그래핀 게이트(본 예에서는 층들(152, 154, 156)을 포함함) 중 어느 하나 또는 양자가 캐리어 농도를 조절함으로써 다른 게이트(도시되지 않음)와 정전기적으로 또는 화학적으로 결합될 수 있다. 특정한 배열로 도시되었지만, 하나 이상의 그래핀 층으로부터 형성되는 게이트는, 어셈블리들(100, 110, 120, 130)을 포함하나 이에 제한되지 않는 임의의 수의 어셈블리들에 통합될 수 있다. 게다가, 다른 어셈블리 구성은 특정적으로 도시되고 논의된 것들보다 더 많거나 적은 그래핀(플루오르화 및 비플루오르화 모두의) 층을 가진 어셈블리들을 포함하는 것이 가능하다. 비플루오르화 그래핀 층(149)은 다이 제조 프로세스 동안 다이의 기판 또는 다른 층에 형성되거나 결합될 수 있다.
도 2a-b는 일부 실시예에 따른, 다른 유전체 재료를 통합한 그래핀 어셈블리들의 단면 측면도들을 예시한다. 이들 실시예에서, 플루오르화 그래핀 층들은 비플루오르화 그래핀 층들의 바람직한 도전 특성들을 유지하면서, 비플루오르화 그래핀 층들을 다른 유전체 재료들에 인터페이스하기 위해 이용될 수 있다.
도 2a는 어셈블리(200)를 도시한다. 어셈블리(200)는 비플루오르화 그래핀 층(208)을 포함할 수 있다. 앞서 논의한 바와 같이, 비플루오르화 그래핀 층(208)은 전하 또는 스핀 전류를 운반하는 데 이용될 수 있다. 단일 비플루오르화 그래핀 층(208)으로 도시될지라도, 추가적인 비플루오르화 그래핀 층들은 일부 실시예에서, 예를 들어 어셈블리(200)의 전하 또는 스핀 운반 용량을 증가시키기 위해 포함될 수 있다. 어셈블리(200)는 플루오르화 그래핀 층(206)을 더 포함할 수 있다. 플루오르화 그래핀 층(206)은 비플루오르화 그래핀 층(208)과 유전체 재료(204) 사이에서 인터페이스의 역할을 할 수 있다. 다양한 실시예들에 따르면, 유전체 재료(204)는, 예를 들어 실리콘 이산화물(SiO2) 또는 하이-k 재료와 같은 재료로 형성된 게이트 유전체일 수 있다. 게이트 유전체 층에 사용될 수 있는 하이-k 재료들의 예들은, 하프늄 산화물, 하프늄 실리콘 산화물, 란타늄 산화물, 란타늄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈륨 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물, 및 납 아연 니오브산염(lead zinc niobate)을 포함하지만, 이들로 제한되지는 않는다. 어셈블리(200)는 또한 게이트(202)를 포함할 수 있다. 게이트(202)는 앞서 논의한 바와 같이, 게이트(102)와 유사하고 게이트 전극 재료로부터 형성될 수 있다. 대안적으로, 게이트(202)는 도 2b에 도시되고 이전에 논의된 바와 같이 비플루오르화 그래핀의 하나 이상의 층으로부터 형성될 수 있다. 그러므로, 플루오르화 그래핀 층(206)을 제공하는 것은 비플루오르화 그래핀 층(208)의 도전 특성을 유지하면서, 다수의 다른 유전체 재료가 이용되게 할 수 있다. 게다가, 플루오르화 그래핀 층은, 고품질 유전체 재료들을 그래핀 상에 퇴적할 때 부닥치는 전형적인 문제를 회피하면서 매우 얇은 핀-홀 자유 인터페이스를 제공할 수 있다.
도 2b는 어셈블리(220)를 도시한다. 어셈블리(220)는 어셈블리(200)와 유사할 수 있지만, 이 경우에는 비플루오르화 그래핀의 3개의 층(222, 224, 226)으로부터 형성된 게이트로 도시된다. 이와 같이, 플루오르화 그래핀(228)의 추가 층은 게이트(특히, 층(226))와 유전체 재료(230) 사이에서 인터페이스의 역할을 하도록 포함될 수 있다. 어셈블리(200)와 유사하게, 어셈블리(220)는 비플루오르화 그래핀 층(234)을 포함할 수 있다. 앞서 논의한 바와 같이, 비플루오르화 그래핀 층(234)은 전하 또는 스핀 전류를 운반하는 데 사용될 수 있다. 단일 비플루오르화 그래핀 층(234)으로 도시될지라도, 추가적인 비플루오르화 그래핀 층들은 일부 실시예에서, 예를 들어 어셈블리(220)의 전하 또는 스핀 운반 용량을 증가시키기 위해 포함될 수 있다. 어셈블리(220)는 플루오르화 그래핀 층(232)을 더 포함할 수 있다. 플루오르화 그래핀 층(232)은 비플루오르화 그래핀 층(234)과 유전체 재료(230) 사이에서 인터페이스의 역할을 할 수 있다. 유전체 재료(230)는 상술한 유전체 재료(204)와 유사할 수 있다. 그러므로, 게이트와 유전체 재료 사이의 인터페이스로서 플루오르화 그래핀의 층을 포함시켜서 비플루오르화 그래핀의 하나 이상의 층으로부터 형성되는 게이트를 이용하는 것이 가능할 수 있다. 특정한 배열이 도시되었지만, 플루오르화 또는 비플루오르화 그래핀의 추가 층들을 포함하는 다른 변화가 가능하다.
도 3a-b는 채널 또는 상호접속 구조체에서 사용하기 위한 그래핀 어셈블리들의 단면 측면도들을 예시한다. 도 3a는 어셈블리(300)를 도시한다. 어셈블리(300)는 비플루오르화 그래핀 층(308)을 포함할 수 있다. 비플루오르화 그래핀 층(308)은 일부 실시예에서 채널 또는 상호접속의 역할을 할 수 있다. 단일 비플루오르화 그래핀 층(308)이 도시될지라도, 비플루오르화 그래핀의 다수의 층이 이전에 논의한 바와 같이 포함될 수 있다. 어셈블리(300)는 플루오르화 그래핀 층(306)을 더 포함할 수 있다. 플루오르화 그래핀 층(306)은 비플루오르화 그래핀 층(308) 상에 배치될 수 있다. 플루오르화 그래핀 층(306)은 비플루오르화 그래핀 층(308)과 유전체 재료(304) 사이에서 인터페이스를 제공할 수 있다. 일부 실시예에서, 유전체 재료는 유전 상수를 낮추기 위해 플루오르 및/또는 탄소가 도핑되거나 도핑되지 않은 SiO2를 포함할 수 있다. 게다가, 로우-k 상호접속 유전체는 유전 상수를 낮추기 위한 다른 정도의 다공률(porosity)을 가진 다공성일 수 있다. 포어(pore)들은 정렬되거나 정렬되지 않을 수 있으며, 로우-k 포로겐(porogen) 또는 공기로 구성될 수 있다. 100% 다공률의 경우에, 로우-k 유전체 재료는 일 구현에서 일반적으로 에어 갭으로 불리는 공기로 구성될 수 있다. 유전체 재료(304)는 인접 전하 운반 컴포넌트들, 예를 들어 인접한 상호접속 구조체들 사이에서 크로스-토크 또는 커패시턴스 문제를 방지하는 데 도움이 될 수 있다. 어셈블리(300)는 상호접속(320)을 더 포함할 수 있다. 상호접속(320)은 이하에서 더 상세히 논의되는 바와 같이, 전기 신호를 라우팅하기 위해 전도성 재료, 예를 들어 금속 또는 비플루오르화 그래핀으로부터 형성될 수 있다. 따라서, 일부 실시예에서, 플루오르화 그래핀 층(예를 들어, 306)의 사용은 비플루오르화 그래핀이 상호접속 구조체에서 이용되게 하고, 유전체들(예를 들어, 304)을 포함하는 다른 상호접속 재료들, 및 다른 금속들 또는 다른 비플루오르화 그래핀 상호접속들(예를 들어, 320)과 같은 다른 도전성 상호접속 구조체에 인터페이스되게 할 수 있다.
도 3b는 어셈블리(320)를 도시한다. 어셈블리(320)는 플루오르화 그래핀 및 유전체 재료의 조합에 의해 분리될 수 있는 2개의 다층 비플루오르화 그래핀 구조체를 도시한다. 이런 방식으로, 상호접속 배열에서 그래핀을 1차 도전체로 이용하는 것이 가능할 수 있다. 어셈블리(320)는 다수의 비플루오르화 그래핀 층(338, 336, 334)을 포함할 수 있다. 이전에 논의한 바와 같이, 다수의 층을 이용하는 것은 전하 또는 스핀 운반 용량을 증가시킬 수 있다. 비플루오르화 그래핀 층들(338, 336, 334)은 채널 또는 상호접속의 역할을 할 수 있다. 어셈블리(320)는 플루오르화 그래핀 층(332)을 더 포함할 수 있다. 플루오르화 그래핀 층(332)은 비플루오르화 그래핀 층들(338, 336, 334)과 유전체 재료(330) 사이에서 인터페이스의 역할을 할 수 있다. 유전체 재료(330)는 도 3a에 관하여 전술한 유전체 재료(304)와 유사할 수 있다. 제2 플루오르화 그래핀 층(326)은 유전체 재료(328)와 유전체 재료(328)의 다른 측면 상의 추가적인 비플루오르화 그래핀 층들 사이에서 인터페이스하기 위해 포함될 수 있다. 추가적인 비플루오르화 그래핀 층들(326, 324, 322)은 추가적인 상호접속 구조체를 형성하기 위해 포함될 수 있다. 따라서, 일부 실시예에서, 그래핀 상호접속들은 유전체 재료(304)와 상호접속들의 비플루오르화 그래핀 층들 사이에서 플루오르화 그래핀의 인터페이스 층(333, 328)을 갖는 유전체 재료(304)에 의해 서로 분리될 수 있다. 따라서, 비플루오르화 그래핀의 바람직한 도전성 특성들을 유지하면서 그래핀 상호접속들에서 다양한 유전체 재료를 활용하는 것이 가능할 수 있다.
도 4a-c는, 예를 들어 측면 로컬(lateral local) 또는 비-로컬(non-local) 스핀 밸브 디바이스에서 터널 장벽으로 이용되는 그래핀 및 플루오르화 그래핀의 단면 측면도들을 예시한다. 도 4a는 2개의 게이트 전극(402, 404)을 포함하는 어셈블리(400)를 도시한다. 게이트 전극들(402, 404)은 이전에 논의된 게이트 전극들과 유사할 수 있고, 스핀 기반 디바이스의 경우에는 하나의 스핀 유형이 다른 스핀 유형보다 더 많은 전자를 주입할 수 있는 강자성 금속 또는 다른 재료로 아마도 구성될 것이다. 어셈블리(400)는 또한, 게이트 전극들(402, 404)에 인접하게 위치한 비플루오르화 그래핀의 영역들(408, 410)을 갖는 플루오르화 그래핀의 층(406)을 포함할 수 있다. 이 배열은 플루오르화 층(406) 이전에 게이트 전극들(402, 404)을 형성함으로써 형성될 수 있다. 이런 방식으로, 게이트 전극들(402, 404)은 플루오르화 동작 동안 영역들(408, 410)을 위한 마스크의 역할을 할 수 있어, 영역들(408 및 410)이 플루오르화되는 것을 방지한다. 어셈블리(400)는 비플루오르화 그래핀 층(412)을 더 포함할 수 있다. 비플루오르화 그래핀 층(412)은 전하 기반 트랜지스터 디바이스 또는 스핀 기반 로컬 또는 비-로컬 스핀 밸브 디바이스의 전하 또는 스핀 채널의 역할을 할 수 있다.
도 4b는 2개의 게이트 전극(422, 424)을 포함하는 어셈블리(420)를 도시한다. 게이트 전극들(422, 424)은 이전에 논의된 게이트 전극들과 유사할 수 있다. 도 4a의 어셈블리(400)와 유사하게, 어셈블리(420)는 또한, 게이트 전극들(422, 424)에 인접하게 위치한 비플루오르화 그래핀의 영역들(428, 430)을 갖는 플루오르화 그래핀의 층(426)을 포함할 수 있다. 이 배열은 도 4a을 참고하여 전술한 바와 같이 형성될 수 있다. 어셈블리(400)와는 달리, 어셈블리(420)는 비플루오르화 그래핀 층을 포함하지 않는다. 오히려 어셈블리(420)는 도전성 재료의 층(432)을 포함할 수 있다. 도전성 재료(432)는 스핀 채널을 위한 Si와 같은 반도체, 또는 스핀 채널을 위한 Cu와 같은 금속, 또는 스핀 채널을 위한 MoS2와 같은 다른 2D 재료를 포함할 수 있다. 도전성 재료(432)는 전하 기반 트랜지스터 또는 스핀 기반 로컬 또는 비-로컬 스핀 밸브 디바이스의 전하 또는 스핀 채널의 역할을 할 수 있다. 따라서, 일부 실시예에서, 그래핀(플루오르화 또는 비플루오르화)은 다른 재료들이 채널들을 형성하는 데 이용될지라도 터널 장벽으로 이용될 수 있다.
도 4c는 2개의 게이트 전극(442, 444)을 포함하는 어셈블리(440)를 도시한다. 게이트 전극들(442, 444)은 이전에 논의된 게이트 전극들과 유사할 수 있고, 스핀 기반 디바이스의 경우에는 하나의 스핀 유형이 다른 스핀 유형보다 더 많은 전자를 주입할 수 있는 강자성 금속 또는 다른 재료로 아마도 구성될 것이다. 어셈블리(440)는 또한, 게이트 전극들(442, 444)에 인접하게 위치한 플루오르화 그래핀의 층(446)을 포함할 수 있다. 도 4a의 어셈블리(400)와는 달리, 어셈블리(440)에서는 게이트 전극들(442, 444)에 인접한 영역들(449 및 450)이 플루오르화 된다. 이런 방식으로, 층(446)의 플루오르화 그래핀은 디바이스를 위한 터널 장벽을 형성할 수 있다. 이런 배열은 플루오르화 층(446) 이후에 게이트 전극들(442, 444)을 형성함으로써 형성될 수 있다. 어셈블리(440)는 비플루오르화 그래핀 층(452)을 더 포함할 수 있다. 비플루오르화 그래핀 층(452)은 전하 기반 트랜지스터 디바이스 또는 스핀 기반 로컬 또는 비-로컬 스핀 밸브 디바이스의 전하 또는 스핀 채널의 역할을 할 수 있다.
도 5는 일부 실시예에 따른 집적 회로(IC) 어셈블리(500)의 단면 측면도를 개략적으로 예시한다. 일부 실시예에서, IC 어셈블리(500)는 패키지 기판(521)과 전기적 및/또는 물리적으로 결합되는 하나 이상의 다이(이하, "다이(502)")를 포함할 수 있다. 일부 실시예에서, 패키지 기판(521)은 보이는 바와 같이, 회로 보드(522)와 전기적으로 결합될 수 있다.
다이(502)는 CMOS 디바이스들의 형성과 관련하여 사용되는 박막 퇴적, 리소그래피, 에칭 등과 같은 반도체 제조 기술들을 이용하여 반도체 재료(예로서, 실리콘)로부터 제조된 개별 제품을 나타낼 수 있다. 일부 실시예에서, 다이(502)는 일부 실시예에서, 프로세서, 메모리, SoC, 또는 ASIC을 포함하거나 그의 일부일 수 있다. 일부 실시예에서, 예를 들어 몰딩 화합물 또는 언더필 재료(도시 안됨)와 같은 전기 절연성 재료가 다이(502) 및/또는 다이 레벨 상호접속 구조체들(506)의 적어도 일부분을 캡슐화할 수 있다.
다이(502)는, 예를 들어 도시된 바와 같이 플립-칩 구성으로 패키지 기판(521)과 직접 결합되는 것을 포함하는 매우 다양한 적합한 구성들에 따라 패키지 기판(521)에 부착될 수 있다. 플립 칩 구성에서, 회로를 포함하는 다이(502)의 활성 측면(S1)은 범프들, 필러들(pillars), 또는 다이(502)를 패키지 기판(521)과 전기적으로 또한 결합할 수 있는 다른 적합한 구조체들과 같은 다이 레벨 상호접속 구조체들(506)을 이용하여 패키지 기판(521)의 표면에 부착된다. 다이(502)의 활성 측면(S1)은 본 명세서에 기술된 바와 같이 다중-임계 전압 트랜지스터 디바이스들을 포함할 수 있다. 보이는 바와 같이, 비활성 측면(S2)은 활성 측면(S1)에 대향하여 배치될 수 있다.
다이(102)는 일반적으로 반도체 기판(502a), 하나 이상의 디바이스 층(이하, "디바이스 층(502b)") 및 하나 이상의 인터커넥트 층(이하, "인터커넥트 층(502c)")을 포함할 수 있다. 반도체 기판(502a)은 실질적으로, 예를 들어 일부 실시예에서 실리콘과 같은 벌크 반도체 재료로 구성될 수 있다. 디바이스층(502b)은 트랜지스터 디바이스들과 같은 능동 디바이스들이 반도체 기판상에 형성되는 영역을 나타낼 수 있다. 디바이스 층(502b)은, 예를 들어 그래핀 어셈블리들(예컨대, 전술한 100, 110, 120, 130, 140, 200, 210)과 같은 구조체 및/또는 트랜지스터 디바이스의 소스/드레인 영역들을 포함할 수 있다. 인터커넥트 층(502c)은 디바이스 층(502b) 내의 능동 디바이스들(이것은 전하 또는 스핀 기반 디바이스들일 수 있음)로/로부터 전기 신호들 또는 스핀 정보를 라우팅하도록 구성되는 상호접속 구조체들을 포함할 수 있다. 예를 들어, 인터커넥트 층(502c)은 전기적 라우팅 및/또는 접촉을 제공하기 위해 트렌치(trench)들 및/또는 비아(via)들을 포함할 수 있다. 일부 실시예에서, 300 및 320과 같은 어셈블리들은 상호접속 구조체들로 이용되고 인터커넥트 층(502c)의 일부로서 형성될 수 있다. 다양한 이전 도면들에 도시된 바와 같이, 게이트 전극 구조체들은 디바이스 층(502b)의 트랜지스터 디바이스와 인터커넥트 층(502c)의 상호접속 구조체들 사이에 배치되고 이들을 전기적으로 결합할 수 있다.
일부 실시예에서, 다이 레벨 상호접속 구조체들(506)은 다이(502)와 다른 전기 디바이스들 사이에서 전기 신호들을 라우팅하도록 구성될 수 있다. 전기 신호들은, 예를 들어 다이(502)의 동작과 관련하여 사용되는 입/출력(I/O) 신호들 및/또는 전력/접지 신호들을 포함할 수 있다.
일부 실시예에서, 패키지 기판(521)은, 예를 들어 ABF(Ajinomoto Build-up Film) 기판과 같은, 코어 및/또는 빌드-업 층들을 갖는 에폭시 기반 라미네이트 기판이다. 패키지 기판(521)은 다른 실시예들에서, 예를 들어, 유리, 세라믹, 또는 반도체 재료들로부터 형성되는 기판들을 포함하는 다른 적절한 유형들의 기판들을 포함할 수 있다.
패키지 기판(521)은 다이(502)로/로부터 전기 신호들을 라우팅하도록 구성되는 전기적 라우팅 피처들을 포함할 수 있다. 전기적 라우팅 피처들은, 예를 들어 패키지 기판(521)의 하나 이상의 표면상에 배치되는 패드들 또는 트레이스들(도시되지 않음) 및/또는 예를 들어, 패키지 기판(521)을 통해 전기 신호들을 라우팅하기 위한 트렌치들, 비아들 또는 다른 상호접속 구조체들과 같은 내부 라우팅 피처들(도시되지 않음)을 포함할 수 있다. 예를 들어, 일부 실시예에서, 패키지 기판(521)은 다이(502)의 각각의 다이-레벨 상호접속 구조체들(506)을 수용하도록 구성되는 패드들(도시되지 않음)과 같은 전기적 라우팅 피처들을 포함할 수 있다.
회로 보드(522)는 에폭시 라미네이트와 같은 전기 절연성 재료로 구성되는 인쇄 회로 보드(PCB)일 수 있다. 예를 들어, 회로 보드(522)는, 예를 들어 폴리테트라플루오로에틸렌(polytetrafluoroethylene), FR-4(Flame Retardant 4), FR-1과 같은 페놀 코튼지(phenolic cotton paper) 재료들, CEM-1 또는 CEM-3과 같은 코튼지 및 에폭시 재료들, 또는 에폭시 수지 프리프레그(prepreg) 재료를 이용하여 함께 라미네이트되는 직조 유리 재료들과 같은 재료들로 구성되는 전기 절연성 층들을 포함할 수 있다. 트레이스들, 트렌치들, 비아들과 같은 상호접속 구조체들(도시되지 않음)은 다이(502)의 전기 신호들을 회로 보드(522)를 통해 라우팅하도록 전기 절연성 층들을 통해 형성될 수 있다. 회로 보드(522)는 다른 실시예들에서 다른 적절한 재료들로 구성될 수 있다. 일부 실시예에서, 회로 보드(522)는 마더보드(예를 들어, 도 9의 마더보드(902))이다.
예를 들어, 솔더 볼들(512)과 같은 패키지 레벨 상호접속들은, 패키지 기판(521)과 회로 보드(522) 사이에서 전기 신호들을 더욱 라우팅하도록 구성되는 대응 솔더 조인트들(solder joints)을 형성하도록, 패키지 기판(521) 및/또는 회로 보드(522) 상의 하나 이상의 패드들(이하, "패드들(510)")에 결합될 수 있다. 패드들(510)은, 예를 들어 니켈(Ni), 팔라듐(Pd), 금(Au), 은(Ag), 구리(Cu) 및 이들의 조합들을 포함하는 금속과 같은 임의의 적절한 전기 전도성 재료로 구성될 수 있다. 다른 실시예들에서는, 패키지 기판(521)을 회로 보드(522)와 물리적 및/또는 전기적으로 결합하기 위한 다른 적절한 기술들이 이용될 수 있다.
IC 어셈블리(500)는, 예를 들어, 플립 칩 및/또는 와이어 본딩 구성들, 인터포저들(interposers), 시스템-인-패키지(SiP)(system-in-package) 및/또는 패키지-온-패키지(PoP)(package-on-package) 구성들을 포함하는 멀티-칩 패키지 구성들의 적절한 조합들을 포함하는 다른 실시예들에서의 매우 다양한 다른 적절한 구성들을 포함할 수 있다. 일부 실시예에서는, 다이(502)와 IC 어셈블리(500)의 다른 컴포넌트들 사이에서 전기 신호들을 라우팅하기 위한 다른 적절한 기술들이 이용될 수 있다.
도 6은 일부 실시예에 따른, 그래핀 어셈블리를 제조하는 방법(600)을 위한 흐름도를 예시한다. 방법(600)은 그래핀을 각각 포함하는 제1 층 및 제2 층을 적어도 포함하는 다층 스택을 제공하는 602에서 시작할 수 있다. 이것은 그래핀을 포함하는 제2 층을 화학 기상 증착(CVD)에 의해 기판상에 퇴적하는 것, 및 그래핀을 포함하는 제1 층을 그래핀을 포함하는 제2 층에 결합하는 것을 포함할 수 있다. 일부 경우에, 이것은 습식 또는 건식 이송 방법들 중 하나에 의한 최종 표적 기판으로의 이송에 선행하는 CVD에 의한 그래핀 층들의 성장을 포함할 수 있다. 이것은 다층 스택을 표적 기판상에 빌드 업(build up)하기 위해 다수의 이송을 이용하여 별도의 성장 기판상의 단일 층 그래핀 성장을 포함할 수 있다. 다른 실시예들에서, 이것은 표적 기판으로의 단일 이송 단계를 이용하여 별도의 성장 기판상의 다층 그래핀 성장을 포함할 수 있다. 일부 실시예에서, 이 동작은 표적 기판상의 그래핀의 직접 성장을 포함할 수 있다. 게다가, 그런 기술들은 전술한 다양한 실시예와 일치하는 그래핀 층들의 스택들을 형성하기 위해 결합될 수 있다.
방법(600)은 노출된 그래핀 스택의 최상위 층의 그래핀을 플루오르화하는 604에서 재개될 수 있다. 이것은 상부 층을, 크세논 플루오르화물(XeF2) 또는 탄소 플루오르화물(CF4), CHF3 또는 SF6 플라즈마를 포함하지만 이에 제한되지 않는 플루오르를 포함하는 재료에 노출시키는 것을 포함할 수 있다. 일부 실시예에서, 동작 604는 플루오르화 최상위 그래핀 층 아래에 비플루오르화 그래핀 층들의 다층 스택을 남겨두기 위해 그래핀의 최상위 층만을 플루오르화할 수 있다. 예를 들어, 도 1c의 어셈블리(120)를 형성할 때, 3개의 비플루오르화 층(126, 128 및 129)은 동작 604를 수행한 후 층들(124, 126, 128 및 129)의 스택에 남아있고, 이 경우 3개의 하부 층(126, 128, 129) 중 어느 하나를 플루오르화하지 않고서 최상위 층(124)을 플루오르화한다. 2 이상의 플루오르화 그래핀 층을 요구하는 실시예, 예를 들어, 도 1e에서, 동작 606이 수행되고, 뒤이어 최상위 층(즉, 146)을 플루오르화하기 위해 필요하다면 동작 608이 수행된다. 이런 식으로, 동작 606 및 필요하다면 608을 반복함으로써, 어셈블리(140)는 층별로 빌드 업될 수 있다. 이와 같이, 소정의 동작들을 선택적으로 스킵하거나 반복함으로써, 매우 다양한 구조체들을 가지며 층들의 수가 변하는 그래핀 어셈블리들을 형성하는 것이 가능할 수 있다.
방법(600)은 그래핀을 포함하는 추가 층을 제1 층에 결합하는 606에서 재개될 수 있다. 방법(600)은 추가 층의 그래핀을 플루오르화하는 608에서 재개될 수 있다. 이것은 크세논 플루오르화물(XeF2) 또는 탄소 플루오르화물(CF4)을 포함하지만 이에 제한되지 않는 플루오르를 포함하는 재료에 추가 층을 노출시키는 것을 포함할 수 있다. 동작들(606 및 608)은 필요하다면 원하는 대로 추가적인 비플루오르화 또는 플루오르화 그래핀 층들을 형성하기 위해 반복될 수 있다. 다른 실시예들에서는, 후술하는 바와 같이, 층들은 플루오르화 그래핀 층들이 다층 스택의 플루오르화 또는 비플루오르화 층들에 결합될 수 있도록, 결합 이전에 플루오르화될 수 있다.
도 7은 일부 실시예에 따른 그래핀 어셈블리를 제조하는 방법(700)을 위한 흐름도를 예시한다. 방법(700)은 그래핀을 각각 포함하는 제1 층 및 제2 층을 적어도 포함하는 다층 스택을 제공하는 702에서 시작될 수 있다. 이것은 화학 기상 증착에 의해 기판상에 그래핀을 포함하는 제2 층을 퇴적하는 것; 및 도 6을 참고하여 전술한 바와 같이 그래핀을 포함하는 제1 층을 그래핀을 포함하는 제2 층에 결합하는 것을 포함할 수 있다.
방법(700)은 제1 층의 그래핀을 플루오르화하는 704에서 재개될 수 있다. 이것은 크세논 플루오르화물(XeF2) 또는 탄소 플루오르화물(CF4)을 포함하지만 이에 제한되지 않는 플루오르를 포함하는 재료에 상부 층을 노출시키는 것을 포함할 수 있다. 일부 실시예에서, 동작 704는 전술한 바와 같이, 비플루오르화 그래핀 층의 다층 스택을 남겨두기 위해 완료되지 않을 수 있다.
방법(700)은 플루오르화 그래핀을 포함하는 추가 층을 제1 층에 결합하는 706에서 재개될 수 있다. 이것은 플루오르화 그래핀을 포함하는 2개 이상의 추가 층을 제1 층에 결합하는 것을 포함할 수 있다. 예를 들어, 동작 706에서 플루오르화 그래핀을 포함하는 2개의 층의 결합에 선행하는 동작 704가 완료될 때, 도 1b의 어셈블리(110)에 도시된 다층 스택이 형성될 수 있다. 대안적으로, 동작 704가 완료되지 않고서, 동작 702에 뒤이어 동작 706에서 플루오르화 그래핀을 포함하는 2개의 층의 결합이 있는 경우, 도 1d의 어셈블리(130)에 도시된 다층 스택이 형성될 수 있다. 일부 경우에는, 그래핀을 다층 스택에 결합하기 이전에 그래핀을 플루오르화하는 것이 더 효율적일 수 있다. 예를 들어, 하나의 층을 한 번에 빌드 업하는 것과 상반되게, 동일 프로세스 동안 양 측면들(예를 들어, 양쪽 층들)을 플루오르를 포함하는 재료에 노출시킴으로써 그래핀의 2개의 층을 동시에 플루오르화하는 것이 가능할 수 있다. 따라서, 플루오르화 그래핀의 복수의 층이 이용되는 경우에, 플루오르화 또는 비플루오르화 그래핀의 층들을 포함하는 상이한 스택에 결합될 수 있는 플루오르화 그래핀의 스택(예를 들어, 2개의 층)을 별도로 형성하는 것이 유용할 수 있다. 이 기술은 도 1b의 층들(114, 116), 도 1d의 층들(134, 136), 및 도 1e의 층들(144, 146)과 같은 층들을 형성하고 결합할 때 사용될 수 있다.
도 8은 일부 실시예에 따른, 그래핀 어셈블리를 제조하는 방법(800)을 위한 흐름도를 예시한다. 방법(800)은 그래핀을 각각 포함하는 제1 층 및 제2 층을 적어도 포함하는 다층 스택을 제공하는 802에서 시작될 수 있다. 이것은 화학 기상 증착에 의해 그래핀을 포함하는 제2 층을 기판상에 퇴적하는 것; 및 도 6을 참고하여 전술한 바와 같이 그래핀을 포함하는 제1 층을 그래핀을 포함하는 제2 층에 결합하는 것을 포함할 수 있다.
방법(800)은 전기 전도성 재료를 제1 층 상에 퇴적하는 804에서 재개될 수 있다. 이것은 트랜지스터 디바이스의 게이트를 형성하기 위해 게이트 전극 재료를 퇴적하는 것을 포함할 수 있다. 게이트 전극 재료는, 예를 들어 일함수 금속들과 같은 하나 이상의 금속을 포함하는 임의의 적절한 전기 전도성 재료로 구성될 수 있다.
방법(800)은 제1 층의 하나 이상의 부분을 노출시키기 위해 전기 전도성 재료의 부분들을 선택적으로 제거하는 806에서 재개될 수 있다. 이것은 포토 프로세스 및/또는 에칭 프로세스 또는 임의의 다른 적절한 기술을 포함할 수 있다.
방법(800)은 최상위 층의 노출된 그래핀을 플루오르화하는 808에서 재개될 수 있다. 이것은 전술한 다른 플루오르화 동작들과 유사할 수 있다. 이 경우, 제1 층의 노출된 부분만이 플루오르화되어, 전기 전도성 재료에 의해 커버된 제1 층의 부분들을 비플루오르화된 상태로 남겨둘 수 있다. 이런 방식으로, 전기 전도성 재료는 플루오르화 동작을 위한 마스크의 역할을 할 수 있다. 이것은 게이트와 비플루오르화 그래핀 층(예를 들어, 도 4a의 412) 사이에 그래핀 터널 장벽들(예를 들어, 도 4a의 408, 410)을 형성하기 위한 기술을 제공할 수 있다. 비플루오르화 그래핀 층(예를 들어, 도 4a의 412)은 전하 기반 또는 스핀 기반 디바이스 각각을 위한 전하 채널 또는 스핀 채널의 역할을 할 수 있다.
도 9는 일부 실시예에 따르는, 본 명세서에 기술된 바와 같이, 그래핀 어셈블리 또는 그래핀 어셈블리를 포함하는 다이를 포함할 수 있는 예시적 시스템(예를 들어, 컴퓨팅 디바이스(900))을 개략적으로 예시한다. 마더보드(902)는 프로세서(904) 및 적어도 하나의 통신 칩(906)을 포함하지만 이에 제한되지 않는 복수의 컴포넌트를 포함할 수 있다. 프로세서(904)는 마더보드(902)에 물리적 및 전기적으로 결합될 수 있다. 일부 구현에서, 적어도 하나의 통신 칩(906)은 또한, 마더보드(902)에 물리적 및 전기적으로 결합될 수 있다. 다른 구현들에서, 통신 칩(906)은 프로세서(904)의 일부일 수 있다.
그 애플리케이션에 따라, 컴퓨팅 디바이스(900)는 마더보드(902)에 물리적 및 전기적으로 결합될 수 있거나 결합되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 컴포넌트들은 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서(crypto processor), 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, 글로벌 포지셔닝 시스템(GPS) 디바이스, 나침반, 가이거 카운터(Geiger counter), 가속도계, 자이로스코프, 스피커, 카메라, 및 대용량 저장 디바이스(예컨대, 하드 디스크 드라이브, 콤팩트디스크(CD), DVD(digital versatile disk) 등)를 포함할 수 있지만, 이에 제한되지는 않는다.
통신 칩(906)은 컴퓨팅 디바이스(900)로/로부터의 데이터의 전송을 위한 무선 통신을 가능하게 할 수 있다. 용어 "무선(wireless)" 및 그 파생어들은, 논-솔리드 매체를 통한 변조된 전자기 복사(electromagnetic radiation)를 이용하여 데이터를 통신할 수 있는, 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 기술하는데 이용될 수 있다. 그 용어는 관련 디바이스들이 임의의 배선을 포함하지 않음을 내포하진 않지만, 일부 실시예에서는 그렇지 않을 수도 있다. 통신 칩(906)은, Wi-Fi(IEEE(Institute for Electrical and Electronic Engineers) 802.11 패밀리); IEEE 802.16 표준들(예를 들어, IEEE 802.16-2005 보정); 임의의 보정들, 업데이트들 및/또는 수정들(예를 들어, 진보된 LTE(Long-Term Evolution) 프로젝트, 울트라 모바일 광대역(UMB)(ultra mobile broadband) 프로젝트(또한 "3GPP2"로 지칭됨) 등) 외에 LTE 프로젝트를 포함하는, IEEE 표준들을 포함하지만 이에 제한되지 않는 복수의 무선 표준 또는 프로토콜 중 어느 하나를 구현할 수 있다. IEEE 802.16 호환 BWA 네트워크들은 일반적으로, IEEE 802.16 표준들에 대한 적합성 및 상호 동작성 평가들을 통과한 제품들을 위한 인증 마크인, Worldwide Interoperability for Microwave Access를 의미하는 약어인 WiMAX 네트워크라 불린다. 통신 칩(906)은 GSM(Global System for Mobile Communication), GPRS(General Packet Radio Service), UMTS(Universal Mobile Telecommunications System), HSPA(High Speed Packet Access), E-HSPA(Evolved HSPA), 또는 LTE 네트워크에 따라 동작할 수 있다. 통신 칩(906)은 EDGE(Enhanced Data for GSM Evolution), GERAN(GSM EDGE Radio Access Network), UTRAN(Universal Terrestrial Radio Access Network), 또는 E-UTRAN(Evolved UTRAN)을 따라 동작할 수 있다. 통신 칩(906)은 CDMA(Code Division Multiple Access), TDMA(Time Division Multiple Access), DECT(Digital Enhanced Cordless Telecommunications), EV-DO(Evolution-Data Optimized), 이것들의 파생물들 뿐만 아니라, 3G, 4G, 5G, 및 이를 넘어선 것들로서 지정되는 임의의 다른 무선 프로토콜들에 따라 동작할 수 있다. 통신 칩(906)은 다른 실시예들에서 다른 무선 프로토콜들에 따라 동작할 수 있다.
컴퓨팅 디바이스(900)는 복수의 통신 칩(906)을 포함할 수 있다. 예를 들어, 제1 통신 칩(906)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 전용일 수 있고, 제2 통신 칩(906)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, 및 다른 것들과 같은 장거리 무선 통신에 전용일 수 있다.
컴퓨팅 디바이스(900)의 프로세서(904)는 일부 실시예에 따른, 본 명세서에 기술된 바와 같은, 그래핀 어셈블리 또는 그래핀 어셈블리를 포함하는 다이를 포함할 수 있다. 예를 들어, 도 5의 다이(502)는 마더보드(902) 상에 장착되는 패키지 어셈블리에 장착될 수 있다. "프로세서(processor)"라는 용어는, 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
통신 칩(906)은 또한, 일부 실시예에 따른, 본 명세서에 기술된 바와 같은, 그래핀 어셈블리 또는 그래핀 어셈블리를 포함하는 다이를 포함할 수 있다. 추가 구현에서, 컴퓨팅 디바이스(900) 내에 하우징된 다른 컴포넌트(예를 들어, 메모리 디바이스 또는 다른 집적 회로 디바이스)는 본 명세서에 기술된 바와 같이, 그래핀 어셈블리 또는 그래핀 어셈블리를 포함하는 다이를 포함할 수 있다.
다양한 구현들에서, 컴퓨팅 디바이스(900)는 모바일 컴퓨팅 디바이스, 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 모바일폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어 또는 디지털 비디오 레코더일 수 있다. 추가 구현들에서, 컴퓨팅 디바이스(900)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
다양한 동작들은 청구된 발명 대상을 이해하는데 있어서 가장 도움이 되는 방식으로 복수의 별개의 동작으로서 차례로 설명된다. 그러나 설명의 순서는 이러한 동작들이 반드시 순서에 의존함을 의미하는 것으로 해석되어서는 안 된다.
예들
일부 비제한적인 예들이 아래 제공된다.
예 1은 집적 회로에서 사용하기 위한 어셈블리를 포함하고, 어셈블리는, 그래핀을 포함하는 제1 층; 및 그래핀을 포함하는 제1 층 바로 위에 배치되는 플루오르화 그래핀을 포함하는 제2 층을 포함한다.
예 2는 예 1의 어셈블리를 포함하며, 그래핀을 포함하는 제1 층은 그래핀을 포함하는 제3 층 바로 위에 배치된다.
예 3은 예 1의 어셈블리를 포함하며, 플루오르화 그래핀의 제2 층 바로 위에 배치되는 플루오르화 그래핀을 포함하는 제3 층을 더 포함한다.
예 4는 예 1의 어셈블리를 포함하며, 플루오르화 그래핀의 제2 층 바로 위에 배치되는 그래핀을 포함하는 제3 층을 더 포함한다.
예 5는 예 1의 어셈블리를 포함하며, 플루오르화 그래핀의 제2 층 상에 배치되는 전기 절연성 재료의 층을 더 포함한다.
예 6은 예 5의 어셈블리를 포함하며, 전기 절연성 재료의 층 상에 배치되는 전기 전도성 재료를 더 포함한다.
예 7은 예 5의 어셈블리를 포함하며, 전기 절연성 재료의 층 상에 배치되는 플루오르화 그래핀을 포함하는 추가 층을 더 포함한다.
예 8은 예 7의 어셈블리를 포함하며, 플루오르화 그래핀을 포함하는 추가 층 상에 배치되는 그래핀을 포함하는 추가 층을 더 포함한다.
예 9는 다이를 포함하며, 다이는 반도체 기판; 반도체 기판상에 배치되는 그래핀을 포함하는 층; 및 그래핀을 포함하는 제1 층 바로 위에 배치되는 플루오르화 그래핀을 포함하는 층을 포함한다.
예 10은 예 9의 다이를 포함하며, 플루오르화 그래핀을 포함하는 층 상에 배치되는 게이트 전극을 더 포함한다.
예 11은 예 10의 다이를 포함하며, 게이트 전극의 외부 표면에 인접하게 배치되는 플루오르화 그래핀을 포함하는 층의 영역은 주로 비플루오르화 그래핀을 포함한다.
예 12는 예 10의 다이를 포함하며, 플루오르화 그래핀을 포함하는 층과 게이트 전극 사이에 배치되는 게이트 유전체를 더 포함한다.
예 13은 예 11의 다이를 포함하며, 게이트 유전체는 플루오르화 그래핀을 포함하는 층 바로 위에 배치되고, 장치는 게이트 유전체와 게이트 전극 사이에 배치되는 플루오르화 그래핀을 포함하는 추가 층을 더 포함한다.
예 14는 예들 10-13 중 어느 하나의 다이를 포함하며, 게이트 전극은 그래핀을 포함하는 적어도 하나의 추가 층으로부터 형성된다.
예 15는 예 9의 다이를 포함하며, 그래핀을 포함하는 층은 트랜지스터 디바이스의 채널의 역할을 하고, 플루오르화 그래핀을 포함하는 층은 트랜지스터 디바이스의 게이트 유전체의 역할을 한다.
예 16은 예 9의 다이를 포함하며, 다이는 반도체 기판상에 배치되는 디바이스 층을 포함하고; 디바이스 층은 하나 이상의 트랜지스터 디바이스를 포함하고; 다이는 디바이스 층 상에 배치되는 인터커넥트 층을 포함하고; 그래핀을 포함하는 층은 인터커넥트 층에 배치되고, 하나 이상의 트랜지스터 디바이스의 전기 신호들을 라우팅하도록 구성된다.
예 17은 예 16의 다이를 포함하며, 플루오르화 그래핀을 포함하는 층 상에 배치되는 로우-k 유전체 재료를 더 포함하고, 로우-k 유전체 재료는 플루오르화 그래핀을 포함하는 층과 추가 인터커넥트 층 사이에 배치된다.
예 18은 어셈블리를 제조하는 방법을 포함하며, 방법은 그래핀을 포함하는 제2 층 바로 위에 배치되는 그래핀을 포함하는 제1 층을 포함하는 다층 스택을 제공하는 단계; 및 그래핀을 포함하는 제1 층의 그래핀을 플루오르화하는 단계를 포함한다.
예 19는 예 18의 방법을 포함하며, 다층 스택을 제공하는 단계는, 그래핀을 포함하는 제2 층을 화학 기상 증착에 의해 기판상에 퇴적하는 단계; 및 그래핀을 포함하는 제1 층을 그래핀을 포함하는 제2 층에 결합하는 단계를 포함한다.
예 20은 예 18의 방법을 포함하며, 그래핀을 포함하는 추가 층을 그래핀을 포함하는 제1 층에 결합하는 단계를 더 포함한다.
예 21은 예 20의 방법을 포함하며, 그래핀을 포함하는 추가 층의 그래핀을 플루오르화하는 단계를 더 포함한다.
예 22는 예 18의 방법을 포함하며, 플루오르화 그래핀을 포함하는 추가 층을 그래핀을 포함하는 제1 층에 결합하는 단계를 더 포함한다.
예 23은 예 18의 방법을 포함하며, 제1 층의 그래핀을 플루오르화하는 단계 이전에 그래핀을 포함하는 제1 층 상에 전기 전도성 재료를 퇴적하는 단계, 및 제1 층의 그래핀을 플루오르화하는 단계 이전에 그래핀을 포함하는 제1 층의 하나 이상의 부분을 노출하기 위해 전기 전도성 재료의 부분들을 선택적으로 제거하는 단계를 더 포함하고, 전기 전도성 재료는 전기 전도성 재료에 의해 커버되는 그래핀을 포함하는 제1 층의 부분들이 제1 층의 그래핀을 플루오르화하는 상기 단계 동안 플루오르화되는 것을 방지한다.
예 24는 컴퓨팅 디바이스를 포함하며, 컴퓨팅 디바이스는 회로 보드; 및 회로 보드에 결합되는 다이를 포함하고, 다이는 반도체 기판; 반도체 기판상에 배치되는 그래핀을 포함하는 층; 및 그래핀을 포함하는 층상에 바로 배치되는 플루오르화 그래핀을 포함하는 층을 포함한다.
예 25는 예 24의 컴퓨팅 디바이스를 포함하며, 다이는 프로세서이고; 컴퓨팅 디바이스는, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, 글로벌 포지셔닝 시스템(GPS) 디바이스, 나침반, 가이거 카운터, 가속도계, 자이로스코프, 스피커, 및 카메라 중 하나 이상을 포함하는 모바일 컴퓨팅 디바이스이다.
다양한 실시예들은 접속사 형태(및) 그 이상으로(예를 들어, "및"은 "및/또는"일 수도 있음) 설명되는 실시예들의 대안적(또는) 실시예들을 포함하는 상술한 실시예들의 임의의 적절한 조합을 포함할 수 있다. 또한, 일부 실시예는 실행될 때 상술한 실시예들 중 어느 하나의 액션들을 초래하는 명령어들이 저장되어 있는 하나 이상의 제조물(예를 들어, 비일시적 컴퓨터 판독가능 매체)을 포함할 수 있다. 또한, 일부 실시예는 상술한 실시예들의 다양한 동작들을 수행하기 위한 임의의 적절한 수단을 갖는 장치들 또는 시스템들을 포함할 수 있다.
요약서에 설명되는 것을 포함하는 예시된 구현들의 상기 설명은 모든 것을 망라하는 것으로 또는 개시된 정밀한 형태로 본 개시 내용의 실시예들을 제한하는 것으로 의도되지 않는다. 특정 구현들 및 예들은 예시의 목적으로 본 명세서에 설명되었지만, 관련 기술분야의 통상의 기술자가 인식하는 바와 같이, 본 개시 내용의 범위 내에서 다양한 등가의 수정들이 가능하다.
이러한 수정들은 상기 상세한 설명에 비추어 본 개시 내용의 실시예들에 대해 이루어질 수 있다. 다음의 청구항들에 이용되는 용어들은 본 개시 내용의 다양한 실시예들을 본 명세서 및 청구항들에 개시된 특정 구현들로 제한하는 것으로 해석해서는 안 된다. 오히려, 그 범위는 전적으로, 청구범위 해석에 관하여 확립된 원칙에 따라 해석될 이하의 청구항들에 의해 결정되어야 한다.

Claims (25)

  1. 집적 회로에서 사용하기 위한 어셈블리로서,
    그래핀을 포함하는 제1 층; 및
    그래핀을 포함하는 상기 제1 층 바로 위에 배치되는 플루오르화 그래핀(fluorinated graphene)을 포함하는 제2 층
    을 포함하는 어셈블리.
  2. 제1항에 있어서, 그래핀을 포함하는 상기 제1 층은 그래핀을 포함하는 제3 층 바로 위에 배치되는 어셈블리.
  3. 제1항에 있어서, 플루오르화 그래핀의 상기 제2 층 바로 위에 배치되는 플루오르화 그래핀을 포함하는 제3 층을 더 포함하는 어셈블리.
  4. 제1항에 있어서, 플루오르화 그래핀의 상기 제2 층 바로 위에 배치되는 그래핀을 포함하는 제3 층을 더 포함하는 어셈블리.
  5. 제1항에 있어서, 플루오르화 그래핀의 상기 제2 층 상에 배치되는 전기 절연성 재료의 층을 더 포함하는 어셈블리.
  6. 제5항에 있어서, 전기 절연성 재료의 상기 층 상에 배치되는 전기 전도성 재료를 더 포함하는 어셈블리.
  7. 제5항에 있어서, 전기 절연성 재료의 상기 층 상에 배치되는 플루오르화 그래핀을 포함하는 추가 층을 더 포함하는 어셈블리.
  8. 제7항에 있어서, 플루오르화 그래핀을 포함하는 상기 추가 층 상에 배치되는 그래핀을 포함하는 추가 층을 더 포함하는 어셈블리.
  9. 다이로서,
    반도체 기판;
    상기 반도체 기판 상에 배치되는 그래핀을 포함하는 층; 및
    그래핀을 포함하는 제1 층 바로 위에 배치되는 플루오르화 그래핀을 포함하는 층
    을 포함하는 다이.
  10. 제9항에 있어서, 플루오르화 그래핀을 포함하는 상기 층 상에 배치되는 게이트 전극을 더 포함하는 다이.
  11. 제10항에 있어서, 상기 게이트 전극의 외부 표면에 인접하게 배치되는 플루오르화 그래핀을 포함하는 상기 층의 영역은 주로 비플루오르화 그래핀(non-fluorinated graphene)을 포함하는 다이.
  12. 제10항에 있어서, 플루오르화 그래핀을 포함하는 상기 층과 상기 게이트 전극 사이에 배치되는 게이트 유전체를 더 포함하는 다이.
  13. 제12항에 있어서, 상기 게이트 유전체는 플루오르화 그래핀을 포함하는 상기 층 바로 위에 배치되고, 상기 장치는 상기 게이트 유전체와 상기 게이트 전극 사이에 배치되는 플루오르화 그래핀을 포함하는 추가 층을 더 포함하는 다이.
  14. 제10항 내지 제13항 중 어느 한 항에 있어서, 상기 게이트 전극은 그래핀을 포함하는 적어도 하나의 추가 층으로부터 형성되는 다이.
  15. 제9항에 있어서, 그래핀을 포함하는 상기 층은 트랜지스터 디바이스의 채널의 역할을 하고, 플루오르화 그래핀을 포함하는 상기 층은 상기 트랜지스터 디바이스의 게이트 유전체의 역할을 하는 다이.
  16. 제9항에 있어서,
    상기 다이는 상기 반도체 기판 상에 배치되는 디바이스 층을 포함하고;
    상기 디바이스 층은 하나 이상의 트랜지스터 디바이스를 포함하고;
    상기 다이는 상기 디바이스 층 상에 배치되는 인터커넥트 층을 포함하고;
    그래핀을 포함하는 상기 층은 인터커넥트 층 내에 배치되고, 상기 하나 이상의 트랜지스터 디바이스의 전기 신호들을 라우팅하도록 구성되는 다이.
  17. 제16항에 있어서, 플루오르화 그래핀을 포함하는 상기 층 상에 배치되는 로우-k 유전체 재료를 더 포함하고, 상기 로우-k 유전체 재료는 플루오르화 그래핀을 포함하는 상기 층과 추가 인터커넥트 층 사이에 배치되는 다이.
  18. 어셈블리를 제조하는 방법으로서,
    그래핀을 포함하는 제2 층 바로 위에 배치되는 그래핀을 포함하는 제1 층을 포함하는 다층 스택을 제공하는 단계; 및
    그래핀을 포함하는 상기 제1 층의 상기 그래핀을 플루오르화하는 단계
    를 포함하는 방법.
  19. 제18항에 있어서, 다층 스택을 제공하는 단계는
    그래핀을 포함하는 상기 제2 층을 화학 기상 증착에 의해 기판 상에 퇴적하는 단계; 및
    그래핀을 포함하는 상기 제1 층을 그래핀을 포함하는 상기 제2 층에 결합하는 단계를 포함하는 방법.
  20. 제18항에 있어서, 그래핀을 포함하는 추가 층을 그래핀을 포함하는 상기 제1 층에 결합하는 단계를 더 포함하는 방법.
  21. 제20항에 있어서, 그래핀을 포함하는 상기 추가 층의 상기 그래핀을 플루오르화하는 단계를 더 포함하는 방법.
  22. 제16항에 있어서, 플루오르화 그래핀을 포함하는 추가 층을 그래핀을 포함하는 상기 제1 층에 결합하는 단계를 더 포함하는 방법.
  23. 제18항에 있어서,
    상기 제1 층의 상기 그래핀을 플루오르화하는 단계 이전에 그래핀을 포함하는 상기 제1 층 상에 전기 전도성 재료를 퇴적하는 단계; 및
    상기 제1 층의 상기 그래핀을 플루오르화하는 단계 이전에 그래핀을 포함하는 상기 제1 층의 하나 이상의 부분을 노출하기 위해 상기 전기 전도성 재료의 부분들을 선택적으로 제거하는 단계를 더 포함하고,
    상기 전기 전도성 재료는 상기 전기 전도성 재료에 의해 커버되는 그래핀을 포함하는 상기 제1 층의 상기 부분들이 상기 제1 층의 상기 그래핀을 플루오르화하는 단계 동안 플루오르화되는 것을 방지하는 방법.
  24. 컴퓨팅 디바이스로서,
    회로 보드; 및
    상기 회로 보드와 결합되는 다이
    를 포함하고, 상기 다이는
    반도체 기판;
    상기 반도체 기판 상에 배치되는 그래핀을 포함하는 층; 및
    그래핀을 포함하는 상기 층 바로 위에 배치되는 플루오르화 그래핀을 포함하는 층을 포함하는 컴퓨팅 디바이스.
  25. 제24항에 있어서,
    상기 다이는 프로세서이고;
    상기 컴퓨팅 디바이스는, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, 글로벌 포지셔닝 시스템(global positioning system)(GPS) 디바이스, 나침반, 가이거 카운터(Geiger counter), 가속도계, 자이로스코프, 스피커, 및 카메라 중 하나 이상을 포함하는 모바일 컴퓨팅 디바이스인, 컴퓨팅 디바이스.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200132030A (ko) * 2019-05-15 2020-11-25 연세대학교 산학협력단 전자 소자용 전극 구조체, 상기 전자 소자용 전극 구조체를 포함하는 2차원 전자 소자 및 상기 2차원 전자 소자의 제조 방법

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104966722A (zh) * 2015-07-24 2015-10-07 深圳市华星光电技术有限公司 Tft基板结构及其制作方法
CN107275279B (zh) * 2016-04-08 2020-04-03 中芯国际集成电路制造(上海)有限公司 半导体结构及其的形成方法
US11222959B1 (en) * 2016-05-20 2022-01-11 Hrl Laboratories, Llc Metal oxide semiconductor field effect transistor and method of manufacturing same
CN107680932B (zh) * 2016-08-01 2022-05-13 中芯国际集成电路制造(上海)有限公司 互连结构及其制造方法
US9991122B2 (en) 2016-08-31 2018-06-05 Micron Technology, Inc. Methods of forming semiconductor device structures including two-dimensional material structures
US10263080B2 (en) 2017-05-24 2019-04-16 Qualcomm Incorporated Transistor with fluorinated graphene spacer
CN109755411A (zh) * 2019-01-14 2019-05-14 宁波石墨烯创新中心有限公司 封装薄膜及其制备方法、封装结构及其制备方法
CN109860209A (zh) * 2019-02-28 2019-06-07 深圳市华星光电半导体显示技术有限公司 Tft基板的制作方法及tft基板
CN114989567A (zh) * 2022-07-19 2022-09-02 安徽宇航派蒙健康科技股份有限公司 环氧树脂复合导热片及其制备方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8614435B2 (en) * 2009-11-03 2013-12-24 International Business Machines Corporation Utilization of organic buffer layer to fabricate high performance carbon nanoelectronic devices
CN102598277B (zh) 2009-11-13 2015-07-08 富士通株式会社 半导体装置及其制造方法
US9368599B2 (en) * 2010-06-22 2016-06-14 International Business Machines Corporation Graphene/nanostructure FET with self-aligned contact and gate
US8901536B2 (en) * 2010-09-21 2014-12-02 The United States Of America, As Represented By The Secretary Of The Navy Transistor having graphene base
US8361853B2 (en) 2010-10-12 2013-01-29 International Business Machines Corporation Graphene nanoribbons, method of fabrication and their use in electronic devices
US9076873B2 (en) * 2011-01-07 2015-07-07 International Business Machines Corporation Graphene devices with local dual gates
TWI439374B (zh) * 2011-05-30 2014-06-01 Univ Nat Cheng Kung 石墨烯薄膜轉移方法
KR101245353B1 (ko) * 2011-06-08 2013-03-19 금오공과대학교 산학협력단 그래핀 트랜지스터 및 그 제조 방법
CN102849961B (zh) 2011-07-01 2016-08-03 中央研究院 在基板上成长碳薄膜或无机材料薄膜的方法
US9328413B2 (en) 2011-07-22 2016-05-03 Shanghai Institute Of Microsystem And Information Technology, Chinese Academy Of Sciences Method for preparing graphene nanoribbon on insulating substrate
US8796741B2 (en) 2011-10-04 2014-08-05 Qualcomm Incorporated Semiconductor device and methods of making semiconductor device using graphene
JP5910294B2 (ja) 2012-05-10 2016-04-27 富士通株式会社 電子装置及び積層構造体の製造方法
EP2667417A1 (en) * 2012-05-23 2013-11-27 Imec Graphene-based semiconductor device
KR101919424B1 (ko) 2012-07-23 2018-11-19 삼성전자주식회사 트랜지스터 및 그 제조방법
US9209136B2 (en) * 2013-04-01 2015-12-08 Intel Corporation Hybrid carbon-metal interconnect structures
EP2960664B1 (de) 2014-06-24 2019-05-01 SYCOMP Electronic GmbH System zur Erfassung von Leistungen und Energiemengen in Leitern

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200132030A (ko) * 2019-05-15 2020-11-25 연세대학교 산학협력단 전자 소자용 전극 구조체, 상기 전자 소자용 전극 구조체를 포함하는 2차원 전자 소자 및 상기 2차원 전자 소자의 제조 방법

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