KR101245353B1 - 그래핀 트랜지스터 및 그 제조 방법 - Google Patents
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Abstract
그래핀 트랜지스터가 제공된다. 절연 기판 상의 그래핀 활성층, 상기 그래핀 활성층 상의 게이트 전극, 및 상기 게이트 전극과 상기 그래핀 활성층 사이의 산화 그래핀층이 제공된다. 상기 산화 그래핀층의 상면은 상기 그래핀 활성층의 상면과 공면(coplanar)을 이룬다.
Description
본 발명은 그래핀 트랜지스터에 관한 것으로, 보다 상세하게는 그래핀을 활성층 및 절연막으로 사용한 트랜지스터 및 그 제조 방법에 관한 것이다. 본 발명은 한국 연구 재단의 기초연구사업-일반연구자지원사업(신진연구지원사업)의 일환으로 수행한 연구로부터 도출된 것이다. [과제고유번호: 2011-0014415, 과제명: 산화 그래핀 게이트를 이용한 그래핀 트랜지스터 개발].
IT 산업의 발전과 더불어 지난 반세기 동안 실리콘 기반 전자 소자는 눈부신 발전을 하여 왔다. 그러나 최근 광 리소그래피 기반의 전자 소자 기술이 그 집적도와 처리 속도에 있어서 서서히 포화상태에 다다르면서 기존의 실리콘보다 뛰어난 전하 이동도를 가지는 소재의 개발에 대한 필요성이 대두되고 있다. 그래핀은 탄소가 2차원 평면상에서 sp2 결합을 이루며 벌집 모양으로 배치된 탄소 동소체를 지칭한다. 그래핀은 구조적 화학적으로 매우 안정하고 실리콘보다 약 100배이상 높은 전하 이동도를 갖는다. 또한 그래핀은 높은 투명도를 갖고 열적/기계적 특성이 우수하다. 이와 같은 그래핀의 우수한 특성들을 이용하기 위한 다양한 연구들이 진행되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 그래핀을 이용한 트랜지스터를 제공하는데 있다. 본 발명이 이루고자 하는 다른 기술적 과제는 그래핀을 산화하여 게이트 절연막으로 사용할 수 있는 트렌지스터의 제조 방법을 제공하는데 있다.
상술된 기술적 과제들을 해결하기 위한 그래핀 트랜지스터가 제공된다. 상기 그래핀 트랜지스터는 절연 기판 상의 그래핀 활성층, 상기 그래핀 활성층 상의 게이트 전극, 및 상기 게이트 전극과 상기 그래핀 활성층 사이의 산화 그래핀층을 포함하고, 상기 산화 그래핀층의 상면은 상기 그래핀 활성층의 상면과 공면(coplanar)을 이룰 수 있다.
일 실시예에 있어서, 상기 산화 그래핀층은 상기 그래핀 활성층의 상부 내에 제공될 수 있다.
일 실시예에 있어서, 상기 그래핀 활성층은 상기 산화 그래핀층과 상기 절연 기판 사이의 채널 영역, 및 상기 채널 영역의 양 측에 제공되는 소스/드레인 영역들을 포함할 수 있다. 상기 채널 영역의 두께는 상기 소스/드레인 영역들의 두께보다 얇을 수 있다.
상술된 기술적 과제들을 해결하기 위한 그래핀 트랜지스터의 제조 방법에 제공된다. 상기 방법은 절연 기판 상에 그래핀 활성층을 형성하는 것, 상기 그래핀 활성층의 상부의 일부를 산화시켜 산화 그래핀층을 형성하는 것, 및 상기 산화 그래핀층 상에 게이트 전극을 형성하는 것을 포함할 수 있다.
일 실시예에 있어서, 상기 산화 그래핀층의 두께는 상기 그래핀 활성층의 두께보다 얇게 형성될 수 있다.
일 실시예에 있어서, 상기 산화 그래핀층을 형성하는 것은 상기 그래핀 활성층의 제 1 영역을 덮는 제 1 마스크층을 형성하는 것, 상기 제 1 마스크층에 의하여 노출된 제 2 영역의 상부를 산화시키는 것, 및 상기 제 1 마스크층을 제거하는 것을 포함할 수 있다. 상기 산화 그래핀은 상기 제 2 영역의 상부에 한정되어 형성되고, 상기 제 2 영역의 하부는 산화되지 않을 수 있다.
일 실시예에 있어서, 상기 제 2 영역 상에 소스/드레인 전극들을 형성하는 것을 더 포함하고, 상기 소스/드레인 전극들은 상기 게이트 전극과 동시에 형성될 수 있다.
일 실시예에 있어서, 상기 절연 기판 상에 상기 그래핀 활성층을 형성하는 것은 성장 기판 상에 상기 그래핀 활성층을 형성하는 것, 및 상기 그래핀 활성층을 상기 절연 기판 상으로 전사(transfer)하는 것을 포함할 수 있다.
일 실시예에 있어서, 상기 성장 기판 상에 상기 그래핀 활성층을 형성하는 것은 화학기상 증착법, 에피택시 합성법, 및 박리법 중 적어도 하나에 의해 수행될 수 있다.
일 실시예에 있어서, 산화 그래핀층의 제 1 영역을 환원시켜 그래핀 활성층을 형성하는 것, 상기 그래핀 활성층이 형성되지 않은 상기 산화 그래핀층의 제 2 영역 상에 게이트 전극을 형성하는 것, 및 상기 그래핀 활성층 상에 소스/드레인 전극들을 형성하는 것을 포함할 수 있다.
일 실시예에 있어서, 상기 그래핀 활성층은 상기 산화 그래핀층의 두께보다 얇게 형성될 수 있다.
일 실시예에 있어서, 상기 그래핀 활성층은 상기 제 2 영역에 의하여 상기 게이트 전극과 이격될 수 있다.
일 실시예에 있어서, 상기 그래핀 활성층을 형성하는 것은, 성장 기판 상에 상기 산화 그래핀층을 성장시키는 것, 상기 산화 그래핀층의 상부 및 측벽들을 환원시키는 것, 및 상기 환원된 산화 그래핀층을 절연 기판 상으로 전사하는 것을 포함하고, 상기 전사 공정은 상기 산화 그래핀층의 상면이 상기 절연 기판의 상면과 접하도록 수행될 수 있다. 상기 성장 기판과 접하는 상기 산화 그래핀층의 하부의 적어도 일부는 환원되지 않을 수 있다.
일 실시예에 있어서, 상기 산화 그래핀층을 절연 기판 상에 제공하는 것을 더 포함하고, 상기 그래핀 활성층을 형성하는 것은 상기 산화 그래핀층 및 상기 절연 기판 상에 제 2 마스크층을 형성하는 것, 및 상기 제 2 마스크층에 의하여 노출된 상기 산화 그래핀층에 환원 공정을 수행하는 것을 포함할 수 있다.
일 실시예에 있어서, 상기 제 2 마스크층과 접하는 상기 산화 그래핀층의 상부는 환원되지 않고, 상기 제 2 마스크 아래의 영역 중 상기 절연 기판과 접하는 상기 산화 그래핀층의 하부는 환원될 수 있다.
본 발명의 일 실시예에 따르면, 그래핀 활성층의 상대적으로 높은 이동도 및 전도성에 의하여 고속 동작이 가능한 트랜지스터를 형성할 수 있고, 그래핀 활성층의 일부를 산화시켜 게이트 절연막으로 사용하여 상대적으로 간단한 공정에 의하여 그래핀 트랜지스터를 형성할 수 있다.
도 1은 본 발명의 실시예들에 따른 그래핀 트랜지스터의 사시도이다.
도 2 내지 도 5는 본 발명의 일 실시예에 의한 그래핀 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 6 내지 도 9는 본 발명의 다른 실시예에 의한 그래핀 트랜지스터의 제조 방법을 설명하기 위한 평면도 및 단면도들이다.
도 10 내지 도 12는 본 발명의 또 다른 실시예에 의한 그래핀 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 2 내지 도 5는 본 발명의 일 실시예에 의한 그래핀 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 6 내지 도 9는 본 발명의 다른 실시예에 의한 그래핀 트랜지스터의 제조 방법을 설명하기 위한 평면도 및 단면도들이다.
도 10 내지 도 12는 본 발명의 또 다른 실시예에 의한 그래핀 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예들에 따른 그래핀 트랜지스터의 사시도이다.
도 1을 참조하여, 그래핀층을 포함하는 그래핀 트랜지스터(10)가 제공된다. 상기 그래핀 트랜지스터(10)는 그래핀 활성층(110), 상기 그래핀 활성층(110) 상의 게이트 전극(151), 및 상기 그래핀 활성층(110)과 상기 게이트 전극(151) 사이의 게이트 절연막(120)을 포함할 수 있다. 상기 그래핀 활성층(110)은 상기 그래핀 트랜지스터(10)의 활성층일 수 있다. 본 명세서에서 그래핀은 단층 그래핀 뿐 아니라, 적은 수의 단층 그래핀들(few monolayers)이 적층된 것을 지칭할 수 있다. 일 예로, 상기 적은 수는 6이하일 수 있다. 이와 같은 정의는 산화 그래핀에 대해서도 동일하게 적용된다.
상기 그래핀 활성층(110)은 상대적으로 많은 층이 적층된 소스 영역(S) 및 드레인 영역(D)을 포함할 수 있다. 일 예로, 상기 소스 및 드레인 영역들(S, D)은 단층 그래핀들이 약 4 내지 6층으로 적층된 구조일 수 있다. 그래핀은 적층된 층의 수 및 형상에 따라 다양한 전기적 특성을 나타낸다. 일 예로, 상기 소스 드레인 영역들(S, D)과 같이 약 4층 이상 적층된 그래핀의 경우, 그래핀층은 금속에 가까운 전기적 성질을 가질 수 있다. 즉, 상기 소스 및 드레인 영역들(S, D)은 도핑된 반도체 물질과 같이 도전성을 가질 수 있다.
상기 그래핀 활성층(110)은 상기 소스 영역(S) 및 상기 드레인 영역(D) 사이에 채널 영역(C)을 더 포함할 수 있다. 상기 채널 영역(C)은 상기 소스 및 드레인 영역들(S, D)에 비하여 상대적으로 적은 수의 단층 그래핀이 적층된 구조일 수 있다. 일 예로, 상기 채널 영역(C)은 약 1 내지 3층의 단층 그래핀들이 적층된 구조일 수 있다. 그래핀은 적층된 층 수가 적을 경우 상대적으로 반도체에 가까운 성질을 가질 수 있다. 즉, 상기 채널 영역(C)은 상기 소스 및 드레인 영역들(S, D) 사이에서 상기 그래핀 트랜지스터(10)의 채널로 사용될 수 있고, 상기 게이트 전극(151)에 가해지는 전압에 따라 상기 소스 및 드레인 영역들(S, D) 사이를 전기적으로 연결시키거나, 연결시키지 않을 수 있다.
상기 채널 영역(C)의 밴드갭은 다양한 방법에 의하여 조절될 수 있다. 일 예로, 상기 채널 영역(C)은 불소 처리된 그래핀층일 수 있다. 다른 실시예에 있어서, 상기 채널 영역(C)의 하부에 물 분자들을 흡착시켜 상기 채널 영역(C)의 밴드갭을 조절할 수 있다. 또 다른 실시예에 따르면, 도시된 바와는 달리, 상기 채널 영역(C)의 x 방향으로의 폭은 상기 소스 및 드레인 영역들(S, D) 보다 상대적으로 작을 수 있다.
상기 게이트 절연막(120)은 산화 그래핀층일 수 있다 상기 게이트 절연막(120)의 상면은 상기 그래핀 활성층(110)의 상면과 공면(coplanar)을 이룰 수 있다. 상기 게이트 절연막(120)은 상기 그래핀 활성층(110)의 상부 내에 제공될 수 있다. 상기 게이트 절연막(120)은 이하 제조 방법에서 설명되는 바와 같이, 상기 그래핀 활성층(110)의 상부의 일부를 산화시켜 형성될 수 있다. 따라서, 상기 게이트 절연막(120)의 상면은 상기 소스 및 드레인 영역들(S, D)의 상면과 동일 평면을 이룰 수 있고, 상기 게이트 절연막(120)은 상기 그래핀 활성층(110)의 상부 내에 제공될 수 있다.
상기 소스 및 드레인 영역들(S, D) 각각 상에 소스 전극(141) 및 드레인 전극(142)이 제공될 수 있다. 상기 소스 및 드레인 전극들(141, 142) 및 상기 게이트 전극(151)은 동일 물질로 형성될 수 있다. 일 예로, 상기 소스 및 드레인 전극들(141, 142) 및 상기 게이트 전극(151)은 금속 또는 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 간략화를 위하여 생략하였으나, 상기 그래핀 트랜지스터(10)은 기판(미도시) 상에 형성될 수 있고, 상기 그래핀 활성층(110) 및 상기 게이트 절연막(120)은 절연막에 의하여 덮일 수 있다.
도 2 내지 도 5는 본 발명의 일 실시예에 따른 그래핀 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 2를 참조하여, 절연 기판(100) 상에 그래핀 활성층(110)이 형성될 수 있다. 상기 그래핀 활성층(110)은 다양한 방법에 의하여 형성될 수 있다. 상기 절연 기판(100)은 쿼츠 기판, 유리 기판, 또는 상부에 실리콘 산화막이 형성된 실리콘 기판일 수 있다.
일 예로, 상기 그래핀 활성층(110)은 화학 기상 증착법(Chemical Vapor Deposition: CVD)으로 형성될 수 있다. 일 예로, 성장 기판(미도시) 상에 금속 촉매층을 증착하고 탄소를 함유한 소스 가스를 공급하여 상기 금속 촉매층의 상부에 탄소 원자들을 흡수시키거나 증착시킬 수 있다. 그 후, 냉각 공정을 통하여 상기 금속 촉매층 상에 탄소 원자들을 결정화하여 그래핀층을 형성할 수 있다. 일 예로, 상기 금속 촉매층은 니켈 및/또는 구리로 형성될 수 있고, 상기 소스 가스는 메탄 및/또는 수소 혼합가스일 수 있다. 이와 같이 형성된 그래핀층은 상기 절연 기판(100) 상으로 이동되거나, 상기 절연 기판(100) 상에 금속 촉매층을 형성하여 상기 금속 촉매층으로부터 형성될 수 있다. 상기 그래핀 활성층(110)의 두께는 상기 금속 촉매층의 종류와 두께, 반응 가스의 농도등을 조절하여 조절될 수 있다.
다른 실시예에 있어서, 상기 그래핀 활성층(110)은 실리콘 카바이드(SiC)를 이용한 에피택시(epitaxy) 합성법에 의하여 형성될 수 있다. 즉, 실리콘 카바이드층을 고온에서 가열하여 결정 내에 포함되어 있던 탄소를 표면으로 이동시켜 그래핀을 성장시킬 수 있다. 또 다른 실시예에 있어서, 상기 그래핀 활성층(110)은 기계적 박리법 도는 화학적 박리법에 의하여 형성될 수 있다.
상기 그래핀 활성층(110)이 형성된 결과물 상에 마스크층이 형성될 수 있다. 상기 마스크층은 제 1 레지스트층(130)일 수 있다. 상기 제 1 레지스트층(130)은 포토 레지스트 또는 전자빔(e-beam) 레지스트일 수 있다.
도 3을 참조하여, 리소그래피 공정에 의하여 상기 제 1 레지스트층(130)으로부터 제 1 레지스트 패턴(131)이 형성될 수 있다. 상기 리소그래피 공정은 포토 리소그래피 또는 전자빔 리소그래피일 수 있다. 상기 제 1 레지스트 패턴(131)은 상기 그래핀 활성층(110)의 상면의 일부를 노출할 수 있다. 일 예로, 상기 제 1 레지스트 패턴(131)은 이하 설명될 산화 그래핀층의 형태를 고려하여 형성될 수 있다.
상기 제 1 레지스트 패턴(131)에 의하여 노출된 상기 그래핀 활성층(110)의 상부가 산화되어 게이트 절연막(120)이 형성될 수 있다. 상기 게이트 절연막(120)은 산화 그래핀층일 수 있다. 상기 게이트 절연막(120)은 상기 그래핀 활성층(110)의 상부에 한정되어 형성될 수 있다. 일 예로, 상기 그래핀 활성층(110)이 약 4 내지5층의 모노 그래핀층들을 포함하는 경우, 상기 모노 그래핀층들 중 위에서 약 2-3층의 모노 그래핀층들은 산화되어 게이트 절연막 (120)이 될 수 있고, 그 아래의 모노 그래핀층들은 산화되지 않을 수 있다. 상기 그래핀 활성층(110)의 선택적 산화 공정은 건식/습식의 다양한 방법에 의하여 수행될 수 있다. 일 예로, 상기 그래핀 활성층(110)이 형성된 상기 절연 기판(100)을 황산(surfuric acid)에 넣은 후, 과망간산 칼륨을(potassium permanganate) 서서히 첨가하고, 온도를 35℃로 올린 후, 테프론 코팅된 막대 자석을 넣어 약 2시간 동안 교반시킬 수 있다. 그 후, 충분한 양의 물을 추가하고, 과산화 수소(hydrogen peroxide)를 가스가 발생되지 않을 때까지 추가하여 게이트 절연막(120)을 형성할 수 있다. 상기 게이트 절연막(120)은 상온-진공 하에서 약 12시간 이상 건조될 수 있다. 상기 그래핀 활성층(110)을 상술한 바와 같이 습식으로 산화시킬 경우, 산화액에 노출되는 시간을 조절하여 상기 게이트 절연막(120)의 형성 두께를 조절할 수 있다. 이와는 달리, 상기 게이트 절연막은 공지된 다양한 방법에 의하여 형성될 수 있다.
상기 게이트 절연막(120)의 형태는 상기 산화 공정에 따라 다양하게 변형되 수 있다. 일 예로, 상기 게이트 절연막(120)의 폭은 도시된 바와 같이 상기 상부가 하부보다 넓을 수 있다.
도 4를 참조하여, 상기 게이트 절연막(120)의 형성 후에 상기 제 1 레지스트 패턴(131)이 제거될 수 있다. 상기 그래핀 활성층(110) 및 상기 게이트 절연막(120) 상에 전극들의 형성을 위한 제 2 레지스트 패턴(132)이 형성될 수 있다. 상기 제 2 레지스트 패턴(132)은 이하 설명될 소스/드레인 영역들 및 게이트 전극의 형성을 위한 레지스트 패턴일 수 있다. 상기 제 2 레지스트 패턴(132)은 이하 설명될 게이트 전극 및 소스/드레인 전극들의 형상을 고려하여 형성될 수 있다.
도 5를 참조하여, 상기 게이트 절연막(120) 상에 게이트 전극(151)이 형성되고, 상기 그래핀 활성층(110) 상에 소스/드레인 전극들(141, 142)이 형성될 수 있다. 상기 게이트 전극(151) 및 상기 소스/드레인 전극들(141, 142)은 상기 제 2 레지스트 패턴(132)을 이용하여 형성될 수 있다. 일 예로, 상기 제 2 레지스트 패턴(132)이 형성된 결과물 상에 도전층을 형성한 후, 리프트 오프(life-off) 공정을 수행하여 상기 게이트 전극(151) 및 상기 소스/드레인 전극들(141, 142)이 형성될 수 있다. 다른 실시예에 있어서, 상기 게이트 전극(151) 및 상기 소스/드레인 전극들(141, 142)은 도전성 접착층을 사용한 부착 공정에 의하여 형성될 수 있다.
상기 소스 전극(141) 아래의 상기 그래핀 활성층(110)은 그래핀 트랜지스터의 소스 영역(S)으로 사용될 수 있고, 상기 드레인 전극(142) 아래의 상기 그래핀 활성층(110)은 트렌지스터의 드레인 영역(D)으로 사용될 수 있다. 상기 게이트 절연막(120)에 의하여 상기 게이트 전극(151)과 이격된 상기 그래핀 활성층(110)의 하부는 그래핀 트랜지스터의 채널 영역(C)으로 사용될 수 있다.
본 발명의 일 실시예에 따르면, 그래핀 활성층의 상대적으로 높은 이동도 및 전도성에 의하여 고속 동작이 가능한 트랜지스터를 형성할 수 있고, 그래핀 활성층의 일부를 산화시켜 게이트 절연막으로 사용하여 상대적으로 간단한 공정에 의하여 그래핀 트랜지스터를 형성할 수 있다.
도 6 내지 도 9는 본 발명의 다른 실시예에 따른 그래핀 트랜지스터의 제조 방법을 설명하기 위한 평면도 및 단면도들이다. 간략화를 위하여 동일한 구성에 대한 구체적 설명은 생략될 수 있다.
도 6 및 도 7을 참조하여, 성장 기판(105) 상에 산화 그래핀층(115)이 형성될 수 있다. 도 7은 도 6의 A-A' 선에 따른 단면도이다. 일 예로, 상기 산화 그래핀층(115)은 상술한 화학 기상 증착 및 산화 공정에 의하여 상기 성장 기판(105) 상에 형성될 수 있다. 상기 성장 기판(105)은 금속 기판일 수 있다. 다른 실시예에 있어서, 상기 산화 그래핀층(115)은 습식으로 형성될 수 있다. 일 예로, 흑연(graphite)을 황산(surfuric acid)에 넣은 후, 과망간산 칼륨을(potassium permanganate) 서서히 첨가한 후, 온도를 35℃로 올린 후, 테프론 코팅된 막대 자석을 넣어 약 2시간 동안 교반시킨다. 그 후, 충분한 양의 물을 추가하고, 과산화 수소(hydrogen peroxide)를 가스가 발생되지 않을 때까지 추가한다. 그 후, 유리 필터(glass filter)를 통하여 산화 그라파이트(graphite oxide)를 거른 후, 상온-진공 하에서 약 12시간 이상 건조시킨다. 건조된 산화 그라파이트를 사용 용도에 맞게 적당량의 물을 추가하여 초음파(sonication) 처리를 통하여 산화 그라파이트를 박리시켜 산화 그래핀 시트들을 형성한다. 상기 초음파 처리 시간이 길수록, 형성된 산화 그래핀 시트들의 크기가 작아진다. 이와는 달리, 산화 그래핀 시트들의 크기를 조절하기 위하여 천천히 테프론 코팅된 막대 자석으로 교반시켜 박리시킬 수도 있다. 이와는 달리, 상기 산화 그래핀 시트들은 공지된 다양한 방법에 의하여 형성될 수 있다. 상기 그래핀 시트들의 형태는 무정형적으로, 상기 산화 그라파이트의 형태, 초음파 처리의 방식, 교반 방식에 따라 다양한 형태를 나타낼 수 있다.
상술한 바와 같이 형성된 상기 산화 그래핀층(115)은 상기 성장 기판(105) 상에 다양한 방법으로 증착할 수 있다. 일 예로 상기 산화 그래핀층(115)은 스핀 코팅(spin coating), 랭뮤어-블러짓법(Langmuir-Blodgett method or layer-by-layer method: LBL), 딥코팅(deep coating), 스프레이 코팅(spray coating), 또는 드랍 코팅(drop coating) 중 적어도 하나의 방법으로 상기 성장 기판(105) 상에 도포될 수 있다.
상기 산화 그래핀층(115)의 서로 마주보는 양측 에지들을 덮는 마스크 패턴(161)이 형성될 수 있다. 상기 마스크 패턴(161)은 이하 설명될 환원 공정에서 상기 산화 그래핀층(115)의 양측 에지가 환원되는 것을 방지할 수 있다.
도 8을 참조하여, 상기 산화 그래핀층(115)의 일부가 환원되어 그래핀 활성층(110)이 형성될 수 있다. 일 예로, 상기 산화 그래핀층(115)의 환원은 하이드라진(hydrazine), 페닐 하이드라진(phenyl hydrazine), 나트륨 하이드라이드, 및 수산화 칼륨(KOH) 등 여러가지 환원 물질 중 적어도 하나를 포함하는 환원제를 사용하여 수행될 수 있다. 상기 환원 공정은 외부에 노출된 상기 산화 그래핀층(115)의 상면 및 측면으로부터 내부를 향하여 진행될 수 있다. 외부에 노출되지 않은 상기 산화 그래핀층(115)의 중심부는 환원되지 않고 산화 그래핀 상태로 유지되어 게이트 절연막(120)이 될 수 있다. 이와 같은 상기 산화 그래핀층(115)의 부분적 환원은 상기 산화 그래핀층(115)을 상기 환원제에 노출시키는 시간을 조절하여 달성될 수 있다.
도 9를 참조하여, 상기 성장 기판(105) 상에 형성된 상기 그래핀 활성층(110) 및 상기 게이트 절연막(120)이 절연 기판(100) 상으로 전사(transfer)될 수 있다. 상기 전사 공정은 상기 절연 기판(100) 상의 접착층(미도시)을 매개로 수행될 수 있다. 일 예로, 상기 그래핀 활성층(110) 및 상기 게이트 절연막(120)이 형성된 상기 성장 기판(105)의 상면을 접착층을 사용하여 상기 절연 기판(100) 상에 부착한 후, 상기 성장 기판(105)을 제거할 수 있다. 상기 절연 기판(100) 상으로 전사된 상기 그래핀 활성층(110) 및 상기 게이트 절연막(120)은 도 3에 도시된 형상과 실질적으로 동일할 수 있다. 즉, 상기 게이트 절연막(120)은 상기 그래핀 활성층(110)의 상부에 제공되어 외부에 노출되고, 상기 게이트 절연막(120) 아래에는 채널 영역으로 사용될 그래핀 활성층이 제공될 수 있다. 이하 전극 형성 공정은 도 4 및 도 5를 참조하여 설명한 바와 동일하다.
도 10 내지 도 12는 본 발명의 또 다른 실시예에 따른 그래핀 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다. 간략화를 위하여 중복되는 구성에 대해서는 설명을 생략한다.
도 10을 참조하여, 절연 기판(100) 상에 산화 그래핀층(115)이 형성될 수 있다. 상기 산화 그래핀층(115)은 상기 절연 기판(100) 상에 직접 형성되거나, 상술한 바와 같이 성장 기판(미도시)을 이용하여 상기 절연 기판(100) 상에 형성될 수 있다. 상기 산화 그래핀층(115)이 형성된 결과물 상에 제 1 레지스트층(130)이 형성될 수 있다.
도 11 및 도 12를 참조하여, 상기 산화 그래핀층(115)의 일부를 노출하는 제 1 레지스트 패턴(131)이 형성될 수 있다. 상기 제 1 레지스트 패턴(131)은 상기 제 1 레지스트층(130)을 이용한 다양한 리소그래피 공정에 의하여 형성될 수 있다. 상기 제 1 레지스트층(130)을 이용하여 상기 산화 그래핀층(115)의 일부가 환원되어 그래핀 활성층(110)이 형성될 수 있다. 상기 산화 그래핀층(115)의 환원은 하이드라진(hydrazine), 페닐 하이드라진(phenyl hydrazine), 나트륨 하이드라이드, 및 수산화 칼륨(KOH) 중 적어도 하나를 포함하는 환원제를 사용하여 수행될 수 있다. 상기 환원제는 상기 제 1 레지스트 패턴(131)에 의하여 노출된 상기 산화 그래핀층(115)을 상부로부터 하부로 점차적으로 환원시킬 수 있다. 상기 환원 공정 시에, 상기 제 1 레지스트 패턴(131)에 의하여 덮힌 상기 산화 그래핀층(115)의 상부는 환원되지 않고 유지되어 게이트 절연막(120)이 될 수 있다. 도 13에 도시된 화살표는 상기 환원제의 이동 경로로, 상기 환원제는 상기 산화 그래핀층(115)의 상부로부터 하부로 이동하고, 상기 산화 그래핀층(115)과 상기 절연 기판(100)의 경계를 따라 이동될 수 있다. 따라서 상기 산화 그래핀층(115)과 상기 절연 기판(100)의 경계면으로부터 이격된 상기 산화 그래핀층(115)의 상부는 환원되지 않을 수 있다. 이하, 상기 제 1 레지스트 패턴(131)의 제거 후 전극들의 형성 공정은 도 4 및 도 5를 참조하여 설명된 바와 동일하게 수행될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 절연 기판 105: 성장 기판
110: 그래핀 활성층 115: 산화 그래핀층
120: 게이트 절연막 131, 132: 레지스트층
141, 142: 소스/드레인 전극들 151: 게이트 전극
110: 그래핀 활성층 115: 산화 그래핀층
120: 게이트 절연막 131, 132: 레지스트층
141, 142: 소스/드레인 전극들 151: 게이트 전극
Claims (22)
- 삭제
- 절연 기판 상의 그래핀 활성층;
상기 그래핀 활성층 상의 게이트 전극; 및
상기 게이트 전극과 상기 그래핀 활성층 사이의 산화 그래핀층을 포함하고,
상기 산화 그래핀층의 상면은 상기 그래핀 활성층의 상면과 공면(coplanar)을 이루고,
상기 산화 그래핀층은 상기 그래핀 활성층의 상부 내에 제공되는 그래핀 트랜지스터. - 제 2 항에 있어서,
상기 그래핀 활성층은:
상기 산화 그래핀층과 상기 절연 기판 사이의 채널 영역; 및
상기 채널 영역의 양 측에 제공되는 소스/드레인 영역들을 포함하는 그래핀 트랜지스터. - 제 3 항에 있어서,
상기 채널 영역의 두께는 상기 소스/드레인 영역들의 두께보다 얇은 그래핀 트랜지스터. - 제 4 항에 있어서,
상기 채널 영역은 1 내지 3층의 모노 그래핀층들로 구성되고, 상기 소스/드레인 영역들은 4 내지 6층의 모노 그래핀층들로 구성되는 그래핀 트랜지스터. - 제 3 항에 있어서,
상기 소스/드레인 영역들의 상면들 상에 각각 제공되는 소스/드레인 전극들을 더 포함하는 그래핀 트랜지스터. - 제 2 항에 있어서,
상기 절연 기판은 쿼츠 기판, 유리 기판, 또는 산화막에 의하여 절연된 실리콘 기판인 그래핀 트랜지스터. - 절연 기판 상에 그래핀 활성층을 형성하는 것;
상기 그래핀 활성층의 상부의 일부를 산화시켜 산화 그래핀층을 형성하는 것; 및
상기 산화 그래핀층 상에 게이트 전극을 형성하는 것을 포함하는 그래핀 트랜지스터의 제조 방법. - 제 8 항에 있어서,
상기 산화 그래핀층의 두께는 상기 그래핀 활성층의 두께보다 얇게 형성되는 그래핀 트랜지스터의 제조 방법. - 제 8 항에 있어서,
상기 산화 그래핀층을 형성하는 것은:
상기 그래핀 활성층의 제 1 영역을 덮는 제 1 마스크층을 형성하는 것;
상기 제 1 마스크층에 의하여 노출된 제 2 영역의 상부를 산화시키는 것; 및
상기 제 1 마스크층을 제거하는 것을 포함하는 그래핀 트랜지스터의 제조 방법. - 제 10 항에 있어서,
상기 산화 그래핀은 상기 제 2 영역의 상부에 한정되어 형성되고, 상기 제 2 영역의 하부는 산화되지 않는 트렌지스터의 제조 방법. - 제 10 항에 있어서,
상기 제 2 영역 상에 소스/드레인 전극들을 형성하는 것을 더 포함하고,
상기 소스/드레인 전극들은 상기 게이트 전극과 동시에 형성되는 그래핀 트랜지스터의 제조 방법. - 제 8 항에 있어서,
상기 절연 기판 상에 상기 그래핀 활성층을 형성하는 것은:
성장 기판 상에 상기 그래핀 활성층을 형성하는 것; 및
상기 그래핀 활성층을 상기 절연 기판 상으로 전사(transfer)하는 것을 포함하는 그래핀 트랜지스터의 제조 방법. - 제 13 항에 있어서,
상기 성장 기판 상에 상기 그래핀 활성층을 형성하는 것은 화학기상 증착법, 에피택시 합성법, 및 박리법 중 적어도 하나에 의해 수행되는 그래핀 트랜지스터의 제조 방법. - 산화 그래핀층의 제 1 영역을 환원시켜 그래핀 활성층을 형성하는 것;
상기 그래핀 활성층이 형성되지 않은 상기 산화 그래핀층의 제 2 영역 상에 게이트 전극을 형성하는 것; 및
상기 그래핀 활성층 상에 소스/드레인 전극들을 형성하는 것을 포함하는 그래핀 트랜지스터의 제조 방법. - 제 15 항에 있어서,
상기 그래핀 활성층은 상기 산화 그래핀층의 두께보다 얇게 형성되는 그래핀 트랜지스터의 제조 방법. - 제 15 항에 있어서,
상기 그래핀 활성층은 상기 제 2 영역에 의하여 상기 게이트 전극과 이격되는 그래핀 트랜지스터의 제조 방법. - 제 15 항에 있어서,
상기 그래핀 활성층을 형성하는 것은:
성장 기판 상에 상기 산화 그래핀층을 성장시키는 것;
상기 산화 그래핀층의 상부 및 측벽들을 환원시키는 것; 및
상기 환원된 산화 그래핀층을 절연 기판 상으로 전사하는 것을 포함하고,
상기 전사 공정은 상기 산화 그래핀층의 상면이 상기 절연 기판의 상면과 접하도록 수행되는 그래핀 트랜지스터의 제조 방법. - 제 18 항에 있어서,
상기 성장 기판과 접하는 상기 산화 그래핀층의 하부의 적어도 일부는 환원되지 않는 그래핀 트랜지스터의 제조 방법. - 제 15 항에 있어서,
상기 산화 그래핀층을 절연 기판 상에 제공하는 것을 더 포함하고,
상기 그래핀 활성층을 형성하는 것은:
상기 산화 그래핀층 및 상기 절연 기판 상에 제 2 마스크층을 형성하는 것; 및
상기 제 2 마스크층에 의하여 노출된 상기 산화 그래핀층에 환원 공정을 수행하는 것을 포함하는 그래핀 트랜지스터의 제조 방법. - 제 20 항에 있어서,
상기 제 2 마스크층과 접하는 상기 산화 그래핀층의 상부는 환원되지 않고, 상기 제 2 마스크 아래의 영역 중 상기 절연 기판과 접하는 상기 산화 그래핀층의 하부는 환원되는 그래핀 트랜지스터의 제조 방법. - 제 20 항에 있어서,
상기 환원 공정은 하이드라진(hydrazine), 페닐 하이드라진(phenyl hydrazine), 나트륨 하이드라이드, 및 수산화 칼륨(KOH) 중 적어도 하나를 포함하는 환원제를 이용하여 수행되는 그래핀 트랜지스터의 제조 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020110055138A KR101245353B1 (ko) | 2011-06-08 | 2011-06-08 | 그래핀 트랜지스터 및 그 제조 방법 |
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