JP7373662B2 - グラフェン/酸化グラフェンダイオードおよびその形成方法 - Google Patents

グラフェン/酸化グラフェンダイオードおよびその形成方法 Download PDF

Info

Publication number
JP7373662B2
JP7373662B2 JP2022525925A JP2022525925A JP7373662B2 JP 7373662 B2 JP7373662 B2 JP 7373662B2 JP 2022525925 A JP2022525925 A JP 2022525925A JP 2022525925 A JP2022525925 A JP 2022525925A JP 7373662 B2 JP7373662 B2 JP 7373662B2
Authority
JP
Japan
Prior art keywords
graphene
layer structure
graphene layer
substrate
diode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2022525925A
Other languages
English (en)
Other versions
JP2023501320A (ja
Inventor
ウォリス,ロバート
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Paragraf Ltd
Original Assignee
Paragraf Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Paragraf Ltd filed Critical Paragraf Ltd
Publication of JP2023501320A publication Critical patent/JP2023501320A/ja
Application granted granted Critical
Publication of JP7373662B2 publication Critical patent/JP7373662B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861Diodes
    • CCHEMISTRY; METALLURGY
    • C01INORGANIC CHEMISTRY
    • C01BNON-METALLIC ELEMENTS; COMPOUNDS THEREOF; METALLOIDS OR COMPOUNDS THEREOF NOT COVERED BY SUBCLASS C01C
    • C01B32/00Carbon; Compounds thereof
    • C01B32/15Nano-sized carbon materials
    • C01B32/182Graphene
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66015Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene
    • H01L29/66022Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6603Diodes
    • CCHEMISTRY; METALLURGY
    • C01INORGANIC CHEMISTRY
    • C01BNON-METALLIC ELEMENTS; COMPOUNDS THEREOF; METALLOIDS OR COMPOUNDS THEREOF NOT COVERED BY SUBCLASS C01C
    • C01B32/00Carbon; Compounds thereof
    • C01B32/15Nano-sized carbon materials
    • C01B32/182Graphene
    • C01B32/194After-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1606Graphene
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861Diodes
    • H01L29/88Tunnel-effect diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Organic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Nanotechnology (AREA)
  • Inorganic Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Carbon And Carbon Compounds (AREA)

Description

本発明は、グラフェンダイオードおよびグラフェンダイオードを形成するための方法に関する。特に、グラフェンおよび酸化グラフェン層を含むグラフェンダイオードに関する。グラフェンダイオードはグラフェンおよび酸化グラフェン層から形成されるものであり、グラフェンと酸化グラフェン層とを互いに接触させることにより、垂直構成のダイオードを形成する。
グラフェンは周知の材料であって、材料の理論的な並外れた特別な特性によってもたらされる非常に多くの用途が提案されている。このような特性および用途の好例が、A. K. GeimおよびK. S. Novoselevによる「グラフェンの登場(The Rise of Graphene)」(ネイチャーマテリアルズ(Nature Materials):第6巻、183~191、2007年3月)と、ネイチャーナノテクノロジー(Nature Nanotechnology)(第9巻、第10版、2014年10月)の特集記事とに詳述されている。
WO2017/029470は、その内容が引用により本明細書中に援用されており、2次元材料を製造するための方法を開示している。具体的には、WO2017/029470は、グラフェンなどの2次元材料を製造する方法を開示する。当該方法は、反応チャンバ内に保持された基板を、前駆体の分解範囲内の温度であって分解された前駆体から放出される種からグラフェンを形成することを可能にする温度にまで加熱するステップと、基板表面から前駆体の入口に向かって延びる急峻な温度勾配(好ましくは1メートル当たり>1000°C)を設定するステップと、比較的低温の入口を通じて当該温度勾配にわたり当該基板表面に向かって前駆体を投入するステップとを含む。WO2017/029470の方法は、気相エピタキシー(vapour phase epitaxy:VPE)システムおよび有機金属化学蒸着(metal-organic chemical vapour deposition:MOCVD)反応器を用いて実施され得る。
ダイオードは多くの電子システムにおいて基本的な電子デバイスであるため、このようなダイオードなどの電子デバイスを含む広範囲の用途で使用するための理論的特性を有するグラフェンについて膨大な研究がなされてきた。
基板の静電ゲーティング、局所的な化学ドーピング、および工学的な設計改良を複数回行なうことにより、グラフェンにわたって平面構成または横方向構成を備えたp-n接合(典型的な半導体ベースのダイオードの必要な特徴)を形成できることが明らかになった。しかしながら、この横方向構成は電流整流効果を示すものではない。この効果とは、すなわち、交流(alternating current:AC)から直流(direct current:DC)への変換を可能にするために、一方向の電流の流れを制限するとともに逆方向の電流の流れを可能にするもの(すなわち、ダイオード)である。これは、Kleinトンネリングによりp-n接合によって作り出される任意のポテンシャル障壁を通ってトンネリングし得るグラフェン内の電荷キャリアの相対論的性質によるものであることが分かっている。
第2の構成は、p-n接合を形成するためにグラフェン材料を垂直に積層することを含む。電流整流は、pグラフェン層とnグラフェン層との間に絶縁材料または半導体材料を挿入することによって観察された。S.Kimらによる「グラフェンp-n垂直トンネリングダイオード(Graphene p-n Vertical Tunneling Diodes)」(ACS Nano:2013年、第7巻、第6号、5168~5174)は、このようなグラフェンベースのデバイスに関するものである。CVD成長したグラフェンをSi/SiC基板上に移し、ベンジルビオロゲン(benzyl viologen:BV)のトルエン溶液をグラフェンシート上にスピンコーティングし、次いでアニールする。この結果、グラフェンシートがnドープされるとともに、半導体材料または絶縁材料からなる波形構造が形成されることとなる。第2のグラフェンシートを第1のnドープされたグラフェンシート上に移し、ニトロメタン中に溶解した塩化金の溶液を第2のグラフェンシート上にスピンコーティングする。第2のアニールプロセスでは、第2のグラフェンシートをpドープして、nドープされたグラフェンシートおよびpドープされたグラフェンシートの垂直構成を作り出す。
電流(電子)がnドープされたグラフェンシートからpドープされたグラフェンシートにまでトンネリングすると、ディラック円錐が電荷中性点まで一杯に埋まり、当該電荷中性点では状態密度がゼロになる傾向があり、これにより、電流の流れが制限される。バイアスが逆になると、状態密度の高まりに応じて、電子が、pドープされたグラフェンシートからnドープされたグラフェンシートに流れることで、電流をより容易に流すことが可能となる。トンネル障壁が薄すぎる場合、Kleinトンネリングのために整流は観察されない。トンネル障壁が厚すぎる場合、全ての電荷の流れが阻害される。この製造方法は複雑であり、有害な化学物質を必要とし、容易なスケールアップができず、整流比が低くなる。
X. Fengらによるすべての炭素材料pnダイオード(ネイチャーコミュニケーションズ(Nature Communications):2018年、第9巻、3750)は、垂直に構成されたグラフェンベースの(特に酸化グラフェンベースの)ダイオードに関する。デバイスは酸化グラフェンの2つの層から形成されており、一方の層は負に帯電し(n型ドープされており)、他方の層は正に帯電している(p型ドープされている)。酸化グラフェンベースのp-nダイオードは、逆帯電した酸化グラフェンシートの2つの層を積層し、これによりp-n接合を形成することによって作製された。これら2つの層を組合わせると、約6の整流比で電流整流が観察された。しかしながら、当該デバイスは、1Vで約500nAといった低い順方向バイアス電流を有する。当該デバイスを形成する方法は、官能化されたグラフェンフレークをガラス基板上に集めるステップを含むが、これは、酸化後にこれらフレークを抽出してガラス基板上に取込むことを必要とするので、容易にスケーラブルなプロセスではない。
US2012/0205606は、抵抗ランダムアクセスメモリにおいて使用され得る不揮発性メモリデバイスを開示する。当該デバイスは、本明細書中に開示されるデバイスで実現されるように優れたオン/オフ電流比で広範囲の電圧にわたってダイオードとして動作するのではなく、導体のような非整流挙動を呈する。
US2015/0206940は、ドープされたグラフェン電極に依拠するグラフェンp-n垂直トンネリングダイオードを開示する。
Paninらによる「Al/酸化グラフェン/Al構造における抵抗スイッチング(Resistive Switching in Al/Graphene Oxide/Al structure)」(日本応用物理学会ジャーナル(Japanese Journal of Applied Physics):第50巻(2011年)070110)は、グラファイトを酸化させることによって作製されてアルミニウム電極の間に挟まれた酸化グラフェン膜を含むRRAM(登録商標)デバイスを開示している。
Jeongらによる「可撓性のある不揮発性メモリ用途のための酸化グラフェン薄膜(Graphene Oxide Thin Films for Flexible Nonvolatile Memory Applications)」(Nano Letters:2010年、第10巻、4381~4386)はまた、グラファイトを酸化させることによって作製されてアルミニウム電極の間に挟まれた酸化グラフェン膜を含むデバイスを開示している。
改善されたより高品質なグラフェンベースのダイオード、特に、整流比が改善されたグラフェンベースのダイオードが依然として必要とされている。また、より単純な(すなわち、より容易であるとともにプロセスステップがより少なく、および/または、潜在的に有害な化学物質を使用する必要性のない)このようなグラフェンベースのダイオードを設けるための方法を改善することが依然として必要とされている。また、太陽電池などの特定の電子機器用途で使用できるように適度に透過的であるダイオードを改善することも必要とされている。
本発明の目的は、従来技術に関連する問題を克服するかもしくは実質的に低減する、このような改善されたグラフェンベースのダイオードおよびこれを形成するための方法を提供すること、または、少なくとも商業的に実現可能なその代替物を提供することである。
したがって、第1の局面では、ダイオードを形成するための方法が提供される。当該方法は、
第1の基板上に第1のグラフェン層構造を設けるステップと、
第2の基板上に第2のグラフェン層構造を設けるステップと、
当該第1のグラフェン層構造を酸化剤で処理して、その上に酸化グラフェン面を形成するステップと、
当該第2のグラフェン層構造を当該第1のグラフェン層構造の当該酸化グラフェン面に対して位置合わせするステップとを含む。
ここで、本開示をさらに説明する。以下の段落では、本開示のさまざまな局面/実施形態がより詳細に定義される。そのように定義された各局面/各実施形態は、それとは逆のことが明確に規定されない限り、他の任意の1つ以上の局面/実施形態と組合わされてもよい。特に、好ましいものまたは有利なものとして示される特徴はいずれも、好ましいものまたは有利なものとして示される他の任意の1つ以上の特徴と組合わされてもよい。
本発明者らは、第2のグラフェン層構造の酸化グラフェン面に対して位置合わせされたグラフェン層構造を含む改善されたグラフェンベースのダイオード、すなわちグラフェン/酸化グラフェンダイオード、を形成するための方法を発見した。
グラフェン層構造は複数の基板上で成長させる。当該基板のうちの1つは、酸化されて酸化グラフェンを形成する。これは、(グラファイトのために最初に開発された)ハマー法(Hummers method)によって実行され得る。酸化により、酸化の度合いに比例するバンドギャップが得られる。バンドギャップは電流整流をもたらすように配置されている。これにより、一方のバイアス方向では状態の密度が欠如しているが、他方のバイアス方向では状態の密度の欠如はない。本明細書に記載される方法は、任意のグラフェン転移プロセスの必要性をなくすことにより、容易なスケールアップ生産を可能にする。したがって、当該方法に含まれるプロセスステップの数がより少なくなる。
グラフェン層構造は、液体剥離、固体剥離、酸化・剥離・還元、およびインターカレーション・剥離などの方法によって準備され得る。これらの方法は、典型的には、個々のグラフェンシートをバルクから分離させるための方法としての(トップダウン方式での)剥離に依拠する出発原材料としてバルクグラファイトを採用する。遊離したグラフェン層が設けられる場合、これを基板に付着させることができる。グラフェンは、化学蒸着(chemical vapour deposition:CVD)技術を用いて準備され得る。好ましくは、グラフェン層構造は、気相エピタキシー(VPE)および/または有機金属化学蒸着(MOCVD)によって準備される。好ましくは、グラフェンは、WO2017/029470に開示される方法、すなわちMOCVD型技術、によって準備される。
MOCVDは、基板上に層を堆積させるための特定の方法のために用いられるシステムを説明するために用いられる用語である。この頭字語は有機金属化学蒸着を表わしているが、MOCVDは当技術分野における用語であり、一般的なプロセスおよびそのために用いられる装置に関連するものとして理解され得るが、必ずしも有機金属反応物の使用または有機金属材料の製造に限定されるものと見なされるわけではないだろう。むしろ、この用語が用いられる場合、当業者にとっては、プロセスおよび装置の特徴の一般的なセットであることが分かる。MOCVDは、システムの複雑さおよび精度によりCVD技術とはさらに異なっている。CVD技術は、簡単明瞭な化学量論および構造での反応の実施を可能にする一方で、MOCVDは、難解な化学量論および構造の生成を可能にする。MOCVDシステムは、少なくともガス分配システム、加熱および温度制御システム、ならびに化学制御システムにより、CVDシステムとは異なっている。MOCVDシステムは、一般的には、典型的なCVDシステムの少なくとも10倍の費用がかかる。CVD技術を用いても高品質のグラフェン層構造を達成することはできない。
MOCVDは、原子層堆積(atomic layer deposition:ALD)技術から容易に区別することもできる。ALDは、望ましくない副生成物および/または過剰な試薬を除去するために用いられる洗浄ステップを間に挟んだ段階的な試薬の反応に依拠する。これは、気相中の試薬の分解または分離に依拠するものではない。これは、反応チャンバから除去するのに過度の時間を要するであろうシランなどの試薬を低蒸気圧で使用するのに特に適していない。グラフェンのMOCVD成長はWO2017/029470において説明されている。
WO2017/029470の方法は、極めて良好な結晶品質、大きな材料粒径、最小限の材料欠陥、大きなシートサイズ、および自立性を含むいくつかの有利な特徴を備えた2次元材料を提供する。グラフェンは、当該技術分野においては周知の語であり、六方格子中の炭素原子の単層を含む炭素の同素体を指している。本明細書で用いられるグラフェンという語は、互いに重なり合った複数のグラフェン層を含む構造を包含する。グラフェン層という語は、本明細書で使用される場合、グラフェン単層を指している。上記グラフェン単層はドープされてもよいし、ドープされなくてもよい。本明細書中に開示されるグラフェンシートおよびグラフェン層構造は、層構造がグラフェン様特性を保持しているので、グラファイトとは異なる。
したがって、MOCVDによって第1の基板および第2の基板上にそれぞれ第1のグラフェン層および第2のグラフェン層を設けることが好ましい。本発明の利点は、グラフェンを基板上に直接成長させることで、グラフェン転移プロセスを不要にし、デバイス製造の複雑さを低減し得ることである。したがって、好ましい実施形態では、本明細書中に記載される方法はグラフェン転移ステップを含まない。すなわち、当該方法は、1つの基板から別の基板へのグラフェンまたは酸化グラフェンの転移を必要としない。
各グラフェン層構造は1つ以上のグラフェン層を含み得る。好ましくは、グラフェン層構造は、1~100のグラフェン層、より好ましくは1~30のグラフェン層を含む。
一実施形態では、第2のグラフェン層構造はドープされ、好ましくはn型ドープされる。第2の層のn型ドーピングはフェルミ準位ピニングの低減をもたらし得る。
本明細書に記載される第1のグラフェン層構造および第2のグラフェン層構造は、それぞれ第1の基板および第2の基板上に設けられる。本明細書に記載される方法において使用され得る例示的な基板は、ケイ素(silicon:Si)、炭化ケイ素(silicon carbide:SiC)、二酸化ケイ素(silicon dioxide:SiO)、サファイア(Al)およびIII-V族半導体基板、またはこれらの2つ以上の組合せを含む。III-V族半導体基板は、GaNおよびAlNなどのバイナリIII-V族半導体基板、ならびに、InGaN、InGaAs、AlGaN、InGaAsPなどの3次、4次およびより高次のIII-V族半導体基板を含み得る。好ましくは、第1の基板および/または第2の基板は、ケイ素、炭化ケイ素、二酸化ケイ素、窒化ケイ素、サファイアおよびIII-V族半導体から選択される。
好ましくは、第1の基板および第2の基板の一方または両方は透過的である。すなわち、透過基板は、材料を通して可視光の透過を可能にするものである。好ましくは、透過基板は、50%を超える可視光の透過率、より好ましくは75%を超える可視光の透過率、90%を超える可視光の透過率、最も好ましくは95%を超える透過率を可能にする。有利には、透過基板、好ましくはサファイア、を用いることにより、着用可能な電子機器および可撓性のある電子機器、光起電用途、ならびにディスプレイ技術においてこのようなダイオードを用いることが可能となり得る。さらに、従来の半導体ダイオードと比べて、本明細書に記載されるダイオードの能動的なデバイス領域は、厚さが<10nmと極めて薄くなっており、バルク半導体デバイスの場合の>100μmとは対照的である。
本明細書に記載される方法は、第1のグラフェン層構造を酸化剤で処理して、その上に酸化グラフェン面を形成するステップを含む。第1のグラフェン層構造が酸化すると、ヒドロキシル基、エポキシ基およびカルボキシル基などの酸素種が第1のグラフェン層構造の表面上へと転移することとなる。酸化グラフェンは、典型的には、グラファイトの酸化・剥離によって合成される。強力な酸化剤を用いる場合、酸素種をグラファイト構造に導入して層分離を拡大することで(超音波処理などによって)剥離が可能になるが、材料を親水性にすることによっても水および他の有機溶媒中での溶解が可能となる。酸化グラフェンは当業者には公知である。酸化の程度は、使用される酸化条件、温度および酸化の期間に応じて異なり得る。典型的には、酸化グラフェンが有する炭素と酸素との比は2:1~5:1である。好ましくは、酸化グラフェン面を上に備えた第1のグラフェン層構造が有する炭素と酸素との比は2:1~3:1である。本発明者らは、これらの比により、純粋な酸化グラフェンなどでグラフェンの電気絶縁性を高め過ぎることなくバンドギャップの生成が可能になることを見出した。
本明細書に記載される方法は、基板上に設けられる(グラファイトではなく)第1のグラフェン層構造の酸化を含む。酸化剤での第1のグラフェン層構造の処理は、グラファイトの酸化・剥離に関して公知である方法と同等の方法を用いて、言い換えれば酸化溶液を用いて、実施されてもよい。特に、グラファイトの代わりにグラフェン被覆基板を用いる修正ハマー法(modified Hummer's method)を用いることが好ましい。好ましくは、当該方法は、グラフェン被覆基板を、硫酸、過マンガン酸カリウムおよび硝酸ナトリウムを含む酸化溶液で処理するステップを含む。したがって、当該方法は、従来の合成時にグラファイトの酸化により形成される酸化グラフェンを単離する必要なしに、グラフェンを直接酸化するステップを含む。
酸化剤での処理により酸化グラフェン面を形成する。すなわち、基板上に設けられたグラフェン層構造の露出面を酸化させて、エポキシド基、カルボニル基、カルボキシル基およびヒドロキシル基などのさまざまな酸素官能基を生成する。酸化により、結果として、(酸素含有量に関連し得る)酸化の度合いに比例したサイズを有するバンドギャップが生成されることとなる。したがって、第1のグラフェン層構造が、ドープされたグラフェン層構造である(したがって、すでに非ゼロのバンドギャップを有する)場合、名目上ゼロのバンドギャップを有する未ドープのグラフェン層構造から開始する場合に得られるのと同じ最終バンドギャップを達成するために、異なるレベルの酸化が必要となる。いずれの状況においても、酸化グラフェン面を有する処理済みグラフェン層構造のバンドギャップは、好ましくは約0.01eV~約5eV、より好ましくは約0.05eV~約3eV、最も好ましくは約0.1eV~約2eVである。
理論によって制約されることは望ましいものではないが、本発明者らは、最終的なダイオードにおいて観察される電流整流がバンドギャップ生成に起因するものであることを見出した。したがって、電流の流れを再開させる一方のバイアス方向では状態の密度が欠如しており、他方の方向では状態の密度が増加していることにより、上記方向における電流の流れが可能となる。本発明者らはまた、酸素基が(グラフェン層構造の平面の上方に延びて)形成されることによりトンネル障壁を生成して整流特性を可能にすることを見出した。
本明細書に記載される方法はさらに、(基板上に設けられた未処理のグラフェン層構造である)第2のグラフェン層構造を、酸化グラフェン面が上に設けられるように処理された第1のグラフェン層構造の表面に対して位置合わせするステップを含む。
2つのグラフェン層構造同士を位置合わせするステップは、各グラフェン層構造の表面を互いに物理的に接触させることである。このステップは、好ましくは、グラフェン層構造に作用して層の剪断をもたらす可能性のある横方向の力を最小限に抑えつつ実行される。第1のグラフェン層構造および第2のグラフェン層構造は、ロバストなダイオードをもたらすために、クリップまたはクランプなどによって機械的に一緒に保持されることが好ましい。当該構造は、透明テープで包むことおよび/またはポリジメチルシロキサンに包み込むことによって保持されてもよい。
好ましい実施形態では、第1のグラフェン層構造および第1の基板のうちの少なくとも1つ、ならびに第2のグラフェン層構造および第2の基板のうちの少なくとも1つは、ダイオードを電気回路に接続するための1つ以上の電気接点を備える。電気接点は、導電性銀塗料などの導電性金属含有組成物を塗布することによって設けられてもよい。
電気接点が設けられる場合、第1のグラフェン層構造と第2のグラフェン層構造とを位置合わせするステップは、好ましくは、電気回路の形成を可能にするために、第1のグラフェン層構造および第1の基板のうちの少なくとも1つの電気接点が、第2のグラフェン層構造および第2の基板のうちの少なくとも1つの電気接点と接触しないように実行される。
好ましくは、当該方法はさらに、位置合わせされた第1のグラフェン層構造と第2のグラフェン層構造とを処理して複数のダイオードを形成するステップを含む。このステップは、各グラフェン層構造上に複数のパターンを作成するステップと、電気接点同士の接触を確実に防ぎながら、第1のグラフェン層構造と第2のグラフェン層構造とを互いに接触させるステップとを含み得る。
さらなる局面において、本明細書に記載される方法によって得ることができるダイオードが提供される。

ここで、以下の非限定的な図を参照して本発明をさらに説明する。
実施例1に記載される方法によって準備されたグラフェン/酸化グラフェンダイオードについての電流と電圧との例示的な関係を示す図である。 本明細書に記載されるグラフェン/酸化グラフェンダイオードを示す図である。
図1は、実施例1に記載される方法によって形成される例示的なダイオードの両端に印加される場合の電流と電圧との関係を示す。図1はダイオードの強い整流効果を示しており、すなわち、ダイオードは、1Vを超える順方向バイアスでは、約10μAの電流および3Vで電流が流れることを可能にする一方で、無視できるほどの小さい電流が逆方向に流れることを可能にする。ダイオードは、少なくとも約-3Vまで電流の流れを制限する。言い換えれば、ダイオードのための降伏電圧は-3Vよりも大きい電圧である。この結果は、本明細書に記載される方法によって準備されたダイオードによって達成可能な改善された整流比を示している。
図2はグラフェン/酸化グラフェンダイオード1を示す。ダイオード1は、第1の基板10上に設けられた第1のグラフェン層構造5を含む。ダイオード1はさらに、第2の基板25上に設けられた、酸化グラフェン面20を有する第2のグラフェン層構造15を備える。第1の基板10および第2の基板25は好ましくはサファイアであるが、他の半導体材料も適切であるだろう。第1のグラフェン層構造5および第2のグラフェン層構造15は好ましくは2層~6層のグラフェン層構造を含み、したがって、実質的に透明である。
酸化グラフェン面20は、第1のグラフェン層構造5と接触している。酸化グラフェン面20は、接着剤(図示せず)によって第1のグラフェン層構造5と接触した状態で保持され得る。
電気接点30は、第1のグラフェン層構造5および第2のグラフェン層構造15上に設けられる。これらは、より広い電気回路(図示せず)との接続のために電気トレース35に接続される。
不活性ポリマーコーティング40がダイオード構造の周囲に塗布されて、ダイオード1を絶縁し、当該ダイオード1に構造の完全性をもたらす。
実施例
実施例1
グラフェン層構造はサファイアウェハ上に設けられる。グラフェンで被覆されたサファイアウェハを2mm×5mm以上の大きさに切断する。切断されたウェハのアスペクト比は、電気接点がウェハ上に配置され得るとともに、電気接点を備えた等しいサイズのウェハへのクランプを可能にしながらも、2つのウェハの電気接点同士が接触することがないようなアスペクト比でなければならない。
次に、15mLの硫酸をビーカーに計り入れ、次いで、0.06gの硝酸ナトリウムを計り入れて、これを5分間撹拌する。次いで、0.36gの過マンガン酸カリウム(potassium permanganate:KMnC)を混合物に添加して、5分間撹拌する。
この2mLの混合物をバイアルに移し替え、さらに2mLの硫酸を添加した後、1分間撹拌する。次いで、切断したウェハを溶液中に10秒間浸漬する。ウェハを取出して、脱イオン水で2回すすぎ、窒素流下で乾燥させる。
導電性銀塗料を用いて、電気接点を乾燥ウェハの角に塗布し、次いで、10分間乾燥させる。同じプロセスを未処理のウェハに対して実行する。
未処理のグラフェン被覆サファイアウェハのグラフェン面は、処理済みウェハの酸化グラフェン面に位置合わせされてクリップでクランプされる。この位置合わせは、銀の電気接点が互いに接触していない状態で、グラフェン層を剪断してしまう可能性がある横方向の力を最小限に抑えて当該グラフェン層に加えることで当該銀の電気接点が保持されるように設定される。
電線が、電気回路への接続のために電気接点に取付けられ、ダイオードの特性が確認される。
本明細書で用いられる場合、定冠詞「a」、「an」および不定冠詞「the」が付いた単数形は、特に文脈において明確な断りの無い限り、複数形も含む。
上述の詳細な説明は、説明および例示のために提供されたものであり、添付の特許請求の範囲を限定することを意図するものではない。本明細書に例示される現在好ましい実施形態の多くの変形例は、当業者にとって明らかであり得るとともに、添付の特許請求の範囲およびそれらの均等物の範囲内に収まり得る。

Claims (12)

  1. ダイオードを形成するための方法であって、
    第1の基板上に第1のグラフェン層構造を設けるステップと、
    第2の基板上に第2のグラフェン層構造を設けるステップと、
    前記第1のグラフェン層構造を酸化剤で処理して、上に酸化グラフェン面を形成するステップと、
    前記第2のグラフェン層構造を前記第1のグラフェン層構造の前記酸化グラフェン面に対して位置合わせするステップとを含む、方法。
  2. 前記第1のグラフェン層構造および前記第2のグラフェン層構造は、機械的に、および/または介在する接着剤で、共に保持される、請求項1に記載の方法。
  3. 前記第1のグラフェン層構造および前記第1の基板のうちの少なくとも1つ、ならびに前記第2のグラフェン層構造および前記第2の基板のうちの少なくとも1つは、前記ダイオードを電気回路に接続するための1つ以上の電気接点を備える、請求項1または2に記載の方法。
  4. 前記酸化剤は酸化溶液である、請求項1から3のいずれか1項に記載の方法。
  5. 前記第1のグラフェン層および前記第2のグラフェン層は、MOCVDによって、それぞれ、前記第1の基板および前記第2の基板上に設けられる、請求項1から4のいずれか1項に記載の方法。
  6. 前記第1のグラフェン層構造および前記第2のグラフェン層構造は、液体剥離、固体剥離、酸化・剥離・還元、またはインターカレーション・剥離によって、それぞれ、前記第1の基板および前記第2の基板上に設けられる、請求項1から4のいずれか1項に記載の方法。
  7. 前記方法はさらに、位置合わせされた前記第1のグラフェン層構造および前記第2のグラフェン層構造を処理して複数のダイオードを形成するステップを含む、請求項1から6のいずれか1項に記載の方法。
  8. 前記第1の基板および/または前記第2の基板は、ケイ素、炭化ケイ素、二酸化ケイ素、窒化ケイ素、サファイアおよびIII-V族半導体から選択される、請求項1から7のいずれか1項に記載の方法。
  9. イオードであって、
    第1の基板上に第1のグラフェン層構造を備え、前記第1のグラフェン層構造は酸化グラフェン面を有し、前記ダイオードはさらに、
    第2の基板上に第2のグラフェン層構造を備え、
    前記第2のグラフェン層構造の面は、前記第1のグラフェン層構造の前記酸化グラフェン面と位置合わせされて、前記酸化グラフェン面と接触している、ダイオード。
  10. 前記第1のグラフェン層構造および前記第1の基板のうちの少なくとも1つ、ならびに前記第2のグラフェン層構造および前記第2の基板のうちの少なくとも1つは、前記ダイオードを電気回路に接続するための1つ以上の電気接点を有する、請求項9に記載のダイオード。
  11. 請求項10に記載のダイオードを備える電気回路であって、前記電気回路は前記電気接点に取付けられる電線を備える、電気回路。
  12. 前記酸化溶液は硫酸、過マンガン酸カリウムおよび硝酸ナトリウムを含む、請求項4に記載の方法。
JP2022525925A 2019-11-04 2020-11-02 グラフェン/酸化グラフェンダイオードおよびその形成方法 Active JP7373662B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
GB1915993.8 2019-11-04
GB1915993.8A GB2588767B (en) 2019-11-04 2019-11-04 A graphene/graphene oxide diode and a method of forming the same
PCT/EP2020/080707 WO2021089488A1 (en) 2019-11-04 2020-11-02 A graphene/graphene oxide diode and a method of forming the same

Publications (2)

Publication Number Publication Date
JP2023501320A JP2023501320A (ja) 2023-01-18
JP7373662B2 true JP7373662B2 (ja) 2023-11-02

Family

ID=69059083

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022525925A Active JP7373662B2 (ja) 2019-11-04 2020-11-02 グラフェン/酸化グラフェンダイオードおよびその形成方法

Country Status (7)

Country Link
US (1) US20240047551A1 (ja)
JP (1) JP7373662B2 (ja)
KR (1) KR20220097464A (ja)
CN (1) CN114616653A (ja)
DE (1) DE112020005470T5 (ja)
GB (1) GB2588767B (ja)
WO (1) WO2021089488A1 (ja)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120205606A1 (en) 2011-02-14 2012-08-16 Dongguk University Industry-Academic Cooperation Foundation Nonvolatile Memory Device Using The Resistive Switching of Graphene Oxide And The Fabrication Method Thereof
WO2017130974A1 (ja) 2016-01-26 2017-08-03 国立研究開発法人産業技術総合研究所 シリコンクラスター超格子
JP2018527471A (ja) 2015-08-14 2018-09-20 パラグラフ リミテッド 二次元材料を製造する方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101396432B1 (ko) * 2012-08-02 2014-05-21 경희대학교 산학협력단 반도체 소자 및 그의 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120205606A1 (en) 2011-02-14 2012-08-16 Dongguk University Industry-Academic Cooperation Foundation Nonvolatile Memory Device Using The Resistive Switching of Graphene Oxide And The Fabrication Method Thereof
JP2018527471A (ja) 2015-08-14 2018-09-20 パラグラフ リミテッド 二次元材料を製造する方法
WO2017130974A1 (ja) 2016-01-26 2017-08-03 国立研究開発法人産業技術総合研究所 シリコンクラスター超格子

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
JANA, Sourav Kanti et al.,Rectification and Amplification of Ionic Current in Planar Graphene/Graphene-Oxide Junctions: An Electrochemical Diode and Transistor,J.Phys.Chem C,米国,2018年05月07日,vol. 122, no. 21,11378-11384
MASUBUCHI, Satoru et al.,Atomic Force Microscopy Based Tunable Local Anodic Oxidation of Graphene,NANO LETTERS,米国,2011年09月22日,vol. 11, no. 11,4542-4546

Also Published As

Publication number Publication date
WO2021089488A1 (en) 2021-05-14
GB2588767A (en) 2021-05-12
CN114616653A (zh) 2022-06-10
KR20220097464A (ko) 2022-07-07
DE112020005470T5 (de) 2022-08-18
GB201915993D0 (en) 2019-12-18
GB2588767B (en) 2022-01-12
JP2023501320A (ja) 2023-01-18
US20240047551A1 (en) 2024-02-08

Similar Documents

Publication Publication Date Title
US8354323B2 (en) Doped graphene electronic materials
Sato Graphene for nanoelectronics
JP4954853B2 (ja) 2つの固体材料の分子接着界面における結晶欠陥および/または応力場の顕在化プロセス
Namazi et al. Selective GaSb radial growth on crystal phase engineered InAs nanowires
TW202016985A (zh) 形成二維材料層的方法、場效電晶體及其製造方法
TWI737387B (zh) 塗覆有聚合物之石墨烯層結構之製備方法及石墨烯層結構
Kim et al. Synthesis of two-dimensional MoS2/graphene heterostructure by atomic layer deposition using MoF6 precursor
US20230188213A1 (en) Composition And Method For Making Picocrystalline Artificial Borane Atoms
Gigliotti et al. Highly ordered boron nitride/epigraphene epitaxial films on silicon carbide by lateral epitaxial deposition
Xue et al. Electronic structure of transitional metal doped two dimensional 1T-TaS2: a first-principles study
Kang et al. Facile growth of density-and diameter-controlled GaN nanobridges and their photodetector application
Lebedev et al. Electrical Interrogation of Thickness‐Dependent Multiferroic Phase Transitions in the 2D Antiferromagnetic Semiconductor NiI2
US20220102526A1 (en) Graphene transistor and method of manufacturing a graphene transistor
JP7373662B2 (ja) グラフェン/酸化グラフェンダイオードおよびその形成方法
CN105575814B (zh) 鳍式场效应晶体管及其形成方法
Haidet et al. Epitaxial Integration and Defect Structure of Layered SnSe Films on PbSe/III–V Substrates
KR102509798B1 (ko) 전이금속 칼코겐 화합물 도핑 방법
Srinadhu et al. Shape transitions of Cu3Si islands grown on Si (1 1 1) and Si (1 0 0)
CN110010460B (zh) 一种低维材料形成方法
CA3043998C (en) Composition and method for making picocrystalline artificial borane atoms
KR101583045B1 (ko) 그라핀 필름 및 그라핀 파우더의 제조 방법과 이로부터 제조된 그라핀 필름 및 파우더
GB2599150A (en) A graphene transistor and method of manufacturing a graphene transistor
CN107634097B (zh) 一种石墨烯场效应晶体管及其制造方法
You et al. Editors’ Choice—Atomic Layer Etching of Tungsten Disulfide Using Remote Plasma-Induced Oxidation and Wet Etching
Zhang et al. Interfacial characteristics of single layer semiconductor WS2 (SnS2) film and Ag film

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220630

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220630

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230713

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230725

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230908

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230926

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20231023

R150 Certificate of patent or registration of utility model

Ref document number: 7373662

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150