JPH06104431A

JPH06104431A - 論理回路と、これを用いたラインイメージセンサと、このラインイメージセンサを用いたファクシミリ装置

Info

Publication number: JPH06104431A
Application number: JP4243032A
Authority: JP
Inventors: Hiroya Shimizu; 浩也清水; Tatsuya Nagata; 達也永田; Michihiro Watanabe; 道弘渡邊; Satoru Hashimoto; 悟橋本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-09-11
Filing date: 1992-09-11
Publication date: 1994-04-15

Abstract

(57)【要約】【目的】非晶質シリコン薄膜トランジスタは電圧を加え
るとしきい値電圧の変動や特性の劣化が生じるため、論
理回路では使用が困難だった。本発明の目的はしきい値
電圧の変動と特性の劣化を抑えて、信頼性の高い回路及
びこれを用いたラインイメージセンサを提供することに
ある。【構成】薄膜トランジスタのゲート・ソース電圧によっ
てゲート絶縁膜内に誘起される電場の強度の絶対値を、
ゲート電極の電位がソース電極の電位よりも高い状態に
おいては、７×１０⁵Ｖ／ｃｍ以下とし、ａ−Ｓｉ中の
キャリアがゲート絶縁膜中に注入されゲート絶縁膜中の
トラップ準位にトラップされることを防止し、しきい値
電圧の変動を低減できる。また、ゲート電極の電位がソ
ース電極の電位よりも低い状態においては、電場の強度
の絶対値が、４×１０⁵Ｖ／ｃｍ以下とすることによ
り、ａ−Ｓｉ中に新たなトラップ準位が生成されること
を防止し、薄膜トランジスタの特性の劣化を防止できる
効果がある。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は非晶質シリコン（以下ａ
−Ｓｉと略す）よりなる薄膜トランジスタを用いた論理
回路及びこれらの回路を用いたラインイメージセンサ及
びファクシミリ装置に関する。

【０００２】

【従来の技術】ａ−Ｓｉ薄膜トランジスタを用いた論理
回路には例えば特開昭６１−１５３６３号公報に記載の
シフトレジスタ回路がある。この従来例にあるように、
論理回路ではインバータが論理回路の基本要素となって
いる。このインバータを多段に組み合わせて回路を構成
するので、インバータの出力は次段のインバータの入力
になる。インバータの出力電圧は電源電圧の範囲にある
ためインバータの入力電圧は常に０Ｖ以上の電圧が加わ
ることになる。

【０００３】

【発明が解決しようとする課題】ａ−Ｓｉ薄膜トランジ
スタは、エンハンスメント型の電界効果トランジスタを
構成できるが、材料や製造プロセスに依存する材料の物
性に起因するしきい値電圧変動とよばれるしきい値電圧
の好ましくない変化現象をもっている。即ち、ゲート・
ソース電圧を加えるとしきい値電圧が、正のゲート・ソ
ース電圧では正に、負の場合には負に変動する。そのた
め常に０Ｖ以上のゲート・ソース電圧の加わる論理回路
では、ａ−Ｓｉ薄膜トランジスタのしきい値電圧は正に
変動し、長時間の回路動作を行うと変動が大きくなって
トランジスタの電流駆動能力は低下し、ついには動作し
なくなる場合もでてくる。材料の改善によってある程度
はこのしきい値電圧変動は低減できるが、ａ−Ｓｉ自体
の物性の不安定さ及びチャンネルのできるゲート絶縁膜
とａ−Ｓｉとの界面の不安定さがあり、根本的になくす
ることは難しい。そのため、回路上も動作方法上もしき
い値電圧変動を低減する工夫が必要である。

【０００４】このしきい値電圧変動の原因は、主に薄膜
トランジスタの活性層であるａ−Ｓｉ中のキャリアがゲ
ート絶縁膜中に注入され、ゲート絶縁膜中に多数存在す
るトラップ準位にトラップされるためであることが知ら
れている。単結晶Ｓｉの熱酸化膜により形成されるＭＯ
ＳＦＥＴのゲート絶縁膜に比べて、ＣＶＤ法により形成
される薄膜トランジスタのゲート絶縁膜は多数の欠陥を
含み、多くのキャリアをトラップするのである。この現
象は主に、正のゲート・ソース電圧を印加した場合、し
きい値電圧が正の方向に変動する際の主な原因となる。
また、前記現象以外にも、薄膜トランジスタの活性層で
あるａ−Ｓｉ中に、キャリアの再結合等の原因により、
新たなトラップ準位が生成されることがある。負のゲー
ト・ソース電圧を印加した場合には、しきい値電圧の負
の方向への変動を引き起こすが、このトラップ準位の生
成は、むしろ、トランジスタのサブスレッショルド領域
におけるソース・ドレイン電流の立ち上がり特性の劣化
の原因となる。

【０００５】上記従来技術はａ−Ｓｉ薄膜トランジスタ
を論理回路に用いる時にこのしきい値電圧変動を防止す
ることとトランジスタの特性の劣化を防止することに関
して配慮されておらず、長時間の回路動作ではしきい値
電圧が変動したり、特性が劣化して回路が動かなくなる
問題があった。

【０００６】本発明はａ−Ｓｉ薄膜トランジスタを用い
た回路において、しきい値電圧変動を低減し、また薄膜
トランジスタの特性の劣化を低減して長時間の回路動作
の信頼性を向上する論理回路を提供することを目的とし
ており、さらに、これらの手段や回路を用いて信頼性の
高い、小型、低価格化が可能なラインイメージセンサ及
びこれを用いたファクシミリ装置を提供することを目的
とする。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に、負荷と接続したトランジスタで構成した駆動トラン
ジスタからなるインバータとから成る論理回路におい
て、トランジスタを駆動するためのゲート・ソース電圧
によって前記トランジスタのゲート絶縁膜内に誘起され
る電場の強度の絶対値が、ゲート電極の電位がソース電
極の電位よりも高い状態においては、常に７×１０⁵Ｖ
／ｃｍ以下であり、一方、ゲート電極の電位がソース電
極の電位よりも低い状態においては、電場の強度の絶対
値が、常に４×１０⁵Ｖ／ｃｍ以下としたものである。

【０００８】また、上記目的を達成するために、負荷
と、この負荷と接続したアモルファスシリコンを用いた
駆動トランジスタとから成るインバータとから成る論理
回路において、前記論理回路の動作時には回路を構成す
るトランジスタのゲート電極の電圧がソース電極の電圧
以上で、両者間に印加される電圧により前記トランジス
タのゲート絶縁膜内に誘起される電場の強度の絶対値が
７×１０⁵Ｖ／ｃｍ以下であり、シフトレジスタの動作
の休止時には、回路を構成するトランジスタのゲート電
極の電圧がソース電極の電圧以下で、両者間に印加され
る電圧により前記トランジスタのゲート絶縁膜内に誘起
される電場の強度の絶対値が、４×１０⁵Ｖ／ｃｍ以下
であるようにしたものである。

【０００９】また、上記目的を達成するために、ライン
イメージセンサに上述のシフトレジスタを用いるもので
ある。

【００１０】また、上記目的を達成するために、ファク
シミリ装置に上述のラインイメージセンサを用いるもの
である。

【００１１】

【作用】シフトレジスタを構成するトランジスタのゲー
ト絶縁膜内に誘起される電場の強度の絶対値を、ソース
電極の電位よりもゲート電極の電位が高い場合には７×
１０⁵Ｖ／ｃｍ以下とすることにより、活性層であるａ
−Ｓｉから絶縁膜へのキャリアの注入量を実用上差し支
えない程度に減少させることができ、その結果トランジ
スタのしきい値電圧の変動を十分に小さな値とするもの
である。

【００１２】また、ソース電極の電位よりもゲート電極
の電位が低い場合にはゲート絶縁膜内に誘起される電場
の強度の絶対値を、４×１０⁵Ｖ／ｃｍ以下とすること
により、ａ−Ｓｉ中での新たなトラップ準位の生成を実
用上差し支えない程度に減少させることができ、その結
果トランジスタのソース・ドレイン電流の立ち上がり特
性の劣化を十分に小さくするものである。

【００１３】論理回路の動作時には回路を構成するトラ
ンジスタのゲート電極の電圧がソース電極の電圧以上
で、両者間に印加される電圧により前記トランジスタの
ゲート絶縁膜内に誘起される電場の強度の絶対値が７×
１０⁵Ｖ／ｃｍ以下であり、シフトレジスタの動作の休
止時には、回路を構成するトランジスタのゲート電極の
電圧がソース電極の電圧以下で、両者間に印加される電
圧により前記トランジスタのゲート絶縁膜内に誘起され
る電場の強度の絶対値が、４×１０⁵Ｖ／ｃｍ以下とす
ることにより、シフトレジスタを構成する薄膜トランジ
スタのしきい値電圧変動と薄膜トランジスタの特性の劣
化を低減し、また、シフトレジスタの駆動中に変動した
しきい値電圧をシフトレジスタの休止中に元のしきい値
電圧に戻すものである。

【００１４】

【実施例】以下、本発明の実施例を図を用いて説明す
る。

【００１５】負荷抵抗とこれに接続した薄膜トランジス
タで構成したインバータ（Ｅ／Ｒインバータと略す）の
構造の例を図１の断面図と図２の回路図を用いて説明す
る。硝子などの絶縁性の基板３０１の上にＣｒやＡｌな
どから成るゲート電極３０２を形成し、ホトリソグラフ
ィーの手法を用いてパターンを形成する。その上に窒化
シリコンや酸化シリコンや酸化アルミニウムでゲート絶
縁膜３０３を形成し、その上にイントリンシックな非晶
質シリコン（ｉ−ａ−Ｓｉ）３０４を形成する。その上
に、リン等を多量にドープし強いｎ型となったｎ−ａ−
Ｓｉ３０５を形成し、ソース電極３０６、ドレイン電極
３０７をＣｒやＡｌなどの材料で形成する。この例では
ドーピング材料としてリンを挙げて説明したが、これ以
外の適当なドーピング材料でもよい。これらの層構成に
所定のパターニングを行うことによって、駆動トランジ
スタＤと抵抗Ｒを形成することができる。素子の保護の
ためにこれらの上部をおおう保護層を形成してもよいの
は当然である。この例では、駆動トランジスタは逆スタ
ガ型とよばれる構造となっているが、この他にも、順ス
タガ型やプレーナ型のトランジスタも層構成を変えるこ
とによって製作することができる。図１、図２に示した
負荷抵抗Ｒはｎ−ａ−Ｓｉの層を抵抗体として用いたも
ので、このｎ−ａ−Ｓｉの層は薄膜トランジスタＤの部
分では、ソース・ドレイン電極とｉ−ａ−Ｓｉとのオー
ミックコンタクトを形成する層を兼ねている。このよう
な構造でゲート電極３０２に正のゲート・ソース電圧が
加わるとｉ−ａ−Ｓｉにチャンネルが形成されて電界効
果型トランジスタの動作をする。通常、ゲート電極３０
２やソース３０６、ドレイン電極３０７はスパッタで形
成し、ゲート絶縁膜３０３、ｉ−ａ−Ｓｉ３０４、ｎ−
ａ−Ｓｉ３０５はモノシランやアンモニア等のガスを原
料としてＣＶＤ法等のプロセスを用いて形成する。この
ような方法により形成したａ−Ｓｉ薄膜トランジスタは
キャリアのドリフト移動度が０．０１〜２．０ｃｍ²／
Ｖ・ｓ、しきい値電圧が１〜４Ｖ程度のエンハンスメン
ト型ＭＩＳトランジスタとなる。インバータの駆動トラ
ンジスタＤのソースはグランド線ＶＳに接続し、駆動ト
ランジスタＤのゲートは信号線ＶＧに接続し、負荷抵抗
Ｒの電源側は電極３０８を介して電源線ＶＤに接続して
いる。

【００１６】本発明の原理について、図３、図４を用い
て説明する。特に図３と図４に示した内容は、ゲート電
極に、ソース電極に対して正または負の電位を与えるこ
とによりゲート絶縁膜内部に電場を誘起し、その結果生
じたしきい値電圧の変動量やトランジスタの特性劣化の
程度に対する、誘起した電場の強度の影響を表わすもの
である。

【００１７】図３は、ゲート電極の電位がソース電極の
電位よりも高い場合に、この正のゲート・ソース電圧に
より、トランジスタのゲート絶縁膜内部に誘起された電
場の強度の絶対値としきい値電圧の変動量の関係を示し
たものである。この図中においては、一定の温度環境
（例えば、室温＋２０℃）において、一定の時間（例え
ば、１０分）、所定の電場をゲート絶縁膜中に誘起した
結果生じた、しきい値電圧の初期値からの変動量を示し
ている。なお、この場合の電場の強度は、正のゲート・
ソース電圧によりａ−Ｓｉとゲート絶縁膜の界面に電子
が誘起されている仮定し、正のゲート・ソース電圧が全
てゲート絶縁膜に印加されていると仮定して算出したも
のである。従って、トランジスタの初期の０Ｖでないし
きい値電圧の存在による実効的なゲート・ソース電圧の
変化は考慮されていない。本図から明らかなように、ゲ
ート絶縁膜に誘起される電場の強度の絶対値が７×１０
⁵Ｖ／ｃｍを境に、これより電場の強い領域と弱い領域
では挙動が全く異なることが分かる。すなわち、電場の
強度の絶対値が７×１０⁵Ｖ／ｃｍ以下の領域ではしき
い値電圧の変動が電場の強度にほとんど依存せず、変動
量の大きさも非常に小さいのに対して、７×１０⁵Ｖ／
ｃｍ以上の領域ではしきい値電圧の変動量が誘起された
電場の強度に強く依存し、変動量も大きいのである。ま
た、図３中に示したように、この二つの領域は、両対数
表示をした場合、二本の直線により精度良く近似され
る。従ってトランジスタのゲート電極の電位がソース電
極の電位よりも高い場合には、この電位によりトランジ
スタのゲート絶縁膜中に誘起される電場の強度の絶対値
を常に７×１０⁵Ｖ／ｃｍ以下となるようにすればトラ
ンジスタのしきい値電圧の変動を実用上無視できるほど
小さくでき、従ってシフトレジスタの信頼性を向上させ
ることができ、シフトレジスタの寿命も向上させること
ができる。

【００１８】図４は、ゲート電極の電位がソース電極の
電位よりも低い場合に、このゲート・ソース電圧によ
り、トランジスタのゲート絶縁膜内部に誘起された電場
の強度の絶対値とトランジスタのサブスレッショルド領
域における、トランジスタの特性の劣化の程度の関係を
示している。この特性の劣化の程度を具体的に述べる
と、ゲート・ソース電圧を上述の一定の温度の下で一定
の時間印加した後のサブスレッショルド領域におけるゲ
ート電圧の変化１Ｖ当りのソース・ドレイン電流の変化
量を初期状態のその値で規格化したものである。なお、
この場合の電場の強度は、負のゲート・ソース電圧によ
りａ−Ｓｉとゲート絶縁膜の界面にホールが誘起されて
いる仮定し、負のゲート・ソース電圧が全てゲート絶縁
膜に印加されていると仮定して算出したものである。従
って、トランジスタの初期の０Ｖでないしきい値電圧の
存在による実効的なゲート・ソース電圧の変化は考慮さ
れていない。本図より明らかなように、トランジスタの
ゲート電極の電位がソース電極の電位よりも低い場合
に、ゲート絶縁膜に誘起される電場の強度の絶対値が４
×１０⁵Ｖ／ｃｍを境に、これより電場の強い領域と弱
い領域では挙動が全く異なることが分かる。すなわち、
電場の強度の絶対値が４×１０⁵Ｖ／ｃｍ以下の領域で
はトランジスタの特性の劣化は電場の強度にほとんど依
存せず、劣化もほぼ無視できるのに対して、４×１０⁵
Ｖ／ｃｍ以上の領域では劣化の程度が誘起された電場の
強度に強く依存し、劣化の程度も大きいのである。従っ
てトランジスタのゲート電極の電位がソース電極の電位
よりも低い場合には、この電位によりトランジスタのゲ
ート絶縁膜中に誘起される電場の強度の絶対値を常に４
×１０ ⁵Ｖ／ｃｍ以下となるようにすればトランジスタ
の劣化を実用上無視できるほど小さくでき、従ってシフ
トレジスタの信頼性を向上させることができ、シフトレ
ジスタの寿命も向上させることができる。

【００１９】また、図１、図２の例では、ｎ−ａ−Ｓｉ
３０５により形成した抵抗体により負荷抵抗Ｒを形成し
ているが、図５、図６に示すように、図１、図２の駆動
トランジスタＤと同様な薄膜トランジスタにより負荷抵
抗の代わりの負荷トランジスタＬを形成しても同様なイ
ンバータ（Ｅ／Ｅインバータと略す）を構成することが
できる。この場合、インバータの駆動トランジスタＤの
ソースはグランド線ＶＳに接続し、駆動トランジスタＤ
のゲートは信号線ＶＧに接続し、負荷トランジスタＬの
ドレインは電源線ＶＤに接続している。そして、負荷ト
ランジスタＬのゲートは一般には電極３０９を介して電
源線ＶＤに接続されるが、電源線ＶＤよりも高電位の別
の電源に接続される場合もある。

【００２０】以上述べた、Ｅ／Ｒインバータ及びＥ／Ｅ
インバータは、インバータの信号線ＶＧに入力された論
理１、０に対応するＶＨ、ＶＬの入力電圧に対して逆の
論理０、１に対応するＶＬ、ＶＨの電圧を出力線ＶＯに
出力する。

【００２１】図１、図２または図５、図６に示したイン
バータを組み合わせて論理回路を形成しこれを駆動する
際には、図３及び図４を用いて説明したのと同様に、ゲ
ート電極の電位がソース電極の電位よりも高い場合に
は、このゲート・ソース電圧によりトランジスタのゲー
ト絶縁膜内部に誘起された電場の強度の絶対値は常に７
×１０⁵Ｖ／ｃｍ以下に、また、ゲート電極の電位がソ
ース電極の電位よりも低い場合には、このゲート・ソー
ス電圧によりトランジスタのゲート絶縁膜内部に誘起さ
れた電場の強度の絶対値は常に４×１０⁵Ｖ／ｃｍ以下
となるようにすれば、トランジスタのしきい値電圧の変
動や特性の劣化を必要最小限に抑えることができ、イン
バータから構成されるシフトレジスタの寿命や信頼性も
向上させることができる。以上述べたゲート絶縁膜内部
に誘起された電場の強度を、具体的なゲート・ソース電
圧で表現する。例えば、ゲート絶縁膜３０３の厚さが
３．５×１０~⁵ｃｍの場合には、ゲート電極の電位がソ
ース電極の電位よりも高い場合には、ゲート・ソース電
圧は２４．５Ｖ以下の値を印加し、ゲート電極の電位が
ソース電極の電位よりも低い場合には、ゲート・ソース
電圧は−１４Ｖ以上の値を印加すればよい。もちろんこ
れらの電圧の値は、使用するゲート絶縁膜の厚さに応じ
て変更しなければならないのは当然のことである。

【００２２】図７に負荷抵抗と、これと接続した薄膜ト
ランジスタとからなるＥ／Ｒインバータから構成された
標準的なＥ／Ｒシフトレジスタの一実施例を示す。簡単
に回路構成を説明すると、負荷抵抗Ｒ１及び駆動トラン
ジスタＤ１によってＥ／Ｒインバータを構成し、インバ
ータの入力にデータの入力を制御するパストランジスタ
Ｐ１を接続している。パストランジスタＰ１は、入力信
号の導通、非導通を制御するスイッチとしての機能を持
ち、このインバータとパストランジスタとの基本要素を
組み合わせてダイナミック論理回路やスタティック論理
回路を構成することができる。このシフトレジスタはこ
の要素を４段接続したもので、各段のパストランジスタ
のゲートはクロックΦ１とΦ２に交互に接続されてい
る。各要素のインバータの電源は電源線ＶＤに接続して
おり、駆動トランジスタのソースはグランド線ＶＳに接
続されている。これによりダイナミックＥ／Ｒシフトレ
ジスタを構成している。

【００２３】このＥ／Ｒシフトレジスタの回路動作のシ
ーケンスを図８に示す。シフトレジスタの動作時には電
源線ＶＤには正の電源電圧ＶＨを加え、グランド線ＶＳ
はグランド電圧ＶＬを印加する。そして外部回路より供
給され、ダイナミック動作のタイミングを決める交互に
論理１となるクロックΦ１、Φ２をパストランジスタの
ゲートに入力し、ＶＡ１に図に示すようなデータを入力
すると、データは順次シフトされてＶＡ２、ＶＡ３、Ｖ
Ａ４、ＶＡ５は図に示すような動作をする。この時電源
線ＶＤには正の電圧ＶＨが、またグランド線ＶＳにはグ
ランドの電圧ＶＬが加わっている。このインバータの負
荷抵抗と駆動トランジスタのオン抵抗の比は、６対１以
上あることが望ましい。回路図では示していないが、薄
膜トランジスタは固有の容量及び寄生容量を持ってお
り、この容量への充放電によりダイナミック動作してい
ることは言うまでもない。

【００２４】負荷トランジスタと、これに接続した薄膜
トランジスタとからなるＥ／Ｅインバータにより図８に
示す、Ｅ／Ｒシフトレジスタと同様なＥ／Ｅシフトレジ
スタが構成できる。図９に標準的なＥ／Ｅシフトレジス
タの一実施例を示す。回路の構成は、負荷抵抗が負荷ト
ランジスタにおき変わった以外は、図７とほぼ同じであ
るが、これを簡単に説明すると、負荷トランジスタＬ１
及び駆動トランジスタＤ１によってＥ／Ｅインバータを
構成し、インバータの入力にデータの入力を制御するパ
ストランジスタＰ１を接続している。パストランジスタ
Ｐ１の機能は図７、図８で説明したものと同じであり、
インバータとパストランジスタとの基本要素を組み合わ
せてダイナミック論理回路やスタティック論理回路を構
成することができる。各要素のインバータの電源、つま
り負荷トランジスタＬ１のドレイン電極と負荷トランジ
スタＬ１のゲート電極は電源線ＶＤに接続しており、駆
動トランジスタＤ１のソースはグランド線ＶＳに接続さ
れている。これによりダイナミックＥ／Ｅシフトレジス
タを構成している。なおこの時、負荷トランジスタＬ１
のゲート電極は電源線ＶＤよりも高電位の別の電源線に
接続してもよい。

【００２５】このＥ／Ｅシフトレジスタの回路動作のシ
ーケンスは図８に示したＥ／Ｒシフトレジスタの駆動回
路のシーケンスと全く同じである。従って、このＥ／Ｅ
シフトレジスタの駆動シーケンスは図示を省略する。

【００２６】このシフトレジスタの動作時にはパストラ
ンジスタＰ１及び駆動トランジスタＤ１のゲート・ソー
ス電圧は常に０Ｖ以上であり、そのためしきい値電圧は
正の方向に変動し得る。このしきい値電圧の変動を必要
最小限に抑えるためには、パストランジスタ及び駆動ト
ランジスタのゲート絶縁膜中に誘起される電場の強度の
絶対値を常に７×１０⁵Ｖ／ｃｍ以下に設定する必要が
ある。従って、電源電圧ＶＨとグランド電圧ＶＬを持つ
ような電源系では、クロックΦ１、Φ２もＶＨまたはＶ
Ｌの値を取るので、図３、図４と図５、図６を用いて説
明した、ゲート絶縁膜３０３の厚さが３．５×１０~⁵ｃ
ｍの場合には、電源電圧ＶＨを２４．５Ｖ以下の値とす
れば、ゲート・ソース電圧は常に２４．５Ｖ以下に保た
れることとなり、シフトレジスタの寿命、信頼性は飛躍
的に向上する。ゲート絶縁膜の厚さが異なる場合には、
それに応じて電源電圧ＶＨを設定すればよい。この場
合、シフトレジスタを構成する薄膜トランジスタは、ス
パッタやＣＶＤなどの技術を用いて成膜したものを、フ
ォトリソグラフィーの技術によりパターンを形成するの
で、個々の薄膜トランジスタについて、ゲート絶縁膜３
０３の厚さが等しいことは言うまでもない。

【００２７】図７、図８、図９を用いて説明したシフト
レジスタの回路の例では、シフトレジスタの動作時には
パストランジスタ及び駆動トランジスタのゲート・ソー
ス電圧は常に０Ｖ以上であり、たとえ、この電圧により
ゲート絶縁膜内に誘起される電場の強さを所定の値以下
に制限しても、非常に長時間駆動すると、しきい値電圧
は正の方向に変動する可能性がある。しかしながら、フ
ァクシミリ等に用いられるラインイメージセンサは常に
動作しているわけではなく、動作しているしている時間
は短く、動作していない休止時間の方が通常多い。その
ため、所定の回路動作をしている期間に変動した薄膜ト
ランジスタのしきい値電圧を、回路が休止している期間
に電源電圧やそのほかの入力電圧を適当なシーケンス
で、回路動作をしている状態から変化させることによっ
て、元のしきい値電圧に戻すことも可能である。このよ
うな手法は種々考えられるが、Ｅ／Ｒインバータより構
成されたＥ／Ｒシフトレジスタについて、その一例を図
９により説明する。負荷抵抗Ｒ１及び駆動トランジスタ
Ｄ１によってＥ／Ｒインバータを構成し、インバータの
入力にデータの入力を制御するパストランジスタＰ１を
接続している。このシフトレジスタはこの要素を４段接
続したもので、各段のパストランジスタのゲートはクロ
ックΦ１とΦ２に交互に接続されている。各要素のイン
バータの電源は電源線ＶＤ１及びＶＤ２に交互に接続し
ており、駆動トランジスタのソースはグランド線に接続
されている。これによりダイナミックＥ／Ｒシフトレジ
スタを構成している。

【００２８】次に図９のダイナミックＥ／Ｒシフトレジ
スタの動作シーケンスを図１０を用いて説明する。シフ
トレジスタの動作時には、電源線ＶＤ１、ＶＤ２には正
の電源電圧ＶＨを加え、グランド線ＶＳはグランド電圧
ＶＬを印加する。そうすると、クロックΦ１、Φ２及び
データ入力ＶＡ１に対して、データＶＡ２，ＶＡ３，Ｖ
Ａ４，ＶＡ５を図１１の（ａ）のようにシフトする。

【００２９】図１１の（ｂ）にシフトレジスタ中止時の
動作を説明する。

【００３０】図１１の（ｂ−１）に薄膜トランジスタの
ゲート・ソース電圧に負の電圧を加えるシーケンスを示
している。まずパストランジスタＰ１、負荷抵抗Ｒ１及
び駆動トランジスタＤ１で構成する要素で説明する。ク
ロックΦ１を短時間（ｔ１）だけＶＨとし、同時にＶＡ
１をＶＬとすることにより、駆動トランジスタＤ１のゲ
ート電圧ＶＢ１をＶＬの電圧とする。次に、クロックΦ
１をＶＬとしてパストランジスタＰ１をカットオフし、
ＶＢ１の回路節点の容量にＶＬの電圧を保持させる。こ
の時に電源線ＶＤ２及びグランド線ＶＳは共にＶＨの電
圧となっているため駆動トランジスタＤ１のゲート・ソ
ース電圧には−ＶＨの負の電圧を加えることができる。
３番目の要素を構成する駆動トランジスタＤ３も同じ接
続構成なので同様に負のゲート・ソース電圧が加わる。
同様に２及び４番目の要素は、クロックΦ２と電源線Ｖ
Ｄ２を同期させて駆動トランジスタのゲートの電圧をＶ
Ｌとし、その後ソースと・ドレイン電圧をＶＨの状態と
することによって負のゲート・ソース電圧を加えること
ができる。ここで、ＶＨは、１４Ｖとしてある。

【００３１】駆動トランジスタのゲートを電圧ＶＬとす
るために要する時間ｔ１は、駆動トランジスタのゲート
にある容量をＣとし、負荷抵抗ＲとパストランジスタＰ
の合成抵抗をＲＴとするとそれらの積を時定数とする値
となる。また、ゲート・ソース電圧が負となるのに要す
る時間ｔ２は、容量Ｃとリーク抵抗の値ＲＬの積を時定
数とする時間となる。それぞれ実際の値は、前者が１０
μｓ〜１００μｓであるのに対して後者は１０ｍｓ〜１
００ｍｓであり十分負の電圧を加えることができる。

【００３２】尚、シフトレジスタの奇数の要素と偶数の
要素の駆動トランジスタのゲートをＶＬとするタイミン
グをずらしているのは、寄生容量を通じての電圧変動に
より発生する駆動トランジスタのゲート電圧の変動がな
るべく小さくなるように配慮しているためである。即
ち、１番目の要素を用いて説明すると、駆動トランジス
タＤ１のドレインは、電源線ＶＤ２に接続しており、Ｖ
Ｂ１の電圧をＶＬとした後に、ＶＤ２の電圧がＶＬから
ＶＨとなるときに、ゲートとドレインの容量を通じて電
圧の容量分割が発生してＶＢ１の電圧が上昇する現象を
防止するためである。

【００３３】一方、パストランジスタＰ１からＰ４のゲ
ート・ソース電圧を負に印加するためには、図１１の
（ｂ−２）に示すように、短時間クロックΦ１、Φ２を
ＶＨとしてパストランジスタを導通状態として、ＶＢ１
からＶＢ４の電圧をＶＨ（厳密にはしきい値電圧だけ低
い電圧となる）とし、その後クロックΦ１、Φ２を電圧
ＶＬとする。この時電源線ＶＤ１、ＶＤ２及びグランド
線ＶＳの電圧はＶＨとしており、そのためパストランジ
スタのソース及びドレインはＶＨの電圧となっている。
このようにパストランジスタのゲート・ソース電圧を負
とすることができ、長期間の回路の信頼性を確保できる
効果がある。

【００３４】以上述べたように、駆動トランジスタ及び
負荷トランジスタのゲート・ソース電圧を負に印加する
条件と、パストランジスタのゲート・ソース電圧を負に
印加する条件を区別している理由は全てのトランジスタ
に同時に負のゲート・ソース電圧を加えられないからで
ある。

【００３５】また、負のゲート・ソース電圧を印加する
際には、各トランジスタのゲートには回路の動作時に異
なった期間正のゲート電圧が加わるため、負印加の時間
もそれに対応して変えても良い。

【００３６】本実施例では、シーケンスは先の図７、図
８、図９の実施例と比較して複雑であるが特に回路素子
を増やすことなく、回路の休止時に負のゲート電圧を加
えることができる効果がある。なお、図１０、図１１に
おいて、電源線ＶＤ１とＶＤ２は同じ動作であり１本に
まとめることもできる。しかしながら、本実施例ではＶ
Ｄ１とＶＤ２を分離しているため、ＶＤ１とＶＤ２の電
圧を例えばそれぞれＶＬおよびＶＨとして、クロック線
Φ１とΦ２をＶＨとして各段のインバータの入力を同時
にリセットできる効果がある。

【００３７】次に、Ｅ／Ｅインバータにより構成された
Ｅ／Ｅシフトレジスタに対し、回路動作により正の方向
に変動したしきい値電圧を、回路休止時に元のしきい値
電圧に戻すことの可能な回路構成とその動作シーケンス
の一例を図１２、図１３を用いて説明する。基本的な回
路構成は、図１０に示した、Ｅ／Ｒシフトレジスタの負
荷抵抗が負荷トランジスタＬ１〜Ｌ４に置き変わったも
のであり、負荷トランジスタのドレイン電極は電源線Ｖ
Ｄ２に接続され、負荷トランジスタのゲート電極は電源
線ＶＤ１に接続されている。シフトレジスタの動作路の
シーケンスはＥ／Ｒインバータのものと全く同じであ
り、これを図１３の（ａ）に示す。

【００３８】駆動トランジスタＤ１〜Ｄ４及び負荷トラ
ンジスタＬ１〜Ｌ４のゲート・ソース電圧を負とするに
は、図１３の（ｂ）のシーケンスを用いる。クロックΦ
１及びΦ２を短時間ＶＨの電圧としてパストランジスタ
を導通状態とし、同時に電源線ＶＤ１の電圧をＶＨとし
て負荷トランジスタを導通状態とし、さらに電源線ＶＤ
２をＶＬの電圧とすることによって駆動トランジスタの
ゲートＶＢ１〜ＶＢ４の節点の電圧をＶＬとする。次に
クロック線Φ１とΦ２をＶＬとしてパストランジスタを
非導通状態としてＶＢ１〜ＶＢ４の電位を保持し、さら
に、次の電源線ＶＤ２をＶＨとしてＶＡ２〜ＶＡ５の節
点の電圧をＶＨとする。次にＶＤ１をＶＬとすることに
よって駆動トランジスタ及び負荷トランジスタのゲート
・ソース電圧を負とすることができる。

【００３９】また、パストランジスタのゲート・ソース
電圧を負にするシーケンスは図１３の（ｃ）に示してい
る。クロック線Φ１とΦ２を短時間だけＶＨとして、パ
ストランジスタを導通状態として、同時に電源線ＶＤ１
を短時間ＶＨとして駆動トランジスタを導通状態とす
る。この時電源線ＶＤ２、入力ＶＡ１、グランド線ＶＳ
は電圧ＶＨ一定としているので駆動トランジスタのゲー
トのＶＢ１〜ＶＢ４はＶＨに充電される。つぎにクロッ
ク線Φ１、Φ２をＶＬとしてパストランジスタを非導通
状態とし、その後、ＶＤ１をＶＬとして負荷トランジス
タを非導通状態とする。この結果パストランジスタのソ
ース及びドレインは大体ＶＨの電圧となりゲートはＶＬ
となるのでゲート・ソース電圧は負となる。この時、駆
動トランジスタ及び負荷トランジスタはゲート、ソー
ス、ドレインともにＶＨとなっており、しきい値電圧の
変動はない。

【００４０】なお、図１２、図１３においても、図１
０、図１１と同様に、電源線ＶＤ１とＶＤ２は同じ動作
であり、１本にまとめることもできる。しかしながら、
本実施例ではＶＤ１とＶＤ２を分離しているため、ＶＤ
１とＶＤ２の電圧を例えばそれぞれＶＬおよびＶＨとし
て、クロック線Φ１とΦ２をＶＨとして各段のインバー
タの入力を同時にリセットできる効果がある。

【００４１】このように図１０及び図１３で説明したゲ
ート電圧負印加のシーケンスはトランジスタが非導通状
態となったときに電源線と切り離されて容量に電圧が保
持される点を利用しており、トランジスタのゲート・ソ
ース電圧が負となるように予め所定の回路節点の容量に
充電しておくものである。

【００４２】図１０、図１１、図１２、図１３で示した
実施例によれば、シフトレジスタの動作時には、ゲート
電極とソース電極間に、ＶＬをグランドの電位とすれ
ば、最大ＶＨの電位差が印加され、一方、シフトレジス
タの休止時には、符号が負で絶対値が最大−ＶＨの電位
差が印加される。従って、シフトレジスタを構成する薄
膜トランジスタのしきい値電圧の変動と薄膜トランジス
タの特性の劣化を必要最小限に保つためには、例えば、
薄膜トランジスタのゲート絶縁膜の厚さが３．５×１０
~⁵ｃｍの場合には、電源電圧を１４Ｖに設定すればよ
い。しかしながら、薄膜トランジスタの電流駆動能力を
十分に引き出したい、つまりシフトレジスタの駆動時に
電源電圧を更に高い、例えば２４Ｖで駆動したい場合も
ある。このような場合には、シフトレジスタの休止時に
も同じ電源電圧を使用すると、薄膜トランジスタのゲー
ト絶縁膜内部に誘起される電場の強度は、ソース電極の
電位がゲート電極の電位よりも高い状態で、その絶対値
が、４×１０⁵Ｖ／ｃｍよりも大きくなり、薄膜トラン
ジスタの劣化が避けられないこととなる。このような場
合には、センサの休止時、つまりシフトレジスタの休止
時には、電源電圧を１４Ｖに切り替え、低下させて用い
れば良い。

【００４３】本実施例によれば回路の動作中にはダイナ
ミックシフトレジスタとして動作し、回路の休止時には
ゲート・ソース電圧を負とすることができるため、しき
い値電圧の変動をキャンセルして、回路の信頼性を高
め、回路の長時間動作を可能とする効果がある。

【００４４】ラインイメージセンサの駆動回路を作成し
ようとしたときにはダイナミック回路だけではなくスタ
ティック回路も必要である。ダイナミック回路はデータ
の転送をパストランジスタの切換によって容易に達成で
きる一方、パストランジスタのオン、オフに伴って容量
の充放電が行われてノイズとなる欠点がある。これに対
してスタティック回路は波形を整形し、また電流の駆動
能力を拡大するバッファ回路に欠かせない。本発明は、
先に述べてきた、ダイナミックシフトレジスタだけでな
く、スタティックシフトレジスタにも適用可能である。
すなわち、図７、図９、図１０、図１２示したシフトレ
ジスタを動作時にスタティック回路として使用する場合
には、図中のクロック線Φ１、Φ２にＶＨの電圧を加え
て常に導通状態とし、インバータの出力が次段のインバ
ータに直接回路的に接続するようにすればよい。また、
休止時に、変動したしきい値電圧を元に戻す場合には、
図１１、図１３で説明したシーケンスを用いてトランジ
スタのゲートに負の電圧を加えることができる。

【００４５】本実施例によれば、休止時にゲート電圧を
負として、しきい値電圧の変動をキャンセルすることに
より、長時間の回路動作が可能となるスタティック回路
を提供できる効果がある。また、ダイナミック回路とス
タティック回路が同様な構成のため、これらの共存した
回路においても休止時のゲート電圧負印加シーケンスが
複雑とならない効果がある。

【００４６】スタティック回路を薄膜トランジスタによ
り構成する場合にも、電源電圧により、薄膜トランジス
タのゲート絶縁膜内部に誘起される電場の強度の絶対値
が、ゲート電極の電位がソース電極の電位よりも高い状
態においては、７×１０⁵Ｖ／ｃｍ以下であり、一方、
ゲート電極の電位がソース電極の電位よりも低い状態に
おいては、電場の強度の絶対値が、４×１０⁵Ｖ／ｃｍ
以下としなければならないのはダイナミック回路と同様
である。

【００４７】図１４により本発明の別の実施例を説明す
る。図１４はラインイメージセンサのブロック図であ
る。イメージセンサ基板１０に薄膜トランジスタより形
成したシフトレジスタ１１、バッファ１２、転送スイッ
チ１４、非晶質シリコンからなる光電変換素子１３、信
号マトリクス１５、読み取り信号電荷の蓄積容量１６を
形成している。イメージセンサ基板の外には電源駆動回
路２０、タイミングコントロール回路２１及び信号の検
出回路２２を持っており、外部端子３０より電源や動作
基準となるスタート信号ＳＰとクロックＣＬＫと動作及
び休止を指定する信号ＭＯＤＥを入力し、読取信号ＶＩ
ＤＥＯを出力する構成となっている。

【００４８】読取モードのときにはシフトレジスタ１１
をリセットした後、シフトレジスタ１１の１段目のＳ／
Ｒ１よりＳ／Ｒｎまで順次ブロック選択信号をシフトす
る。この信号はバッファ１２を介して波形を整形し、か
つ電流駆動能力を増して転送スイッチ１４を１ブロック
ずつ順次選択して行く。ブロックＢ１が選択されると接
続されたブロックの転送スイッチが導通状態となり、光
電変換素子１３で光電変換され、読み取り信号電荷の蓄
積容量１６に蓄積された電荷を信号マトリクス１５に転
送する。光電変換素子１３は、入射光の照度、または入
射光子の数に応じて光電変換素子の電気伝導率等が変化
するものであればどのような形式でも良い。信号マトリ
クス１５に転送された光電変換信号は検出回路２２によ
って増幅及びパラレル・シリアル変換され読取信号ＶＩ
ＤＥＯとして外部に出力される。このような動作は、外
部端子３０より入力されるスタート信号ＳＰ、基準タイ
ミングであるクロック信号ＣＬＫ、動作または非動作指
定のＭＯＤＥ信号を元にしてタイミングコントロール２
１で制御信号を生成し、検出回路及び電源駆動回路を所
定のタイミングで動作させることによって行う。一方、
外部からＭＯＤＥにより休止が指定されると、イメージ
センサは休止モードとなり、シフトレジスタ１１、バッ
ファ１２が図１０、図１２に示した回路で成り立つよう
な場合にはこれらの要素を構成するａ−Ｓｉ薄膜トラン
ジスタと転送スイッチ１４の薄膜トランジスタのゲート
に負の電圧が加わるようなシーケンスを取る。シフトレ
ジスタ１１、バッファ１２が図７、図９に示した回路で
成り立つような場合には、イメージセンサ基板１０上へ
の電源供給を停止するようなシーケンスを取る。図７、
図９、図１０、図１２はダイナミックシフトレジスタま
たはバッファをそのまま構成できるが、ＮＯＲ論理回路
も容易に作ることができるので回路上の自由度がある。
本実施例の回路は、通常ガラス基板上にａ−Ｓｉ等の薄
膜を積層して形成し、基台に光源とともにアセンブルし
て原稿の読み取りに用いる。

【００４９】図１４に示した実施例においても、シフト
レジスタの動作中、つまり読み取りモードの時には、シ
フトレジスタ、バッファに供給される電源の電圧は、こ
の電圧によりトランジスタのゲート絶縁膜内部に誘起さ
れた電場の強度の絶対値が７×１０⁵Ｖ／ｃｍ以下とな
るように設定する必要がある。また、シフトレジスタの
停止中、つまり休止モードの時にシフトレジスタ、バッ
ファ、転送スイッチを構成する薄膜トランジスタのゲー
トに負のゲート・ソース電圧を印加し、変動したしきい
値電圧を元の値に戻す場合には、このゲート・ソース電
圧により薄膜トランジスタのゲート絶縁膜内部に誘起さ
れた電場の強度の絶対値が４×１０⁵Ｖ／ｃｍ以下とな
るように設定する必要がある。即ち、電源駆動回路２０
の出力として＋２４Ｖ、−１４Ｖ、０Ｖの３出力を交互
に切り替えて用いるようにすればよい。

【００５０】このように、本発明に従って、ゲート絶縁
膜内部に誘起される電場の強度の絶対値を設定すること
により、トランジスタのしきい値電圧の変動や特性の劣
化を必要最小限に抑えることができ、ラインイメージセ
ンサの寿命や信頼性も向上させることができる。

【００５１】本発明により、ファクシミリ装置を構成し
た場合の実施例を図１５により説明する。図１５はファ
クシミリ装置のブロック図であり、ラインイメージセン
サ１００、記録ヘッド６００、機構系の制御・電源回路
２００により制御及び電源の供給を行う構成を示してい
る。制御・電源回路２００はＣＰＵ２０２、ＲＯＭ２０
８、ＲＡＭ２０９、ＭＯＤＥＭ２１０、ＮＣＵ２１１、
センサ制御・検出回路２０３、記録制御回路２０４、機
構制御回路２０５、入・出力インターフェイス２０６、
電源２０７、及びクロック２０１から構成されている。
クロック２０１はＣＰＵ２０２をはじめ制御・電源回路
２００の動作タイミングを決める。ＣＰＵ２０２はクロ
ック２０１のクロック信号に同期してＲＯＭ２０８に用
意したソフトウエアに従ってファクシミリ装置の動作を
制御する。ＲＡＭ２０９は画像データや制御データの一
時記憶に、またソフトウエアから見るとワークエリアに
なる。ＭＯＤＥＭ２１０は外部回線からの音声帯域の信
号をディジタル信号に、またディジタル信号を音声帯域
の信号に変えて回線に送るものである。また、ＮＣＵ２
１１は外部回線との接続を制御するものである。センサ
制御・検出回路２０３はラインイメージセンサ１００を
駆動するクロック、スタート信号、動作あるいは休止を
指定するモード信号等を出力し、センサからの読み取り
アナログ信号を検出し、目的にあわせて多値化したディ
ジタルデータとする。記録制御回路２０４は、感熱記録
ヘッド等の記録ヘッド６００に記録データを転送し記録
制御するものである。機構制御回路２０５は、記録紙や
読み取り原稿をモータで搬送及９９び、紙の異常送り検
出や、原稿の検知等を行って、機構系を制御するもので
ある。また、入・出力インタフェースは電話番号の入力
や原稿濃度の指定などの入力及びファクシミリの状態を
表示する、操作する人とのインターフェイスである。ま
た、電源回路２０７は、制御・電源回路２００の各回路
ブロック及びラインイメージセンサ１００、記録ヘッド
６００や機構系に電源電力を供給するものである。この
制御電源回路２００はまた、省電力のためにイメージセ
ンサ１００、記録ヘッド６００や機構系を使用していな
いときにはリレー等でその部分の電源を切断する機能を
持つ。

【００５２】原稿のコピー、あるいは、ファクシミリ電
送のときには、ラインイメージセンサは電源及び制御信
号を供給されて、原稿読み取り動作を行う。ラインイメ
ージセンサが既に説明したように、この動作期間にトラ
ンジスタのしきい値電圧は正に変動する。動作時には例
えば図１４に示すＭＯＤＥ信号は動作モードを指定し、
ラインイメージセンサは動作モードとなる。読み取りが
終わり、ラインイメージセンサの動作が不用になると、
ＣＰＵ２０２は休止モードを指定し、ラインイメージセ
ンサは休止モードとなる。休止モードではラインイメー
ジセンサの駆動回路を構成するトランジスタのゲート・
ソース電圧及びゲート・ドレイン電圧を負とし、変動し
たしきい値電圧を回復させるか、または、ラインイメー
ジセンサへの電源供給を停止させる。

【００５３】次に、ラインイメージセンサをファクシミ
リ装置に搭載したときの断面模式図を図１６に示す。筐
体４０４内にラインイメージセンサ１００をバネ支持で
プラテンローラ４０１に押しつけて読み取り系を構成
し、感熱記録ヘッド６００をバネ支持によってプラテン
ローラ４０２に押しつけている。そのほか、記録紙４０
３、制御・電源回路２００を組み込んでいる。原稿読み
取り時は原稿５００をラインイメージセンサに読み込ま
せ、また、記録時には記録紙４０３に記録ヘッド６００
を用いて記録する。所定の紙搬送はプラテンローラ４０
１、４０２を例えばパルスモータを用いて回転させて行
う。このように、小型のセンサを搭載することによっ
て、ファクシミリ装置の小型化が図れ、また設計自由度
が大きくなる効果がある。

【００５４】

【発明の効果】以上述べたように、本発明によれば、薄
膜トランジスタのゲート電極の電位がソース電極の電位
よりも高い状態においては、ゲート絶縁膜中に誘起され
る電場の強度の絶対値を７×１０⁵Ｖ／ｃｍ以下に設定
することにより、ゲート絶縁膜中に注入された後トラッ
プされるキャリアの量を十分小さくすることができ、そ
のため薄膜トランジスタのしきい値電圧変動を十分小さ
い値に抑えることが可能で、その結果薄膜トランジスタ
から構成されるシフトレジスタ回路の信頼性を向上でき
る効果がある。

【００５５】また、本発明によれば、薄膜トランジスタ
のゲート電極の電位がソース電極の電位よりも低い状態
においては、ゲート絶縁膜中に誘起される電場の強度の
絶対値を４×１０⁵Ｖ／ｃｍ以下に設定することによ
り、薄膜トランジスタの活性層であるａ−Ｓｉ中に生成
される、新たなトラップ準位の量を十分小さくすること
ができ、そのため、薄膜トランジスタのサブスレッショ
ルド領域おけるソース・ドレイン電流の立ち上がり特性
の劣化を十分小さい値に抑えることが可能で、その結果
薄膜トランジスタから構成されるシフトレジスタ回路の
信頼性を向上できる効果がある。

【００５６】また、本発明によれば、シフトレジスタの
動作時には回路を構成するトランジスタのゲート電極と
ソース電極に、ゲート電極の電圧がソース電極の電圧以
上の時、印加される電圧により前記トランジスタのゲー
ト絶縁膜内に誘起される電場の強度の絶対値が７×１０
⁵Ｖ／ｃｍ以下であり、シフトレジスタの動作の休止時
には、回路を構成するトランジスタのゲート電極とソー
ス電極に、ゲート電極の電圧がソース電極の電圧以下の
時、印加される電圧により前記トランジスタのゲート絶
縁膜内に誘起される電場の強度の絶対値が、４×１０⁵
Ｖ／ｃｍ以下とすることにより、シフトレジスタを構成
する薄膜トランジスタのしきい値電圧変動と薄膜トラン
ジスタの特性の劣化を低減し、また、シフトレジスタの
駆動中に変動したしきい値電圧をシフトレジスタの休止
中に元のしきい値電圧に戻す効果がある。

【００５７】また、本発明によれば、薄膜トランジスタ
の駆動回路をイメージセンサ基板上に形成できるため、
配線数を少なくすることが可能となり、小型のラインイ
メージセンサを提供できる効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例に係る薄膜トランジスタで形
成したＥ／Ｒインバータの断面図である。

【図２】図１に示されるＥ／Ｒインバータの回路図であ
る。

【図３】本発明に係るゲート絶縁膜中に誘起された電場
の強度に対する薄膜トランジスタのしきい値電圧の変動
の説明図である。

【図４】本発明に係るゲート絶縁膜中に誘起された電場
の強度に対する薄膜トランジスタの特性の劣化の説明図
である。

【図５】本発明の他の実施例に係る薄膜トランジスタで
形成したＥ／Ｅインバータの断面図である。

【図６】図５に示されるＥ／Ｅインバータの回路図であ
る。

【図７】本発明のその他の実施例のＥ／Ｒダイナミック
シフトレジスタの回路図である。

【図８】図７に示されるＥ／Ｒダイナミックシフトレジ
スタの回路動作図である。

【図９】本発明のさらに他の実施例のＥ／Ｅダイナミッ
クシフトレジスタの回路図である。

【図１０】本発明のさらにその他の実施例のＥ／Ｒダイ
ナミックシフトレジスタの回路図である。

【図１１】図１０の実施例の回路動作図である。

【図１２】本発明のその他の実施例のＥ／Ｅダイナミッ
クシフトレジスタの回路図である。

【図１３】図１１の実施例の回路動作図である。

【図１４】本発明をラインイメージセンサに適用した回
路ブロック図である。

【図１５】本発明をファクシミリ装置に適用したブロッ
ク図である。

【図１６】図１５にかかるファクシミリ装置の断面模式
図である。

【符号の説明】

ＶＤ、ＶＤ１、ＶＤ２…電源線、ＶＧ…信号線、ＶＯ…
出力線、Φ１、Φ２…クロック線、ＶＳ…グランド線、
Ｒ、Ｒ１〜Ｒ４…負荷抵抗、Ｄ、Ｄ１〜Ｄ４…駆動トラ
ンジスタ、Ｌ、Ｌ１〜Ｌ４…負荷トランジスタ、Ｐ１〜
Ｐ４…パストランジスタ、１０…ラインイメージセンサ
基板、１１…シフトレジスタ、１２…バッファ、２０…
電源駆動回路、１００…ラインイメージセンサ、２０３
…センサ制御・検出回路、２０１…クロック、２０９…
ＲＡＭ、２０２…ＣＰＵ、４０１…プラテンローラ、５
００…原稿、６００…記録ヘッド。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０３Ｋ 19/08 Ｚ 8321−5Ｊ 19/0952 Ｈ０４Ｎ 1/028 Ａ 8721−5Ｃ 8321−5ＪＨ０３Ｋ 19/094 Ｚ (72)発明者橋本悟神奈川県横浜市戸塚区戸塚町216番地株式会社日立製作所情報通信システム事業部内

Claims

【特許請求の範囲】

【請求項１】負荷と、この負荷と接続したアモルファス
シリコンを用いた駆動トランジスタからなるインバータ
を有する論理回路において、上記トランジスタを駆動す
るためのゲート・ソース電圧によって前記トランジスタ
のゲート絶縁膜内に誘起される電場の強度の絶対値が、
ゲート電極の電位がソース電極の電位よりも高い状態に
おいては、７×１０⁵Ｖ／ｃｍ以下であることを特徴と
する論理回路。
【請求項２】負荷と、この負荷と接続したアモルファス
シリコンを用いた駆動トランジスタからなるインバータ
を有する論理回路において、上記トランジスタを駆動す
るためのゲート・ソース電圧によって前記トランジスタ
のゲート絶縁膜内に誘起される電場の強度の絶対値が、
ゲート電極の電位がソース電極の電位よりも低い状態に
おいては、４×１０⁵Ｖ／ｃｍ以下であることを特徴と
する論理回路。
【請求項３】負荷と、この負荷と接続したアモルファス
シリコンを用いた駆動トランジスタとから成るインバー
タを有する論理回路において、前記論理回路の動作時に
は回路を構成するトランジスタのゲート電極の電圧がソ
ース電極の電圧以上で、ゲート電極とソース電極間に印
加される電圧により前記トランジスタのゲート絶縁膜内
に誘起される電場の強度の絶対値が７×１０⁵Ｖ／ｃｍ
以下であり、前記論理回路の動作の休止時には、回路を
構成するトランジスタのゲート電極の電圧がソース電極
の電圧以下で、ゲート電極とソース電極間に印加される
電圧により前記トランジスタのゲート絶縁膜内に誘起さ
れる電場の強度の絶対値が、４×１０⁵Ｖ／ｃｍ以下で
あることを特徴とする論理回路。
【請求項４】請求項１乃至請求項３のいずれかに記載の
論理回路において、上記負荷は、負荷抵抗であることを
特徴とする論理回路。
【請求項５】請求項１乃至請求項３のいずれかに記載の
論理回路において、上記負荷は、負荷トランジスタであ
ることを特徴とする論理回路。
【請求項６】請求項４または請求項５に記載の論理回路
において、さらに、上記インバ−タの入力に接続したパ
ストランジスタを有し、上記論理回路は、このパストラ
ンジスタ、上記インバ−タ及び負荷からなる回路を複数
段直列接続したシフトレジスタであることを特徴とする
論理回路。
【請求項７】請求項４または請求項５に記載の論理回路
において、上記論理回路はバッファであることを特徴と
する論理回路。
【請求項８】請求項７記載のバッファを請求項６記載の
回路を複数段直列に接続したシフトレジスタにそれぞれ
の段に接続し、このバッファの出力により光電変換素子
からの検出光強度の信号を逐次読みだすことを特徴とす
るラインイメージセンサ。
【請求項９】請求項８に記載のラインイメージセンサ
と、記録紙に記録する記録ヘッドと、紙を送る機構系
と、これらを制御する制御回路を有することを特徴とす
るファクシミリ装置。