以下、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の実施の形態における説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
なお、図面において、大きさ、膜(層)の厚さ、または領域は、明瞭化のために誇張されている場合がある。
なお、本明細書において、「膜」という表記と、「層」という表記と、を互いに入れ替えることが可能である。
また、電圧は、ある電位と、基準の電位(例えば接地電位(GND)またはソース電位)との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。一般的に、電位(電圧)は、相対的なものであり、基準の電位からの相対的な大きさによって決定される。したがって、「接地電位」などと記載されている場合であっても、電位が0Vであるとは限らない。例えば、回路で最も低い電位が、「接地電位」となる場合もある。または、回路で中間くらいの電位が、「接地電位」となる場合もある。その場合には、その電位を基準として、正の電位と負の電位が規定される。
また、本明細書等において、高電源電位VDD(以下、単に「VDD」または「H電位」ともいう。)とは、低電源電位VSS(以下、単に「VSS」または「L電位」ともいう。)よりも高い電位の電源電位を示す。また、低電源電位VSSとは、高電源電位VDDよりも低い電位の電源電位を示す。また、接地電位をVDDまたはVSSとして用いることもできる。例えばVDDが接地電位の場合には、VSSは接地電位より低い電位であり、VSSが接地電位の場合には、VDDは接地電位より高い電位である。
なお、第1、第2として付される序数詞は便宜的に用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第1の」を「第2の」または「第3の」などと適宜置き換えて説明することができる。また、本明細書などに記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
また、本発明の一態様は、集積回路の他、表示装置、RFタグ、撮像装置を含むあらゆる装置が、その範疇に含まれる。また、表示装置には、液晶表示装置、有機発光素子に代表される発光素子を各画素に備えた発光装置、電子ペーパー、DMD(Digital Micromirror Device)、PDP(Plasma Display Panel)、FED(Field Emission Display)など、集積回路を有する表示装置が、その範疇に含まれる。
なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いることがある。
また、本明細書等においては、ある一つの実施の形態において述べる図または文章において、その一部分を取り出して、発明の一態様を構成することは可能である。したがって、ある部分を述べる図または文章が記載されている場合、その一部分の図または文章を取り出した内容も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能であるものとする。そして、その発明の一態様は明確であると言える。そのため、例えば、能動素子(トランジスタなど)、配線、受動素子(容量素子など)、導電層、絶縁層、半導体層、部品、装置、動作方法、製造方法などが単数もしくは複数記載された図面または文章において、その一部分を取り出して、発明の一態様を構成することが可能であるものとする。例えば、N個(Nは整数)の回路素子(トランジスタ、容量素子等)を有して構成される回路図から、M個(Mは整数で、M<N)の回路素子(トランジスタ、容量素子等)を抜き出して、発明の一態様を構成することは可能である。別の例としては、「Aは、B、C、D、EまたはFを有する」と記載されている文章から、一部の要素を任意に抜き出して、「Aは、BとEとを有する」、「Aは、EとFとを有する」、「Aは、CとEとFとを有する」、または、「Aは、BとCとDとEとを有する」などの発明の一態様を構成することは可能である。
また、本明細書等においては、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念を導き出すことは、当業者であれば容易に理解される。したがって、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。そして、その発明の一態様は、明確であると言える。
また、本明細書等においては、少なくとも図に記載した内容(図の中の一部でもよい)は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。したがって、ある内容について、図に記載されていれば、文章を用いて述べていなくても、その内容は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。同様に、図の一部を取り出した図についても、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。そして、その発明の一態様は明確であると言える。
また、明細書の中の文章や図面において規定されていない内容について、その内容を除くことを規定した発明の一態様を構成することが出来る。または、ある値について、上限値と下限値などで示される数値範囲が記載されている場合、その範囲を任意に狭めることで、または、その範囲の中の一点を除くことで、その範囲を一部除いた発明の一態様を規定することができる。これらにより、例えば、従来技術が本発明の一態様の技術的範囲内に入らないことを規定することができる。
また、本明細書等においては、能動素子(トランジスタなど)、受動素子(容量素子など)などが有するすべての端子について、その接続先を特定しなくても、当業者であれば、発明の一態様を構成することは可能な場合がある。つまり、接続先を特定しなくても、発明の一態様が明確であると言える。そして、接続先が特定された内容が、本明細書等に記載されている場合、接続先を特定しない発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。特に、端子の接続先の候補が複数存在する場合には、その端子の接続先を特定の箇所に限定する必要はない。したがって、能動素子(トランジスタなど)、受動素子(容量素子など)などが有する一部の端子についてのみ、その接続先を特定することによって、発明の一態様を構成することが可能な場合がある。
また、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つまり、機能を特定すれば、発明の一態様が明確であると言える。そして、機能が特定された発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。したがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。または、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。
また、本明細書等において、XとYとが接続されている、と明示的に記載されている場合は、XとYとが電気的に接続されている場合と、XとYとが機能的に接続されている場合と、XとYとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。
ここで、X、Yは、対象物(例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など)であるとする。
XとYとが直接的に接続されている場合の一例としては、XとYとの電気的な接続を可能とする素子(例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など)が、XとYとの間に接続されていない場合であり、XとYとの電気的な接続を可能とする素子(例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など)を介さずに、XとYとが、接続されてい4る場合である。
XとYとが電気的に接続されている場合の一例としては、XとYとの電気的な接続を可能とする素子(例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など)が、XとYとの間に1個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態(オン状態)、または、非導通状態(オフ状態)になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、XとYとが電気的に接続されている場合は、XとYとが直接的に接続されている場合を含むものとする。
XとYとが機能的に接続されている場合の一例としては、XとYとの機能的な接続を可能とする回路(例えば、論理回路(インバータ、NAND回路、NOR回路など)、信号変換回路(DA変換回路、AD変換回路、ガンマ補正回路など)、電位レベル変換回路(電源回路(昇圧回路、降圧回路など)、信号の電位レベルを変えるレベルシフタ回路など)、電圧源、電流源、切り替え回路、増幅回路(信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など)、信号生成回路、記憶回路、制御回路など)が、XとYとの間に1個以上接続されることが可能である。なお、一例として、XとYとの間に別の回路を挟んでいても、Xから出力された信号がYへ伝達される場合は、XとYとは機能的に接続されているものとする。なお、XとYとが機能的に接続されている場合は、XとYとが直接的に接続されている場合と、XとYとが電気的に接続されている場合とを含むものとする。
なお、XとYとが電気的に接続されている、と明示的に記載されている場合は、XとYとが電気的に接続されている場合(つまり、XとYとの間に別の素子または別の回路を挟んで接続されている場合)と、XとYとが機能的に接続されている場合(つまり、XとYとの間に別の回路を挟んで機能的に接続されている場合)と、XとYとが直接接続されている場合(つまり、XとYとの間に別の素子または別の回路を挟まずに接続されている場合)とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。
なお、例えば、トランジスタのソース(または第1の端子など)が、Z1を介して(または介さず)、Xと電気的に接続され、トランジスタのドレイン(または第2の端子など)が、Z2を介して(または介さず)、Yと電気的に接続されている場合や、トランジスタのソース(または第1の端子など)が、Z1の一部と直接的に接続され、Z1の別の一部がXと直接的に接続され、トランジスタのドレイン(または第2の端子など)が、Z2の一部と直接的に接続され、Z2の別の一部がYと直接的に接続されている場合、以下のように表現することが出来る。
例えば、「XとYとトランジスタのソース(または第1の端子など)とドレイン(または第2の端子など)とは、互いに電気的に接続されており、X、トランジスタのソース(または第1の端子など)、トランジスタのドレイン(または第2の端子など)、Yの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース(または第1の端子など)は、Xと電気的に接続され、トランジスタのドレイン(または第2の端子など)はYと電気的に接続され、X、トランジスタのソース(または第1の端子など)、トランジスタのドレイン(または第2の端子など)、Yは、この順序で電気的に接続されている」と表現することができる。または、「Xは、トランジスタのソース(または第1の端子など)とドレイン(または第2の端子など)とを介して、Yと電気的に接続され、X、トランジスタのソース(または第1の端子など)、トランジスタのドレイン(または第2の端子など)、Yは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース(または第1の端子など)と、ドレイン(または第2の端子など)とを、区別して、技術的範囲を決定することができる。
または、別の表現方法として、例えば、「トランジスタのソース(または第1の端子など)は、少なくとも第1の接続経路を介して、Xと電気的に接続され、第1の接続経路は、第2の接続経路を有しておらず、第2の接続経路は、トランジスタを介した、トランジスタのソース(または第1の端子など)とトランジスタのドレイン(または第2の端子など)との間の経路であり、第1の接続経路は、Z1を介した経路であり、トランジスタのドレイン(または第2の端子など)は、少なくとも第3の接続経路を介して、Yと電気的に接続され、第3の接続経路は、第2の接続経路を有しておらず、第3の接続経路は、Z2を介した経路である。」と表現することができる。または、「トランジスタのソース(または第1の端子など)は、少なくとも第1の接続経路によって、Z1を介して、Xと電気的に接続され、第1の接続経路は、第2の接続経路を有しておらず、第2の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン(または第2の端子など)は、少なくとも第3の接続経路によって、Z2を介して、Yと電気的に接続され、第3の接続経路は、第2の接続経路を有していない。」と表現することができる。または、「トランジスタのソース(または第1の端子など)は、少なくとも第1の電気的パスによって、Z1を介して、Xと電気的に接続され、第1の電気的パスは、第2の電気的パスを有しておらず、第2の電気的パスは、トランジスタのソース(または第1の端子など)からトランジスタのドレイン(または第2の端子など)への電気的パスであり、トランジスタのドレイン(または第2の端子など)は、少なくとも第3の電気的パスによって、Z2を介して、Yと電気的に接続され、第3の電気的パスは、第4の電気的パスを有しておらず、第4の電気的パスは、トランジスタのドレイン(または第2の端子など)からトランジスタのソース(または第1の端子など)への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース(または第1の端子など)と、ドレイン(または第2の端子など)とを、区別して、技術的範囲を決定することができる。
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、X、Y、Z1、Z2は、対象物(例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など)であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、1つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、および電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
(実施の形態1)
本実施の形態では、本発明の一態様に係る半導体装置の一例について説明する。本発明の一態様に係る半導体装置は、内部回路と、該内部回路へ信号を入出力する入出力端子と、を有する回路において、回路の入出力端子が不定状態になるのを防ぐためのプルアップ(またはプルダウン)抵抗を備えた回路である。
<半導体装置の構成例>
図1(A)は、本発明の一態様に係る半導体装置10の回路図である。図1(A)に示す半導体装置10は、トランジスタ11と、抵抗部12と、入出力端子13と、内部回路14と、電源線15と、信号線16と、制御信号生成回路17と、を有する。
半導体装置10において、トランジスタ11の第1の端子は電源線15と接続され、トランジスタ11の第2の端子は抵抗部12の第1の端子と接続される。また、トランジスタ11のゲートは、制御信号生成回路17と接続される。抵抗部12の第2の端子は、信号線16と接続され、入出力端子13は、信号線16を介して内部回路14と接続される。
入出力端子13は、内部回路14に信号(ハイレベル信号、ロウレベル信号またはアナログ信号)を入力、または内部回路14からの信号(ハイレベル信号、ロウレベル信号またはアナログ信号)を出力するための端子である。制御信号生成回路17は、トランジスタ11のゲートに信号を送り、トランジスタ11のオンオフ状態を制御するための回路である。
電源線15は、ハイレベル(H)の電位を与える高電位電源線VDD、またはロウレベル(L)の電位を与える低電位電源線VSS(VSS<VDD)、とすることができる。電源線15をVDDとした場合、半導体装置10における抵抗部12は、プルアップ抵抗として機能する。電源線15をVSSとした場合、半導体装置10における抵抗部12は、プルダウン抵抗として機能する。
プルアップ(またはプルダウン)抵抗が無いと、入出力端子13に外部から回路または負荷となるデバイス、が接続されていない場合、または入出力端子13に何も信号が入出力されていないときに、入出力端子13は不定状態(HでもLでもない状態。またはHかLか不明の状態。)となってしまう。入出力端子13が不定状態になると、内部回路14が誤動作を起こす可能性がでてくる。
そのため、プルアップ(またはプルダウン)抵抗を図1(A)のように設けることによって、入出力端子13をHまたはLに固定し、それにより内部回路の誤動作を防ぐことができる。
トランジスタ11は、入出力端子13に信号(ハイレベル信号、ロウレベル信号またはアナログ信号)が入出力されていないとき、オンとなっている。そのため、電源線15がVDDである場合、入出力端子13に信号が入力されていないときは、入出力端子はハイレベルに保持されることになる。また、電源線15がVSSである場合、入出力端子13に信号が入出力されていないときは、入出力端子はロウレベルに保持されることになる。
トランジスタ11は、入出力端子13に信号(ハイレベル信号、ロウレベル信号またはアナログ信号)が入力され、内部回路14が正常に起動した後、オフとなる。それによって、電源線15と信号線16との間において、電流が流れるのを止めることができる。そのため、抵抗部12において定常的に電流が消費されるのを防ぎ、半導体装置10の消費電力を低減することができる。
トランジスタ11および抵抗部12は、酸化物半導体を有する。酸化物半導体は、ワイドギャップ半導体であり、さらにホールの有効質量も非常に大きい。また、酸化物半導体に含まれる不純物をできるだけ少なくし、さらに酸素欠損を低減させることによって、酸化物半導体のキャリア濃度を小さくすることができる。このように高純度真性化させた酸化物半導体をトランジスタに用いることによって、非常にオフ電流の小さいトランジスタを形成することができる。それにより、トランジスタ11に酸化物半導体を用いることで、半導体装置10の消費電力を下げることができる。また抵抗部12に用いた場合、上記示したような酸化物半導体は非常に高抵抗であるため、抵抗部として用いることによって、必要とする抵抗値にするための面積が小さくなる。つまり、抵抗部12に酸化物半導体を用いることによって、抵抗部12のレイアウト面積を小さくすることができる。
また、酸化物半導体を用いたトランジスタおよび抵抗部は、容易に積層させた構造を形成することができる。例えば、シリコンを用いたトランジスタなどと、積層させて形成することができる。そのため、例えば本発明の一態様に係る半導体装置10のように、トランジスタ11および抵抗部12を、酸化物半導体を用いて形成し、内部回路14を、シリコンを用いたトランジスタなどにより形成することによって、トランジスタ11および抵抗部12と、内部回路14を積層させて形成することができるため、レイアウト面積を小さくすることができる。また、トランジスタ11と、抵抗部12と、を積層させて形成させてもよい。
また、抵抗層として機能する酸化物半導体と、該酸化物半導体と接触する導電層と、を有する抵抗部は、非線形な抵抗となることがある。
図1(B)は、本発明の一態様に係る半導体装置20の回路図である。半導体装置20は、図1(A)に示す半導体装置10におけるトランジスタ11および抵抗部12の接続を逆にした構成となっている。半導体装置20は、トランジスタ21と、抵抗部22と、入出力端子23と、内部回路24と、電源線25と、信号線26と、制御信号生成回路27と、を有する。
半導体装置20において、トランジスタ21の第1の端子は抵抗部22の第2の端子と接続され、トランジスタ21の第2の端子は信号線26と接続される。また、トランジスタ21のゲートは、制御信号生成回路27と接続される。抵抗部22の第1の端子は電源線25と接続され、入出力端子23は、信号線26を介して内部回路24と接続される。
図1(C)は、本発明の一態様に係る半導体装置30の回路図である。半導体装置30は、トランジスタ31と、入出力端子33と、内部回路34と、電源線35と、信号線36と、制御信号生成回路37と、を有する。
半導体装置30は、図1(A)の半導体装置10において、抵抗部12が無い構成である。つまり、図1(C)の半導体装置30は、電源線35と信号線36との間には、トランジスタ31のみの構成となっている。
半導体装置30において、トランジスタ31の第1の端子は電源線35と接続され、トランジスタ31の第2の端子は信号線36と接続される。また、トランジスタ31のゲートは、制御信号生成回路37と接続される。入出力端子33は、信号線36を介して内部回路34と接続される。
半導体装置30は、電源線35と信号線36との間に抵抗部が無い構成となっているが、トランジスタ31のオン状態のチャネル抵抗を、抵抗部の代わりとして用いることができ、プルアップ(またはプルダウン)抵抗としても機能する。特に、トランジスタ31に酸化物半導体を用いると、高いチャネル抵抗を形成しやすく、またオフ電流が非常に小さいため好ましい。
図1(D)は、本発明の一態様に係る半導体装置40の回路図である。半導体装置40は、抵抗部42と、入出力端子43と、内部回路44と、電源線45と、信号線46と、を有する。
半導体装置40は、図1(A)の半導体装置10において、トランジスタ11および制御信号生成回路17が無い構成である。つまり、図1(D)の半導体装置40は、電源線45と信号線46との間には、抵抗部42のみの構成となっている。
半導体装置40において、抵抗部42の第1の端子は電源線45と接続され、抵抗部42の第2の端子は、信号線46と接続される。入出力端子43は、信号線46を介して内部回路44と接続される。
半導体装置40は、電源線45と信号線46との間にトランジスタが無い構成となっている。このように、電源線45と信号線46の間にトランジスタが形成されていなくとも、抵抗部42があるため、信号線46が不定状態となることを抑制することができる。ただし、その場合、半導体装置40が起動している間は、定常的に電流が流れてしまうため、半導体装置40の消費電力は増加してしまうが、トランジスタを形成する面積が不要となるため、レイアウトは小さくすることができる。
また、図1(A)に示す半導体装置10において、トランジスタ11および抵抗部12は、それぞれ複数用いることができる。たとえば、図2(A)に示す半導体装置70のように、抵抗部12を2つ用いた構成としてもよい。なお、抵抗部12を3つ以上用いた構成としてもよい。また、図2(B)に示す半導体装置80のように、トランジスタ11を2つ用いた構成としてもよい。なお、トランジスタ11を3つ以上用いた構成としてもよい。また、トランジスタ11および抵抗部12は、交互に接続する必要はなく、同じものを連続して接続させた構成としてもよい。
また、図1(A)に示す半導体装置10における内部回路14の例として、図3(A)に示すようにゲートドライバ回路を、図3(B)に示すようにクロックジェネレータなどを用いることができる。また、これらに限らず、種々の回路を用いることができる。
図4(A)は、本発明の一態様に係る半導体装置50の回路図である。半導体装置50は、図1(A)の半導体装置10の構成において、トランジスタ11のゲートと制御信号生成回路17との間に、さらにトランジスタを設けた構成となっている。
半導体装置50は、トランジスタ51と、抵抗部52と、入出力端子53と、内部回路54と、電源線55と、信号線56と、制御信号生成回路57と、トランジスタ58と、を有する。
半導体装置50において、トランジスタ51の第1の端子は電源線55と接続され、トランジスタ51の第2の端子は抵抗部52の第1の端子と接続され、抵抗部52の第2の端子は信号線56と接続される。また、トランジスタ51のゲートは、トランジスタ58の第1の端子と接続され、トランジスタ58の第2の端子は制御信号生成回路57と接続される。また、トランジスタ58のゲートは、制御信号生成回路57と接続される。入出力端子53は、信号線56を介して内部回路54と接続される。また、トランジスタ51のゲートとトランジスタ58の第1の端子との接続箇所に、フローティングノード(FN)が形成される。
トランジスタ58は、トランジスタ51および抵抗部52と同様に、酸化物半導体を有する。酸化物半導体を有するトランジスタは、オフ電流が非常に小さい。そのため、半導体装置50において、トランジスタ58のオンオフを切り替えることによって、トランジスタ51を動作させるための電圧を、FNに保持することができる。そのため、トランジスタ51のオン状態またはオフ状態を保持する期間は、制御信号生成回路57を止めることができる。本構成により、半導体装置50の消費電力を下げることができる。
図4(A)に示す半導体装置50において、トランジスタ58のゲートは、制御信号生成回路57と接続される構成を示したが、トランジスタ58のゲートが、制御信号生成回路57と接続しない構成としてもよい。つまり、トランジスタ58のゲートは、他の配線または回路などと接続される構成とすることができる。
図4(B)は、本発明の一態様に係る半導体装置60の回路図である。半導体装置60は、図4(A)の半導体装置50の構成において、トランジスタ51のゲートとトランジスタ58との接続箇所に形成されるフローティングノードに、さらに容量素子が接続された構成となっている。
半導体装置60は、トランジスタ61と、抵抗部62と、入出力端子63と、内部回路64と、電源線65と、信号線66と、制御信号生成回路67と、トランジスタ68と、容量素子69と、を有する。
半導体装置60において、トランジスタ61の第1の端子は電源線65と接続され、トランジスタ61の第2の端子は抵抗部62の第1の端子と接続され、抵抗部62の第2の端子は信号線66と接続される。また、トランジスタ61のゲートは、トランジスタ68の第1の端子および容量素子69と接続され、トランジスタ68の第2の端子は制御信号生成回路67と接続される。また、トランジスタ68のゲートは、制御信号生成回路67と接続される。入出力端子63は、信号線66を介して内部回路64と接続される。また、トランジスタ61のゲートと、トランジスタ68の第1の端子と、容量素子69と、の接続箇所に、フローティングノード(FN)が形成される。
半導体装置60は、半導体装置50と同様に、トランジスタ68のオンオフを切り替えることによって、トランジスタ61を動作させるための電圧を、FNに保持することができる。さらに、半導体装置60はFNに容量素子69が接続されていることにより、よりFNに電圧を保持しやすい構成となっている。そのため、トランジスタ61のオン状態またはオフ状態を保持することがより容易となり、制御信号生成回路67を止めることができるため、半導体装置60の消費電力を下げることができる。
図4(B)に示す半導体装置60において、トランジスタ68のゲートは、制御信号生成回路67と接続される構成を示したが、トランジスタ68のゲートが、制御信号生成回路67と接続しない構成としてもよい。つまり、トランジスタ68のゲートは、他の配線または回路などと接続される構成とすることができる。
<半導体装置の動作例>
次に、図1(A)に示す半導体装置10が、図5(A)および図5(B)に示すタイミングチャートに基づいて制御される場合の動作について説明する。ただし、図1(A)に示す半導体装置10は、各配線の電位を適宜制御することによって、他にも様々な動作を行うことが可能である。
図5(A)は、図1(A)における半導体装置10の電源線15が、高電位電源線VDDとして機能する場合について説明したタイミングチャートである。つまり、抵抗部12は、プルアップ抵抗として機能する。
図5(A)には、電源線15の電位V15、制御信号生成回路17の電位V17、入出力端子13の電位V13を示す。
図5(A)に示す期間T11において、電源線15および制御信号生成回路17の電位が徐々に増加し、トランジスタ11の閾値電圧(Vth)まで昇圧される。また、入出力端子13の電位は、トランジスタ11がオフ状態でありフローティングとなっているため、不定状態となる。
期間T12において、電源線15および制御信号生成回路17の電位はさらに増加し、VDD(H)まで昇圧される。その後、電源線15および制御信号生成回路17の電位はVDD(H)に保持される。また、入出力端子13の電位は、トランジスタ11がオン状態となるため、電源線15と同じ電位(VDD)となる。
期間T13において、電源線15および制御信号生成回路17の電位はVDD(H)に保持される。入出力端子13には、ロウレベル(L)信号(VSS)が入力される。つまり、期間T13において、トランジスタ11および抵抗部12に電流が流れるため、半導体装置10の消費電力が増加する。そのため期間T13は短いほうが好ましい。
期間T14において、電源線15の電位はVDDに保持される。制御信号生成回路17には、ロウレベル(L)信号(VSS)が入力され、トランジスタ11はオフ状態となる。入出力端子13の電位は、VSS(L)に保持される。
期間T15において、電源線15の電位はVDD(H)に保持される。制御信号生成回路17には、ハイレベル信号(VDD)が入力され、トランジスタ11はオン状態となる。入出力端子13の電位は、VSS(L)に保持される。つまり、期間T15において、トランジスタ11および抵抗部12に電流が流れるため、半導体装置10の消費電力が増加する。そのため期間T15は短いほうが好ましい。
期間T16において、電源線15および制御信号生成回路17の電位はVDDに保持される。入出力端子13の電位は、ロウレベル(L)信号の入力が停止するため、VDD(H)となる。
図5(B)は、図1(A)における半導体装置10の電源線15が、低電位電源線VSSとして機能する場合について説明したタイミングチャートである。つまり、抵抗部12は、プルダウン抵抗として機能する。
図5(B)には、電源線15の電位V15、制御信号生成回路17の電位V17、入出力端子13の電位V13を示す。
図5(B)に示す期間T21において、電源線15はVSS(L)に保持される。制御信号生成回路17の電位は徐々に増加し、トランジスタ11の閾値電圧(Vth)まで昇圧される。また、入出力端子13の電位は、トランジスタ11がオフ状態のためフローティングとなっており、不定状態となる。
期間T22において、電源線15はVSS(L)に保持される。制御信号生成回路17の電位はさらに増加し、VDD(H)まで昇圧される。その後、制御信号生成回路17の電位はVDD(H)に保持される。また、入出力端子13の電位は、トランジスタ11がオン状態となるため、電源線15と同じ電位(VSS)となる。
期間T23において、電源線15はVSS(L)に保持される。制御信号生成回路17の電位はVDDに保持される。入出力端子13には、ハイレベル信号(VDD)が入力される。つまり、期間T23において、トランジスタ11および抵抗部12に電流が流れるため、半導体装置10の消費電力が増加する。そのため期間T23は短いほうが好ましい。
期間T24において、電源線15はVSS(L)に保持される。制御信号生成回路17には、ロウレベル(L)信号(VSS)が入力され、トランジスタ11はオフ状態となる。入出力端子13の電位は、VDD(H)に保持される。
期間T25において、電源線15はVSS(L)に保持される。制御信号生成回路17には、ハイレベル信号(VDD)が入力され、トランジスタ11はオン状態となる。入出力端子13の電位は、VDD(H)に保持される。つまり、期間T25において、トランジスタ11および抵抗部12に電流が流れるため、半導体装置10の消費電力が増加する。そのため期間T25は短いほうが好ましい。
期間T26において、電源線15の電位はVSS(L)に保持される。制御信号生成回路17の電位はVDDに保持される。入出力端子13の電位は、ハイレベル(H)信号の入力が停止するため、VSS(L)となる。
以上のとおり、図1に示す半導体装置10は、ICなどのプルアップ(またはプルダウン)抵抗を有する半導体装置として機能することができる。
なお、本実施の形態において、本発明の一態様について述べた。または、他の実施の形態において、本発明の一態様について述べる。ただし、本発明の一態様は、これらに限定されない。つまり、本実施の形態および他の実施の形態では、様々な発明の態様が記載されているため、本発明の一態様は、特定の態様に限定されない。例えば、本発明の一態様として、プルアップ(またはプルダウン)抵抗を適用した場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様は、他の回路に適用してもよい。または例えば、場合によっては、または、状況に応じて、本発明の一態様は、プルアップ(またはプルダウン)抵抗を適用しなくてもよい。例えば、本発明の一態様として、トランジスタに酸化物半導体を有する場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様では、トランジスタは、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、または、有機半導体などのように、様々な半導体材料を有していてもよい。または例えば、場合によっては、または、状況に応じて、本発明の一態様では、トランジスタは、酸化物半導体を有していなくてもよい。
なお、本実施の形態は他の実施の形態の記載と適宜組み合わせることができる。よって、本実施の形態の中で述べる内容(一部の内容でもよい)は、その実施の形態で述べる別の内容(一部の内容でもよい)、および/または、一つ若しくは複数の別の実施の形態で述べる内容(一部の内容でもよい)に対して、適用、組み合わせ、または置き換えなどを行うことができる。なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、または明細書に記載される文章を用いて述べる内容のことである。また、ある一つの実施の形態において述べる図(一部でもよい)は、その図の別の部分、その実施の形態において述べる別の図(一部でもよい)、および/または、一つ若しくは複数の別の実施の形態において述べる図(一部でもよい)に対して、組み合わせることにより、さらに多くの図を構成させることができる。これは、以下の実施の形態においても同様である。
(実施の形態2)
本実施の形態では、実施の形態1に示した半導体装置10における、トランジスタ11および抵抗部12の構成例について説明する。
<構成例1>
図6に、トランジスタ100および抵抗部200の回路図、上面図および断面図を示す。なお、トランジスタ100は、図1(A)におけるトランジスタ11に用いることができる。また、抵抗部200は、図1(A)における抵抗部12に用いることができる。また、本実施の形成におけるトランジスタ100および抵抗部200は、酸化物半導体を有する構成について説明する。
図6(A)は、トランジスタ100および抵抗部200が接続された回路図が示されている。図6(A)に示すトランジスタ100および抵抗部200について、図6(B)に構成の一例を示す上面図を示す。図6(C)は、図6(A)における一点鎖線A1−A2における断面図を、図6(D)は、一点鎖線A3−A4における断面図を、図6(E)は、一点鎖線A5−A6における断面図を示す。ここでは、一点鎖線A1−A2の方向をチャネル長方向と、一点鎖線A3−A4の方向をチャネル幅方向と呼称する場合がある。よって、図6(C)は、トランジスタ100のチャネル長方向の断面構造を示す図になり、図6(D)は、トランジスタ100のチャネル幅方向の断面構造を示す図になる。なお、デバイス構造を明確にするため、図6(B)では、一部の構成要素が省略されている。
図6に示すトランジスタ100は、基板110上の絶縁層112と、絶縁層112上の酸化物半導体層120と、酸化物半導体層120と一部接して形成される、導電層141および導電層142と、酸化物半導体層120、導電層141および導電層142上の絶縁層113と、酸化物半導体層120と重畳し、絶縁層113上の導電層130と、導電層130および絶縁層113上の絶縁層115と、を有する。
図6に示す抵抗部200は、基板110上の絶縁層112と、絶縁層112上の、酸化物半導体層121と、酸化物半導体層121と一部接して形成される、導電層142および導電層143と、酸化物半導体層121、導電層142および導電層143上の絶縁層113と、絶縁層113上の絶縁層115と、を有する。
トランジスタ100において、絶縁層112は、下地絶縁層として機能することができる。酸化物半導体層120は、トランジスタ100の活性層として機能することができる。導電層141および導電層142は、ソース電極およびドレイン電極として機能することができる。絶縁層113は、ゲート絶縁層として機能する領域を有する。導電層130は、ゲート電極として機能することができる。絶縁層115は、層間絶縁層として機能することができる。
また、抵抗部200において、酸化物半導体層121は、抵抗層として機能することができる。
<構成例2>
図7に、トランジスタおよび抵抗部101の回路図、上面図および断面図を示す。なお、トランジスタおよび抵抗部101は、図1(A)におけるトランジスタ11および抵抗部12に用いることができる。また、本実施の形成におけるトランジスタおよび抵抗部101は、酸化物半導体を有する構成について説明する。
図7に示すトランジスタおよび抵抗部101は、図6におけるトランジスタ100および抵抗部200を、1つに組み合わせたような構成となっている。特に、酸化物半導体を有するトランジスタおよび抵抗部101とすることによって、オフ電流の小さいトランジスタの活性層と、抵抗値の高い抵抗層を、直接接続した構造で形成できる。このようにトランジスタと抵抗部を合わせた構成とすることによって、レイアウト面積を縮小することができる。
図7(A)は、トランジスタおよび抵抗部101の回路図が示されている。図7(A)に示すランジスタおよび抵抗部101について、図7(B)に構成の一例を示す上面図を示す。図7(C)は、図7(A)における一点鎖線A1−A2における断面図を、図7(D)は、一点鎖線A3−A4における断面図を、図7(E)は、一点鎖線A5−A6における断面図を示す。なお、デバイス構造を明確にするため、図7(B)では、一部の構成要素が省略されている。
図7に示すトランジスタおよび抵抗部101は、基板110上の絶縁層112と、絶縁層112上の、酸化物半導体層122と、酸化物半導体層122と一部接して形成される、導電層141および導電層143と、酸化物半導体層122、導電層141および導電層143上の絶縁層114と、酸化物半導体層122と一部重畳し、絶縁層114上の導電層131と、導電層131および絶縁層114上の絶縁層115と、を有する。
トランジスタおよび抵抗部101において、絶縁層112は、下地絶縁層として機能することができる。酸化物半導体層122は、トランジスタおよび抵抗部101において、導電層131と重畳する領域は、トランジスタの活性層として機能することができる。導電層141および導電層143は、ソース電極およびドレイン電極として機能することができる。絶縁層114は、ゲート絶縁層として機能する領域を有する。導電層131は、ゲート電極として機能することができる。絶縁層115は、層間絶縁層として機能することができる。
また、酸化物半導体層122は、トランジスタおよび抵抗部101において、導電層131と導電層143との間の領域は、抵抗部の抵抗層として機能することができる。
<構成例3>
図8に、トランジスタ400および抵抗部401の回路図、上面図および断面図を示す。なお、トランジスタ400および抵抗部401は、図1(A)におけるトランジスタ11および抵抗部12に用いることができる。また、本実施の形成におけるトランジスタ400および抵抗部401は、酸化物半導体を有する構成について説明する。
図8に示すトランジスタ400は、図6および図7に示したようなトップゲート型のトランジスタではなく、ボトムゲート型のトランジスタである。
図8(A)は、トランジスタ400および抵抗部401の回路図が示されている。図8(A)に示すトランジスタ400および抵抗部401について、図8(B)に構成の一例を示す上面図を示す。図8(C)は、図8(A)における一点鎖線A1−A2における断面図を示す。なお、デバイス構造を明確にするため、図8(B)では、一部の構成要素が省略されている。
図8に示すトランジスタ400は、基板110上の絶縁層112と、絶縁層112上の導電層410と、導電層410上の絶縁層412と、絶縁層412上の酸化物半導体層414と、酸化物半導体層414と一部接して形成される、導電層418および導電層420と、酸化物半導体層414、導電層418および導電層420上の絶縁層424と、を有する。
図8に示す抵抗部401は、基板110上の絶縁層112と、絶縁層112上の絶縁層412と、絶縁層412上の酸化物半導体層416と、酸化物半導体層416と一部接して形成される、導電層420および導電層422と、酸化物半導体層416、導電層420および導電層422上の絶縁層424と、を有する。
トランジスタ400において、絶縁層112は、下地絶縁層として機能することができる。酸化物半導体層414は、トランジスタ400の活性層として機能することができる。導電層418および導電層420は、ソース電極およびドレイン電極として機能することができる。絶縁層412は、ゲート絶縁層として機能する領域を有する。導電層410は、ゲート電極として機能することができる。絶縁層424は、層間絶縁層として機能することができる。
また、抵抗部401において、酸化物半導体層416は、抵抗層として機能することができる。
また、図8に示したボトムゲート型のトランジスタ400は、チャネルエッチ型の構造であるが、図9(A)に示すように、チャネル保護型のトランジスタ402としてもよい。
図9(A)に示すトランジスタ402は、基板110上の絶縁層112と、絶縁層112上の導電層410と、導電層410上の絶縁層412と、絶縁層412上の酸化物半導体層414と、酸化物半導体層414上の絶縁層428と、酸化物半導体層414および絶縁層428と一部接して形成される、導電層430および導電層432と、酸化物半導体層414、絶縁層428、導電層430および導電層432上の絶縁層434と、を有する。
トランジスタ402において、絶縁層112は、下地絶縁層として機能することができる。酸化物半導体層414は、トランジスタ400の活性層として機能することができる。導電層430および導電層432は、ソース電極およびドレイン電極として機能することができる。絶縁層412は、ゲート絶縁層として機能する領域を有する。導電層410は、ゲート電極として機能することができる。絶縁層434は、層間絶縁層として機能することができる。絶縁層428は、チャネル保護層として機能することができる。
また、図9(B)に示すトランジスタ403は、図8のトランジスタ400に、導電層411を有する構造である。トランジスタ403において、導電層411はバックゲート電極として機能することができる。
また、図8に示した抵抗部401において、さらに導電層を有する構造としてもよい。抵抗部401に、さらに導電層435を有する抵抗部404を、図9(C)に示す。
図9(C)に示す抵抗部404は、基板110上の絶縁層112と、絶縁層112上の導電層435と、導電層435上の絶縁層438と、絶縁層438上の、酸化物半導体層444と、酸化物半導体層444と一部接して形成される、導電層440および導電層442と、酸化物半導体層444、導電層440および導電層442上の絶縁層446と、を有する。
また、抵抗部404において、酸化物半導体層444は、抵抗層として機能することができる。
また、図9(D)に示す抵抗部405は、図9(C)の抵抗部404に、導電層448を有する構造である。
また、図9(E)に示す抵抗部406は、図8の抵抗部401に、絶縁層450を有する構造である。
絶縁層450に、水素を多く含む膜、たとえば窒化シリコンを有する膜などを用いた場合、酸化物半導体層416の抵抗値を下げることができる場合がある。
本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせることができる。
(実施の形態3)
本実施の形態では、本発明の一態様に用いることができる酸化物半導体を有するトランジスタ(OSトランジスタともいう。)の構成例について説明する。本実施の形態にて説明するOSトランジスタは、たとえば図1(A)のトランジスタ11および図4(A)のトランジスタ58などに適用することができる。
<構成例1>
図10にOSトランジスタの構成の一例を示す。図10(A)はOSトランジスタの構成の一例を示す上面図である。図10(B)は、y1−y2線断面図であり、図10(C)はx1−x2線断面図であり、図10(D)はx3−x4線断面図である。ここでは、y1−y2線の方向をチャネル長方向と、x1−x2線方向をチャネル幅方向と呼称する場合がある。よって、図10(B)は、OSトランジスタのチャネル長方向の断面構造を示す図になり、図10(C)および図10(D)は、OSトランジスタのチャネル幅方向の断面構造を示す図になる。なお、デバイス構造を明確にするため、図10(A)では、一部の構成要素が省略されている。
図10に示すOSトランジスタ501は、バックゲートを有する。OSトランジスタ501は絶縁表面に形成される。ここでは、絶縁層511上に形成されている。絶縁層511は基板510表面に形成されている。OSトランジスタ501は、絶縁層514および絶縁層515に覆われている。なお、絶縁層514および515をOSトランジスタ501の構成要素とみなすこともできる。OSトランジスタ501は、絶縁層512、絶縁層513、酸化物半導体層521、酸化物半導体層522、酸化物半導体層523、導電層530、導電層531、導電層541、および導電層542を有する。ここでは、酸化物半導体層521、酸化物半導体層522および酸化物半導体層523をまとめて、酸化物半導体層520と呼称する。なお、ここではバックゲートを有する構造を示したが、バックゲートの無い構造としてもよい。
絶縁層513はゲート絶縁層として機能する領域を有する。導電層530はゲート電極(第1のゲート電極)として機能する。導電層531はバックゲート電極(第2のゲート電極)として機能する。導電層541および導電層542は、それぞれ、ソース電極またはドレイン電極として機能する。なお、導電層531は設けなくてもよい(以下同様)。
図10(B)、(C)に示すように、酸化物半導体層520は、酸化物半導体層521、酸化物半導体層522、酸化物半導体層523が順に積層された領域を有する。絶縁層513はこの積層部分を覆っている。導電層531は絶縁層513を介して酸化物半導体層の積層部分と重なる。導電層541および導電層542は酸化物半導体層521および酸化物半導体層523とでなる積層膜上に設けられており、これらは、この積層膜上面、および積層膜のチャネル長方向の側面に接している。また、図10の例では、導電層541、542は絶縁層512とも接している。酸化物半導体層523は、酸化物半導体層521、酸化物半導体層522、および導電層541、導電層542を覆うように形成されている。酸化物半導体層523の下面は酸化物半導体層522の上面と接している。
酸化物半導体層520において、絶縁層513を介して、酸化物半導体層521乃至523の積層部分のチャネル幅方向を取り囲むように、導電層530が形成されている(図10(C)参照)。このため、この積層部分には、垂直方向からのゲート電界に加え、側面方向からのゲート電界も印加される。OSトランジスタ501において、ゲート電界とは、導電層531(ゲート電極層)に印加される電圧により形成される電界のことをいう。よって、ゲート電界によって、酸化物半導体層521乃至523の積層部分全体を電気的に取り囲むことができるので、酸化物半導体層522の全体(バルク)にチャネルが形成される場合がある。そのため、OSトランジスタ501は高いオン電流特性を有することができる。
本明細書では、このようにゲート電界によって半導体を電気的に取り囲むことができるトランジスタの構造を”surrounded channel(s−channel)”構造と呼ぶ。OSトランジスタ501は、s−channel構造である。s−channel構造では、トランジスタのソース−ドレイン間に大電流を流すことができ、導通状態でのドレイン電流(オン電流)を高くすることができる。
OSトランジスタ501をs−channel構造とすることで、酸化物半導体層522の側面に対してゲート電界によるチャネル形成領域の制御がしやすくなる。導電層530が酸化物半導体層522の下方まで伸び、酸化物半導体層521の側面と対向している構造では、さらに制御性が優れ、好ましい。その結果、OSトランジスタ501のサブスレッショルドスイング値(S値ともいう。)を小さくすることができ、短チャネル効果を抑制することができる。従って、微細化に適した構造である。
図10に示すOSトランジスタ501のように、OSトランジスタを立体的なデバイス構造とすることで、チャネル長を100nm未満にすることができる。OSトランジスタを微細化することで、回路面積が小さくできる。OSトランジスタのチャネル長は、65nm未満とすることが好ましく、30nm以下または20nm以下がより好ましい。
トランジスタのゲートとして機能する導電体をゲート電極、トランジスタのソースとして機能する導電体をソース電極、トランジスタのドレインとして機能する導電体をドレイン電極、トランジスタのソースとして機能する領域をソース領域、トランジスタのドレインとして機能する領域をドレイン領域、と呼ぶ。本明細書では、ゲート電極をゲート、ドレイン電極またはドレイン領域をドレイン、ソース電極またはソース領域をソース、と記す場合がある。
チャネル長とは、例えば、トランジスタの上面図において、半導体(またはトランジスタがオン状態のときに半導体の中で電流の流れる部分)とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとの間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
チャネル幅とは、例えば、半導体(またはトランジスタがオン状態のときに半導体の中で電流の流れる部分)とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅(以下、実効的なチャネル幅と呼ぶ。)と、トランジスタの上面図において示されるチャネル幅(以下、見かけ上のチャネル幅と呼ぶ。)と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
本明細書では、単にチャネル幅と記載した場合には、見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面TEM像などを取得して、その画像を解析することなどによって、値を決定することができる。
<構成例2>
図11に示すOSトランジスタ502は、OSトランジスタ501の変形例である。図11(A)はOSトランジスタ502の上面図である。図11(B)は、y1−y2線断面図であり、図11(C)は、x1−x2線断面図であり、図11(D)は、x3−x4線断面図である。なお、デバイス構造を明確にするため、図11(A)では、一部の構成要素が省略されている。
図11に示すOSトランジスタ502も、OSトランジスタ501と同様に、s−channel構造である。導電層541および導電層542の形状がOSトランジスタ501と異なる。OSトランジスタ502の導電層541および導電層542は、酸化物半導体層521と酸化物半導体層522の積層膜を形成するために使用されるハードマスクから作製されている。そのため、導電層541および導電層542は、酸化物半導体層521および酸化物半導体層522の側面に接していない(図11(D))。
次のような工程を経て、酸化物半導体層521、522、導電層541、542を作製することができる。酸化物半導体層521、522を構成する2層の酸化物半導体膜を形成する。酸化物半導体膜上に、単層または積層の導電膜を形成する。この導電膜をエッチングしてハードマスクを形成する。このハードマスクを用いて、2層の酸化物半導体膜をエッチングして、酸化物半導体層521と酸化物半導体層522の積層膜を形成する。次に、ハードマスクをエッチングして、導電層541および導電層542を形成する。
<構成例3、4>
図12に示すOSトランジスタ503は、OSトランジスタ501の変形例であり、図13に示すOSトランジスタ504は、OSトランジスタ502の変形例である。OSトランジスタ503およびOSトランジスタ504では、導電層530をマスクに用いて、酸化物半導体層523および絶縁層513がエッチングされている。そのため、酸化物半導体層532および絶縁層513の端部は導電層530の端部とほぼ一致することになる。
<構成例5、6>
図14に示すOSトランジスタ505は、OSトランジスタ501の変形例であり、図15に示すOSトランジスタ506は、OSトランジスタ502の変形例である。OSトランジスタ505およびOSトランジスタ506は、それぞれ、酸化物半導体層523と導電層541の間に層551を有し、酸化物半導体層523と導電層542の間に層552を有する。
層551、552は、例えば、透明導電体、酸化物半導体、窒化物半導体または酸化窒化物半導体でなる層で形成することができる。層551、552は、n型の酸化物半導体層で形成することができ、または、導電層541、542よりも抵抗が高い導電体層で形成することができる。例えば、層551、層552として、インジウム、スズおよび酸素を含む層、インジウムおよび亜鉛を含む層、インジウム、タングステンおよび亜鉛を含む層、スズおよび亜鉛を含む層、亜鉛およびガリウムを含む層、亜鉛およびアルミニウムを含む層、亜鉛およびフッ素を含む層、亜鉛およびホウ素を含む層、スズおよびアンチモンを含む層、スズおよびフッ素を含む層またはチタンおよびニオブを含む層などを用いればよい。例示したこれらの層は水素、炭素、窒素、シリコン、ゲルマニウムまたはアルゴンの一または複数を含んでも構わない。
層551、552は、可視光線を透過する性質を有しても構わない。または、層551、552は、可視光線、紫外線、赤外線もしくはX線を、反射もしくは吸収することで透過させない性質を有しても構わない。このような性質を有することで、迷光によるトランジスタの電気特性の変動を抑制できる場合がある。
また、層551、552は、酸化物半導体層532との間にショットキー障壁を形成しない層を用いると好ましい。こうすることで、OSトランジスタ505、506のオン特性を向上させることができる。
層551、552は、導電体516aおよび導電体516bよりも高抵抗の層とすることが好ましい。また、層551、552は、トランジスタのチャネル抵抗よりも低抵抗であることが好ましい。例えば、層551、552の抵抗率を、0.1Ωcm以上100Ωcm以下、0.5Ωcm以上50Ωcm以下、または1Ωcm以上10Ωcm以下とすればよい。層551、552の抵抗率を上述の範囲とすることにより、チャネルとドレインとの境界部における電界集中を緩和することができる。そのため、トランジスタの電気特性の変動を低減することができる。また、ドレインから生じる電界に起因したパンチスルー電流を低減することができる。そのため、チャネル長の短いトランジスタにおいても、飽和特性を良好にすることができる。なお、ソースとドレインとが入れ替わらない回路構成であれば、層551、552のいずれか一方のみ(例えば、ドレイン側)を配置するほうが好ましい場合がある。
<構成例7>
図10乃至図15において、第1のゲート電極として機能する導電層530と、第2のゲート電極として機能する導電層531は接続されていてもよい。一例として、図10における導電層530と導電層531とが接続された構成を、図16に示す。
図16(C)に示すように、絶縁層512、絶縁層513に開口部が設けられ、当該開口部には導電層560が設けられている。そして、導電層530は、導電層560を介して導電層531と接続されている。これにより、OSトランジスタ501の第1のゲート電極と第2のゲート電極を接続することができる。なお、図11乃至図15においても同様に、第1のゲート電極と第2のゲート電極が接続された構成を適用することができる。
以下、OSトランジスタ501乃至506の構成要素について説明する。
<酸化物半導体層>
酸化物半導体層521乃至523の半導体材料としては、代表的には、In−Ga酸化物、In−Zn酸化物、In−M−Zn酸化物(Mは、Ga、Sn、Y、Zr、La、Ce、またはNd)がある。また、酸化物半導体層521乃至523は、インジウムを含む酸化物層に限定されない。酸化物半導体層521乃至523は、例えば、Zn−Sn酸化物層、Ga−Sn層、Zn−Mg酸化物等で形成することができる。また、酸化物半導体層522は、In−M−Zn酸化物で形成することが好ましい。また、酸化物半導体層521、酸化物半導体層523は、それぞれ、Ga酸化物で形成することができる。
酸化物半導体層521乃至523をスパッタリング法で成膜されたIn−M−Zn酸化物膜で形成する場合について説明する。酸化物半導体層522の形成に用いられるIn−M−Zn酸化物の成膜用のターゲットの金属元素の原子数比をIn:M:Zn=x1:y1:z1とし、酸化物半導体層521、酸化物半導体層523の形成に用いられるターゲットの金属元素の原子数比をIn:M:Zn=x2:y2:z2とする。
酸化物半導体層522の形成には、x1/y1は、1/3以上6以下、さらには1以上6以下であって、z1/y1は、1/3以上6以下、さらには1以上6以下のIn−M−Zn酸化物の多結晶ターゲットを用いることが好ましい。z1/y1を1以上6以下とすることで、CAAC−OS膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例は、In:M:Zn=1:1:1、In:M:Zn=1:1:1.2、In:M:Zn=2:1:1.5、In:M:Zn=2:1:2.3、In:M:Zn=2:1:3、In:M:Zn=3:1:2、In:M:Zn=4:2:4.1等がある。なお、CAAC−OSとは、c軸に配向する結晶部を有する酸化物半導体のことであり、これについては後述する。CAAC−OS膜は、特にスピネル型の結晶構造が含まれないことが好ましい。これにより、CAAC−OS膜を用いたトランジスタの電気特性、信頼性を向上させることができる。
酸化物半導体層521、523の形成に用いられるターゲットは、x2/y2<x1/y1であって、z2/y2は、1/3以上6以下、さらには1以上6以下であることが好ましい。z2/y2を1以上6以下とすることで、CAAC−OS膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例は、In:M:Zn=1:3:2、In:M:Zn=1:3:4、In:M:Zn=1:3:6、In:M:Zn=1:3:8、In:M:Zn=1:4:4、In:M:Zn=1:4:5、In:M:Zn=1:4:6、In:M:Zn=1:4:7、In:M:Zn=1:4:8、In:M:Zn=1:5:5、In:M:Zn=1:5:6、In:M:Zn=1:5:7、In:M:Zn=1:5:8、In:M:Zn=1:6:8等がある。
In−M−Zn酸化物膜の原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス40%の変動を含む。例えば、In:M:Zn=4:2:4.1の酸化物ターゲットを用いて成膜された酸化物半導体膜に含まれる金属元素の原子数比は、およそIn:M:Zn=4:2:3である。
[エネルギーバンド]次に、酸化物半導体層521乃至523の積層により構成される酸化物半導体層520の機能およびその効果について、図17(B)に示すエネルギーバンド構造図を用いて説明する。図17(A)は、OSトランジスタ502のチャネル領域を拡大した図であり、図11(B)の部分拡大図である。図17(B)に、図17(A)で点線z1−z2で示した部位(OSトランジスタ502のチャネル形成領域)のエネルギーバンド構造を示す。以下、OSトランジスタ502を例に説明するが、OSトランジスタ501、503乃至506でも同様である。
図17(B)中、Ec512、Ec521、Ec522、Ec523、Ec513は、それぞれ、絶縁層512、酸化物半導体層521、酸化物半導体層522、酸化物半導体層523、絶縁層513の伝導帯下端のエネルギーを示している。
ここで、真空準位と伝導帯下端のエネルギーとの差(「電子親和力」ともいう。)は、真空準位と価電子帯上端のエネルギーとの差(イオン化ポテンシャルともいう。)からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータ(HORIBA JOBIN YVON社 UT−300)を用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析(UPS:Ultraviolet Photoelectron Spectroscopy)装置(PHI社 VersaProbe)を用いて測定できる。
なお、原子数比がIn:Ga:Zn=1:3:2のスパッタリングターゲットを用いて形成したIn−Ga−Zn酸化物のエネルギーギャップは約3.5eV、電子親和力は約4.5eVである。また、原子数比がIn:Ga:Zn=1:3:4のスパッタリングターゲットを用いて形成したIn−Ga−Zn酸化物のエネルギーギャップは約3.4eV、電子親和力は約4.5eVである。また、原子数比がIn:Ga:Zn=1:3:6のスパッタリングターゲットを用いて形成したIn−Ga−Zn酸化物のエネルギーギャップは約3.3eV、電子親和力は約4.5eVである。また、原子数比がIn:Ga:Zn=1:6:2のスパッタリングターゲットを用いて形成したIn−Ga−Zn酸化物のエネルギーギャップは約3.9eV、電子親和力は約4.3eVである。また、原子数比がIn:Ga:Zn=1:6:8のスパッタリングターゲットを用いて形成したIn−Ga−Zn酸化物のエネルギーギャップは約3.5eV、電子親和力は約4.4eVである。また、原子数比がIn:Ga:Zn=1:6:10のスパッタリングターゲットを用いて形成したIn−Ga−Zn酸化物のエネルギーギャップは約3.5eV、電子親和力は約4.5eVである。また、原子数比がIn:Ga:Zn=1:1:1のスパッタリングターゲットを用いて形成したIn−Ga−Zn酸化物のエネルギーギャップは約3.2eV、電子親和力は約4.7eVである。また、原子数比がIn:Ga:Zn=3:1:2のスパッタリングターゲットを用いて形成したIn−Ga−Zn酸化物のエネルギーギャップは約2.8eV、電子親和力は約5.0eVである。
絶縁層512と絶縁層513は絶縁体であるため、Ec513とEc512は、Ec521、Ec522、およびEc523よりも真空準位に近い(電子親和力が小さい)。
また、Ec521は、Ec522よりも真空準位に近い。具体的には、Ec521は、Ec522よりも0.05eV以上、0.07eV以上、0.1eV以上または0.15eV以上、かつ2eV以下、1eV以下、0.5eV以下または0.4eV以下真空準位に近いことが好ましい。
また、Ec523は、Ec522よりも真空準位に近い。具体的には、Ec523は、Ec522よりも0.05eV以上、0.07eV以上、0.1eV以上または0.15eV以上、かつ2eV以下、1eV以下、0.5eV以下または0.4eV以下真空準位に近いことが好ましい。
また、酸化物半導体層521と酸化物半導体層522との界面近傍、および、酸化物半導体層522と酸化物半導体層523との界面近傍では、混合領域が形成されるため、伝導帯下端のエネルギーは連続的に変化する。即ち、これらの界面において、準位は存在しないか、ほとんどない。
従って、当該エネルギーバンド構造を有する積層構造において、電子は酸化物半導体層522を主として移動することになる。そのため、酸化物半導体層521と絶縁層512との界面、または、酸化物半導体層523と絶縁層513との界面に準位が存在したとしても、当該準位は電子の移動にほとんど影響しない。また、酸化物半導体層521と酸化物半導体層522との界面、および酸化物半導体層523と酸化物半導体層522との界面に準位が存在しないか、ほとんどないため、当該領域において電子の移動を阻害することもない。従って、上記酸化物半導体の積層構造を有するOSトランジスタ502は、高い電界効果移動度を有することができる。
なお、図17(B)に示すように、酸化物半導体層521と絶縁層512の界面、および酸化物半導体層523と絶縁層513の界面近傍には、不純物や欠陥に起因したトラップ準位Et502が形成され得るものの、酸化物半導体層521、および酸化物半導体層523があることにより、酸化物半導体層522と当該トラップ準位とを遠ざけることができる。
OSトランジスタ502は、チャネル幅方向において、酸化物半導体層522の上面と側面が酸化物半導体層523と接し、酸化物半導体層522の下面が酸化物半導体層521と接して形成されている(図11(C)参照)。このように、酸化物半導体層522を酸化物半導体層521と酸化物半導体層523で覆う構成とすることで、上記トラップ準位の影響をさらに低減することができる。
ただし、Ec521またはEc523と、Ec522とのエネルギー差が小さい場合、酸化物半導体層522の電子が該エネルギー差を越えてトラップ準位に達することがある。トラップ準位に電子が捕獲されることで、絶縁膜の界面にマイナスの固定電荷が生じ、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。
従って、Ec521、およびEc523と、Ec522とのエネルギー差を、それぞれ0.1eV以上、好ましくは0.15eV以上とすると、トランジスタのしきい値電圧の変動が低減され、トランジスタの電気特性を良好なものとすることができるため、好ましい。
また、酸化物半導体層521、および酸化物半導体層523のバンドギャップは、酸化物半導体層522のバンドギャップよりも広いほうが好ましい。
酸化物半導体層521および酸化物半導体層523には、例えば、(Ga、Y、Zr、La、Ce、またはNdを酸化物半導体層522よりも高い原子数比で含む材料を用いることができる。具体的には、当該原子数比を1.5倍以上、好ましくは2倍以上、さらに好ましくは3倍以上とする。前述の元素は酸素と強く結合するため、酸素欠損が酸化物半導体に生じることを抑制する機能を有する。すなわち、酸化物半導体層521および酸化物半導体層523は、酸化物半導体層522よりも酸素欠損が生じにくいということができる。
酸化物半導体層521、酸化物半導体層522、酸化物半導体層523が、少なくともインジウム、亜鉛およびM(Mは、Ga、Sn、Y、Zr、La、Ce、またはNd)を含むIn−M−Zn酸化物である場合、酸化物半導体層521をIn:M:Zn=x1:y1:z1[原子数比]、酸化物半導体層522をIn:M:Zn=x2:y2:z2[原子数比]、酸化物半導体層523をIn:M:Zn=x3:y3:z3[原子数比]とすると、y1/x1およびy3/x3がy2/x2よりも大きくなることが好ましい。y1/x1およびy3/x3はy2/x2よりも1.5倍以上、好ましくは2倍以上、さらに好ましくは3倍以上とする。このとき、酸化物半導体層522において、y2がx2以上であるとトランジスタの電気特性を安定させることができる。ただし、y2がx2の3倍以上になると、トランジスタの電界効果移動度が低下してしまうため、y2はx2の3倍未満であることが好ましい。
このような条件を満たすIn−M−Zn酸化物膜は、上述した金属元素の原子数比を満たすIn−M−Zn酸化物のターゲットを用いることで形成することができる。
酸化物半導体層521および酸化物半導体層523のZnおよびOを除いてのInおよびMの原子数比率は、好ましくはInが50atomic%未満、Mが50atomic%よりも高く、さらに好ましくはInが25atomic%未満、Mが75atomic%よりも高くする。また、酸化物半導体層522のZnおよびOを除いてのInおよびMの原子数比率は、好ましくはInが25atomic%よりも高く、Mが75atomic%未満、さらに好ましくはInが34atomic%よりも高く、Mが66atomic%未満とする。
また、酸化物半導体層521および酸化物半導体層523の少なくとも一方が、インジウムを含まなくても構わない場合がある。例えば、酸化物半導体層521および/または酸化物半導体層523を酸化ガリウム膜で形成することができる。
酸化物半導体層521および酸化物半導体層523の厚さは、3nm以上100nm以下、好ましくは3nm以上50nm以下とする。また、酸化物半導体層522の厚さは、3nm以上200nm以下、好ましくは3nm以上100nm以下、さらに好ましくは3nm以上50nm以下とする。また、酸化物半導体層523は、酸化物半導体層521および酸化物半導体層523より薄いが好ましい。
なお、酸化物半導体をチャネルとするOSトランジスタに安定した電気特性を付与するには、酸化物半導体中の不純物濃度を低減し、酸化物半導体を真性または実質的に真性にすることが有効である。ここで、実質的に真性とは、酸化物半導体のキャリア密度が、1×1017/cm3未満であること、好ましくは1×1015/cm3未満であること、さらに好ましくは1×1013/cm3未満であることを指す。
また、酸化物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンは酸化物半導体中で不純物準位の形成に寄与する。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。したがって、酸化物半導体層521、酸化物半導体層522および酸化物半導体層523の層中や、それぞれの界面において不純物濃度を低減させることが好ましい。
酸化物半導体を真性または実質的に真性とするためには、SIMS分析において、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、シリコン濃度を1×1019atoms/cm3未満、好ましくは5×1018atoms/cm3未満、さらに好ましくは1×1018atoms/cm3未満とする。また、水素濃度は、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、2×1020atoms/cm3以下、好ましくは5×1019atoms/cm3以下、より好ましくは1×1019atoms/cm3以下、さらに好ましくは5×1018atoms/cm3以下とする。また、窒素濃度は、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、5×1019atoms/cm3未満、好ましくは5×1018atoms/cm3以下、より好ましくは1×1018atoms/cm3以下、さらに好ましくは5×1017atoms/cm3以下とする。
また、酸化物半導体が結晶を含む場合、シリコンや炭素が高濃度で含まれると、酸化物半導体の結晶性を低下させることがある。酸化物半導体の結晶性を低下させないためには、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、シリコン濃度を1×1019atoms/cm3未満、好ましくは5×1018atoms/cm3未満、さらに好ましくは1×1018atoms/cm3未満とする部分を有していればよい。また、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、炭素濃度を1×1019atoms/cm3未満、好ましくは5×1018atoms/cm3未満、さらに好ましくは1×1018atoms/cm3未満とする部分を有していればよい。
また、上述のように高純度化された酸化物半導体をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を0.1V、5V、または、10V程度とした場合に、トランジスタのチャネル幅で規格化したオフ電流を数yA/μmから数zA/μmにまで低減することが可能となる。
[オフ電流]本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態(非導通状態、遮断状態、ともいう)にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、nチャネル型トランジスタでは、ゲートとソースの間の電圧Vgsがしきい値電圧Vthよりも低い状態、pチャネル型トランジスタでは、ゲートとソースの間の電圧Vgsがしきい値電圧Vthよりも高い状態をいう。例えば、nチャネル型のトランジスタのオフ電流とは、ゲートとソースの間の電圧Vgsがしきい値電圧Vthよりも低いときのドレイン電流を言う場合がある。
トランジスタのオフ電流は、Vgsに依存する場合がある。従って、トランジスタのオフ電流がI以下である、とは、トランジスタのオフ電流がI以下となるVgsの値が存在することを言う場合がある。トランジスタのオフ電流は、所定のVgsにおけるオフ状態、所定の範囲内のVgsにおけるオフ状態、または、十分に低減されたオフ電流が得られるVgsにおけるオフ状態、等におけるオフ電流を指す場合がある。
一例として、しきい値電圧Vthが0.5Vであり、Vgsが0.5Vにおけるドレイン電流が1×10−9Aであり、Vgsが0.1Vにおけるドレイン電流が1×10−13Aであり、Vgsがー0.5Vにおけるドレイン電流が1×10−19Aであり、Vgsがー0.8Vにおけるドレイン電流が1×10−22Aであるようなnチャネル型トランジスタを想定する。当該トランジスタのドレイン電流は、Vgsが−0.5Vにおいて、または、Vgsが−0.5V乃至−0.8Vの範囲において、1×10−19A以下であるから、当該トランジスタのオフ電流は1×10−19A以下である、と言う場合がある。当該トランジスタのドレイン電流が1×10−22A以下となるVgsが存在するため、当該トランジスタのオフ電流は1×10−22A以下である、と言う場合がある。
本明細書では、チャネル幅Wを有するトランジスタのオフ電流を、チャネル幅Wあたりを流れる電流値で表す場合がある。また、所定のチャネル幅(例えば1μm)あたりを流れる電流値で表す場合がある。後者の場合、オフ電流の単位は、電流/長さの次元を持つ単位(例えば、A/μm)で表される場合がある。
トランジスタのオフ電流は、温度に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、室温、60℃、85℃、95℃、または125℃におけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度(例えば、5℃乃至35℃のいずれか一の温度)におけるオフ電流、を表す場合がある。トランジスタのオフ電流がI以下である、とは、室温、60℃、85℃、95℃、125℃、当該トランジスタが含まれる半導体装置の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度(例えば、5℃乃至35℃のいずれか一の温度)、におけるトランジスタのオフ電流がI以下となるVgsの値が存在することを指す場合がある。
トランジスタのオフ電流は、ドレインとソースの間の電圧Vdsに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、Vdsが0.1V、0.8V、1V、1.2V、1.8V,2.5V,3V、3.3V、10V、12V、16V、または20Vにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証されるVds、または、当該トランジスタが含まれる半導体装置等において使用されるVdsにおけるオフ電流、を表す場合がある。トランジスタのオフ電流がI以下である、とは、Vdsが0.1V、0.8V、1V、1.2V、1.8V,2.5V,3V、3.3V、10V、12V、16V、20V、当該トランジスタが含まれる半導体装置の信頼性が保証されるVds、または、当該トランジスタが含まれる半導体装置等において使用されるVds、におけるトランジスタのオフ電流がI以下となるVgsの値が存在することを指す場合がある。
上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流は、トランジスタがオフ状態にあるときのソースを流れる電流を言う場合もある。
本明細書では、オフ電流と同じ意味で、リーク電流と記載する場合がある。
本明細書において、オフ電流とは、例えば、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。
[酸化物半導体膜の結晶構造]以下に、酸化物半導体層520を構成する酸化物半導体膜の構造について説明する。なお、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、CAAC−OS(C Axis Aligned Crystalline Oxide Semiconductor)膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
〈CAAC−OS膜〉CAAC−OS膜は、c軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
透過型電子顕微鏡(TEM:Transmission Electron Microscope)によって、CAAC−OS膜の明視野像および回折パターンの複合解析像(高分解能TEM像ともいう。)を観察することで複数の結晶部を確認することができる。一方、高分解能TEM像によっても明確な結晶部同士の境界、即ち結晶粒界(グレインバウンダリーともいう。)を確認することができない。そのため、CAAC−OS膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
試料面と略平行な方向から、CAAC−OS膜の断面の高分解能TEM像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、CAAC−OS膜の膜を形成する面(被形成面ともいう。)または上面の凹凸を反映した形状であり、CAAC−OS膜の被形成面または上面と平行に配列する。
一方、試料面と略垂直な方向から、CAAC−OS膜の平面の高分解能TEM像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
CAAC−OS膜に対し、X線回折(XRD:X−Ray Diffraction)装置を用いて構造解析を行うと、例えばInGaZnO4の結晶を有するCAAC−OS膜のout−of−plane法による解析では、回折角(2θ)が31°近傍にピークが現れる場合がある。このピークは、InGaZnO4の結晶の(009)面に帰属されることから、CAAC−OS膜の結晶がc軸配向性を有し、c軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
InGaZnO4の結晶を有するCAAC−OS膜のout−of−plane法による解析では、2θが31°近傍のピークの他に、2θが36°近傍にもピークが現れる場合がある。2θが36°近傍のピークは、CAAC−OS膜中の一部に、c軸配向性を有さない結晶が含まれることを示している。CAAC−OS膜は、2θが31°近傍にピークを示し、2θが36°近傍にピークを示さないことが好ましい。
CAAC−OS膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径(または分子半径)が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
CAAC−OS膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い(酸素欠損の少ない)ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性(ノーマリーオンともいう。)になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
CAAC−OS膜を用いたOSトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
〈微結晶酸化物半導体膜〉微結晶酸化物半導体膜は、高分解能TEM像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、1nm以上100nm以下、または1nm以上10nm以下の大きさであることが多い。特に、1nm以上10nm以下、または1nm以上3nm以下の微結晶であるナノ結晶(nc:nanocrystal)を有する酸化物半導体膜を、nc−OS(nanocrystalline Oxide Semiconductor)膜と呼ぶ。また、nc−OS膜は、例えば、高分解能TEM像では、結晶粒界を明確に確認できない場合がある。
nc−OS膜は、微小な領域(例えば、1nm以上10nm以下の領域、特に1nm以上3nm以下の領域)において原子配列に周期性を有する。また、nc−OS膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、nc−OS膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、nc−OS膜に対し、結晶部よりも大きい径のX線を用いるXRD装置を用いて構造解析を行うと、out−of−plane法による解析では、結晶面を示すピークが検出されない。また、nc−OS膜に対し、結晶部よりも大きいプローブ径(例えば50nm以上)の電子線を用いる電子回折(制限視野電子回折ともいう。)を行うと、ハローパターンのような回折パターンが観測される。一方、nc−OS膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、nc−OS膜に対しナノビーム電子回折を行うと、円を描くように(リング状に)輝度の高い領域が観測される場合がある。また、nc−OS膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
nc−OS膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、nc−OS膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、nc−OS膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、nc−OS膜は、CAAC−OS膜と比べて欠陥準位密度が高くなる。
〈非晶質酸化物半導体膜〉非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
非晶質酸化物半導体膜は、高分解能TEM像において結晶部を確認することができない。非晶質酸化物半導体膜に対し、XRD装置を用いた構造解析を行うと、out−of−plane法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。
酸化物半導体膜は、nc−OS膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体(a−like OS:amorphous−like Oxide Semiconductor)膜と呼ぶ。
a−like OS膜は、高分解能TEM像において鬆(ボイドともいう。)が観察される場合がある。また、高分解能TEM像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。a−like OS膜は、TEMによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なnc−OS膜であれば、TEMによる観察程度の微量な電子照射による結晶化はほとんど見られない。
a−like OS膜およびnc−OS膜の結晶部の大きさの計測は、高分解能TEM像を用いて行うことができる。例えば、InGaZnO4の結晶は層状構造を有し、In−O層の間に、Ga−Zn−O層を2層有する。InGaZnO4の結晶の単位格子は、In−O層を3層有し、またGa−Zn−O層を6層有する、計9層がc軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、(009)面の格子面間隔(d値ともいう。)と同程度であり、結晶構造解析からその値は0.29nmと求められている。そのため、高分解能TEM像における格子縞に着目し、格子縞の間隔が0.28nm以上0.30nm以下である箇所においては、それぞれの格子縞がInGaZnO4の結晶のa−b面に対応する。
酸化物半導体膜は、構造ごとに膜密度が異なる場合がある。例えば、ある酸化物半導体膜の組成がわかれば、該組成と同じ組成における単結晶酸化物半導体膜の膜密度と比較することにより、その酸化物半導体膜の構造を推定することができる。例えば、単結晶酸化物半導体膜の膜密度に対し、a−like OS膜の膜密度は78.6%以上92.3%未満となる。また、例えば、単結晶酸化物半導体膜の膜密度に対し、nc−OS膜の膜密度およびCAAC−OS膜の膜密度は92.3%以上100%未満となる。なお、単結晶酸化物半導体膜の膜密度に対し膜密度が78%未満となる酸化物半導体膜は、成膜すること自体が困難である。
上記について、具体例を用いて説明する。例えば、In:Ga:Zn=1:1:1[原子数比]を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶InGaZnO4の膜密度は6.357g/cm3となる。よって、例えば、In:Ga:Zn=1:1:1[原子数比]を満たす酸化物半導体膜において、a−like OS膜の膜密度は5.0g/cm3以上5.9g/cm3未満となる。また、例えば、In:Ga:Zn=1:1:1[原子数比]を満たす酸化物半導体膜において、nc−OS膜の膜密度およびCAAC−OS膜の膜密度は5.9g/cm3以上6.3g/cm3未満となる。
なお、同じ組成の単結晶酸化物半導体膜が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶酸化物半導体膜を組み合わせることにより、所望の組成の単結晶酸化物半導体膜に相当する膜密度を算出することができる。所望の組成の単結晶酸化物半導体膜の膜密度は、組成の異なる単結晶酸化物半導体膜を組み合わせる割合に対して、加重平均を用いて算出すればよい。ただし、膜密度は、可能な限り少ない種類の単結晶酸化物半導体膜を組み合わせて算出することが好ましい。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、a−like OS膜、微結晶酸化物半導体膜、CAAC−OS膜のうち、二種以上を有する積層膜であってもよい。
<基板>
基板510は、単なる支持材料に限らず、他のトランジスタなどのデバイスが形成された基板であってもよい。この場合、OSトランジスタ501の導電層530、導電層541、および導電層542の一つは、上記の他のデバイスと電気的に接続されていてもよい。
<下地絶縁層>
絶縁層511は、基板510からの不純物の拡散を防止する役割を有する。絶縁層512は酸化物半導体層520に酸素を供給する役割を有することが好ましい。担うことができる。したがって、絶縁層512は酸素を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含む絶縁膜であることがより好ましい。例えば、TDS(Thermal Desorption Spectroscopy:昇温脱離ガス分光法)において、膜の表面温度が100℃以上700℃以下、または100℃以上500℃以下の範囲における酸素分子の放出量が1.0×1018[分子/cm3]以上である膜とする。基板510が他のデバイスが形成された基板である場合、絶縁層511は、表面が平坦になるようにCMP(Chemical Mechanical Polishing)法等で平坦化処理を行うことが好ましい。
絶縁層511、512は、酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタル、窒化シリコン、窒化酸化シリコン、窒化酸化アルミニウムなどの絶縁材料、またはこれらの混合材料を用いて形成することができる。なお、本明細書において、酸化窒化物とは、窒素よりも酸素の含有量が多い材料であり、窒化酸化物とは、酸素よりも窒素の含有量が多い材料である。
<ゲート電極>
導電層530は、銅(Cu)、タングステン(W)、モリブデン(Mo)、金(Au)、アルミニウム(Al)、マンガン(Mn)、チタン(Ti)、タンタル(Ta)、ニッケル(Ni)、クロム(Cr)、鉛(Pb)、錫(Sn)、鉄(Fe)、コバルト(Co)、ルテニウム(Ru)、イリジウム(Ir)、ストロンチウム(Sr)、白金(Pt)の低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とする化合物で形成することが好ましい。
また、導電層530は、一層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造、Cu−Mn合金膜の単層構造、Cu−Mn合金膜上にCu膜を積層する二層構造、Cu−Mn合金膜上にCu膜を積層し、さらにその上にCu−Mn合金膜を積層する三層構造等がある。特にCu−Mn合金膜は、電気抵抗が低く、且つ、酸素を含む絶縁膜との界面に酸化マンガンを形成し、Cuの拡散を防ぐことができるため好ましい。
また、導電層530には、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
ここで、OSトランジスタ501乃至506のように、あるトランジスタTが、半導体膜を間に挟んで存在する一対のゲートを有している場合、一方のゲートには信号Aが、他方のゲートには固定電位Vbが与えられてもよい。
信号Aは、例えば、導通状態または非導通状態を制御するための信号である。信号Aは、電位V1、または電位V2(V1>V2とする)の2種類の電位をとるデジタル信号であってもよい。例えば、電位V1を高電源電位とし、電位V2を低電源電位とすることができる。信号Aは、アナログ信号であってもよい。
固定電位Vbは、例えば、トランジスタTのしきい値電圧VthAを制御するための電位である。固定電位Vbは、電位V1、または電位V2であってもよい。この場合、固定電位Vbを生成するための電位発生回路を別途設ける必要がなく好ましい。固定電位Vbは、電位V1、または電位V2と異なる電位であってもよい。固定電位Vbを低くすることで、しきい値電圧VthAを高くできる場合がある。その結果、ゲートーソース間電圧Vgsが0Vのときのドレイン電流を低減し、トランジスタTを有する回路のリーク電流を低減できる場合がある。例えば、固定電位Vbを低電源電位よりも低くしてもよい。固定電位Vbを高くすることで、しきい値電圧VthAを低くできる場合がある。その結果、ゲートーソース間電圧VgsがVDDのときのドレイン電流を向上させ、トランジスタTを有する回路の動作速度を向上できる場合がある。例えば、固定電位Vbを低電源電位よりも高くしてもよい。
また、トランジスタTの一方のゲートには信号Aが、他方のゲートには信号Bが与えられてもよい。信号Bは、例えば、トランジスタTの導通状態または非導通状態を制御するための信号である。信号Bは、電位V3、または電位V4(V3>V4とする)の2種類の電位をとるデジタル信号であってもよい。例えば、電位V3を高電源電位とし、電位V4を低電源電位とすることができる。信号Bは、アナログ信号であってもよい。
信号Aと信号Bが共にデジタル信号である場合、信号Bは、信号Aと同じデジタル値を持つ信号であってもよい。この場合、トランジスタTのオン電流を向上し、トランジスタTを有する回路の動作速度を向上できる場合がある。このとき、信号Aの電位V1は信号Bの電位V3と異なっていてもよい。また、信号Aの電位V2は信号Bの電位V4と異なっていてもよい。例えば、信号Bが入力されるゲートに対応するゲート絶縁膜が、信号Aが入力されるゲートに対応するゲート絶縁膜よりも厚い場合、信号Bの電位振幅(V3−V4)を、信号Aの電位振幅(V1−V2)より大きくしても良い。そうすることで、トランジスタTの導通状態または非導通状態に対して、信号Aが与える影響と、信号Bが与える影響と、を同程度とすることができる場合がある。
信号Aと信号Bが共にデジタル信号である場合、信号Bは、信号Aと異なるデジタル値を持つ信号であってもよい。この場合、トランジスタTの制御を信号Aと信号Bによって別々に行うことができ、より高い機能を実現できる場合がある。例えば、トランジスタTがnチャネル型である場合、信号Aが電位V1であり、かつ、信号Bが電位V3である場合のみ導通状態となる場合や、信号Aが電位V2であり、かつ、信号Bが電位V4である場合のみ非導通状態となる場合には、一つのトランジスタでNAND回路やNOR回路等の機能を実現できる場合がある。また、信号Bは、しきい値電圧VthAを制御するための信号であってもよい。例えば、信号Bは、トランジスタTを有する回路が動作している期間と、当該回路が動作していない期間と、で電位が異なる信号であっても良い。信号Bは、回路の動作モードに合わせて電位が異なる信号であってもよい。この場合、信号Bは信号Aほど頻繁には電位が切り替わらない場合がある。
信号Aと信号Bが共にアナログ信号である場合、信号Bは、信号Aと同じ電位のアナログ信号、信号Aの電位を定数倍したアナログ信号、または、信号Aの電位を定数だけ加算もしくは減算したアナログ信号等であってもよい。この場合、トランジスタTのオン電流を向上し、トランジスタTを有する回路の動作速度を向上できる場合がある。信号Bは、信号Aと異なるアナログ信号であってもよい。この場合、トランジスタTの制御を信号Aと信号Bによって別々に行うことができ、より高い機能を実現できる場合がある。
信号Aがデジタル信号、信号Bがアナログ信号であってもよい。信号Aがアナログ信号、信号Bがデジタル信号であってもよい。
また、トランジスタTの一方のゲートには固定電位Vaが、他方のゲートには固定電位Vbが与えられてもよい。トランジスタTの両方のゲートに固定電位を与える場合、トランジスタTを、抵抗素子と同等の素子として機能させることができる場合がある。例えば、トランジスタTがnチャネル型である場合、固定電位Vaまたは固定電位Vbを高く(低く)することで、トランジスタの実効抵抗を低く(高く)することができる場合がある。固定電位Va及び固定電位Vbを共に高く(低く)することで、一つのゲートしか有さないトランジスタによって得られる実効抵抗よりも低い(高い)実効抵抗が得られる場合がある。
<ゲート絶縁層>
絶縁層513は、単層構造または積層構造の絶縁膜で形成される。絶縁層513には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、絶縁層513は上記材料の積層であってもよい。なお、絶縁層513に、ランタン(La)、窒素、ジルコニウム(Zr)などを、不純物として含んでいてもよい。また、絶縁層511も絶縁層513と同様に形成することができる。絶縁層513は、例えば、酸素、窒素、シリコン、ハフニウムなどを有する。具体的には、酸化ハフニウム、および酸化シリコンまたは酸化窒化シリコンを含むと好ましい。
酸化ハフニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、酸化シリコンを用いた場合と比べて、絶縁層513の膜厚を大きくできるため、トンネル電流によるリーク電流を小さくすることができる。即ち、オフ電流の小さいトランジスタを実現することができる。さらに、結晶構造を有する酸化ハフニウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電率を備える。したがって、オフ電流の小さいトランジスタとするためには、結晶構造を有する酸化ハフニウムを用いることが好ましい。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる。ただし、本発明の一態様は、これらに限定されない。
<ソース電極、ドレイン電極、バックゲート電極>
導電層541、導電層542および導電層531は、導電層530と同様に作製することができる。Cu−Mn合金膜は、電気抵抗が低く、且つ、酸化物半導体層520との界面に酸化マンガンを形成し、Cuの拡散を防ぐことができるため、導電層541、導電層542に用いることが好ましい。
<保護絶縁層>
絶縁層514は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングできる機能を有することが好ましい。このような絶縁層514を設けることで、酸化物半導体層520からの酸素の外部への拡散と、外部から酸化物半導体層520への水素、水等の入り込みを防ぐことができる。絶縁層514としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキング効果を有する窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けてもよい。酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高いので絶縁層514に適用するのに好ましい。したがって、酸化アルミニウム膜は、トランジスタの作製工程中および作製後において、トランジスタの電気特性の変動要因となる水素、水分などの不純物の酸化物半導体層520への混入防止、酸化物半導体層520を構成する主成分材料である酸素の酸化物半導体からの放出防止、絶縁層512からの酸素の不必要な放出防止の効果を有する保護膜として用いることに適している。また、酸化アルミニウム膜に含まれる酸素を酸化物半導体中に拡散させることもできる。
<層間絶縁層>
また、絶縁層514上には絶縁層515が形成されていることが好ましい。絶縁層515は単層構造または積層構造の絶縁膜で形成することができる。当該絶縁膜には、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。
<成膜方法>
半導体装置を構成する絶縁膜、導電膜、半導体膜等の成膜方法としては、スパッタ法や、プラズマCVD法が代表的である。その他の方法、例えば、熱CVD法により形成すること可能である。熱CVD法として、例えば、MOCVD(Metal Organic Chemical Vapor Deposition)法を使用することができる。また、ALD(Atomic Layer Deposition)法を使用してもよい。
熱CVD法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。熱CVD法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチャンバー内に送り、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
また、ALD法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ(高速バルブとも呼ぶ)を切り換えて2種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第1の原料ガスと同時またはその後に不活性ガス(アルゴン、或いは窒素など)などを導入し、第2の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第2の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第1の原料ガスを排出した後、第2の原料ガスを導入してもよい。第1の原料ガスが基板の表面に吸着して第1の単原子層を成膜し、後から導入される第2の原料ガスと反応して、第2の単原子層が第1の単原子層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なFETを作製する場合に適している。
MOCVD法やALD法などの成膜方法によって、これまでに記載した実施形態に開示された導電膜や半導体膜を形成することができる。例えば、InGaZnOX(X>0)膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジメチル亜鉛を用いる。なお、トリメチルインジウムの化学式は、(CH3)3Inである。また、トリメチルガリウムの化学式は、(CH3)3Gaである。また、ジメチル亜鉛の化学式は、Zn(CH3)2である。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム(化学式(C2H5)3Ga)を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛(化学式Zn(C2H5)2)を用いることもできる。
例えば、ALDを利用する成膜装置によりタングステン膜を成膜する場合には、WF6ガスとB2H6ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、WF6ガスとH2ガスを用いてタングステン膜を形成する。なお、B2H6ガスに代えてSiH4ガスを用いてもよい。
例えば、ALDを利用する成膜装置により酸化物半導体膜、例えばInGaZnOX(X>0)膜を成膜する場合には、In(CH3)3ガスとO3ガスを順次繰り返し導入してInO2層を形成し、その後、Ga(CH3)3ガスとO3ガスを順次繰り返し導入してGaO層を形成し、更にその後Zn(CH3)2ガスとO3ガスを順次繰り返し導入してZnO層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてInGaO2層やInZnO2層、GaInO層、ZnInO層、GaZnO層などの混合化合物層を形成してもよい。なお、O3ガスに変えてAr等の不活性ガスでバブリングして得られたH2Oガスを用いてもよいが、Hを含まないO3ガスを用いる方が好ましい。また、In(CH3)3ガスにかえて、In(C2H5)3ガスを用いてもよい。また、Ga(CH3)3ガスにかえて、Ga(C2H5)3ガスを用いてもよい。また、Zn(CH3)2ガスを用いてもよい。
また、本実施の形態では、トップゲート型のトランジスタ構造について示したが、これに限られない。例えば、ボトムゲート型トランジスタまたはプレーナー型トランジスタなどを適用することができる。
本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせることができる。
(実施の形態4)
本実施の形態では、本発明の一態様にかかる半導体装置の断面構造の一例を説明する。
<構成例1>
図18に、トランジスタ301、トランジスタ302、抵抗部303の断面図を示す。なお、トランジスタ302は図1(A)におけるトランジスタ11に、抵抗部303は図1(A)における抵抗部12に用いることができる。また、トランジスタ302と接続されたトランジスタ301は、図1(A)における内部回路14を構成するトランジスタなどに用いることができる。また、図18では、第1の層に単結晶半導体基板にチャネル形成領域を有するトランジスタ301が位置し、第1の層上の第2の層にOSトランジスタであるトランジスタ302および抵抗部303が位置する場合の、半導体装置の断面構造を例示している。
トランジスタ301は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。シリコンの薄膜を用いてトランジスタ301を形成する場合、当該薄膜には、プラズマCVD法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
トランジスタ301が形成される半導体基板310は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図18では、単結晶シリコン基板を半導体基板310として用いる場合を例示している。
また、トランジスタ301は、素子分離法により電気的に分離されている。素子分離法として、選択酸化法(LOCOS法:Local Oxidation of Silicon法)、トレンチ分離法(STI法:Shallow Trench Isolation)等を用いることができる。図18では、トレンチ分離法を用いてトランジスタ301を電気的に分離する場合を例示している。具体的に、図18では、半導体基板310にエッチング等によりトレンチを形成した後、酸化シリコンなどを含む絶縁物を当該トレンチに埋め込むことで形成される素子分離領域311により、トランジスタ301を素子分離させる場合を例示している。
トランジスタ301は、不純物領域312aおよび不純物領域312bを有する。不純物領域312aおよび不純物領域312bは、トランジスタ301のソースまたはドレインとして機能する。
トランジスタ301上には絶縁膜321が設けられ、絶縁膜321には開口部が形成されている。そして、当該開口部には、不純物領域312aと接続された導電層313a、不純物領域312bと接続された導電層313bが形成されている。また、導電層313aは絶縁膜321上に形成された導電層322aと接続されており、導電層313bは、絶縁膜321上に形成された導電層322bと接続されている。
導電層322aおよび導電層322b上には、絶縁膜323が設けられ、絶縁膜323には開口部が形成されている。そして、当該開口部には、導電層322aと接続された導電層324が形成されている。また、導電層324は絶縁膜323上に形成された導電層325と接続されている。
導電層325上には、絶縁膜326が設けられている。
そして、絶縁膜326上には、OSトランジスタであるトランジスタ302が設けられている。トランジスタ302は、絶縁膜326上の酸化物半導体層341と、酸化物半導体層341上の導電層343aおよび導電層343bと、酸化物半導体層341、導電層343a、導電層343b上の絶縁膜344と、絶縁膜344上に位置し、酸化物半導体層341と重なる領域を有する導電層345と、を有する。なお、導電層343aおよび導電層343bはトランジスタ302のソース電極またはドレイン電極としての機能を有し、絶縁膜344はトランジスタ302のゲート絶縁膜としての機能を有し、導電層345はトランジスタ302のゲート電極としての機能を有する。
また、絶縁膜326上には、抵抗部303が設けられている。抵抗部303は、絶縁膜326上の、酸化物半導体層342と、酸化物半導体層342上の導電層343bおよび343cと、酸化物半導体層342、導電層343b、導電層343c上の絶縁膜344と、を有する。なお、酸化物半導体層342は、抵抗部303において抵抗層として機能する。
絶縁膜344および導電層345上には、絶縁膜346が設けられている。また、絶縁膜346上には導電層352および導電層353が設けられている。導電層352は、絶縁膜326、絶縁膜344、絶縁膜346に設けられた開口部を介して導電層325と接続され、絶縁膜344、絶縁膜346、絶縁膜351に設けられた開口部を介して導電層343cと接続されている。導電層353は、絶縁膜344、絶縁膜346に設けられた開口部を介して導電層343aと接続されている。
また、図18では、トランジスタ302が、1つの導電層345に対応した1つのチャネル形成領域を有するシングルゲート構造である場合を例示している。しかし、トランジスタ302は、互いに接続された複数のゲート電極を有することで、酸化物半導体層341にチャネル形成領域を複数有する、マルチゲート構造であっても良い。また、バックゲートを有する構造であってもよい。
以上のように、トランジスタ301と、トランジスタ302および抵抗部303と、を積層させて形成させることにより、半導体装置の面積を縮小することができる。また、トランジスタ302と、抵抗部303を、積層させて形成させてもよい。
なお、トランジスタ302および抵抗部303は、図7に示すトランジスタおよび抵抗部101のように形成してもよい。また、トランジスタ302は、図10乃至図16に示すトランジスタのように形成してもよい。
本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせることができる。
(実施の形態5)
本実施の形態では、上述の実施の形態で説明した半導体装置を電子部品に適用する例、及び該電子部品を具備する電子機器に適用する例について、図19および図20を用いて説明する。
図19(A)では上述の実施の形態で説明した半導体装置を電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、又はIC用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
上記実施の形態に示すようなトランジスタで構成される回路部は、組み立て工程(後工程)を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。
後工程については、図19(A)に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成(ステップS1)した後、基板の裏面を研削する(ステップS2)。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図るためである。
基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う(ステップS3)。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。
次いでリードフレームのリードとチップ上の電極とを、金属の細線(ワイヤー)で電気的に接続する、ワイヤーボンディングを行う(ステップS4)。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される(ステップS5)。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、また水分や埃による特性の劣化を低減することができる。
次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する(ステップS6)。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。
次いでパッケージの表面に印字処理(マーキング)を施す(ステップS7)。そして最終的な検査工程(ステップS8)を経て電子部品が完成する(ステップS9)。
以上説明した電子部品は、上述の実施の形態で説明した半導体装置を含む構成とすることができる。そのため、消費電力の低減が図られた電子部品を実現することができる。
また、完成した電子部品の斜視模式図を図19(B)に示す。また、図19(B)に示す回路基板1704における電子部品1700を図19(C)に示す。図19(B)では、電子部品の一例として、QFP(Quad Flat Package)の斜視模式図を示している。図19(B)および図19(C)に示す電子部品1700は、リード1701及び回路部1703を示している。図19(B)に示す電子部品1700は、例えばプリント基板1702に実装される。このような電子部品1700が複数組み合わされて、それぞれがプリント基板1702上で電気的に接続されることで電子機器の内部に搭載することができる。完成した回路基板1704は、電子機器等の内部に設けられる。
また、本発明の一態様に係る半導体装置または電子部品は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置(代表的にはDVD:Digital Versatile Disc等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置)に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装置(カーオーディオ、デジタルオーディオプレイヤー等)、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機(ATM)、自動販売機、医療機器などが挙げられる。これら電子機器の具体例を図20に示す。
図20(A)は携帯型ゲーム機であり、筐体5001、筐体5002、表示部5003、表示部5004、マイクロホン5005、スピーカー5006、操作キー5007、スタイラス5008等を有する。本発明の一態様にかかる半導体装置は、携帯型ゲーム機の各種集積回路に用いることができる。なお、図20(A)に示した携帯型ゲーム機は、2つの表示部5003と表示部5004とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図20(B)は携帯情報端末であり、第1筐体5601、第2筐体5602、第1表示部5603、第2表示部5604、接続部5605、操作キー5606等を有する。本発明の一態様にかかる半導体装置は、携帯情報端末の各種集積回路に用いることができる。第1表示部5603は第1筐体5601に設けられており、第2表示部5604は第2筐体5602に設けられている。そして、第1筐体5601と第2筐体5602とは、接続部5605により接続されており、第1筐体5601と第2筐体5602の間の角度は、接続部5605により変更が可能である。第1表示部5603における映像を、接続部5605における第1筐体5601と第2筐体5602との間の角度に従って、切り替える構成としても良い。また、第1表示部5603及び第2表示部5604の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
図20(C)はノート型パーソナルコンピュータであり、筐体5401、表示部5402、キーボード5403、ポインティングデバイス5404等を有する。本発明の一態様にかかる半導体装置は、ノート型パーソナルコンピュータの各種集積回路に用いることができる。
図20(D)は電気冷凍冷蔵庫であり、筐体5301、冷蔵室用扉5302、冷凍室用扉5303等を有する。本発明の一態様にかかる半導体装置は、電気冷凍冷蔵庫の各種集積回路に用いることができる。
図20(E)はビデオカメラであり、第1筐体5801、第2筐体5802、表示部5803、操作キー5804、レンズ5805、接続部5806等を有する。本発明の一態様にかかる半導体装置は、ビデオカメラの各種集積回路に用いることができる。操作キー5804及びレンズ5805は第1筐体5801に設けられており、表示部5803は第2筐体5802に設けられている。そして、第1筐体5801と第2筐体5802とは、接続部5806により接続されており、第1筐体5801と第2筐体5802の間の角度は、接続部5806により変更が可能である。表示部5803における映像を、接続部5806における第1筐体5801と第2筐体5802との間の角度に従って切り替える構成としても良い。
図20(F)は自動車であり、車体5101、車輪5102、ダッシュボード5103、ライト5104等を有する。本発明の一態様にかかる半導体装置は、自動車の各種集積回路に用いることができる。
本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせることができる。