CN102804388B - 半导体装置 - Google Patents

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Abstract

一种半导体装置，其具备包含多个薄膜晶体管和至少一个二极管(D2a)的电路，多个薄膜晶体管具有相同的导电型，当多个薄膜晶体管的导电型是N型时，二极管(D2a)的阴极侧的电极连接到与多个薄膜晶体管中任一个薄膜晶体管的栅极连接的配线(550)，当多个薄膜晶体管的导电型是P型时，二极管的阳极侧的电极连接到与多个薄膜晶体管中任一个薄膜晶体管的栅极连接的配线(550)，在配线(550)上未形成以与二极管(D2a)电流的流动方向相反的方式配置的其它二极管。由此，能比以往更能抑制电路规模的增大，并且能抑制起因于ESD的薄膜晶体管的损伤。

Description

半导体装置
技术领域
本发明涉及具备包含多个薄膜晶体管和ESD保护用二极管的电路的半导体装置。
背景技术
近年来，每个像素具有薄膜晶体管(ThinFilmTransistor；下面称为“TFT”)的液晶显示装置、有机EL显示装置正在普及。TFT利用在玻璃基板等基板上形成的半导体层进行制作。形成TFT的基板被称为有源矩阵基板。
作为TFT，一直以来广泛使用将非晶硅膜设为活性层的TFT(下面称为“非晶硅TFT”)、将多晶硅膜设为活性层的TFT(下面称为“多晶硅TFT”)。
因为多晶硅膜中的载流子迁移率比非晶硅膜高，所以多晶硅TFT具有比非晶硅TFT高的导通电流，能进行高速工作。因此，开发了如下显示面板：其不仅像素用的TFT，而且驱动器等的周边电路用的TFT的一部分或者全部也由多晶硅TFT构成。这样，有时将在构成显示面板的绝缘性基板(典型地为玻璃基板)上形成的驱动器称为单片驱动器。驱动器具有栅极驱动器和源极驱动器，也有时仅任一方为单片驱动器。在此，所谓显示面板指在液晶显示装置、有机EL显示装置内具有显示区域的部分，不包含液晶显示装置的背光源、外框等。
为了制作多晶硅TFT，除了用于使非晶硅膜结晶的激光结晶工序之外，还需要进行热退火工序、离子掺杂工序等复杂的工序，基板的每单位面积的制造成本升高。因此，当前多晶硅TFT主要使用于中型和小型的显示装置，非晶硅TFT使用于大型的显示装置。
近年来，在显示装置的大型化的基础上对高画质化和低功耗化的要求提高之中，提出了如下TFT：其比非晶硅TFT性能高且制造成本低，并将微晶硅(μc-Si)膜用作活性层(专利文献1、专利文献2以及非专利文献1)。将这样的TFT称为“微晶硅TFT”。
微晶硅膜是在内部具有微晶粒的硅膜，微晶粒的晶界主要是非晶相。即，具有包括微晶粒的晶相和非晶相的混合状态。各微晶粒的尺寸比多晶硅膜所包含的晶粒的尺寸小。另外，在微晶硅膜中，各微晶粒具有例如从基板面开始呈柱状生长的柱状形状。
另外，提出了如下TFT：其使用Zn-O系半导体(ZnO)膜、In-Ga-Zn-O系半导体(IGZO)膜等金属氧化物半导体作为取代硅的新材料。在专利文献3中记载了如下：通过使用包括ZnO的半导体层，能得到导通/截止电流比为4.5×105、迁移率为大约150cm2/Vs、阈值为大约1.3V的TFT。该迁移率是比非晶硅TFT的迁移率远远高的值。另外，在非专利文献2中记载了如下：通过使用包括IGZO的半导体层，能得到迁移率为大约5.6～8.0cm2/Vs、阈值为大约-6.6～-9.9V的TFT。同样，该迁移率是比非晶硅TFT的迁移率远远高的值。
这样，在大型的显示装置中，有时使用非晶硅、微晶硅、IGZO等不仅将像素用的TFT而且将驱动器等的周边电路用的TFT的一部分或者全部形成于有源矩阵基板上。
另一方面，为了防止由于静电导致的元件、配线等的损伤，在有源矩阵基板上通常设有ESD(静电放电；ElectroStaticDischarge)保护电路。
图1是示出设于具有CMOS(ComplementryMetalOxideSemiconductor：金属氧化物半导体)的IC内部电路中的ESD保护电路的一例的图。图1所示的ESD保护电路具有在输入端子与CMOS之间形成的保护电阻R和极性不同的2个保护用二极管D1、D2。保护用二极管D1、D2均与CMOS的输入信号线连接。
在ESD保护电路中，当对输入端子输入静电时，输入端子的电位上升(+)或者下降(-)。在上升(+)的情况下，保护用二极管D1为导通状态，使正电荷泄漏到VCC线。在下降(-)的情况下，保护用二极管D2为导通状态，使负电荷泄漏到VSS线。此外，流动的电流的大小由保护电阻R限制。
另外，如图2所示，在专利文献4中公开了如下：在多条栅极配线401和多条漏极配线402以交叉的方式形成、在各交叉点配置有像素用的薄膜晶体管407的有源矩阵基板中，在被赋予基准电位的基准电位配线403与栅极配线401以及漏极配线402之间分别设置ESD保护用二极管404。2个二极管404使用与像素用薄膜晶体管407的半导体层相同的半导体膜形成，具有使TFT的源极和漏极短路的结构。这样的结构的二极管也被称为“TFT型二极管”。2个二极管404中的一方的栅极电极与栅极配线401连接，另一方的栅极电极与基准电位配线403连接。因此，即使栅极配线401相对于基准电位配线403带正负电荷中的任一种，也能在消除该电荷的方向使电流在栅极配线401与基准电位配线403之间流动。因此，能抑制由ESD产生的栅极配线和漏极配线之间的电压，能防止薄膜晶体管407由于静电而受到损坏。
此外，图2图示了用于保护像素用薄膜晶体管407的TFT型二极管404，但为了保护在例如驱动电路等电路中所使用的电路用薄膜晶体管，能使用同样的TFT型二极管。
现有技术文献
专利文献
专利文献1：特开平6-196701号公报
专利文献2：特开平5-304171号公报
专利文献3：特开2002-76356号公报
专利文献4：特开昭63-220289号公报
非专利文献
非专利文献1：ZhongyangXu等“ANovelThin-filmTransistorsWithμc-Si/a-SiDualActiveLayerStructureForAM-LCD”IDW’96ProceedingsofTheThirdInternationalDisplayWorkshopsVOLUME1、1996、p.117～120
非专利文献2：Je-hunLee等“World’sLargest(15-inch)XGAAMLCDPanelUsingIGZOOxideTFT”、SID08DIGEST(美国)、SocietyforInformationDisplay、2008年、第39卷、第1版、p.625～628
发明内容
发明要解决的问题
从图1和图2所示的例子可知：ESD保护电路为了无论对要保护的配线充正电荷还是充负电荷都能使这些电荷泄漏而具有至少2个二极管。因此，具有电路规模变大的问题。
特别是在形成使用迁移率比较低的非晶硅膜等半导体膜作为ESD保护用二极管的TFT型二极管的情况下，需要增大TFT型二极管的沟道宽度W，所以ESD保护用二极管的尺寸进一步增大，其结果是，显示装置的边框区域扩大。
另外，当要在不包含VDD配线的移位寄存器电路中应用上述ESD保护电路时，需要重新从外部引绕的VDD配线，伴随于此，电路规模进一步增大。
本发明是鉴于上述问题而完成的，其目的在于：在具备包含多个薄膜晶体管和用于保护薄膜晶体管不受ESD影响的ESD保护电路的电路的半导体装置中，抑制起因于ESD的薄膜晶体管的损坏并且比以往缩小电路规模。
用于解决问题的方案
本发明的半导体装置是具备包含多个薄膜晶体管、至少一个二极管以及接收外部信号的至少一条信号输入配线的电路的半导体装置，上述多个薄膜晶体管的导电型是N型，上述至少一条信号输入配线连接到上述多个薄膜晶体管中的任一个薄膜晶体管的栅极，上述至少一个二极管的阴极侧的电极连接到上述至少一条信号输入配线，在上述至少一条信号输入配线上未形成以阳极侧的电极连接到上述至少一条信号输入配线的方式设置的其它二极管，上述至少一个二极管和上述任一个薄膜晶体管的半导体层由相同的半导体膜形成，上述相同的半导体膜是金属氧化物半导体膜。
另外，本发明的半导体装置是具备包含多个薄膜晶体管、至少一个二极管以及接收外部信号的至少一条信号输入配线的电路，上述多个薄膜晶体管的导电型是P型，上述至少一条信号输入配线连接到上述多个薄膜晶体管中的任一个薄膜晶体管的栅极，上述至少一个二极管的阳极侧的电极连接到上述至少一条信号输入配线，在上述至少一条信号输入配线上未形成以阴极侧的电极连接到上述至少一条信号输入配线的方式设置的其它二极管，上述至少一个二极管和上述任一个薄膜晶体管的半导体层由相同的半导体膜形成，上述相同的半导体膜是金属氧化物半导体膜。
在某优选的实施方式中，上述电路的电压波高值是20V以上。
优选上述至少一个二极管和上述任一个薄膜晶体管的半导体层由相同的半导体膜形成。
上述相同的半导体膜可以是In-Ga-Zn-O系半导体膜。
上述电路可以包含移位寄存器。
在某优选的实施方式中，上述移位寄存器具有分别将输出信号依次输出的多个级，上述多个级各自具有：第1晶体管，其输出上述输出信号；以及多个第2晶体管，其各自的源极区域或者漏极区域与上述第1晶体管的栅极电极电连接，上述多个第2晶体管包含多沟道型晶体管，上述多沟道型晶体管具有活性层，上述活性层包含至少2个沟道区域、源极区域以及漏极区域。
上述至少一个二极管可以具备：栅极电极，其形成于基板上；栅极绝缘层，其形成于上述栅极电极上；至少一个半导体层，其形成于上述栅极绝缘层上，具有第1区域和第2区域；第1电极，其设于上述第1区域上，与上述第1区域和上述栅极电极电连接；以及第2电极，其设于上述第2区域上，与上述第2区域电连接。
上述至少一个半导体层可以具有：沟道区域，其隔着上述栅极绝缘层与上述栅极电极重叠；以及电阻区域，其隔着上述栅极绝缘层与上述栅极电极不重叠，在上述二极管的导通状态下，在上述第1电极与上述第2电极之间形成有电流路径，上述电流路径包含上述沟道区域和上述电阻区域。
上述相同的半导体膜可以是微晶硅膜和非晶硅膜的层叠膜，微晶硅膜配置于比上述非晶硅膜靠上述任一个薄膜晶体管的栅极侧。
上述任一个薄膜晶体管可以是底栅型，也可以是是顶栅型。
在上述移位寄存器的多个级各自中，至少一个二极管可以设于与上述多个第2晶体管中任一个第2晶体管的栅极连接的配线。
发明效果
根据本发明，在具备包括单沟道TFT的电路的半导体装置中，能抑制电路规模的增大，并且能抑制起因于ESD的TFT的截止泄漏的增大。因此，能防止电路的误动作。
将本发明应用于具备驱动电路的有源矩阵基板时特别有效。
附图说明
图1是示出设于IC内部电路的现有的ESD保护电路的一例的图。
图2是示出具有ESD保护电路的现有的有源矩阵基板的图。
图3(a)和(b)分别是示出针对N沟道型非晶硅TFT进行对栅极充正电荷(Vg＝20V)的应力试验和充负电荷(Vg＝-20V)的应力试验的结果的坐标图。
图4是示出非晶硅TFT的电流(Id)-电压(Vg)特性的坐标图。
图5(a)和(b)分别是发明的第1实施方式中的电路520的一部分的图。
图6是本发明的第1实施方式中的保护用二极管的示意性截面图。
图7是例示本发明的第1实施方式中的保护用二极管D2的特性的坐标图。
图8(a)是本发明的实施方式的液晶显示面板600的示意性平面图，(b)是示出1个像素的示意性结构的平面图。
图9是说明栅极驱动器610所包含的移位寄存器610B的构成的框图。
图10是移位寄存器610B的1个级所使用的、本发明的实施方式的移位寄存器的1个级的电路图。
图11是示出移位寄存器610B的各级的输入输出信号的波形和netA的电压波形的图。
图12是示出来自移位寄存器610B的n-2至n+2这5级的输出信号的波形的图。
图13是比较例的移位寄存器的1个级的电路图。
图14是移位寄存器610B的1个级所使用的、本发明的实施方式的其它移位寄存器的1个级的电路图。
图15是移位寄存器610B的1个级所使用的、本发明的实施方式的又一其它移位寄存器的1个级的电路图。
图16是移位寄存器610B的1个级所使用的、本发明的实施方式的又一其它移位寄存器的1个级的电路图。
图17是移位寄存器610B的1个级所使用的、本发明的实施方式的又一其它移位寄存器的1个级的电路图。
图18是移位寄存器610B的1个级所使用的、本发明的实施方式的又一其它移位寄存器的1个级的电路图。
图19(a)和(b)是示意性示出本发明的第1实施方式的半导体装置的图，(a)是平面图，(b)是沿(a)的A-A’线和B-B’线的截面图。
图20是示出图19所示的半导体装置的制造方法的一例的图。
图21(a)和(b)是用于说明图19所示的半导体装置的制造工序的图，(a)是平面图，(b)是沿(a)的A-A’线和B-B’线的截面图。
图22(a)和(b)是用于说明图19所示的半导体装置的制造工序的图，(a)是平面图、(b)是沿(a)的A-A’线和B-B’线的截面图。
图23(a)和(b)是用于说明图19所示的半导体装置的制造工序的图，(a)是平面图，(b)是沿(a)的A-A’线和B-B’线的截面图。
图24(a)和(b)是用于说明图19所示的半导体装置的制造工序的图，(a)是平面图、(b)是沿(a)的A-A’线和B-B’线的截面图。
图25(a)是示意性示出本发明的第1实施方式的又一其它二极管的平面图，(b)是沿(a)的E-E’线的截面图。
图26(a)是示意性示出本发明的第1实施方式的又一其它二极管的平面图，(b)是沿(a)的F-F’线的截面图。
图27是本发明的第1实施方式的又一其它半导体装置的示意性截面图。
图28(a)是本发明的第1实施方式的薄膜晶体管710的示意性平面图，(b)是沿(a)中的28B-28B’线的示意性截面图，(c)是薄膜晶体管710的等效电路图。
图29(a)是具有双栅极结构的其它薄膜晶体管790的示意性平面图，(b)是沿(a)中的29B-29B’线的示意性截面图。
图30是示出薄膜晶体管710和薄膜晶体管790的截止电流特性的例子的坐标图。
图31是针对具有单沟道结构、双沟道结构以及三沟道结构的TFT示出栅极电压Vg(V)和源极、漏极间的电流Ids(A)的关系的坐标图。
图32(a)～(f)是用于说明具备薄膜晶体管710的有源矩阵基板801的制造方法的示意性截面图。
图33(a)是本发明的实施方式的薄膜晶体管710A的示意性平面图，(b)是本发明的实施方式的薄膜晶体管710B的示意性平面图。
图34是针对薄膜晶体管710A和薄膜晶体管710B示出栅极电压Vg(V)和源极、漏极间的电流Ids(A)的关系的坐标图。
图35(a)是本发明的实施方式的薄膜晶体管710C的示意性平面图，(b)是本发明的实施方式的薄膜晶体管710D的示意性平面图，(c)是本发明的实施方式的薄膜晶体管710E的示意性平面图。
图36(a)是本发明的实施方式的薄膜晶体管710F的示意性平面图，(b)是本发明的实施方式的薄膜晶体管710G的示意性平面图，(c)是本发明的实施方式的薄膜晶体管710H的示意性平面图。
具体实施方式
本发明的半导体装置具备包含多个薄膜晶体管和至少一个二极管的电路。本发明中的电路所包含的薄膜晶体管均具有相同的导电型(均是P沟道型TFT或者N沟道型TFT)。在本说明书中，将这样的电路称为“包括单沟道TFT的电路”。
在本发明中，当具有相同的导电型的多个薄膜晶体管的导电型是N型时，至少一个二极管的阴极侧的电极连接到与多个薄膜晶体管中任一个薄膜晶体管的栅极连接的配线。当多个薄膜晶体管的导电型是P型时，至少一个二极管的阳极侧的电极连接到与多个薄膜晶体管中任一个薄膜晶体管的栅极连接的配线。另外，在上述配线上未形成以与至少一个二极管电流的流动方向相反的方式配置的其它二极管。
本发明能广泛应用于显示装置的驱动电路、有源矩阵基板、或者使用了它们的显示装置等。例如在薄型液晶电视等比较大型的显示装置中，优选使用非晶硅膜、微晶硅膜、IGZO膜等迁移率比多晶硅低的半导体膜，不仅形成像素用TFT，而且形成驱动电路等周边电路所使用的电路用TFT，但这样的电路用TFT通常是单沟道TFT。即，是N沟道型TFT或者P沟道型TFT，不构成CMOS。
在此，一边参照附图一边详细说明本发明所解决的问题。
在包括单沟道TFT的电路中，与包含在LPS、单晶IC中所使用的CMOS的电路相比，具有TFT的截止漏电流增大、容易产生误动作的问题。该理由如下。在CMOS中，能利用掺杂工序进行阈值控制。与此相对，在单沟道TFT中，通常为了削减成本而不进行掺杂工序，所以不能控制阈值。因此，Id-Vg特性的亚阈值区域位于Vg＝0[V]附近，这是因为当截止时产生漏电的可能性高。
本发明人为了查明上述问题的原因而反复研究的结果得知：当对单沟道TFT的栅极输入正或者负电荷时，该TFT的阈值根据所施加的电荷的极性向正或者负方向漂移。此外发现：在N沟道型的单沟道TFT中，仅在阈值向负方向漂移的情况下截止漏电流增大。
图3(a)和(b)分别是示出针对N沟道型非晶硅TFT进行对栅极充正电荷(Vg＝20V)的应力试验和充负电荷(Vg＝-20V)的应力试验的结果的坐标图。应力试验中的源极、漏极电压均设为0V。坐标图的纵轴表示N沟道型非晶硅TFT的阈值Vth的变化量(ΔVth)，横轴表示应力时间。阈值的变化量ΔVth是从施加规定时间应力后的阈值减去施加应力前的阈值所得的值。
从图3(a)所示的结果可知：在N沟道型非晶硅TFT中，当对栅极施加正电荷时，阈值向正方向漂移，其结果是阈值变大。另一方面，如图3(b)所示，当对栅极施加负电荷时，阈值向负方向漂移，其结果是阈值变小。
即使TFT的阈值向正方向漂移，栅极截止时的漏电流(截止漏电流)也不增加，但当向负方向漂移时，栅极截止时的漏电流(截止漏电流)增大。
图4是示出非晶硅TFT的电流(Id)-电压(Vg)特性的坐标图。将非晶硅TFT的沟道长度L设为4μm，将沟道宽度W设为24μm，将漏极电压Vd设为10V，将源极电压VSS设为-5V。将测定温度设为室温。在阈值漂移前，如曲线510所示，当栅极截止时(Vg＝VSS)电流Id(off)几乎不流动。但是，当阈值向负方向漂移时，如曲线512所示，栅极截止时的电流Id(off)大幅增大。
当栅极截止时的电流Id(off)增大时，有可能包含该TFT的电路进行误动作。在本实施方式中的电路是例如栅极驱动器的情况下，有可能不输出信号。反之，即使阈值向正方向漂移，栅极截止时的电流Id(off)也不增大，因此，认为难以产生起因于截止泄漏的电路的误动作。
本发明人基于如上述的见解，发现如下：在包括单沟道TFT的电路中，在对TFT的栅极施加的正或者负电荷中，只要仅由具有使TFT的截止漏电流增大的一方的极性的电荷保护TFT即可，不必由具有另一方极性的电荷保护，从而达成本发明。
即，在本发明中，在具备作为单沟道TFT而包含N沟道型TFT的电路的半导体装置中，只要仅形成用于抑制对N沟道型TFT的栅极充负电荷的保护用二极管(在图1的保护电路中是二极管D2)即可。另一方面，在具备作为单沟道TFT而包含P沟道型TFT的电路的半导体装置中，只要仅形成用于抑制对P沟道型TFT的栅极充正电荷的保护用二极管(在图1的保护电路中是二极管D1)即可。由此，因为能将ESD保护用的二极管的数量减少到1/2，所以能防止由ESD导致的电路的误动作，并且能比以往缩小电路规模。另外，当应用于不包含VDD配线的移位寄存器电路时，在形成ESD保护电路的目的中，不必引绕VDD配线，能使电路规模更有效地缩小。
(第1实施方式)
下面，一边参照附图一边说明本发明的半导体装置的第1实施方式。
本实施方式的半导体装置具备包含多个TFT和用于保护多个TFT中至少一个TFT不受ESD影响的保护用二极管的电路。多个TFT均是N沟道型TFT，或者均是P沟道型TFT(单沟道构成)。保护用二极管设于与要保护的TFT的栅极连接的配线。
图5(a)是例示本实施方式中的电路520的一部分的图。电路520具有N沟道型的薄膜晶体管522、与薄膜晶体管522的栅极连接的配线524、VDD配线526、以及包含保护用二极管D2的保护电路。保护用二极管D2具有使例如TFT的源极和漏极短路的结构，也称为“TFT型二极管”。
图6是例示保护用二极管D2的示意性截面图。保护用二极管D2具有栅极电极530、隔着栅极绝缘膜532形成于栅极电极530上的半导体层534、以及分别与半导体层534的两端电连接的第1电极(源极电极)536和第2电极(漏极电极)538。此外，假设电流从源极向漏极流动。在半导体层534与第1及第2电极536、538之间分别形成有接触层540。第1电极536在接触孔542内与栅极电极530连接。半导体层534中被2个电极536、538夹着的部分(沟道部)544与栅极电极530重叠。在保护用二极管D2中，电流从第1电极536经由半导体层534的沟道部544向第2电极538流动。在本实施方式中，保护用二极管D2的第1电极(阳极侧)536及栅极电极530与图5(a)所示的VSS配线526连接，第2电极(阴极侧)538与配线524连接。
再次参照图5(a)。如上所述，薄膜晶体管522是N沟道型，因此，当对薄膜晶体管522的栅极施加负的静电时，阈值向负方向漂移，有可能截止泄漏增大。在该电路520中，当对配线524输入负的静电时，能利用保护用二极管D2使静电泄漏到VSS配线526，所以，能抑制由于对薄膜晶体管522的栅极施加负的静电而导致的截止泄漏增大。
另一方面，当对配线524输入正的静电时，用于使正的电荷泄漏的保护电路不存在，所以静电原样地施加于薄膜二极管522的栅极。但是，在该情况下，薄膜晶体管522的阈值向正方向漂移，因此，截止泄漏不会由于该阈值漂移而增大。
这样，根据本实施方式，能抑制起因于ESD的薄膜晶体管522的截止泄漏的增大。另外，以往针对1条配线设置有电流流动的方向不同的2个保护用二极管，但根据本实施方式，针对1条配线524设置1个保护用二极管D2，由此能抑制薄膜晶体管522的截止泄漏的增大，所以能比以往更缩小电路规模。
图7是例示本实施方式中的保护用二极管D2的特性的坐标图。坐标图的横轴表示对保护用二极管D2施加的电压Vdiode(V)，纵轴表示在保护用二极管D2中流动的电流(A)。电压Vdiode用VSS-Vg(Vg：配线24的电位)表示。在该例子中，将保护用二极管D2的沟道宽度W设为20μm，将沟道长度L设为16μm。
从图7可知：当对配线524输入负电荷且施加保护用二极管D2的正电压(VSS-Vg＞0)时(正偏置)，电流从保护用二极管D2的第1电极朝向第2电极流动，所以能使负电荷从配线524泄漏到VSS配线526。
另一方面，如果配线电位Vg在薄膜晶体管522的工作电压范围内(VSS≤Vg≤VDD)，则即使对保护用二极管D2施加负电压(VSS-Vg＜0)(反偏置)，电流也不会在保护用二极管D2中流动。
此外，保护用二极管D2的沟道宽度W和沟道长度L没有特别限定，但一般优选当沟道宽度W大时(例如10μm以上)，ESD在输入时能释放大量的电荷。更优选的是，沟道宽度W是20μm以上。另外，当沟道长度L大时(例如5μm以上)，负载电阻变大，能抑制当正常工作时通过保护用二极管D2产生漏电。另一方面，当沟道宽度W和沟道长度L过大时，引起电路规模的增大，因此优选沟道宽度W是1000μm以下且沟道长度L是50μm以下
本实施方式中的电路520可以取代N沟道型薄膜晶体管522而具有P沟道型薄膜晶体管。在该情况下，如图5(b)所示，与P沟道型薄膜晶体管的栅极连接的保护电路包含保护用二极管D1，保护用二极管D1具有使漏极和栅极短路的结构。保护用二极管D1的阴极侧的电极(漏极)与VDD配线连接，阳极侧的电极(源极)连接到与P沟道型薄膜晶体管522’的栅极连接的配线524’。此外，该保护电路不包含以电流流动的方向与保护用二极管D1相反的方式配置的其它二极管。由此，在对配线524’施加正的静电的情况下，能使静电泄漏到VDD配线，所以能防止P沟道型薄膜晶体管的阈值向正方向漂移。
电路520典型地具备多个相同导电型的TFT和用于保护多个TFT的至少一个TFT不受ESD影响的ESD保护电路。ESD保护电路包含保护用二极管D2，且不包含保护用二极管D1，保护用二极管D2仅对具有使要保护的TFT的截止泄漏增大的极性的ESD有效，保护用二极管D1对具有其相反极性的ESD有效。此外，本实施方式的电路只要具备至少一个如上述的保护电路即可，可以针对2个以上TFT各自设置如上述的保护电路。另外，可以包含利用包含2个保护用二极管D1、D2的保护电路进行保护的TFT。
优选本实施方式应用于具备电压波高值是20V以上的电路的半导体装置。在这样的半导体装置中，电路所包含的TFT的阈值的漂移量极大，所以通过设置如上述的保护电路，能得到特别显著的效果。
本实施方式中的电路520可以是例如与液晶显示面板形成一体(单片)的移位寄存器。下面，说明本实施方式中的移位寄存器的构成。
图8(a)是本发明的实施方式的液晶显示面板600的示意性平面图，图8(b)示出1个像素的示意性结构。此外，图8(a)示出液晶显示面板600的有源矩阵基板601的结构，省略液晶层、相对基板。在液晶显示面板600上设置背光源、电源等，由此得到液晶显示装置。
在有源矩阵基板601上一体形成有栅极驱动器610和源极驱动器620。在液晶显示面板600的显示区域形成有多个像素，用参照附图标记632表示与像素对应的有源矩阵基板601的区域。此外，源极驱动器620不必与有源矩阵基板601一体形成。可以用公知的方法安装另外制作的源极驱动器IC等。
如图8(b)所示，有源矩阵基板601具有与液晶显示面板600的1个像素对应的像素电极601P。像素电极601P经由像素用TFT601T与源极总线601S连接。TFT601T的栅极电极与栅极总线601G连接。
在栅极总线601G上连接着栅极驱动器610的输出，按线顺序进行扫描。在源极总线601S上连接着源极驱动器620的输出，供给显示信号电压(灰度级电压)。
接着，图9是说明栅极驱动器610所包含的移位寄存器610B的构成的框图。移位寄存器610B被构成有源矩阵基板601的玻璃基板等绝缘性基板支撑。优选构成移位寄存器610B的TFT通过与形成于有源矩阵基板601的显示区域的像素用TFT601T相同的工艺形成。
图9示意性示出移位寄存器610B具有的多个级(等级)内的n-2至n+2这5级。多个级实质上具有相同的结构，级联连接。来自移位寄存器610B的各级的输出被提供到液晶显示面板600的各栅极总线601G。这样的移位寄存器610B记载于例如特开平8-87893号公报中。在本说明书引用特开平8-87893号公报的公开内容用于参考。
图10是示出移位寄存器610B的1个级所使用的构成的示意图，图11示出移位寄存器610B的各级的输入输出信号的波形和netA的电压波形。另外，图12示出来自移位寄存器610B的n-2至n+2这5级的输出信号的波形。如图12所示，移位寄存器610B从各级将输出信号Gout依次输出。
如图10所示，移位寄存器610B的各级具有：第1晶体管MG，其输出输出信号Gout；以及多个第2晶体管(MHd、MKd、MMd和MNd)，其各自的源极区域或者漏极区域与第1晶体管MG的栅极电极电连接。在图10中，第1晶体管MG是所谓的上拉晶体管，将与第1晶体管MG的栅极电极连接的配线称为netA。在本实施方式中，这些晶体管均是N沟道型薄膜晶体管。另外，在与第2晶体管MKd的栅极连接的配线550上设有ESD保护用的二极管(保护用二极管)D2a。保护用二极管D2a的构成可以与一边参照图6一边在前面描述的构成同样。保护用二极管D2a的阴极侧的电极与配线550连接，阳极侧的电极接地或者与VSS连接。
从各级对栅极总线601G输出输出信号Gout的仅是像素写入时间。当关注于1个级时，构成为：在1帧期间(依次选择所有的栅极总线601G，至再次选择该栅极总线为止的期间)中遍及大部分时间将Gout的电位固定于VSS。
利用S信号(前一级的输出信号Gout(n-1))对netA进行预充电。此时，在netA上连接源极或者漏极的晶体管MHd、MKd以及MNd截止。
接着，当时钟信号CK高(High)时，上拉netA。此时，输出信号Gout(n)输出到栅极总线601G(第n条)，与该栅极总线601G连接的像素用TFT601T为导通状态，从源极总线601S对像素电极601P供给显示信号电压。即，像素电极601P和相对电极(未图示)以及由它们之间的液晶层(未图示)构成的液晶电容被充电。
然后，利用复位信号R(下一级输出信号Gout(n+1))将netA和Gout的电位下拉到VSS。
此外，在不输出输出信号Gout(n)的期间，利用时钟信号CK和时钟信号CKB，通过晶体管MKd将netA固定于VSS，通过晶体管ML将Gout的电位固定于VSS。
在此，电容CAP1保持netA的电位，辅助输出。晶体管MJ根据复位信号R将输出信号Gout的电位设为低(Low)。晶体管ML根据时钟信号CKB将输出信号Gout的电位设为低。清除信号CLR按1帧(垂直扫描期间)1次性在垂直回扫期间(在输出移位寄存器的最终级后至输出最初级为止的期间)供给移位寄存器的所有级，将所有级的netA设为低。此外，清除信号CLR也兼有移位寄存器的最终级的复位信号的作用。
在本实施方式中，因为设有保护用二极管D2a，所以具有如下优点。
为了进行比较，图13除了示出未设置保护用二极管D2a的方面以外，还示出具有与图10所示的电路同样的构成的电路(比较例的电路)。简便起见，对与图10同样的构成要素标注相同的附图标记，省略说明。图13所示的比较例的电路记载于本申请人的未公开的专利申请2008-297297号中。在本说明书引用专利申请2008-297297号的公开内容用于参考。
在比较例的电路中，将netA自举的第2晶体管(N沟道型TFT)MKd与来自外部的信号CK直接连接，因此容易从外部受到ESD的影响。当从配线550对第2晶体管MKd施加负的静电时，第2晶体管MKd的截止泄漏变大，使电路产生误动作的可能性变高。
与此相对，在本实施方式中，如图10所示，因为在配线550上设有保护用二极管D2a，所以即使在对配线550输入负的静电的情况下，负的静电也经由保护用二极管D2a泄漏到电路的外部，而不施加于第2晶体管MKd。因此，能抑制第2晶体管MKd的截止泄漏的增大，能防止起因于ESD的电路的误动作。
另外，在配线550上设有使电流在与保护用二极管D2a的电流流动的方向相反的方向流动的二极管。当要在配线550上进一步设置使电流在反方向流动的二极管时，不仅需要形成那样的二极管，而且作为用于使电荷(正电荷)经由该二极管从配线550泄漏的配线，需要引绕在该电路中不使用的VDD配线。因此，电路规模大幅增大。与此相对，在本实施方式中，只要针对配线550形成1个保护用二极管D2a即可，所以能抑制电路规模的增大，并且能由ESD适当地保护配线550和第2晶体管MKd。
在本实施方式中的电路中，要利用保护用二极管保护的晶体管不限于第2晶体管MKd。能取代第2晶体管MKd，或者除了第2晶体管MKd之外，还设置保护其它晶体管的保护用二极管。
下面，一边参照图14～图18一边说明本实施方式中的电路的其它例子。
在图14所示的电路中，在与第2晶体管MHd的栅极连接的配线552上设有保护用二极管D2b。保护用二极管D2b的阴极侧的电极与配线552连接，阳极侧的电极接地或者与VSS连接。
在图13所示的比较例的电路中，从netA下拉电位的第2晶体管MHd与来自外部的信号R直接连接，因此容易受到从外部输入的ESD的影响。当从配线552对第2晶体管MHd施加负的静电时，第2晶体管MHd的截止泄漏变大。其结果是，对输出晶体管MG施加的电压下降，有可能使电路产生误动作。与此相对，在图14所示的例子中，因为在配线552上设有保护用二极管D2b，所以能抑制从配线552对第2晶体管MHd施加负的静电。因此，能防止起因于ESD的电路的误动作。
在图15所示的电路中，在与晶体管ML的栅极连接的配线554上设有保护用二极管D2c。保护用二极管D2c的阴极侧的电极与配线554连接，阳极侧的电极接地或者与VSS连接。
在比较例的电路(图13)中，晶体管ML与来自外部的信号CKB直接连接，因此容易受到从外部输入的ESD的影响。与此相对，在图15所示的例子中，因为在配线554上设有保护用二极管D2c，所以能抑制对配线554输入的负的静电施加于晶体管ML。因此，能抑制因ESD而晶体管ML的截止泄漏增大。
在图16所示的电路中，在与第2晶体管MNd的栅极连接的配线556上设有保护用二极管D2d。保护用二极管D2d的阴极侧的电极与配线556连接，阳极侧的电极接地或者与VSS连接。
在比较例的电路(图13)中，第2晶体管MNd与来自外部的信号CLR直接连接，因此容易受到从外部输入的ESD的影响。与此相对，在图16所示的例子中，因为在配线554上设有保护用二极管D2b，所以能抑制对配线554输入的负的静电施加于第2晶体管MNd。因此，能抑制因ESD而晶体管MNd的截止泄漏增大。
在图17所示的电路中，在与输出晶体管MG的栅极连接的配线netA上设有保护用二极管D2e。保护用二极管D2e的阴极侧的电极与netA连接，阳极侧的电极接地。
当输出晶体管MG的截止泄漏由于ESD而增大时，有可能使输出Gout的波形变钝或者输出晶体管MG不成为导通状态。在图17所示的例子中，因为在netA中的输出晶体管MG与第2晶体管MHd之间设有保护用二极管D2e，所以能抑制对输出晶体管MG施加静电，能防止由于输出晶体管MG的截止泄漏增大导致的上述问题。
本实施方式中的电路可以具有上述保护用二极管D2a～D2e中的任一个，而且可以具有多个保护用二极管。在保护用二极管D2a～D2e中按保护用二极管D2a、D2b、D2c、D2d以及D2e的顺序得到较高的ESD保护效果。如图18所示，可以具有所有上述保护用二极管D2a～D2e。由此，能更有效地防止由于ESD导致的电路的误动作
此外，在本实施方式中的电路是PMOS单沟道构成的情况下，只要在上述配线550～配线558中的至少一个配线上以能使正电荷泄漏的方式设置保护用二极管(图1所示的保护用二极管D1)即可。
优选本实施方式中的电路所包含的晶体管和保护用二极管使用相同的半导体膜形成。半导体膜可以是非晶硅膜、微晶硅膜、金属氧化物半导体膜(例如IGZO膜)等。
在上述的例子中，第2晶体管MHd、MKd、MMd以及MNd具有多沟道结构(在此是双沟道结构)，但也可以取代多沟道结构而具有单沟道结构。但是，特别是在使用微晶硅膜形成这些晶体管的情况下，优选这些晶体管具有多沟道结构(在上述例子中是双沟道结构)。在下面说明说明该理由。
当上拉netA时，对在netA上连接着源极或者漏极的第2晶体管(处于截止状态)的源极、漏极间施加较大的电压(Vds)。此时被上拉的netA的电压由于在netA上连接着源极或者漏极的第2晶体管的漏电流而在利用原来的时钟信号CK(Low)下降前降低。由于netA的电压降低，由此输出信号Gout不变高，或者输出信号Gout的波形变钝，不能对像素电极供给充分的电压，显示质量降低。
当使用单沟道结构的微晶硅TFT构成移位寄存器时，这些TFT的漏电流比较大，所以起因于漏电流而产生如上述的不良的可能性变高。与此相对，多沟道结构的微晶硅TFT的亚阈值区域的漏电流比具有单沟道结构的微晶硅TFT小，所以能抑制netA和输出信号Gout的波形变钝。
此外，如果对多个第2晶体管内的至少一个TFT导入双沟道结构，则能针对该晶体管减小漏电流。在对多个第2晶体管的一部分的TFT导入双沟道结构的情况下，优选对源极、漏极间电压Vds最高的晶体管MHd、ML和MMd导入双沟道结构。晶体管MHd的栅极电极与前一级的输出(Gout(n-1))连接，源极电极或者漏极电极与输出晶体管MG的栅极电极(netA)或者VSS连接。晶体管MNd的栅极电极与时钟信号CK的配线连接，源极电极或者漏极电极与输出晶体管MG的栅极电极(netA)或者VSS连接。晶体管MMd的栅极电极和源极电极相互连接(二极管连接)，对栅极电极供给前一级的输出(S信号)。晶体管MMd的漏极电极与晶体管MG的栅极电极(netA)连接。当然，在特性上优选对所有多个第2晶体管导入多沟道结构。
此外，“微晶硅膜”是指具有包括微晶粒的晶相和非晶相的混合状态的膜。非晶相在微晶硅膜中占有的体积百分比能控制在例如5％以上95％以下的范围内。此外，非晶相的体积百分比优选是5％以上40％以下，在该范围内可得到膜中缺陷较少的良好的微晶硅膜，因此能更有效地改善TFT的导通截止比。另外，当对微晶硅膜进行使用可见光的拉曼散射光谱分析时，该光谱在作为结晶硅的峰值的520cm-1的波长具有最高的峰值，并且在作为非晶硅的峰值的480cm-1的波长具有宽的峰值。480cm-1附近的非晶硅的峰值高度为在520cm-1附近观看的结晶硅的峰值高度的例如1/30以上1以下。
为了进行比较，当对多晶硅膜进行拉曼散射光谱分析时，非晶成分几乎不能确认，非晶硅的峰值高度大致为零。此外，当形成多晶硅膜时，根据结晶条件，有时局部地残留非晶相，但在该情况下，非晶相在多晶硅膜中占有的体积百分比也不足大概5％，基于拉曼散射光谱分析的非晶硅的峰值高度不足多晶硅的峰值高度的大致1/30。
这样的微晶硅膜能利用CCP(电容耦合等离子体)方式、或例如如ICP(电感耦合等离子体)方式的高密度等离子体CVD形成。能根据等离子体CVD的装置方式、成膜条件调整上述的峰值强度比。
如上所述，在本实施方式中，着眼于静电的极性和基于静电的TFT的阈值的漂移方向，设置仅对具有使TFT的截止漏电流增大的极性的静电有效的保护电路，不设置对具有另一方极性的静电有效的保护电路。因此，能减少保护电路数量，能缩小电路规模。
本实施方式中的移位寄存器的电路构成不限于图10和图14～图18所示的构成。本实施方式也能应用于例如上述的专利申请2008－297297所例示的其它移位寄存器。在其它移位寄存器中也针对特别是与外部信号直接连接的薄膜晶体管设置本实施方式中的保护用二极管，由此得到与上述同样的效果。
此外，本实施方式中的电路不限于移位寄存器。可以应用于例如DAC、TG、闩锁、电源电路等，能得到与上述同样的效果。
[保护用二极管的其它构成]
本实施方式中的保护用二极管的构成不限于一边参照图6一边在前面描述的构成。例如，在使用迁移率比非晶硅高的半导体膜(例如微晶硅膜、金属氧化物半导体膜)形成保护用二极管的半导体层的情况下，电流容易在半导体层中流动，有可能在正常工作时电流也在保护用二极管中流动。为了防止这样的问题，可以在半导体层内形成如下说明的电阻区域。
图19是例示具备本实施方式中的其它保护用二极管的半导体装置的图，图19(a)是半导体装置的平面图，图19(b)是沿图19(a)的A－A’线和B－B’线的截面图。
本实施方式的半导体装置具备基板1、形成于基板1上的二极管201和薄膜晶体管301。二极管201和薄膜晶体管301使用相同的半导体膜形成。薄膜晶体管301是例如移位寄存器的第2晶体管，二极管201是用于保护第2晶体管不受ESD影响的保护用二极管。
在此，半导体膜使用微晶硅膜形成。薄膜晶体管301是具有底栅结构的栅极电极下置沟道蚀刻型TFT，二极管201具有以底栅结构的栅极电极下置沟道蚀刻型TFT为基础且将其栅极电极和源极电极连接的结构。
薄膜晶体管301具备：形成于基板1上的栅极电极103；以覆盖栅极电极103的方式形成的栅极绝缘层5；形成于栅极绝缘层5上的微晶硅层107；隔着接触层109a形成于微晶硅层107上的源极电极110；以及隔着接触层109b形成于微晶硅层107上的漏极电极112。
微晶硅层107具有沟道区域107c和分别位于沟道区域107c的两侧的第1区域107a和第2区域107b。第1区域107a通过接触层109a与源极电极110电连接。另外，第2区域107b通过接触层109b与漏极电极112电连接。在沟道区域107c上形成有间隙部116。
二极管201具备：形成于基板1上的栅极电极2、导电层3以及连接配线4；以覆盖栅极电极2、导电层3以及连接配线4的方式形成的栅极绝缘层5；以与栅极电极2重叠的方式配置于栅极绝缘层5上的微晶硅层6；以与导电层3重叠的方式配置于栅极绝缘层5上的微晶硅层7；隔着接触层8a形成于微晶硅层6上的第1电极(源极电极)10；隔着接触层8b、9a形成于微晶硅层6、7上的中间电极11；以及隔着接触层9b形成于微晶硅层7上的第2电极(漏极电极)12。
微晶硅层6具有沟道区域6c和分别位于沟道区域6c的两侧的第1区域6a和中间区域6b。第1区域6a通过接触层8a与源极电极10电连接。另外，中间区域6b通过接触层8b与中间电极11电连接。同样，微晶硅层7具有作为电阻体执行功能的区域(下面称为“电阻区域”。)7d和分别位于电阻区域7d的两侧的中间区域7a以及第2区域7b。中间区域7a通过接触层9a与中间电极11电连接。另外，第2区域7b通过接触层9b与漏极电极12电连接。在沟道区域6c、电阻区域7d上形成有间隙部15、16。
在本实施方式中，栅极电极2、导电层3以及连接配线4由相同的导电膜形成。栅极电极2以与微晶硅层6的沟道区域6c重叠的方式配置，控制沟道区域6c的导电性。栅极电极2与连接配线4连接，连接配线4在作为设于栅极绝缘层5的开口部的接触孔14内与源极电极10电连接。另外，虽然未图示，但栅极电极2及连接配线4与薄膜晶体管301的栅极电极103电连接。
另一方面，导电层3以与微晶硅层7重叠的方式配置，即配置在能控制电阻区域7d的导电性的位置。但是，导电层3与源极电极10等其它电极、配线不连接而浮置。
薄膜晶体管301和二极管201中的微晶硅层107、6、7具有多个柱状的微晶粒和包括非晶相的晶界。非晶相在微晶硅层107、6、7中占有的体积百分比是例如5～40％。另外，基于拉曼散射光谱分析的非晶相的峰值高度是微晶部分的峰值高度的1/3～1/10倍。此外，可以取代微晶硅层107、6、7而将非晶硅层、多晶硅层用作活性层。另外，可以将包括Zn-O系半导体(ZnO)膜、In-Ga-Zn-O系半导体(IGZO)膜、In-Zn-O系半导体(IZO)膜、Zn-Ti-O系半导体(ZTO)膜等金属氧化物半导体的膜用作活性层。
薄膜晶体管301和二极管201中的接触层109a、109b、8a、8b、9a、9b是为了使微晶硅层107、6、7和对应的电极110、112、10、11、12之间的电气导通良好而设置的。在本实施方式中，这些接触层由相同的n+型硅膜形成。此外，这些接触层可以是多晶硅层、微晶硅层或者非晶硅层等的单一层，也可以具有包含这些层中的至少一个的层叠结构。此外，在取代微晶硅层而将包括金属氧化物半导体的膜用作活性层的情况下可以不使用接触层。
另外，在薄膜晶体管301、二极管201中的各电极110、112、10、11、12的上部以覆盖间隙部116、15、16及其周边的方式设有钝化层13。钝化层13可以是基于氮化硅等无机材料的膜或者丙烯酸树脂等有机膜，也可以是它们的层叠物。
虽然未图示，但在钝化层13上利用光刻等方法能适当设有开口部，上述开口部用于对源极电极110、10和漏极电极112、12输入规定的电压等的电信号。源极电极110、10和漏极电极112、12可以具有如下构成：通过开口部、连接配线适当地连接且能从外部输入电信号。
在此，说明薄膜晶体管301和二极管201的动作。
在薄膜晶体管301中，当沟道区域107c的电阻由于施加于栅极电极103的电压而充分变小时，电流主要在源极电极110与漏极电极112之间流动。此时，电流从源极电极110经由接触层109a在微晶硅层107的第1区域107a、沟道区域107c以及第2区域107b流动。然后，经由接触层109b到达漏极电极112。
在二极管201中，当沟道区域6c的电阻由于施加于栅极电极2的电压而充分变小时，电流主要在源极电极10与漏极电极12之间流动。此时，电流从源极电极10经由接触层8a在微晶硅层6的第1区域6a、沟道区域6c、中间区域6b流动。然后，经由接触层8b到达中间电极11。从中间电极11开始也同样经由接触层9a，在微晶硅层7的中间区域7a、电阻区域7d以及第2区域7b按顺序流动，然后，经由接触层9b到达漏极电极12。
如上所述，因为微晶硅层7下的导电层3与其它电极、配线不连接，所以不会对导电层3直接施加电压。因此，微晶硅层7的第1区域7a、电阻区域7d、第2区域7b始终具有高的电阻值，不是作为开关元件而是作为电阻体执行功能。在二极管201中，因为这样的电阻体位于源极电极10与漏极电极12之间，所以能增大它们之间的电阻(通态电阻)。因此，即使是使用具有高迁移率的微晶硅形成二极管201的情况，也能防止电流在二极管201中过于流动。因此，能将二极管201适当使用于例如短路环用二极管等用途。
此外，在图19中，漏极电极12侧的微晶硅层7与栅极电极2不重叠，但该微晶硅层7与栅极电极2重叠，取而代之，即使源极电极10侧的微晶硅层6与栅极电极2不重叠，也能够得到与上述同样的效果。即，即使是替换栅极电极2和导电层3的配置的构成，也得到与上述同样的效果。
在本实施方式和下面描述的实施方式中，薄膜晶体管和二极管的半导体层(活性层)是微晶硅层等单层，但可以具有例如微晶硅层和非晶硅层的层叠结构。同样，栅极电极、导电层、源极电极、中间电极以及漏极电极也不必由单一的金属层等导电物层构成，可以具有包括相同导电物层或者多个导电物层的层叠结构。
另外，作为支撑薄膜晶体管和二极管的基板，除玻璃基板外，也能使用塑料基板等绝缘基板。或者，可以使用在表面具有绝缘膜的不锈钢基板。另外，上述基板可以不是透明基板。
而且，本实施方式和下面描述的实施方式的薄膜晶体管和二极管可以不具有钝化膜。
<半导体装置的制造方法>
接着，一边参照附图一边说明图19所示的半导体装置的制造方法的一例。
如图20所示，半导体装置的制造方法包含：形成栅极电极的栅极电极形成工序71；形成栅极绝缘层和作为活性层的岛状半导体层的栅极绝缘层、半导体层形成工序72；形成源极和漏极电极的源极、漏极电极形成工序73；使源极和漏极电极电气分离的源极、漏极分离工序74；以及钝化层形成工序75。
下面，一边参照图21～图24一边按每个工序详细说明。图21～图24是用于说明半导体装置的制造方法的各工序的示意图。图21(a)是平面图，图21(b)是沿图21(a)所示的A-A’线和B-B’线的截面图。图22～图24也同样，各图的(a)是平面图、各图的(b)是沿对应的平面图的A-A’线和B-B’线的截面图。
(1)栅极电极形成工序71
如图21(a)和(b)所示，在基板1上形成栅极金属膜，对其进行图案化，由此形成薄膜晶体管301的栅极电极103、二极管201的栅极电极2、导电层3以及连接配线4。连接配线4和栅极电极2以处于1个图案内的方式相邻地形成。另外，导电层3形成于与栅极电极2和连接配线4分离的图案内。
具体地，首先，通过使用氩(Ar)气体的溅射法在玻璃基板等基板1上以0.2μm的厚度沉积钼(Mo)，形成栅极金属膜(未图示)。形成栅极金属膜时的基板1的温度设为200～300℃。
接着，在栅极金属膜上形成基于光致抗蚀剂材料的抗蚀剂图案膜(未图示)，将该抗蚀剂图案膜作为掩模进行栅极金属膜的图案化(光刻工序)。由此，得到薄膜晶体管301的栅极电极103、二极管201的栅极电极2、导电层3以及连接配线4。为蚀刻栅极金属膜而使用例如湿式蚀刻法。作为蚀刻剂，能使用包括10～80重量％的磷酸、1～10重量％的硝酸、1～10重量％的醋酸以及剩余部分包含水的溶液。在蚀刻结束后，使用包含有机碱的剥离液除去抗蚀剂图案膜。
栅极金属膜的材料除了钼(Mo)之外，可以是铟锡氧化物(ITO)、钨(W)、铜(Cu)、铬(Cr)、钽(Ta)、铝(A1)、钛(Ti)等单质金属、或者使其含有氮、氧或者其它金属的材料。栅极金属膜可以是使用上述材料的单一层，而且可以具有层叠结构。例如，栅极电极2可以是基于钛和铝的Ti/Al/Ti层叠膜，也可以是基于钛和铜的Ti/Cu/Ti层叠膜、或者基于铜和钼的Mo/Cu/Mo层叠膜。
作为栅极金属膜的形成方法，除了溅射法之外，也能使用蒸镀法等。栅极金属膜的厚度也没有特别限定。另外，栅极金属膜的蚀刻方法也不限于上述湿式蚀刻法，也能使用使氯(Cl2)气和三氯化硼(BCl3)气体、CF4(四氟化碳)气体、O2(氧气)等组合的干式蚀刻法等。
(2)栅极绝缘层、半导体层形成工序72
接着，在栅极电极2和103、导电层3以及连接配线4上按顺序形成栅极绝缘层5、微晶硅膜以及n+型硅膜，对微晶硅膜和n+型硅膜进行图案化。由此，如图22(a)和(b)所示，得到岛状的微晶硅加工膜118、17、18、n+型硅加工膜120、19、20。然后，在栅极绝缘层5上设置使连接配线4的一部分露出的接触孔14。
具体地，首先，在形成有栅极电极2等的基板1上利用等离子体化学气相沉积(PECVD)法形成包括氮化硅(SiNx)的栅极绝缘层(厚度为例如0.4μm)5。在本实施方式中，使用具有平行平板型(电容耦合型)的电极结构的成膜腔在基板温度为250～300℃、压力为50～300Pa、功率密度为10～20mW/cm2的条件下进行栅极绝缘层5的形成。另外，使用硅烷(SiH4)、氨(NH3)以及氮(N2)的混合气体作为成膜用的气体。
接着，使用与在栅极绝缘层5的形成中使用的成膜腔相同的腔形成微晶硅膜(厚度为例如0.12μm)。在本实施方式中，在基板温度为250～300℃、压力为50～300Pa、功率密度为1～30mW/cm2的条件下进行微晶硅膜的形成，使用用氢气稀释的硅烷气体作为成膜用的气体。硅烷(SiH4)和氢(H2)的流量比设为1∶200～1∶1000。
而且，使用与上述相同的成膜腔形成n+型硅膜(厚度为例如0.05μm)。在本实施方式中，n+型硅膜的形成与微晶硅膜的形成的情况大致同样，但使用硅烷(SiH4)、氢(H2)以及磷化氢(PH3)的混合气体作为成膜用的气体。
然后，在栅极绝缘层5上形成基于光致抗蚀剂材料的抗蚀剂图案膜(未图示)，以该抗蚀剂图案膜为掩模进行微晶硅膜和n+型硅膜的图案化(光刻工序)。由此，得到岛状的微晶硅加工膜118、17、18、n+型硅加工膜120、19、20。微晶硅膜和n+型硅膜的蚀刻使用干式蚀刻法，该干式蚀刻法主要使用例如氯(Cl2)气。在蚀刻结束后，使用包含有机碱的剥离液除去抗蚀剂图案膜。
而且，形成基于光致抗蚀剂材料的抗蚀剂图案膜(未图示)，以该抗蚀剂图案膜为掩模，在栅极绝缘层5上形成接触孔14(光刻工序)。接触孔14的形成能使用例如使CF4(四氟化碳)气体、O2(氧)等组合的干式蚀刻法等。在蚀刻结束后，使用包含有机碱的剥离液除去抗蚀剂图案膜。
(3)源极、漏极电极形成工序73
在n+型硅加工膜120、19、20和栅极绝缘层5上形成源极、漏极电极形成用的导电膜。在本实施方式中，利用使用氩(Ar)气的溅射法在基板1的表面以0.2μm的厚度沉积钼，由此形成导电膜(厚度：例如0.2μm)。形成导电膜时的基板温度设为200～300℃。
然后，如图23(a)和(b)所示，在导电膜上形成抗蚀剂图案膜21，以该抗蚀剂图案膜21为掩模进行导电膜的图案化，由此得到薄膜晶体管301的源极电极110、漏极电极112和二极管201的源极电极10、中间电极11、漏极电极12。
导电膜的图案化能使用例如湿式蚀刻法进行。在本实施方式中，作为蚀刻剂，使用包括10～80重量％的磷酸、1～10重量％的硝酸、1～10重量％的醋酸以及剩余部分包含水的溶液。源极电极10、中间电极11以及漏极电极12上的抗蚀剂图案膜21在蚀刻结束后也不除去而残留至后续工序。
此外，导电膜的材料除了钼(Mo)之外，可以是铟锡氧化物(ITO)、钨(W)、铜(Cu)、铬(Cr)、钽(Ta)、铝(A1)、钛(Ti)等单质金属、或者使其含有氮、氧、或者其它金属的材料。源极电极10等可以是使用上述材料的单一层，而且可以具有层叠结构。例如，导电膜可以是基于钛和铝的Ti/Al/Ti层叠膜，也可以是基于钛和铜的Ti/Cu/Ti层叠膜、或者基于铜和钼的Mo/Cu/Mo层叠膜。
作为导电膜的形成方法，除了溅射法之外，也能使用蒸镀法等。另外，导电膜的形成方法也不限于使用上述蚀刻剂的湿式蚀刻。而且，导电膜的厚度也不限于上述厚度。
(4)源极、漏极分离工序74
接着，如图24(a)和(b)所示，除去n+型硅加工膜120中不被源极电极110和漏极电极112中的任一个覆盖的部分，形成间隙部116。同样，除去n+型硅加工膜19、20中不被源极电极10、中间电极11以及漏极电极12中的任一个覆盖的部分，分别形成间隙部15、16。此时，微晶硅加工膜118、17、18中位于间隙部116、15、16的部分由于过量蚀刻而比其它部分薄。由此，由微晶硅加工膜118和n+型硅加工膜120得到微晶硅层107和接触层109a、109b。同样，由微晶硅加工膜17、18和n+型硅加工膜19、20分别得到微晶硅层6、7和接触层8a、8b、9a、9b。在蚀刻后除去抗蚀剂图案膜21。
在本实施方式中，n+型硅加工膜120、19、20的蚀刻使用干式蚀刻法，该干式蚀刻法使用氯(Cl2)气。抗蚀剂图案膜21在蚀刻结束后使用包含有机碱的剥离液除去。此外，蚀刻方法不限于上述的方法。
(5)钝化层形成工序75
接着，以覆盖薄膜晶体管301的源极电极110、漏极电极112、间隙部116及其周围和二极管201的源极电极10、中间电极11、漏极电极12、间隙部15、16及其周围的方式形成包括氮化硅(SiNx)的钝化层13。这样，得到图19(a)和(b)所示的半导体装置。
具体地，利用等离子体化学气相沉积(PECVD)法形成包括氮化硅(SiNx)的钝化层13(厚度为例如0.3μm)。在本实施方式中，用具有平行平板型(电容耦合型)的电极结构的成膜腔在基板温度为200℃、压力为50～300Pa、功率密度为10～20mW/cm2的条件下进行钝化层13的形成。另外，使用硅烷(SiH4)、氨(NH3)以及氮(N2)的混合气体作为成膜用的气体。
虽然未图示，但在钝化层13上可适当设有开口部，该开口部用于对源极电极110、10和漏极电极112、12等输入规定的电压等的电信号。
在本实施方式中的二极管中，如果在导通状态下形成包含半导体层的沟道区域和电阻区域的电流路径，则能得到与图19所示的二极管同样的效果。例如二极管可以具有3个以上岛状的微晶硅层。在该情况下，如果具有至少一个微晶硅层与栅极电极不重叠而其它微晶硅层与栅极电极重叠的沟道区域，则也能得到与上述同样的效果。另外，在图19所示的例子中，半导体层(微晶硅层6、7)和接触层8a、8b、9a、9b是岛状，但不必必须是岛状。而且，二极管201可以不具有导电层3。
另外，薄膜晶体管的构成也不限于图19所示的构成。图19所示的薄膜晶体管301均具有1个栅极电极103。但也可以具有多个栅极电极。在该情况下，可以在各栅极电极上分别配置岛状的微晶硅层，并且可以以与多个栅极电极重叠的方式配置1个微晶硅层。或者，如后面详细说明的那样，可以在配置于1个栅极电极上的微晶硅层形成有多个沟道区域。
这样，当构成为作为半导体层的电流路径的部分的一部分与栅极电极不重叠时，即使是对第1电极赋予正电位的情况，也不通过栅极电极对半导体层中与栅极电极不重叠的部分赋予正电位，所以不进行作为可动电荷的电子的蓄积，该部分的电阻不下降。因此，与栅极电极不重叠的部分成为与沟道区域串联连接的电阻。
因此，调整半导体层中与栅极电极不重叠的部分的尺寸(面积)，由此，能对二极管赋予适当大小的直列的电阻。也能实现与使用非晶硅的现有的保护用二极管同等的特性。
二极管的半导体层中与栅极电极不重叠的部分可以配置于二极管的与第1电极不连接的导电层上。此处所说的“导电层”由例如与栅极电极相同的导电膜形成，可以是处于开放状态(浮置状态)的层。特别是在将本发明应用于显示装置的情况下，优选当在半导体层中与栅极电极不重叠的部分的下方设有导电层时能利用导电层抑制由来自背光源的光导致的半导体层的特性变化(光劣化)。
此外，薄膜晶体管301、302、二极管201、202、204可以取代微晶硅层而将非晶硅层、多晶硅层用作活性层。另外，可以将包括Zn-O系半导体(ZnO)膜、In-Ga-Zn-O系半导体(IGZO)膜、In-Zn-O系半导体(IZO)膜、Zn-Ti-O系半导体(ZTO)膜等的金属氧化物半导体的膜用作活性层。在该情况下，不需要接触层25a、25b、25d、25e、109a、109b，活性层和源极、漏极电极能采用直接电连接。特别是在使用如IGZO的金属氧化物半导体的情况下，因为迁移率超过4cm2/Vs，所以通过应用本发明能得到更高的效果。
但是，在使用多晶硅膜和非晶硅膜的情况下，形成电阻区域的优点较小。这是因为：当使用多晶硅膜时，如果调整在二极管的半导体层的一部分掺杂的杂质浓度，则使二极管的电阻增大等的调节较容易。另外，还因为如下情况较多：当使用非晶硅膜时，二极管的电阻充分高，不必使二极管的电流大幅降低。
图25是示意性示出本实施方式中的其它二极管的图，图25(a)是其它二极管的平面图，图25(b)是沿图25(a)的E-E’线的截面图。图25所示的二极管在使用1个岛状半导体层形成的方面与图19所示的二极管201不同。简便起见，对与图19所示的二极管201同样的构成要素标注相同的附图标记，省略说明。
二极管205具有如下结构：以具有底栅结构的栅极电极下置沟道蚀刻型TFT为基础，连接其栅极电极和源极电极。虽未图示，但在与二极管205相同的基板上还具备TFT。该TFT只要具有使用二极管205的微晶硅层27相同的微晶硅膜形成的活性层即可，可以具有例如与图19(a)和(b)所示的薄膜晶体管301同样的构成。
二极管205具备：玻璃基板等基板1；形成于基板1上的栅极电极26；以覆盖栅极电极26的方式形成于基板1上的栅极绝缘层5；形成于栅极绝缘层5上的微晶硅层27；隔着接触层8a形成于微晶硅层27上的源极电极10；以及隔着接触层8b形成于微晶硅层27上的漏极电极12。
微晶硅层27具有沟道区域27c和分别位于沟道区域27c的两侧的第1和第2区域27a、27b。第1区域27a通过接触层8a与源极电极10电连接。另外，第2区域27b通过接触层8b与漏极电极12电连接。
沟道区域27c以与栅极电极26重叠的方式配置，能利用对栅极电极26施加的电压控制沟道区域27c的导电性。另外，微晶硅层27具有位于第1和第2区域27a、27b之间且与栅极电极26不重叠的部分(电阻区域)27d。电阻区域27d即使对栅极电极26施加电压也不被低电阻化，所以作为电阻体执行功能。沟道区域27c和电阻区域27d的沟道方向的长度L、LR可适当调整，但例如当沟道宽度W是10μm时，沟道区域27c的长度(沟道长度)L是3μm，电阻区域27d的长度LR是3μm。此外，在图25所示的例子中，第2区域27b也与栅极电极26不重叠，所以第2区域27b也作为电阻体执行功能。
在图25所示的例子中，接触层8a、8b、源极电极10以及漏极电极12以不位于沟道区域27c和电阻区域27d上的方式被图案化，由此，在沟道区域27c和电阻区域27d上形成有间隙部15。栅极电极26、连接配线4以及TFT的栅极电极(未图示)由相同的导电膜形成。栅极电极26与连接配线4连接，连接配线4在设于栅极绝缘层5的作为开口部的接触孔14内与源极电极10电连接。
此外，二极管205中的微晶硅层27、接触层8a、8b、钝化层13的材料可以与图19所示的二极管201中的对应构成要素的材料同样。
在二极管205中，电流主要在源极电极10与漏极电极12之间流动。此时，电流从源极电极10经由接触层8a在微晶硅层27的第1区域27a、沟道区域27c以及电阻区域27d、第2区域27b流动。然后，经由接触层8b到达漏极电极12。
在图25所示的例子中，也因为在微晶硅层27中电阻区域27d和第2区域27b的下方未配置栅极电极26，所以即使是向栅极电极26施加电压的情况，也不进行作为可动电荷的电子的蓄积。因此，电阻区域27d和第2区域27b几乎不受栅极电极26的电位的影响而始终是高电阻。将这样的电阻高的区域27d设于微晶硅层15，使电流难以在源极电极10与漏极电极12之间流动，由此能实现与二极管205的用途相应的特性。
此外，上述二极管只要具备至少一个具有沟道区域27c和电阻区域27d这两者的半导体层即可，也可以具备包含那样的半导体层的2个以上半导体层。在该情况下，2个以上半导体层可以通过设于半导体层上的中间电极彼此连接。
图25所示的半导体装置利用与一边参照图20～图24一边在前面描述的方法同样的方法制作。
图26是示出本实施方式中的又一其它二极管的图，图26(a)是平面图，图26(b)是沿图26(a)的F-F’线的截面图。在图26所示的二极管中，在二极管的半导体层的下方设有2个栅极电极，且在二极管的源极、漏极电极间设有中间电极，在这方面与图19所示的二极管201不同。简便起见，对与图19所示的二极管201同样的构成要素标注相同的附图标记，省略说明。
二极管206具有如下结构：以具有底栅结构的栅极电极下置沟道蚀刻型TFT为基础，连接其栅极电极和源极电极。虽未图示，但在与二极管206相同的基板上设有具有底栅结构的栅极电极下置沟道蚀刻型TFT。该TFT只要具有使用与二极管206的微晶硅层相同的微晶硅膜形成的活性层即可，可以具有例如与图19(a)和(b)所示的薄膜晶体管301同样的构成。
二极管206具备：玻璃基板等基板1；留有间隔地配置于基板1上的栅极电极2、29；以覆盖栅极电极2、29的方式形成于基板1上的栅极绝缘层5；形成于栅极绝缘层5上的微晶硅层30；隔着接触层8a形成于微晶硅层30上的源极电极10；以及隔着接触层9b形成于微晶硅层30上的漏极电极12。栅极电极2和栅极电极29在连接电极4和接触孔14内与源极电极10电连接。
微晶硅层30具有沟道区域30c、30e、位于沟道区域30c、30e之间的电阻区域30d、以及分别位于沟道区域30c、30e的两侧的第1和第2区域30a、30b。第1区域30a通过接触层8a与源极电极10电连接。另外，第2区域30b通过接触层9b与漏极电极12电连接。
沟道区域30c以与栅极电极2重叠的方式配置，能利用对栅极电极2施加的电压控制沟道区域30c的导电性。同样，沟道区域30e以与栅极电极29重叠的方式配置，能利用对栅极电极29的电压控制沟道区域30e的导电性。另一方面，电阻区域30d与栅极电极2、29不重叠，即使对这些栅极电极2、29施加电压也不被低电阻化，所以作为电阻体执行功能。
沟道区域30c、30e和电阻区域30d的沟道方向的长度L1、L2、LR可适当调整，但例如当沟道宽度W是10μm时，沟道区域30c、30e的总长度(沟道长度L：L＝L1+L2)是6μm，电阻区域30d的长度LR是3μm。
此外，二极管206中的微晶硅层30、接触层8a、9b、钝化层13的材料可以与图19所示的二极管201中的对应的构成要素的材料同样。
在二极管206中，电流主要在源极电极10与漏极电极12之间流动。此时，电流从源极电极10经由接触层8a在微晶硅层30的第1区域30a、沟道区域30c、电阻区域30d、沟道区域30e以及第2区域30b按该顺序流动。然后，经由接触层9b到达漏极电极12。
即使二极管206，也因为在微晶硅层30中电阻区域30d的下方不配置栅极电极2、29，所以电阻区域30d几乎不受栅极电极2、29的电位的影响而始终是高电阻。将这样的电阻高的区域30d设于微晶硅层30，使电流难以在源极电极10与漏极电极12之间流动，由此能实现与二极管206的用途相应的特性。
图26所示的半导体装置也能利用与一边参照图20～图24一边在前面描述的方法同样的方法制作。
图27是示出本实施方式中的又一其它半导体装置的截面图。在图27所示的例子中，在使用In-Ga-Zn-O系半导体(IGZO)膜形成二极管和薄膜晶体管的活性层的方面和不具有接触层的方面与图19所示的构成不同。
半导体装置具备基板31、形成于基板31上的二极管207以及薄膜晶体管307。二极管207和薄膜晶体管307使用相同的IGZO膜形成。薄膜晶体管207是具有底栅结构的栅极电极下置沟道蚀刻型TFT，二极管307具有如下结构：以具有底栅结构的栅极电极下置沟道蚀刻型TFT为基础，连接其栅极电极和源极电极。
薄膜晶体管307具备：形成于基板31上的栅极电极32；以覆盖栅极电极32的方式形成的栅极绝缘层3；形成于栅极绝缘层35上的IGZO层50；以及形成于IGZO层50上的源极电极54和漏极电极52。
IGZO层50具有沟道区域50c和分别位于沟道区域50c的两侧的源极区域50a和漏极区域50b。源极区域50a与源极电极54相接。另外，漏极区域50b与漏极电极52相接。
二极管207具备：形成于基板31上的栅极电极33和连接配线34；以覆盖栅极电极33和连接配线34的方式形成的栅极绝缘层35；以与栅极电极33重叠的方式配置于栅极绝缘层35上的IGZO层40；形成于IGZO层40上的第1电极(源极电极)44；以及形成于IGZO层40上的第2电极(漏极电极)42。
IGZO层40具有沟道区域40c和分别位于沟道区域40c的两侧的第1和第2区域40a、40b。沟道区域40c以与栅极电极33重叠的方式配置，能利用施加于栅极电极33的电压控制沟道区域40c的导电性。第1区域40a与源极电极44电连接。第2区域40b与漏极电极42相接。
另外，IGZO层40还具有位于第1和第2区域40a、40b之间且与栅极电极33不重叠的部分(电阻区域)40d。电阻区域40d与对栅极电极33施加的电压无关，具有高的电阻，所以作为电阻体执行功能。此外，在图27所示的例子中，第1区域40a也与栅极电极33不重叠，所以第1区域40a也作为电阻体执行功能。
栅极电极32、33和连接配线34由相同的导电膜形成。栅极电极33与连接配线34连接，连接配线34在设于栅极绝缘层35的作为开口部的接触孔内与源极电极44电连接。
薄膜晶体管307和二极管207中的IGZO层50、40由相同的IGZO膜形成。IGZO膜是例如以2∶2∶1的比率包含In∶Ga∶Zn的膜。此外，也能取代IGZO膜而使用其它金属氧化物半导体膜。
另外，在薄膜晶体管307、二极管207中的各电极52、54、42、44的上部设有钝化层46。在钝化层46上设有像素电极58。像素电极58在形成于钝化层46的接触孔内与漏极电极52电连接。
二极管207和薄膜晶体管307例如如下进行制造。
首先，在基板31上利用溅射法形成钼(Mo)膜等导电膜。对该导电膜，利用湿式蚀刻或者干式蚀刻进行图案化，形成栅极电极32、33和连接配线34。
接着，作为栅极绝缘层35，利用PECVD法形成氮化硅(SiNx)膜。栅极绝缘层35的厚度设为例如450nm。在栅极绝缘层35形成使连接配线34的表面的一部分露出的开口部。此外，作为栅极绝缘层35，可以取代SiNx膜而使用氧化硅(SiOx)膜，而且可以使用包括SiOx膜的SiNx膜的层叠膜。
利用溅射法在栅极绝缘层35上和栅极绝缘层35的开口部内形成IGZO膜(厚度：例如70nm)，对该IGZO膜图案化，由此形成IGZO层40、50。
接着，以覆盖IGZO层40、50的方式利用溅射法形成Mo膜等导电膜，进行图案化。由此，得到源极电极44、54和漏极电极42、52。本工序的图案化可以使用湿式蚀刻，而且可以使用干式蚀刻。在使用湿式蚀刻的情况下，GZO层40、50中的沟道区域40c、50c的表面部分也被蚀刻。因此，沟道区域40c、50c的厚度为大约55nm。
接着，作为钝化层46，利用PECVD法形成氧化硅(SiOx)膜。钝化层46的厚度是例如200nm。在钝化层46分别形成使源极电极52的表面的一部分露出的开口部。
然后，在钝化层46上和钝化层46的开口部内形成IZO膜，对该IZO膜图案化，由此形成像素电极58。这样，得到二极管207和薄膜晶体管307。
当将薄膜晶体管307的沟道宽度设为30μm、将沟道长度L设为4μm时，例如薄膜晶体管307的迁移率为例如4.2cm2/Vs，阈值为大约-1.3V，S值为大约0.9(V/dec)。另外，将二极管207的沟道宽度设为30μm，将沟道长度L设为3μm，将电阻区域长度LR设为3μm。此外，二极管207的长度L、LR可根据二极管207的用途适当调整。
此外，可以在薄膜晶体管307和二极管207的IGZO层上设有蚀刻停止层。
[薄膜晶体管的构成(多沟道型TFT)]
下面，参照附图说明本实施方式中的薄膜晶体管。在此，例示了活性层具备微晶硅膜的TFT，但本发明不限于此。
图28是示意性示出本发明的实施方式的薄膜晶体管710的图。图28(a)是薄膜晶体管710的示意性平面图，图28(b)是沿图28(a)中的28B-28B’线的示意性截面，图28(c)是薄膜晶体管710的等效电路图。
薄膜晶体管710具有双沟道结构，在电气上如图28(c)的等效电路图所示，具有与串联连接的2个TFT等效的结构。
薄膜晶体管710具有被基板(例如玻璃基板)711支撑的活性层714。活性层714是半导体层，在此包含微晶硅膜。活性层714具有沟道区域714c1和714c2、源极区域714s、漏极区域714d、以及形成于2个沟道区域714c1与714c2之间的中间区域714m。在此，例示了具有1个中间区域714m和2个沟道区域714c1和714c2的情况，但不限于此，可以具有2个以上中间区域和3个以上沟道区域。
薄膜晶体管710还具有：接触层716，其具有与源极区域714s相接的源极接触区域716s、与漏极区域714d相接的漏极接触区域716d、以及与中间区域714m相接的中间接触区域716m；与源极接触区域716s相接的源极电极718s；与漏极接触区域716d相接的漏极电极718d；与中间接触区域716m相接的中间电极718m；以及栅极电极712，其中间隔着栅极绝缘膜713与2个沟道区域714c1、714c2及中间区域714m相对。中间电极718m是与任何处都不形成电连接的所谓的浮置电极。薄膜晶体管710还具有覆盖这些的保护膜719。
第1沟道区域714c1形成于源极区域714s与中间区域714m之间，第2沟道区域714c2形成于漏极区域714d与中间区域714m之间。另外，2个沟道区域714c1和714c2、源极区域714s、漏极区域714d以及中间区域714m全部形成于1个连续的活性层714。另外，中间电极718m的存在于第1沟道区域714c1与第2沟道区域714c2之间的整个部分隔着中间区域714m及栅极绝缘膜713与栅极电极712重叠。
在此，中间电极718m的整体隔着中间区域714m及栅极绝缘膜713与栅极电极712重叠，但不限于此。例如，在中间电极718m延设至位于其两侧的第1沟道区域714c1与第2沟道区域714c2之间的区域外的情况下，例如在图28(a)中，在沿上下方向延伸的情况下，存在于第1沟道区域714c1与第2沟道区域714c2之间的区域外的部分不必隔着中间区域714m及栅极绝缘膜713与栅极电极712重叠。
薄膜晶体管710在中间电极718m的存在于第1沟道区域714c1与第2沟道区域714c2之间的整个部分隔着中间区域714m及栅极绝缘膜713与栅极电极712重叠的方面与图29所示的薄膜晶体管790不同，具有截止电流的减小效果优良等的优点。
此外，从图28(b)所示的截面结构可明了：薄膜晶体管710是栅极电极712设于活性层714与基板711之间的底栅型(栅极电极下置型)，且是在活性层714被蚀刻的区域形成有沟道714c1和714c2的沟道蚀刻型。
薄膜晶体管710的活性层714由微晶硅膜、或者微晶硅膜和非晶硅膜的层叠膜形成，能使用现有的非晶硅TFT的制造工艺制造。微晶硅膜例如能以用氢气稀释的硅烷气体作为原料气体、使用与非晶硅膜的制作方法同样的等离子体CVD法形成。
微晶硅膜包含晶粒和非晶相。另外，有时在微晶硅膜的基板侧形成有较薄的非晶层(下面称为“孵化层”)。孵化层的厚度也取决于微晶硅膜的成膜条件，例如是数nm。但是，特别是在使用高密度等离子体CVD法的情况等下，根据微晶硅膜的成膜条件、成膜方法，也有时几乎看不到孵化层。
微晶硅膜所包含的晶粒一般比构成多晶硅膜的晶粒小。当使用透射型电子显微镜(TEM)观察微晶硅膜的截面时，晶粒的平均粒径大概是2nm以上300nm以下。晶粒也有时取从孵化层起呈柱状延伸至微晶硅膜的上面的形态。当晶粒的直径大约是10nm、且晶粒相对于微晶硅膜的整体的体积百分比是60％以上85％以下时，能得到膜中的缺陷少的优质的微晶硅膜。
微晶硅包含晶粒，所以载流子迁移率比非晶硅高，另一方面，与非晶硅相比，带隙较小，另外，因为在膜中容易形成缺陷，所以具有微晶硅TFT的截止电流变大的问题。本实施方式中的薄膜晶体管710具有新型的多栅极结构，所以能减小其截止电流。
此外，本实施方式中的薄膜晶体管可以不具有如上述的新型的多栅极结构。可以是例如图29所示的现有的双栅极结构TFT。图29是具有双栅极结构的薄膜晶体管790的示意图，图29(a)是示意性平面图，图29(b)是沿图29(a)中的29B一29B’线的示意性截面图。
薄膜晶体管790所具有的栅极电极792分支为2股，具有2个栅极枝部792a和792b。隔着覆盖栅极电极792的栅极绝缘膜793分别形成有与2个栅极枝部792a和792b各自对应的活性层794a和794b。在活性层794a形成有源极区域794s、第1沟道区域794c1以及第1中间区域794ma，在活性层794b形成有漏极区域794d、第2沟道区域794c2以及第2中间区域794mb。源极电极798s以隔着源极接触层796s与源极区域794s相对的方式形成，漏极电极798d以隔着漏极接触层796d与漏极区域794d相对的方式形成。薄膜晶体管790还具有覆盖这些的保护膜799。
薄膜晶体管790的中间电极798m以隔着中间接触层796ma与中间区域794ma相对，并且隔着中间接触层796mb与中间区域794mb相对的方式形成。中间电极798m以跨越2个活性层794a与794b之间以及2个栅极枝部792a与792b之间的方式形成，在中间电极798m的存在于第1沟道区域794c1与第2沟道区域794c2之间的部分具有与活性层794a、794b及栅极电极792均不重叠的部分。
薄膜晶体管790的等效电路与图28(c)所示的薄膜晶体管710的等效电路相同。此外，在本实施方式中，与上述薄膜晶体管790相比，优选使用一边参照图28一边在前面描述的薄膜晶体管710。这是因为：起因于中间电极和活性层的构成不同，薄膜晶体管710与薄膜晶体管790相比具有下述优点。
首先，薄膜晶体管710比薄膜晶体管790更能减小截止电流。下面说明理由。
如图29(a)和(b)所示，在薄膜晶体管790中，中间电极798m仅中间电极798m的两端部分隔着中间接触层796ma及796mb与活性层794a和794b电连接。因此，在薄膜晶体管790中，中间电极798m的一端(中间接触层796ma侧)作为相对于源极电极798s的漏极电极执行功能，中间电极798m的另一端(中间接触层796mb侧)作为相对于漏极电极798d的源极电极执行功能。即，电场集中于中间电极798m的两端部分。
与此相对，如图28(a)和(b)所示，在薄膜晶体管710中，整个中间电极718m隔着中间接触层716m与活性层714电连接。因此，中间电极718m自身作为相对于源极电极718s的漏极电极执行功能，并且作为相对于漏极电极718d的源极电极执行功能。因此，薄膜晶体管710所具有的中间电极718m中的电场集中程度比薄膜晶体管790所具有的中间电极798m的两端部的电场集中程度缓和。其结果是，薄膜晶体管710的截止电流比薄膜晶体管790的截止电流更小，且薄膜晶体管710的可靠性比薄膜晶体管790的可靠性优良。
图30示出薄膜晶体管710和薄膜晶体管790的截止电流特性的例子。图30一并示出具有单沟道结构的TFT的截止电流特性。图30的横轴是源极、漏极间电压Vds(V)，纵轴是源极、漏极间的电流Ids(A)。在此，栅极电压是0V，Ids表示截止电流。此外，在此使用的薄膜晶体管710和薄膜晶体管790的半导体层是利用高密度PECVD法形成的微晶硅膜。该微晶硅膜的结晶比率在拉曼测定中是70％程度，粒径是5nm～10nm程度。TFT的沟道长度(L)和沟道宽度(W)分别是L/W＝4μm/100μm。
从图30可明了：与单沟道结构的TFT相比，具有现有的双沟道结构的TFT(比较例)的截止电流较小，具有本发明的新型的双沟道结构的TFT的截止电流更小，在本发明的双沟道结构中，中间电极中的电场集中被缓和，所以能减小特别是施加高电场时的截止电流
接着，参照图31，针对具有单沟道结构、双沟道结构以及三沟道结构的TFT说明栅极电压Vg(V)和源极、漏极间的电流Ids(A)的关系。图31的横轴是栅极电压Vg(V)，纵轴是源极、漏极间的电流Ids(A)。源极、漏极间电压Vds是10V。
在此，双沟道结构是与图28所示的薄膜晶体管710同样的结构，单沟道结构是不具有薄膜晶体管710的中间电极718m的结构，三沟道结构是使薄膜晶体管710的2个中间电极718m平行排列的结构。沟道长度均设为6μm。即，单沟道结构具有沟道长度是6μm的1个沟道(L6-SG)，双沟道结构具有各沟道长度是3μm的2个沟道(L6-DG)，三沟道结构具有各沟道长度是2μm的3个沟道(L6-TG)。此外，沟道长度是3μm的单沟道结构的结果(L3-SG)也在图31中一并示出。
首先，当观看图31的单沟道结构的结果时，在沟道长度是6μm的情况(L6-SG)和沟道长度是3μm的情况(L3-SG)下，对截止电流看不出差。即，可知：截止电流的大小与沟道长度之间没有相关关系，截止电流专门是漏极部中的漏电流。
从图31清楚可知：通过采用双沟道结构和三沟道结构，能减小截止电流。另外，可知：三沟道结构一方的截止电流的减小效果比双沟道结构大。
在下述表1中示出栅极电压是0V、源极、漏极间电压Vds是40V的情况和栅极电压是-29V、源极、漏极间电压Vds是10V的情况下的源极、漏极间的截止电流的值。
表1
从表1的结果可知：在Vds是40V的情况下，栅极电压Vg是0V时的截止电流通过采用双沟道结构或者三沟道结构，能比单沟道结构降低1～2个位数。另一方面，在Vds是10V的情况下，栅极电压Vg是-29V的截止电流通过采用双沟道结构或者三沟道结构，能比单沟道结构降低1个位数程度。
如上所述，可知：当采用本发明的多沟道结构时，能有效地减小TFT的截止电流。即，根据本发明，能与TFT的亚阈值区域中的漏电流一起减小截止区域中的漏电流。因此，通过使用本发明的TFT构成移位寄存器，能改善移位寄存器的特性。另外，通过将本发明的TFT如专利文献3或者4那样使用于像素用TFT，能改善像素的电压保持特性。
另外，当采用本发明的多沟道结构时，得到如下优点：使TFT比具有现有的多沟道结构的TFT小型化。
再参照图28(a)和图29(a)。从图28(a)和图29(a)的比较可明了：薄膜晶体管710的沟道方向的长度比薄膜晶体管790小。
从图28(a)可知：薄膜晶体管710的沟道方向(从源极电极718s朝向漏极电极718d的方向)的长度被赋予2L1+2L2+L3。在此，L1是源极电极718s中间隔着活性层714与栅极电极712重叠的区域的长度、或者漏极电极718d中间隔着活性层714与栅极电极712重叠的区域的长度。L2是沟道区域714c1和714c2各自的长度。L3是中间电极718m的长度。例如当设为L1＝3μm、L2＝4μm、L3＝4μm时，薄膜晶体管710的沟道方向的长度为2L1+2L2+L3＝18μm。
与此相对，从图29(a)可知：薄膜晶体管790的沟道方向(从源极电极798s朝向漏极电极798d的方向)的长度被赋予2L1+2L2+2L4+L5。在此，L1是源极电极798s中间隔着活性层794a与栅极枝部792a重叠的区域的长度、或者漏极电极798d中间隔着活性层794b与栅极枝部792b重叠的区域的长度。L2是沟道区域794c1和794c2各自的长度。L4是中间电极798m中间隔着活性层794a与栅极枝部792a重叠的区域的长度、或者中间电极798m中间隔着活性层794b与栅极枝部792b重叠的区域的长度。例如当设为L1＝3μm、L2＝4μm、L4＝3μm、L5＝5μm时，薄膜晶体管790的沟道方向的长度为2L1+2L2+2L4+L5＝25μm。
这样，通过采用本发明的新型的双沟道结构，能使TFT小型化。
接着，参照图32(a)～(f)说明具备薄膜晶体管710的有源矩阵基板801的制造方法。在此例示的有源矩阵基板801被使用于液晶显示装置。
首先，如图32(a)所示，在玻璃基板711上形成栅极电极712。栅极电极712例如是通过对Ti/Al/Ti的层叠膜(例如，厚度是0.2μm)进行图案化而形成的。此时，能使用与栅极电极712相同的导电膜形成栅极总线、CS总线(均未图示)。
接着，如图32(b)所示，将栅极绝缘膜713、微晶硅膜714以及N+硅膜716按照该顺序连续成膜。作为栅极绝缘膜713，例如是利用平行平板型等离子体CVD法沉积SiNx膜(例如厚度是0.4μm)713而形成的。微晶硅膜(例如厚度是0.12μm)714利用高密度等离子体CVD法形成。N+硅膜(例如厚度是0.05μm)716利用高密度等离子体CVD法或者平行平板型等离子体CVD法形成。
SiNx膜713的成膜例如使用具有平行平板型(电容耦合型)的电极结构的成膜腔在基板温度为300℃、压力为50～300Pa、功率密度为10～20mW/cm2的条件下进行。另外，使用硅烷(SiH4)、氨(NH3)以及氮(N2)的混合气体作为成膜用的气体。
微晶硅膜714的成膜使用ICP型的高密度PECVD在基板温度为250～350℃、压力为0.5～5Pa、功率密度为100～200mW/cm2的条件下进行，使用以氢气稀释的硅烷气体作为成膜用的气体。硅烷(SiH4)和氢(H2)的流量比设为1∶1～1∶10。
N+硅膜716的成膜使用具有平行平板型(电容耦合型)的电极结构的成膜腔在基板温度为250～300℃、压力为50～300Pa、功率密度为10～20mW/cm2的条件下进行。另外，使用硅烷(SiH4)、氢(H2)以及磷化氢(PH3)的混合气体作为成膜用的气体。
然后，如图32(c)所示，将微晶硅膜714和N+硅膜716图案化，由此得到活性层714和接触层716。
接着，如图32(d)所示，以覆盖N+硅膜716的方式将金属膜(所谓的源极金属)成膜并进行图案化，由此形成源极电极718s、漏极电极718d以及中间电极718m。作为金属膜，例如能使用Al/Mo的层叠膜。Al/Mo膜的图案化能使用作为一般的金属蚀刻剂的SLA蚀刻剂(H3PO4∶H2O∶HNO3∶CH3COOH＝16∶2∶1∶1)进行。
利用在金属膜的蚀刻中使用的掩模(例如光致抗蚀剂层)，利用干式蚀刻法蚀刻接触层(N+硅层)716，由此分离成源极接触区域716s、漏极接触区域716d以及中间接触区域716m。此时，活性层(微晶硅膜)714的一部分也被蚀刻(沟道蚀刻)。活性层714的剩余膜厚度是40nm程度。
接着，如图32(e)所示，形成保护膜719。能使用由例如等离子体CVD成膜的SiNx膜作为保护膜719。这样，得到薄膜晶体管710。
此外，如图32(f)所示，形成平坦化膜722。平坦化膜722例如使用有机树脂膜形成。在平坦化膜722和保护膜719上形成接触孔722a。然后，将透明导电膜(例如ITO膜)成膜并进行图案化，由此形成像素电极724。像素电极724在接触孔722a内与漏极电极718d连接。
这样，得到具有与像素电极724连接的薄膜晶体管710的有源矩阵基板801。
接着，参照图33和图34说明本发明的实施方式的其它TFT的结构。
图33(a)是薄膜晶体管710A的示意性平面图，图33(b)是薄膜晶体管710B的示意性平面图。薄膜晶体管710A及薄膜晶体管710B的截面结构与图35(b)所示的薄膜晶体管710的截面结构相同，所以省略。
图33(a)所示的薄膜晶体管710A具有与图35所示的薄膜晶体管710同样的双沟道结构。薄膜晶体管710A具有形成于基板(未图示)上的栅极电极712、活性层714、源极电极718sa、漏极电极718da以及中间电极718ma。在各电极718sa、718da以及718ma与活性层714之间分别形成有接触层(未图示)。活性层714隔着接触层与源极电极718sa重叠的区域是源极区域，活性层714隔着接触层与漏极电极718da重叠的区域是漏极区域，活性层714隔着接触层与中间电极718ma重叠的区域是中间区域。当从垂直于基板的方向观看时，源极区域具有与源极电极718sa相同的形状，漏极区域具有与漏极电极718da相同的形状，中间区域具有与中间电极718ma相同的形状。
薄膜晶体管710A的特征在于如下方面：栅极电极712与漏极区域重叠的部分的面积小于栅极电极712与源极区域重叠的部分的面积。
如图33(a)所示，中间电极718ma具有凹部718ma2，漏极电极718da具有向中间电极718ma的凹部718ma2内突出的部分718da1。漏极电极718da隔着活性层714(即漏极区域)与栅极电极712重叠的部分是从主体尖细地突出的部分718da1。与图35(a)所示的薄膜晶体管710c的漏极电极718dc相比可明了：薄膜晶体管710A的漏极电极718da的隔着活性层714与栅极电极712重叠的部分的面积较小。
另外，图33(a)所示的薄膜晶体管710A的源极电极718sa具有凹部718sa1，中间电极718ma具有向源极电极718sa的凹部718sa1内突出的部分718ma1。与图35(a)所示的薄膜晶体管710C的源极电极718sc相比可明了：薄膜晶体管710A的源极电极718sa的具有隔着活性层714与栅极电极712重叠的部分的面积较大。
这样，因为图33(a)所示的薄膜晶体管710A的漏极电极718da、中间电极718ma以及源极电极718sa具有如上述的形状，所以栅极电极712与漏极区域重叠的部分的面积小于栅极电极712与源极区域重叠的部分的面积。另外，栅极电极712与漏极区域重叠的部分的面积小于栅极电极712与中间区域重叠的部分的面积。
此外，即使将图33(a)中的薄膜晶体管710A的中间电极718ma的左侧构成设为与图35(a)所示的薄膜晶体管710C的中间电极718mc的左侧构成相同，栅极电极712隔着活性层714与漏极电极718da重叠的部分的面积也小于栅极电极712隔着活性层714与源极电极718sc(参照图35(a))重叠的部分的面积。
另外，即使将图33(a)中的薄膜晶体管710A的中间电极718ma的右侧构成设为与图35(a)所示的薄膜晶体管710c的中间电极718mc的右侧构成相同，栅极电极712隔着活性层714与漏极电极718dc(参照图35(a))重叠的部分的面积也小于栅极电极712隔着活性层714与源极电极718sa重叠的部分的面积。
这样，即使将图33(a)所示的薄膜晶体管710A的中间电极718ma的右侧或者左侧中的任一方和图35(a)所示的薄膜晶体管710c组合，也能得到栅极电极712与漏极区域重叠的部分的面积小于栅极电极712与源极区域重叠的部分的面积的构成。
如上所述，通过减小栅极电极712与漏极区域重叠的部分的面积，能减小TFT的截止电流。关于图33(a)所示的薄膜晶体管710A和图33(b)所示的薄膜晶体管710B，在图34中示出求取栅极电压Vg(V)与源极、漏极间的电流Ids(A)的关系的结果。图34的横轴是栅极电压Vg(V)，纵轴是源极、漏极间的电流Ids(A)。示出源极、漏极间电压Vds(V)是5V和10V的结果。
此外，图33(b)所示的薄膜晶体管710B相当于使图33(a)所示的薄膜晶体管710A的源极侧和漏极侧替换的薄膜晶体管。漏极电极718db具有凹部718db1，中间电极718mb具有向漏极电极718db的凹部718db1内突出部分718mb2。另外，中间电极718mb具有凹部718mb1，源极电极718sb具有向中间电极718mb的凹部718mb1内突出部分718sb1。因此，在薄膜晶体管710B中，栅极电极712与漏极区域重叠的部分的面积大于栅极电极712与源极区域重叠的部分的面积。
从图34可知：在源极、漏极间电压Vds(V)是5V和10V中的任一个的情况下，薄膜晶体管710A一方的截止电流比薄膜晶体管710B小。由此可知：通过减小栅极电极712与漏极区域重叠的部分的面积，能减小TFT的截止电流。在使用薄膜晶体管710A作为上述移位寄存器的第2晶体管的情况下，优选将漏极电极718da与netA(第1晶体管的栅极电极)连接。源极电极718sa与例如VSS连接。
此外，截止电流的大小依赖于栅极电极712与漏极区域重叠的部分的面积，在该意义上，针对栅极电极712与源极区域重叠的部分的面积的相对大小关系并不重要。但是，为了减小TFT的截止电流，为如下不对称构成：当减小栅极电极712与漏极区域重叠的部分的面积时，栅极电极712与漏极区域重叠的部分的面积小于栅极电极712与源极区域重叠的部分的面积。
另外，众所周知，TFT的特性依赖于沟道宽度，优选沟道宽度较大。如图33(a)所示的中间电极718ma和源极电极718sa那样设置U字型的凹部718ma2和718sa1，由此将沟道区域设为U字，能增大沟道宽度。
参照图35说明本发明的实施方式的其它TFT的结构。
图35(a)示出本发明的实施方式的薄膜晶体管710C的示意性平面图。薄膜晶体管710C与图33(a)所示的薄膜晶体管710A同样具有双沟道结构。薄膜晶体管710C具有的中间电极718mc具有H字型，在漏极侧和源极侧具有U字型的凹部。漏极电极718dc和源极电极718sc分别具有向中间电极718mc的凹部内突出部分。栅极电极712与漏极区域重叠的部分以及栅极电极712与源极区域重叠的部分的面积均小于栅极电极712与中间区域重叠的部分的面积。薄膜晶体管710C与薄膜晶体管710相比，栅极电极712与漏极区域重叠的部分的面积较小，且2个沟道区域的宽度较大。因此，薄膜晶体管710C与薄膜晶体管710相比截止电流较小，且TFT特性优良。
图35(b)示出本发明的实施方式的薄膜晶体管710D的示意性平面图。相对于图33(a)所示的薄膜晶体管710A是双沟道结构，薄膜晶体管710D具有三沟道结构，上述三沟道结构具备2个中间电极718md1和718md2。即，在源极电极718sd与第1中间电极718md1之间形成有第1沟道区域，在漏极电极718dd与第2中间电极718md2之间形成有第2沟道区域，在第1中间电极718md1与第2中间电极718md2之间形成有第3沟道区域。
此外，虽然省略图示，但在第1中间电极718md1下的接触层形成有第1中间接触区域，在第1中间接触区域下的活性层形成有第1中间区域。另外，在第2中间电极718md2下的接触层形成有第2中间接触区域，在第2中间接触区域下的活性层形成有第2中间区域。
薄膜晶体管710D具有的3个沟道各自作为漏极电极执行功能的部分均是突出部分(中间电极718md1和718md2的突出的部分以及漏极电极718dd的突出的部分)，与栅极电极712重叠的面积较小，所以使截止电流减小的效果较大。栅极电极712与漏极区域重叠的部分以及栅极电极712与源极区域重叠的部分的面积均小于栅极电极712与中间区域重叠的部分的面积。另外，3个沟道各自作为源极电极执行功能的部分形成U字型的凹部，在各凹部内存在中间电极718md1、718md2的突出的部分或者漏极电极718dd的突出的部分。因此，3个沟道区域的宽度较大，具有优良的TFT特性。在作为上述的移位寄存器的第2晶体管使用薄膜晶体管710D的情况下，优选使漏极电极718dd与netA(第1晶体管的栅极电极)连接。
图35(c)示出本发明的实施方式的薄膜晶体管710E的示意性平面图。薄膜晶体管710E与图35(b)所示的薄膜晶体管710D同样具有三沟道结构，三沟道结构具备2个中间电极718me1和718me2。即，在源极电极718se与第1中间电极718me1之间形成有第1沟道区域，在漏极电极718de与第2中间电极718me2之间形成有第2沟道区域，在第1中间电极718me1与第2中间电极718me2之间形成有第3沟道区域。第2中间电极718me2具有H字型，在漏极侧和源极侧具有U字型的凹部。第2中间电极718me2的一方凹部内存在漏极电极718de的突出的部分，在第2中间电极718me2的另一方凹部内存在长方形的第1中间电极718me1的一端。源极电极718se具有U字型的凹部，第1中间电极718me1的另一端存在于718se的凹部内。
薄膜晶体管710E也具有栅极电极712与漏极区域重叠的部分的面积小于栅极电极712与源极区域重叠的部分的面积的构成，并具有截止电流较小的优点。另外，栅极电极712与漏极区域重叠的部分以及栅极电极712与源极区域重叠的部分的面积均小于栅极电极712与中间区域重叠的部分的面积。在使用薄膜晶体管710E作为上述移位寄存器的第2晶体管的情况下，优选将漏极电极718de与netA(第1晶体管的栅极电极)连接。
参照图36(a)～(c)说明本发明的实施方式的又一其它TFT的结构。
图36(a)示出本发明的实施方式的薄膜晶体管710F的示意性截面图。图32所示的薄膜晶体管710是沟道蚀刻型的TFT，与此相对，薄膜晶体管710F在具有蚀刻停止层717的方面不同。
薄膜晶体管710F是通过在图32所示的薄膜晶体管710的制造工艺中在使微晶硅膜714成膜后追加形成蚀刻停止层717的工序而制作的。蚀刻停止层717是通过沉积例如SiNx膜(例如厚度是0.15μm)并进行图案化而形成的。
因为存在蚀刻停止层717，所以通过蚀刻接触层(N+硅层)716，不会在与源极接触区域716s、漏极接触区域716d以及中间接触区域716m分离时蚀刻活性层(微晶硅膜)714。因此，可得到活性层714的厚度能由成膜工序控制的优点。另外，也得到活性层714不会由于蚀刻而受到损坏的优点。而且，因为能使栅极绝缘膜713、活性层714以及蚀刻停止层717连续地成膜，所以也得到工艺的稳定性高的优点。
如图36(b)和(c)所示，本发明的实施方式的TFT可以是顶栅型(栅极电极上置型)的TFT。
图36(b)所示的薄膜晶体管710G具有形成于玻璃基板711上的源极电极718sg、中间电极718mg以及漏极电极718dg和以分别覆盖这些源极电极718sg、中间电极718mg、漏极电极718dg的方式形成的源极接触区域716sg、漏极接触区域716dg以及中间接触区域716mg。以覆盖源极接触区域716sg、漏极接触区域716dg以及中间接触区域716mg的方式形成有活性层714g，在活性层714g上形成有栅极绝缘膜713g。栅极电极712g以隔着栅极绝缘膜713g与中间电极718mg的整体(存在于2个沟道间的部分)、源极电极718sg的一部分以及漏极电极718dg的一部分重叠的方式形成。即，薄膜晶体管710G也与薄膜晶体管710同样具有双栅极结构。此外，由与栅极电极712g相同的导电层形成源极引出电极718sg1和漏极引出电极718dg1，在形成于栅极绝缘膜713g、活性层714g以及各接触区域716sg、716dg中的接触孔内分别与源极电极718sg以及漏极电极718dg电连接。
这样，具有如下优点：当使用顶栅型时，能将由微晶硅膜形成的活性层714的最上面附近作为沟道区域利用。当在基板上形成微晶硅膜时，有时在最下层形成有被称为孵化层的包括非晶相的层。特别是与基板接触的部分在成膜的初期形成，所以容易包含空隙，迁移率低。当采用顶栅型时，不会在沟道区域包含孵化层，所以能最大限度利用微晶硅膜的高的迁移率。
图36(c)所示的薄膜晶体管710H具有形成于基板711上的活性层714h、形成于活性层714h上的源极接触区域716sh、漏极接触区域716dh以及中间接触区域716mh。各接触区域与薄膜晶体管710同样通过沟道蚀刻被断开。以覆盖活性层714h、源极接触区域716sh、漏极接触区域716dh以及中间接触区域716mh的方式形成有栅极绝缘膜713h。栅极电极712h以隔着栅极绝缘膜713h与中间接触区域716mh(在此兼有中间电极)的整体(存在于2个沟道间的部分)、源极接触区域716sh的一部分以及漏极接触区域716dh的一部分重叠的方式形成。即，薄膜晶体管710H也与薄膜晶体管710同样具有双栅极结构。此外，由与栅极电极712h相同的导电层形成源极引出电极718sh和漏极引出电极718dh，在形成于栅极绝缘膜713h、活性层714h以及各接触层716sh、716dh中的接触孔内分别与源极电极718sh以及漏极电极718dh电连接。
薄膜晶体管710H也具有顶栅结构，所以与薄膜晶体管710G同样，得到如下优点：能将由微晶硅膜形成的活性层714h的最上面附近作为沟道区域利用。在薄膜晶体管710H中，而且因为中间接触区域716mh兼作中间电极，所以得到能省略形成中间电极的工序的优点。
如上所述，本发明的实施方式的TFT可以是底栅型和顶栅型中的任一种，能够减小截止电流。另外，本发明的实施方式的TFT包含微晶硅膜作为活性层，由此可具有高的迁移率和低的截止电流。作为活性层，不仅对只具有微晶硅膜的情况，而且对具有微晶硅膜和非晶硅膜的层叠膜的情况也奏效。此外，为了有效利用微晶硅膜的高的迁移率，优选以在微晶硅膜内形成有沟道的方式配置于比非晶硅膜更靠栅极电极侧。在此，以仅由硅形成的半导体膜为例说明本发明的实施方式的TFT，但本发明的实施方式不限于半导体膜的种类，能应用于有望减小截止电流的、具有其它微晶半导体膜例如微晶SiGe膜、微晶SiC膜的TFT。
此外，当使用非晶硅或者微晶硅时，如上所述，在量产性上有利，但也能使用多晶硅。
工业上的可利用性
本发明的半导体装置能广泛应用于有源矩阵基板等电路基板、液晶显示装置、有机电致发光(EL)显示装置和无机电致发光显示装置等显示装置、平板型X射线图像传感器装置等摄像装置、图像输入装置、指纹读取装置等电子装置等具备薄膜晶体管的装置。特别是应用于基于倍速驱动等的显示质量优良的液晶显示装置、低功耗的液晶显示装置、或者更大型的液晶显示装置等时有利。
附图标记说明
D1、D2、D2a、D2b、D2c、D2d、D2e保护用二极管
550、552、554、556配线
MMd、MKd、MHd、MG、MJ、ML、MNd薄膜晶体管
1基板
2、103栅极电极
3导电层
4连接配线
5栅极绝缘层
6、7、107半导体层(微晶硅层)
6c、107c沟道区域
7d电阻区域
6a、6b、7a、7b半导体层的区域
107a源极区域
107b漏极区域
8a、8b、9a、9b、109a、109b接触层
10、110源极电极
12、112漏极电极
13钝化层
14接触孔
15、16、116间隙部
201、202、204、205、206、207二极管
301、302、710、790薄膜晶体管
711基板(玻璃基板)
712栅极电极
713栅极绝缘膜
714活性层(半导体层)
714c1、714c2沟道区域
714s源极区域
714d漏极区域
714m中间区域
716接触层
716s源极接触区域
716d漏极接触区域
716m中间接触区域
717蚀刻停止层
718s源极电极
718d漏极电极
718m中间电极
719保护膜

Claims (20)

1.一种半导体装置，其具备包含多个薄膜晶体管、至少一个二极管以及接收外部信号的至少一条信号输入配线的电路，
上述多个薄膜晶体管的导电型是N型，
上述至少一条信号输入配线连接到上述多个薄膜晶体管中的任一个薄膜晶体管的栅极，上述至少一个二极管的阴极侧的电极连接到上述至少一条信号输入配线，在上述至少一条信号输入配线上未形成以阳极侧的电极连接到上述至少一条信号输入配线的方式设置的其它二极管，
上述至少一个二极管和上述任一个薄膜晶体管的半导体层由相同的半导体膜形成，上述相同的半导体膜是金属氧化物半导体膜。
2.根据权利要求1所述的半导体装置，上述电路的电压波高值是20V以上。
3.根据权利要求1所述的半导体装置，上述相同的半导体膜是In-Ga-Zn-O系半导体膜。
4.根据权利要求1至3中的任一项所述的半导体装置，上述电路包含移位寄存器。
5.根据权利要求4所述的半导体装置，上述移位寄存器具有分别将输出信号依次输出的多个级，
上述多个级各自具有：第1晶体管，其输出上述输出信号；以及多个第2晶体管，其各自的源极区域或者漏极区域与上述第1晶体管的栅极电极电连接，
上述多个第2晶体管包含多沟道型晶体管，上述多沟道型晶体管具有活性层，上述活性层包含至少2个沟道区域、源极区域以及漏极区域。
6.根据权利要求1至3中的任一项所述的半导体装置，上述至少一个二极管具备：
栅极电极，其形成于基板上；
栅极绝缘层，其形成于上述栅极电极上；
至少一个半导体层，其形成于上述栅极绝缘层上，具有第1区域和第2区域；
第1电极，其设于上述第1区域上，与上述第1区域和上述栅极电极电连接；以及
第2电极，其设于上述第2区域上，与上述第2区域电连接。
7.根据权利要求6所述的半导体装置，上述至少一个半导体层具有：沟道区域，其隔着上述栅极绝缘层与上述栅极电极重叠；以及电阻区域，其隔着上述栅极绝缘层与上述栅极电极不重叠，
在上述二极管的导通状态下，在上述第1电极与上述第2电极之间形成有电流路径，上述电流路径包含上述沟道区域和上述电阻区域。
8.根据权利要求1至3中的任一项所述的半导体装置，上述任一个薄膜晶体管是底栅型。
9.根据权利要求1至3中的任一项所述的半导体装置，上述任一个薄膜晶体管是顶栅型。
10.根据权利要求5所述的半导体装置，在上述移位寄存器的多个级各自中，上述至少一个二极管设于与上述多个第2晶体管中任一个第2晶体管的栅极连接的配线。
11.一种半导体装置，其具备包含多个薄膜晶体管、至少一个二极管以及接收外部信号的至少一条信号输入配线的电路，
上述多个薄膜晶体管的导电型是P型，
上述至少一条信号输入配线连接到上述多个薄膜晶体管中的任一个薄膜晶体管的栅极，上述至少一个二极管的阳极侧的电极连接到上述至少一条信号输入配线，在上述至少一条信号输入配线上未形成以阴极侧的电极连接到上述至少一条信号输入配线的方式设置的其它二极管，
上述至少一个二极管和上述任一个薄膜晶体管的半导体层由相同的半导体膜形成，上述相同的半导体膜是金属氧化物半导体膜。
12.根据权利要求11所述的半导体装置，上述电路的电压波高值是20V以上。
13.根据权利要求11所述的半导体装置，上述相同的半导体膜是In-Ga-Zn-O系半导体膜。
14.根据权利要求11至13中的任一项所述的半导体装置，上述电路包含移位寄存器。
15.根据权利要求14所述的半导体装置，上述移位寄存器具有分别将输出信号依次输出的多个级，
上述多个级各自具有：第1晶体管，其输出上述输出信号；以及多个第2晶体管，其各自的源极区域或者漏极区域与上述第1晶体管的栅极电极电连接，
上述多个第2晶体管包含多沟道型晶体管，上述多沟道型晶体管具有活性层，上述活性层包含至少2个沟道区域、源极区域以及漏极区域。
16.根据权利要求11至13中的任一项所述的半导体装置，上述至少一个二极管具备：
栅极电极，其形成于基板上；
栅极绝缘层，其形成于上述栅极电极上；
至少一个半导体层，其形成于上述栅极绝缘层上，具有第1区域和第2区域；
第1电极，其设于上述第1区域上，与上述第1区域和上述栅极电极电连接；以及
第2电极，其设于上述第2区域上，与上述第2区域电连接。
17.根据权利要求16所述的半导体装置，上述至少一个半导体层具有：沟道区域，其隔着上述栅极绝缘层与上述栅极电极重叠；以及电阻区域，其隔着上述栅极绝缘层与上述栅极电极不重叠，
在上述二极管的导通状态下，在上述第1电极与上述第2电极之间形成有电流路径，上述电流路径包含上述沟道区域和上述电阻区域。
18.根据权利要求11至13中的任一项所述的半导体装置，上述任一个薄膜晶体管是底栅型。
19.根据权利要求11至13中的任一项所述的半导体装置，上述任一个薄膜晶体管是顶栅型。
20.根据权利要求15所述的半导体装置，在上述移位寄存器的多个级各自中，上述至少一个二极管设于与上述多个第2晶体管中任一个第2晶体管的栅极连接的配线。
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