KR101101387B1 - 그래핀과 전도체 선을 이용한 나노 트랜지스터 - Google Patents
그래핀과 전도체 선을 이용한 나노 트랜지스터 Download PDFInfo
- Publication number
- KR101101387B1 KR101101387B1 KR1020100030453A KR20100030453A KR101101387B1 KR 101101387 B1 KR101101387 B1 KR 101101387B1 KR 1020100030453 A KR1020100030453 A KR 1020100030453A KR 20100030453 A KR20100030453 A KR 20100030453A KR 101101387 B1 KR101101387 B1 KR 101101387B1
- Authority
- KR
- South Korea
- Prior art keywords
- conductor line
- region
- graphene
- drain region
- source region
- Prior art date
Links
- 239000004020 conductor Substances 0.000 title claims abstract description 79
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 title claims abstract description 75
- 229910021389 graphene Inorganic materials 0.000 title claims abstract description 72
- 239000002074 nanoribbon Substances 0.000 claims abstract description 58
- 239000000463 material Substances 0.000 claims abstract description 17
- 239000002096 quantum dot Substances 0.000 claims description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 8
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 7
- 229910052751 metal Inorganic materials 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- 238000009413 insulation Methods 0.000 claims description 2
- 239000002887 superconductor Substances 0.000 claims description 2
- 238000000034 method Methods 0.000 claims 4
- 239000010410 layer Substances 0.000 description 13
- 230000004907 flux Effects 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 229910052799 carbon Inorganic materials 0.000 description 3
- 239000010955 niobium Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 229910000750 Niobium-germanium Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- RTRWPDUMRZBWHZ-UHFFFAOYSA-N germanium niobium Chemical compound [Ge].[Nb] RTRWPDUMRZBWHZ-UHFFFAOYSA-N 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910052758 niobium Inorganic materials 0.000 description 1
- GUCVJGMIXFAOAE-UHFFFAOYSA-N niobium atom Chemical compound [Nb] GUCVJGMIXFAOAE-UHFFFAOYSA-N 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- LEONUFNNVUYDNQ-UHFFFAOYSA-N vanadium atom Chemical compound [V] LEONUFNNVUYDNQ-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
- H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
- H01L29/0669—Nanowires or nanotubes
- H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/1606—Graphene
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66984—Devices using spin polarized carriers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13088—Graphene Nanoribbon Field-Effect Transistor [GNRFET]
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Nanotechnology (AREA)
- Materials Engineering (AREA)
- Crystallography & Structural Chemistry (AREA)
- Thin Film Transistor (AREA)
- Hall/Mr Elements (AREA)
Abstract
본 발명에 따른 나노 트랜지스터는 그래핀 나노 리본, 절연층 및 전도체 선을 포함한다. 그래핀 나노 리본은, 그래핀(graphene) 물질로 형성되어, 소오스 영역, 드레인 영역 및 상기 소오스 영역과 드레인 영역 사이의 채널 영역을 구비한다. 절연층은 그래핀 나노 리본 위에 형성된다. 전도체 선은 절연층 위에서 그래핀 나노 리본의 채널 영역의 길이 방향에 대하여 교차한 방향으로 형성된다. 전도체 선에 전류가 흐름에 따라 소오스 영역 측의 자기장 방향과 드레인 영역 측의 자기장 방향은 반대가 된다. 또한, 그래핀 나노 리본에서 드레인 영역으로부터 소오스 영역으로 흐르는 전류가 전도체 선에 흐르는 전류에 의하여 제어된다.
Description
본 발명은, 나노 트랜지스터에 관한 것으로서, 보다 상세하게는, 그래핀 물질을 이용한 나노 트랜지스터에 관한 것이다.
21세기에 들어서면서 대용량의 정보를 초고속으로 처리할 수 있는 기술의 필요성이 커짐에 따라, 정보소자의 소형화, 고속화가 지속적으로 요구되고 있다.
이를 위하여 나노 트랜지스터가 개발되고 있으며, 그 대표적인 예가 단전자 트랜지스터(single-electron transistor)라고도 불리운다.
단전자 트랜지스터란, 단결정 실리콘으로 된 실리콘 나노 리본에서 전자 한 개의 변화에 의해 스위치 역할을 할 수 있는 전자 소자이다. 즉, 소오스와 드레인 전극 사이에 나노미터(nm) 크기의 반도체 입자를 배치하면 소위 단전자 충전 현상(single electron charging effect)에 의해 한 개의 전자가 들어가고 나옴에 따라, 온 및 오프(on-off)가 가능하다.
쿨롱의 법칙(Coulomb's law)에 의하면 고립된 공간에 전자를 밀어 넣기 위해서는 공간 크기의 역수에 비례한 만큼의 에너지가 필요하다. 즉 공간이 작으면 작을수록 전자 한 개를 그 공간에 밀어 넣기가 힘들다. 이것이 관통 현상과 함께 단전자 소자의 주요 동작원리로 작용하는 쿨롱 봉쇄(Coulomb blockade) 효과이다. 단전자 트랜지스터를 상온에서 작동시키기 위해서는 소자의 핵심 부분이 수 나노미터 수준이어야 한다.
상기와 같은 통상적인 나노 트랜지스터에 의하면, 제어의 정밀도 및 동작 속도의 향상이 요구된다.
본 발명의 목적은, 제어의 정밀도 및 동작 속도가 향상될 수 있는 나노 트랜지스터를 제공하는 것이다.
본 발명의 나노 트랜지스터는 그래핀 나노 리본, 절연층 및 전도체 선을 포함한다.
상기 그래핀 나노 리본은, 그래핀(graphene) 물질로 형성되어, 소오스 영역, 드레인 영역 및 상기 소오스 영역과 드레인 영역 사이의 채널 영역을 구비한다.
상기 절연층은 상기 그래핀 나노 리본 위에 형성된다.
상기 전도체 선은 상기 절연층 위에서 상기 그래핀 나노 리본의 채널 영역의 길이 방향에 대하여 교차한 방향으로 형성된다.
상기 전도체 선에 전류가 흐름에 따라 상기 소오스 영역 측의 자기장 방향과 상기 드레인 영역 측의 자기장 방향은 반대가 된다.
또한, 상기 그래핀 나노 리본에서 상기 드레인 영역으로부터 상기 소오스 영역으로 흐르는 전류가 상기 전도체 선에 흐르는 전류에 의하여 제어된다.
또한, 상기 그래핀 나노 리본에서 상기 드레인 영역으로부터 상기 소오스 영역으로 흐르는 전류가 상기 전도체 선에 흐르는 전류에 의하여 제어된다.
본 발명의 상기 나노 트랜지스터에 의하면, 상기 그래핀 나노 리본에 사용되는 그래핀(graphene) 물질이 탄소로 이루어진 단층의 2차원 구조를 가진다. 또한, 상기 그래핀 나노 리본의 모서리가 "지그재그(zig-zag)" 형상의 대칭 구조를 가질 경우, 금속의 성질이 나타난다. 그리고, 상기 그래핀 나노 리본의 모서리가 "팔걸이-의자(armchair)" 형상의 대칭 구조를 가질 경우, 그 폭에 따라서 반도체 또는 금속의 성질이 나타난다.
여기에서, 전도체 선에 전류가 흐름에 따라 상기 소오스 영역 측의 자기장 방향과 상기 드레인 영역 측의 자기장 방향은 반대가 된다.
이에 따라, 상기 그래핀 나노 리본에서 상기 드레인 영역으로부터 상기 소오스 영역으로 전류가 흐르는 동안에 상기 전도체 선에 전류가 흐르면, 상기 교차 영역이 스핀 봉쇄(spin blockage) 영역으로 작용하므로, 상기 그래핀 나노 리본에서 상기 드레인 영역으로부터 상기 소오스 영역으로 전류가 흐르지 못한다.
이와 반대로, 상기 전도체 선에 전류가 흐르지 않을 경우, 상기 그래핀 나노 리본에서 상기 드레인 영역으로부터 상기 소오스 영역으로 전류가 계속 흐를 수 있다.
즉, 본 발명의 상기 나노 트랜지스터에 의하면, 상기 그래핀 나노 리본에서 상기 드레인 영역으로부터 상기 소오스 영역으로 흐르는 전류가 상기 전도체 선에 흐르는 전류에 의하여 제어된다.
따라서, 본 발명의 상기 나노 트랜지스터에 의하면, 상기 그래핀 나노 리본 및 상기 전도체 선이 이용됨에 따라 제어의 정밀도가 향상될 수 있다.
더 나아가, 상기 그래핀 물질은 나노 소자와 관련된 물질들 중에서 가장 높은 전자 이동도를 가진다. 현재까지의 측정 결과에 의하면, 그래핀의 전자 이동도가 약 200,000 (cm2/Vs)이고, 실리콘의 전자 이동도가 약 1,420 (cm2/Vs)이며, 안티몬화 인듐(InSb)의 전자 이동도가 약 77,000 (cm2/Vs)이다.
따라서, 본 발명의 상기 나노 트랜지스터에 의하면, 동작 속도도 급격히 향상될 수 있다.
도 1은 본 발명의 일 실시예에 의한 나노 트랜지스터를 보여주는 사시도이다.
도 2는 도 1의 A-A'의 단면도이다.
도 3은 전도체 선의 아래쪽으로부터 위쪽으로 전류가 흐르는 경우를 보여주는 도 1의 나노 트랜지스터의 평면도이다.
도 4는 전도체 선의 위쪽으로부터 아래쪽으로 전류가 흐르는 경우를 보여주는 도 1의 나노 트랜지스터의 평면도이다.
도 5는 본 발명의 또다른 실시예에 의한 나노 트랜지스터를 보여주는 사시도이다.
도 6은 전도체 선의 아래쪽으로부터 위쪽으로 전류가 흐르는 경우를 보여주는 도 5의 나노 트랜지스터의 평면도이다.
도 7은 전도체 선의 위쪽으로부터 아래쪽으로 전류가 흐르는 경우를 보여주는 도 5의 나노 트랜지스터의 평면도이다.
도 2는 도 1의 A-A'의 단면도이다.
도 3은 전도체 선의 아래쪽으로부터 위쪽으로 전류가 흐르는 경우를 보여주는 도 1의 나노 트랜지스터의 평면도이다.
도 4는 전도체 선의 위쪽으로부터 아래쪽으로 전류가 흐르는 경우를 보여주는 도 1의 나노 트랜지스터의 평면도이다.
도 5는 본 발명의 또다른 실시예에 의한 나노 트랜지스터를 보여주는 사시도이다.
도 6은 전도체 선의 아래쪽으로부터 위쪽으로 전류가 흐르는 경우를 보여주는 도 5의 나노 트랜지스터의 평면도이다.
도 7은 전도체 선의 위쪽으로부터 아래쪽으로 전류가 흐르는 경우를 보여주는 도 5의 나노 트랜지스터의 평면도이다.
하기의 설명 및 첨부된 도면은 본 발명에 따른 동작을 이해하기 위한 것이며, 본 기술 분야의 통상의 기술자가 용이하게 구현할 수 있는 부분은 생략될 수 있다.
또한 본 명세서 및 도면은 본 발명을 제한하기 위한 목적으로 제공된 것은 아니고, 본 발명의 범위는 청구의 범위에 의하여 정해져야 한다. 본 명세서에서 사용된 용어들은 본 발명을 가장 적절하게 표현할 수 있도록 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야 한다.
이하 첨부된 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 일 실시예에 의한 나노 트랜지스터를 보여주는 사시도이다. 도 2는 도 1의 A-A'의 단면도이다. 도 1 및 2에서 동일한 참조 부호는 동일한 부재를 가리킨다.
도 1 및 2를 참조하면, 본 발명의 일 실시예에 의한 나노 트랜지스터는 그래핀 나노 리본(2), 절연층(120) 및 전도체 선(110)을 포함한다.
그래핀 나노 리본(2)은, 그래핀(graphene) 물질로 형성되어, 소오스 영역(10), 드레인 영역(20) 및 상기 소오스 영역과 드레인 영역 사이의 채널 영역(50)을 구비한다.
그래핀 나노 리본(2)에 사용되는 그래핀(graphene) 물질은 잘 알려져 있는 바와 같이 탄소로 이루어진 단층의 2차원 구조를 가진다. 또한, 그래핀 나노 리본(2)의 모서리가 "지그재그(zig-zag)" 형상의 대칭 구조를 가질 경우, 금속의 성질이 나타난다. 그리고, 그래핀 나노 리본(2)의 모서리가 "팔걸이-의자(armchair)" 형상의 대칭 구조를 가질 경우, 그 폭에 따라서 반도체 또는 금속의 성질이 나타난다.
절연층(120)은 그래핀 나노 리본(2) 위에 형성된다.
전도체 선(110)은 절연층(120) 위에서 그래핀 나노 리본(2)의 채널 영역(50)의 길이 방향 즉, 드레인 영역(20)으로부터 소오스 영역(10)으로의 방향 또는 그 역방향에 대하여 교차한 방향 예를 들어, 직교한 방향으로 형성된다. 전도체 선(110)에 전류가 흐름에 따라 소오스 영역(10) 측의 자기장 방향과 드레인 영역(20) 측의 자기장 방향은 반대가 된다.
이에 따라, 그래핀 나노 리본(2)에서 드레인 영역(20)으로부터 소오스 영역(10)으로 전류가 흐르는 동안에 전도체 선(110)에 전류가 흐르면, 전도체 선(110)과 채널 영역(50)의 교차 영역이 스핀 봉쇄(spin blockage) 영역으로 작용하므로, 그래핀 나노 리본(2)에서 드레인 영역(20)으로부터 소오스 영역(10)으로 전류가 흐르지 못한다.
이와 반대로, 전도체 선(110)에 전류가 흐르지 않을 경우, 그래핀 나노 리본(2)의 채널 영역(50)에서 스핀 봉쇄(spin blockage)가 일어나지 않으므로, 그래핀 나노 리본(2)에서 드레인 영역(20)으로부터 소오스 영역(10)으로 전류가 계속 흐를 수 있다.
즉, 본 실시예의 나노 트랜지스터(1)에 의하면, 그래핀 나노 리본(2)에서 드레인 영역(20)으로부터 소오스 영역(10)으로 흐르는 전류가 전도체 선(110)에 흐르는 전류에 의하여 제어된다.
따라서, 본 실시예의 나노 트랜지스터(1)에 의하면, 그래핀 나노 리본(2) 및 이에 교차하는 전도체 선(110)이 이용됨에 의하여 제어의 정밀도가 향상될 수 있다.
더 나아가, 그래핀 물질은 나노 소자와 관련된 물질들 중에서 가장 높은 전자 이동도를 가진다. 현재까지의 측정 결과에 의하면, 그래핀의 전자 이동도가 약 200,000 (cm2/Vs)이고, 실리콘의 전자 이동도가 약 1,420 (cm2/Vs)이며, 안티몬화 인듐(InSb)의 전자 이동도가 약 77,000 (cm2/Vs)이다.
따라서, 본 실시예의 나노 트랜지스터(1)에 의하면, 동작 속도도 급격히 향상될 수 있다.
본 실시예의 나노 트랜지스터에 있어서, 실리콘 웨이퍼(150) 위에 제1 실리콘 옥사이드(SiO2)층(121)이 형성되고, 제1 실리콘 옥사이드 층(121) 위에 그래핀 나노 리본(2)이 형성된다. 따라서 상기 절연층(120)은 제2 실리콘 옥사이드 층으로 된다.
물론, 실리콘 웨이퍼(150) 대신에 실리콘 카바이드(SiC) 기판이 사용되어, 에피택시(epitaxy) 성장에 의한 그래핀 층이 획득될 수도 있다.
전도체 선(110)은 금속 재질 및 초전도체 재질 중에서 어느 하나로 되어 있다. 잘 알려져 있는 바와 같이, 초전도체 재질로는 나이오븀(Nb), 바나듐(V) 또는 나이오븀-게르마늄 합금(Nb3Ge) 등을 들 수 있다.
도 3은 전도체 선(110)의 아래쪽으로부터 위쪽으로 전류가 흐르는 경우를 보여주는 도 1의 나노 트랜지스터(1)의 평면도이다. 도 3에서 도 1 및 2와 동일한 참조 부호는 동일한 부재를 가리킨다.
도 1 내지 3을 참조하면, 전도체 선(110)의 아래쪽으로부터 위쪽으로 전류가 흐르는 경우, 앙페에르(Ampere)의 오른나사 법칙에 따라 자기장이 발생되므로, 소오스 영역(10) 측에서는, 소오스 영역(10) 측 아래로부터 전도체 선(110) 위로 향하는 자기장이 형성된다.
또한, 드레인 영역(20) 측에서는, 전도체 선(110) 위로부터 드레인 영역(20) 측 아래로 향하는 자기장이 형성된다.
즉, 전도체 선(110)에 전류가 흐름에 따라 소오스 영역(10) 측의 자기장 방향과 드레인 영역(20) 측의 자기장 방향은 반대가 된다.
이에 따라, 그래핀 나노 리본(2)에서 드레인 영역(20)으로부터 소오스 영역(10)으로 전류가 흐르는 동안에 전도체 선(110)에 전류가 흐르면, 전도체 선(110)과 채널 영역(50)의 교차 영역이 스핀 봉쇄(spin blockage) 영역으로 작용하므로, 그래핀 나노 리본(2)에서 드레인 영역(20)으로부터 소오스 영역(10)으로 전류가 흐르지 못한다.
도 4는 전도체 선(110)의 위쪽으로부터 아래쪽으로 전류가 흐르는 경우를 보여주는 도 1의 나노 트랜지스터(1)의 평면도이다. 도 4에서 도 1 내지 3과 동일한 참조 부호는 동일한 부재를 가리킨다.
도 1, 2 및 4를 참조하면, 전도체 선(110)의 위쪽으로부터 아래쪽으로 전류가 흐르는 경우, 앙페에르(Ampere)의 오른나사 법칙에 따라 자기장이 발생되므로, 소오스 영역(10) 측에서는, 전도체 선(110) 위로부터 소오스 영역(10) 측 아래로 향하는 자기장이 형성된다.
또한, 드레인 영역(20) 측에서는, 드레인 영역(20) 측 아래로부터 전도체 선(110) 위로 향하는 자기장이 형성된다.
즉, 전도체 선(110)에 전류가 흐름에 따라 소오스 영역(10) 측의 자기장 방향과 드레인 영역(20) 측의 자기장 방향은 반대가 된다.
이에 따라, 그래핀 나노 리본(2)에서 드레인 영역(20)으로부터 소오스 영역(10)으로 전류가 흐르는 동안에 전도체 선(110)에 전류가 흐르면, 전도체 선(110)과 채널 영역(50)의 교차 영역이 스핀 봉쇄(spin blockage) 영역으로 작용하므로, 그래핀 나노 리본(2)에서 드레인 영역(20)으로부터 소오스 영역(10)으로 전류가 흐르지 못한다.
도 5는 본 발명의 또다른 실시예에 의한 나노 트랜지스터(5)를 보여주는 사시도이다. 도 5에서 도 1 내지 4와 동일한 참조 부호는 동일한 부재를 가리킨다. 따라서 도 1의 실시예에 대한 도 5의 실시예의 차이점만을 설명하면 다음과 같다.
즉, 그래핀 나노 리본(2)의 채널 영역(50)과 전도체 선(510)의 교차 영역에서 전도체 선(510)에 구멍(Q)이 형성되어 있다. 이에 따라 전도체 선(510)의 구멍(Q)은 잘 알려져 있는 양자점(Quantum dot) 영역으로 작용할 수 있다. 예를 들어, 드레인 영역(20)의 전위, 소오스 영역(10)의 전위 및 전도체 선(510)의 전류를 제어하여, 양자점(Quantum dot) 영역(Q)에 전자를 가두거나 방출할 수 있다. 잘 알려져 있는 바와 같이, 이와 같은 양자점(Quantum dot) 영역(Q)에서의 전자의 존재 여부 또는 스핀 상태 등에 의하여 차세대 정보 처리 장치에서 다양하게 정보를 나타낼 수 있다.
도 6은 전도체 선(510)의 아래쪽으로부터 위쪽으로 전류가 흐르는 경우를 보여주는 도 5의 나노 트랜지스터(5)의 평면도이다. 도 6에서 도 5와 동일한 참조 부호는 동일한 부재를 가리킨다.
도 5 및 6을 참조하면, 전도체 선(510)의 아래쪽으로부터 위쪽으로 전류가 흐르는 경우, 앙페에르(Ampere)의 오른나사 법칙에 따라 자기장이 발생되므로, 소오스 영역(10) 측에서는, 소오스 영역(10) 측 아래로부터 전도체 선(510) 위로 향하는 자기장이 형성된다.
또한, 드레인 영역(20) 측에서는, 전도체 선(510) 위로부터 드레인 영역(20) 측 아래로 향하는 자기장이 형성된다.
즉, 전도체 선(510)에 전류가 흐름에 따라 소오스 영역(10) 측의 자기장 방향과 드레인 영역(20) 측의 자기장 방향은 반대가 된다.
이에 따라, 그래핀 나노 리본(2)에서 드레인 영역(20)으로부터 소오스 영역(10)으로 전류가 흐르는 동안에 전도체 선(510)에 전류가 흐르면, 전도체 선(510)과 채널 영역(50)의 교차 영역이 스핀 봉쇄(spin blockage) 영역으로 작용하므로, 그래핀 나노 리본(2)에서 드레인 영역(20)으로부터 소오스 영역(10)으로 전류가 흐르지 못한다.
더 나아가, 그래핀 나노 리본(2)의 채널 영역(50)과 전도체 선(510)의 교차 영역에 형성된 양자점(Quantum dot) 영역(Q)에 있어서, 전도체 선(510) 위에서 양자점(Quantum dot) 영역(Q) 아래로 향하는 자속들과 그 반대 방향의 자속들은 상쇄된다. 즉, 양자점(Quantum dot) 영역(Q)에는 자력이 영향을 미치지 않는다.
따라서, 드레인 영역(20)의 전위, 소오스 영역(10)의 전위 및 전도체 선(510)의 전류를 제어하여, 양자점(Quantum dot) 영역(Q)에 전자를 가두거나 방출할 수 있다.
도 7은 전도체 선(510)의 위쪽으로부터 아래쪽으로 전류가 흐르는 경우를 보여주는 도 5의 나노 트랜지스터의 평면도이다. 도 7에서 도 5 및 6과 동일한 참조 부호는 동일한 부재를 가리킨다.
도 5 및 7을 참조하면, 전도체 선(510)의 위쪽으로부터 아래쪽으로 전류가 흐르는 경우, 앙페에르(Ampere)의 오른나사 법칙에 따라 자기장이 발생되므로, 소오스 영역(10) 측에서는, 전도체 선(510) 위로부터 소오스 영역(10) 측 아래로 향하는 자기장이 형성된다.
또한, 드레인 영역(20) 측에서는, 드레인 영역(20) 측 아래로부터 전도체 선(510) 위로 향하는 자기장이 형성된다.
즉, 전도체 선(510)에 전류가 흐름에 따라 소오스 영역(10) 측의 자기장 방향과 드레인 영역(20) 측의 자기장 방향은 반대가 된다.
이에 따라, 그래핀 나노 리본(2)에서 드레인 영역(20)으로부터 소오스 영역(10)으로 전류가 흐르는 동안에 전도체 선(510)에 전류가 흐르면, 전도체 선(510)과 채널 영역(50)의 교차 영역이 스핀 봉쇄(spin blockage) 영역으로 작용하므로, 그래핀 나노 리본(2)에서 드레인 영역(20)으로부터 소오스 영역(10)으로 전류가 흐르지 못한다.
더 나아가, 그래핀 나노 리본(2)의 채널 영역(50)과 전도체 선(510)의 교차 영역에 형성된 양자점(Quantum dot) 영역(Q)에 있어서, 전도체 선(510) 위에서 양자점(Quantum dot) 영역(Q) 아래로 향하는 자속들과 그 반대 방향의 자속들은 상쇄된다. 즉, 양자점(Quantum dot) 영역(Q)에는 자력이 영향을 미치지 않는다.
따라서, 드레인 영역(20)의 전위, 소오스 영역(10)의 전위 및 전도체 선(510)의 전류를 제어하여, 양자점(Quantum dot) 영역(Q)에 전자를 가두거나 방출할 수 있다.
이상 설명된 바와 같이, 본 발명에 따른 나노 트랜지스터에 의하면, 그래핀 나노 리본에 사용되는 그래핀(graphene) 물질이 탄소로 이루어진 단층의 2차원 구조를 가진다. 또한, 그래핀 나노 리본의 모서리가 "지그재그(zig-zag)" 형상의 대칭 구조를 가질 경우, 금속의 성질이 나타난다. 그리고, 그래핀 나노 리본의 모서리가 "팔걸이-의자(armchair)" 형상의 대칭 구조를 가질 경우, 그 폭에 따라서 반도체 또는 금속의 성질이 나타난다.
여기에서, 전도체 선에 전류가 흐름에 따라 소오스 영역 측의 자기장 방향과 드레인 영역 측의 자기장 방향은 반대가 된다.
이에 따라, 그래핀 나노 리본에서 드레인 영역으로부터 소오스 영역으로 전류가 흐르는 동안에 전도체 선에 전류가 흐르면, 교차 영역이 스핀 봉쇄(spin blockage) 영역으로 작용하므로, 그래핀 나노 리본에서 드레인 영역으로부터 소오스 영역으로 전류가 흐르지 못한다.
이와 반대로, 전도체 선에 전류가 흐르지 않을 경우, 그래핀 나노 리본에서 드레인 영역으로부터 소오스 영역으로 전류가 계속 흐를 수 있다.
즉, 본 발명에 따른 나노 트랜지스터에 의하면, 그래핀 나노 리본에서 드레인 영역으로부터 소오스 영역으로 흐르는 전류가 전도체 선에 흐르는 전류에 의하여 제어된다.
따라서, 본 발명에 따른 나노 트랜지스터에 의하면, 그래핀 나노 리본 및 전도체 선이 이용됨에 따라 제어의 정밀도가 향상될 수 있다.
더 나아가, 그래핀 물질은 나노 소자와 관련된 물질들 중에서 가장 높은 전자 이동도를 가진다. 따라서, 본 발명에 따른 나노 트랜지스터에 의하면, 동작 속도도 급격히 향상될 수 있다.
이제까지 본 발명에 대하여 바람직한 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 본 발명을 구현할 수 있음을 이해할 것이다. 그러므로 상기 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 특허청구범위에 의해 청구된 발명 및 청구된 발명과 균등한 발명들은 본 발명에 포함된 것으로 해석되어야 한다.
나노 트랜지스터 뿐만 아니라 메모리를 위한 나노 셀에 이용될 수 있다.
1,5...나노 트랜지스터, 2...그래핀 나노 리본,
10...소오스 영역, 20...드레인 영역,
50...채널 영역, 110,510...전도체 선,
120...제2 실리콘 옥사이드 층, 121...제1 실리콘 옥사이드 층,
150...실리콘 웨이퍼, Q...양자점 영역.
10...소오스 영역, 20...드레인 영역,
50...채널 영역, 110,510...전도체 선,
120...제2 실리콘 옥사이드 층, 121...제1 실리콘 옥사이드 층,
150...실리콘 웨이퍼, Q...양자점 영역.
Claims (6)
- 그래핀(graphene) 물질로 형성되어, 소오스 영역, 드레인 영역 및 상기 소오스 영역과 드레인 영역 사이의 채널 영역을 구비한 그래핀 나노 리본;
상기 그래핀 나노 리본 위에 형성된 절연층; 및
상기 절연층 위에서 상기 그래핀 나노 리본의 채널 영역의 길이 방향에 대하여 교차한 방향으로 형성된 전도체 선을 포함하여,
상기 전도체 선에 전류가 흐름에 따라 상기 소오스 영역 측의 자기장 방향과 상기 드레인 영역 측의 자기장 방향이 반대가 되고,
상기 그래핀 나노 리본에서 상기 드레인 영역으로부터 상기 소오스 영역으로 흐르는 전류가 상기 전도체 선에 흐르는 전류에 의하여 제어되는 나노 트랜지스터. - 삭제
- 제1항에 있어서,
실리콘 웨이퍼 위에 제1 실리콘 옥사이드 층이 형성되고,
상기 제1 실리콘 옥사이드 층 위에 상기 그래핀 나노 리본이 형성되며,
상기 절연층이 제2 실리콘 옥사이드 층으로 된 나노 트랜지스터. - 제1항에 있어서,
상기 그래핀 나노 리본의 채널 영역과 상기 전도체 선의 교차 영역에서 상기 전도체 선에 구멍이 형성되어, 상기 전도체 선의 구멍이 양자점 영역으로 작용하는 나노 트랜지스터. - 제1항에 있어서,
상기 전도체 선이 금속 재질로 된 나노 트랜지스터. - 제1항에 있어서,
상기 전도체 선이 초전도체 재질로 된 나노 트랜지스터.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100030453A KR101101387B1 (ko) | 2010-04-02 | 2010-04-02 | 그래핀과 전도체 선을 이용한 나노 트랜지스터 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100030453A KR101101387B1 (ko) | 2010-04-02 | 2010-04-02 | 그래핀과 전도체 선을 이용한 나노 트랜지스터 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20110111066A KR20110111066A (ko) | 2011-10-10 |
| KR101101387B1 true KR101101387B1 (ko) | 2012-01-02 |
Family
ID=45027348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100030453A KR101101387B1 (ko) | 2010-04-02 | 2010-04-02 | 그래핀과 전도체 선을 이용한 나노 트랜지스터 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101101387B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8932941B2 (en) | 2012-08-29 | 2015-01-13 | Samsung Electronics Co., Ltd. | Graphene device and method of fabricating the same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20080109549A (ko) * | 2007-06-13 | 2008-12-17 | 삼성전자주식회사 | 앰비폴라 물질을 이용한 전계효과 트랜지스터 및 논리회로 |
-
2010
- 2010-04-02 KR KR1020100030453A patent/KR101101387B1/ko active IP Right Grant
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20080109549A (ko) * | 2007-06-13 | 2008-12-17 | 삼성전자주식회사 | 앰비폴라 물질을 이용한 전계효과 트랜지스터 및 논리회로 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8932941B2 (en) | 2012-08-29 | 2015-01-13 | Samsung Electronics Co., Ltd. | Graphene device and method of fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20110111066A (ko) | 2011-10-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Shin et al. | Si-based ultrasmall multiswitching single-electron transistor operating at room-temperature | |
| Liu et al. | Spintronics in two-dimensional materials | |
| Cao et al. | The future transistors | |
| Bai et al. | Very large magnetoresistance in graphene nanoribbons | |
| Fujiwara et al. | Single electron tunneling transistor with tunable barriers using silicon nanowire metal-oxide-semiconductor field-effect transistor | |
| US8659009B2 (en) | Locally gated graphene nanostructures and methods of making and using | |
| Nam Do et al. | Negative differential resistance in zigzag-edge graphene nanoribbon junctions | |
| US8841650B2 (en) | Electronic-structure modulation transistor | |
| Horibe et al. | Lithographically defined few-electron silicon quantum dots based on a silicon-on-insulator substrate | |
| Tracy et al. | Few-hole double quantum dot in an undoped GaAs/AlGaAs heterostructure | |
| Kuhlmann et al. | Ambipolar quantum dots in undoped silicon fin field-effect transistors | |
| Zhou et al. | Phosphorus-doping-induced rectifying behavior in armchair graphene nanoribbons devices | |
| Hashimoto et al. | Tunneling magnetoresistance phenomenon utilizing graphene magnet electrode | |
| Uddin et al. | Gate depletion of an InSb two-dimensional electron gas | |
| EP2786416B1 (en) | Field-effect transistor with two-dimensional channel realized with lateral heterostructures based on hybridized graphene | |
| Yamada et al. | Fabrication and characterization of p-channel Si double quantum dots | |
| Okamura et al. | Electron transport in endohedral metallofullerene Ce@ C82 single-molecule transistors | |
| Lin et al. | Ambipolar field-effect transistors by few-layer InSe with asymmetry contact metals | |
| Goyal et al. | Enhanced thermally aided memory performance using few-layer ReS2 transistors | |
| Mueller et al. | Single-charge transport in ambipolar silicon nanoscale field-effect transistors | |
| KR101101387B1 (ko) | 그래핀과 전도체 선을 이용한 나노 트랜지스터 | |
| Rössler et al. | Highly tunable hybrid quantum dots with charge detection | |
| Tanaka et al. | Ballistic transport in periodically modulated MgZnO/ZnO two-dimensional electron systems | |
| US8860106B2 (en) | Spin filter and driving method thereof | |
| Tseng et al. | Heat rectification effect of serially coupled quantum dots |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20141209 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20161111 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20171204 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20181203 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20191202 Year of fee payment: 9 |