JP2007134721A - 相補型カーボン・ナノチューブ・トリプル・ゲート技術 - Google Patents
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Abstract
【課題】ＣＮＴＦＥＴの固有の両極性の性質を克服するＣＮＴ技術を提供して、安定なｐ型ＣＮＴＦＥＴおよびｎ型ＣＮＴＦＥＴを提供する。
【解決手段】ＣＮＴＦＥＴの両極性の性質を克服するために、ソース／ドレイン・ゲート１２５が、ソース／ドレイン電極１０５と反対の側のＣＮＴ１１０の下に導入される。ソース／ドレイン・ゲート１２５は、正電圧または負電圧のいずれかをＣＮＴ端部１１１に印加するために使用され、それにより、対応するＦＥＴをそれぞれｎ型またはｐ型ＣＮＴＦＥＴのいずれかに設定する。また、一方がｎ型ＣＮＴＦＥＴに、他方がｐ型ＣＮＴＦＥＴに設定された隣接する２つのＣＮＴＦＥＴにより、相補型ＣＮＴＦＥＴをデバイス内に組み込むことができる。
【選択図】図１
【解決手段】ＣＮＴＦＥＴの両極性の性質を克服するために、ソース／ドレイン・ゲート１２５が、ソース／ドレイン電極１０５と反対の側のＣＮＴ１１０の下に導入される。ソース／ドレイン・ゲート１２５は、正電圧または負電圧のいずれかをＣＮＴ端部１１１に印加するために使用され、それにより、対応するＦＥＴをそれぞれｎ型またはｐ型ＣＮＴＦＥＴのいずれかに設定する。また、一方がｎ型ＣＮＴＦＥＴに、他方がｐ型ＣＮＴＦＥＴに設定された隣接する２つのＣＮＴＦＥＴにより、相補型ＣＮＴＦＥＴをデバイス内に組み込むことができる。
【選択図】図１
Description
本発明は、一般にカーボン・ナノチューブ半導体デバイスに関し、より詳細には、固有の両極性の性質（ambipolar properties）を克服し、閾値電圧調整を可能にするように構成されたカーボン・ナノチューブ電界効果トランジスタ、およびそのようなトランジスタを組み込んだ相補型カーボン・ナノチューブ・デバイスに関する。
カーボン・ナノチューブ（すなわち、ナノ・スケールの中空グラファイト管）は、その立体配座の幾何形状（conformational geometry）に応じて、金属特性または半導体特性のいずれかを示すことができる。近年、シリコン半導体デバイスが遭遇するスケーリング限界を克服するために、カーボン・ナノチューブ電界効果トランジスタ（ＣＮＴＦＥＴ）などの半導体カーボン・ナノチューブ（ＣＮＴ）デバイスの使用が提案されている。さらに、半導体ＣＮＴが、相補型インバータなどの相補型デバイスにとって望ましい特性である高いトランスコンダクタンス（transconductance）を示すことから、相補型金属酸化物半導体（ＣＭＯＳ）技術を模倣した相補型ＣＮＴＦＥＴ回路も提案されている。しかし、そうするためには２つの基本的な障害がある。第１に、ＣＮＴは、ソースおよびドレイン電極とＣＮＴとの接合部でのショットキーバリア接触の形成により、本質的に両極性のＦＥＴを形成する。第２に、ＣＮＴＦＥＴの閾値電圧（Ｖｔ）が、チャネルのドーピングなどの従来の方法では容易に制御されないため、閾値電圧を相補型ＣＮＴＦＥＴに適合した値へと調整するために、何らかの手段が必要となる。
したがって、ＣＮＴＦＥＴを、より具体的には、固有の両極性の性質を克服し、閾値電圧調整を可能にするように構成されたカーボン・ナノチューブ・トランジスタを組み込んだ相補型ＣＮＴデバイスを提供することが有利である。
前述の観点から、本明細書では、カーボン・ナノチューブ（ＣＮＴ）電界効果トランジスタ（ＦＥＴ）の固有の両極性の性質を克服し、任意で、独立した閾値調整が可能なＣＮＴ技術を開示する。本発明の一実施形態は、安定なｐ型ＣＮＴＦＥＴまたは安定なｎ型ＣＮＴＦＥＴのいずれかを提供する。本発明の別の実施形態は、前述のような安定なｐ型ＣＮＴＦＥＴおよび安定なｎ型ＣＮＴＦＥＴを組み込んだ相補型ＣＮＴデバイス（例えば、相補型ＣＮＴインバータ）を提供する。
より具体的には、本発明の安定なｎ型ＣＮＴＦＥＴまたはｐ型ＣＮＴＦＥＴの一実施形態は、第１の側（side）、第２の側、および両端部（opposing ends）を有する、少なくとも１つのカーボン・ナノチューブ（ＣＮＴ）を含む。説明の便宜上、本明細書には、単一のＣＮＴを使用する、本発明のＣＮＴＦＥＴの実施形態が記載されている。しかし、本発明のＣＮＴＦＥＴには、単一のＣＮＴまたは複数のＣＮＴのどちらを組み込んでもよいことが予見されており、添付の図面に示されている。具体的には、ＣＮＴは、中央チャネル領域と、中央チャネル領域の両側に（すなわち、両端部に）ソース／ドレイン電極とを有する。ソース／ドレイン電極は、両端部でＣＮＴの第１の側と接触する。ＣＮＴＦＥＴ構造はさらに、ＣＮＴのチャネル領域に電位を与えてＣＮＴＦＥＴを導電状態から非導電状態にする（すなわち、ＦＥＴをオンまたはオフにする）ための第１のゲート（すなわち、フロント・ゲート）と、ＣＮＴの両端部のフェルミ準位を価電子帯または伝導帯のいずれかへ移動させて、それによりＣＮＴＦＥＴをｐ型ＦＥＴまたはｎ型ＦＥＴのいずれかに設定するための第２のゲート（すなわち、ソース／ドレイン・ゲート）とを含み、任意で、ＣＮＴのチャネル領域に予め選択された電位を与えてＣＮＴＦＥＴの閾値電圧を調整するための第３のゲート（すなわち、バック・ゲート）を含む。各ゲート（すなわち、第１のゲート、第２のゲート、および第３のゲート）は、ゲート導電体（例えば、ドープされたポリシリコン、タングステンシリサイド、またはその他の任意の適切な導電性材料）およびゲート誘電体（例えば、二酸化シリコンまたはその他の任意の適切な誘電体材料）を含む。
第１のゲートは、ＣＮＴの第１の側のチャネル領域上で、ソース／ドレイン電極の間に配置される。
第２のゲートは、ＣＮＴの第２の側でソース／ドレイン電極と反対の側に配置される。具体的には、第２のゲートは、ＣＮＴの各端部に配置される。前述のように、第２のゲートは、ｐ型ＦＥＴまたはｎ型ＦＥＴそれぞれのいずれかにＣＮＴＦＥＴを設定するために、所定（負または正のいずれか）の電圧に調整される。例えば、ＣＮＴのソース／ドレイン電極に印加される負バイアス（すなわち、負電圧）は、フェルミ準位を価電子帯へ押しやり、その結果ソース／ドレイン電極の下では正孔が優位となることによって、ＣＮＴ内の正孔の数を増やすことができる。その結果形成される構造は、ｐ型ＦＥＴとして機能する。その代わりに、ＣＮＴのソース／ドレイン電極に印加される正バイアス（すなわち、正電圧）は、フェルミ準位を伝導帯へ移動させ、その結果ソース／ドレイン電極の下の電子を優位にすることによって、ＣＮＴ内の電子の数を増やすことができる。その結果形成される構造は、ｎ型ＦＥＴとして機能する。第２のゲートは、ＣＮＴ下の２つの第２のゲート間にギャップ（すなわち、誘電体が充填されたスペース）があるように形成される。２つのソース／ドレイン・ゲート間のギャップは、第２のゲートに影響されないＣＮＴの領域を画定し、したがって、このギャップのサイズが、ＣＮＴＦＥＴのチャネル領域を画定する。また、第１のゲートと第２のゲートは、カーボン・ナノチューブ内の導電性を最適化するために、ある程度重なることができる（例えば、第１のゲートは、ギャップ上に整列され、第２のゲートの一部分上に延在することができる）。さらに、ＣＮＴの第１の側の第１のゲートと、ＣＮＴの第２の側の第２のゲートとの相対的な位置決めにより、第２のゲートと第１のゲートとの間の寄生容量を最小化し、第２のゲートとソース／ドレイン電極との間の寄生抵抗を防ぐ。
任意で、ＣＮＴの第２の側でチャネル領域下に第３のゲートを配置することができる。前述のように、ＣＮＴＦＥＴの閾値電圧を調整するために、第３のゲートを予め選択された追加の電圧にバイアスすることができる。第３のゲートは、ソース／ドレイン電極近傍においてＣＮＴへの第２のゲートの効果を損なわない程度まで、第２のゲートよりもＣＮＴに近づけて配置することができる。また、第３のゲートは、ＣＮＴからの距離が第２のゲートと同じとなるように、２つの第２のゲート間のギャップ内に配置することもできる。しかし、ＣＮＴＦＥＴの駆動電流は、第３のゲートのゲート誘電体が第１のゲートおよび第２のゲート双方のゲート誘電体よりも厚くなるように、ギャップ下に第３のゲートを配置することによって最適化することができる。第３のゲートがギャップの下にある場合、ギャップのサイズはさらに、第３のゲートが作用できるカーボン・ナノチューブの領域（すなわち、閾値電圧を調整するために、予め選択された電位を与えることができる領域）を画定する。
前述のように、本発明の別の実施形態は、上記の安定なｐ型ＣＮＴＦＥＴおよび安定なｎ型ＣＮＴＦＥＴ双方を組み込んだ相補型ＣＮＴデバイス（例えば、相補型インバータ）を提供する。より具体的には、相補型ＣＮＴデバイスの一実施形態は、２つのトランジスタ（すなわち、第１のトランジスタおよび第２のトランジスタ）を含む。第１および第２のトランジスタはそれぞれ、少なくとも１つの（前述の）カーボン・ナノチューブと、（前述の）ソース／ドレイン電極と、（前述の）第１のゲートと、（前述の）第２のゲートとを含み、任意で、（前述の）第３のゲートを含む。本発明のＣＮＴＦＥＴの場合と同様に、説明の便宜上、第１および第２のトランジスタそれぞれの中に単一のＣＮＴを使用する、本発明の相補型ＣＮＴデバイスの実施形態が記載されている。しかし、本発明は、第１および第２のトランジスタそれぞれの中に、単一のＣＮＴまたは複数のＣＮＴのどちらを組み込んでもよいことが予見されており、添付の図面に示されている。隣接するトランジスタ（すなわち、第１および第２のトランジスタ）は、トランジスタのうちの一方をｎ型ＣＮＴＦＥＴに、他方をｐ型ＣＮＴＦＥＴに設定することによって、相補型ＣＮＴデバイス（例えば、相補型ＣＮＴインバータ）内に組み込むことができる。具体的には、第２のゲートを介して第１のトランジスタの両端部に印加される正電圧は、第１のトランジスタを安定なｎ型トランジスタに設定する（前述の詳細な説明を参照）。第２のゲートを介して第２のトランジスタの両端部に印加される負電圧は、第２のトランジスタを安定なｐ型トランジスタに設定する（前述の詳細な説明を参照）。さらに、第３のゲートが、（例えば、前述の）第１および第２のトランジスタ双方のチャネル領域の下に配置される場合、第３のゲートを使用して、相補型ＣＮＴデバイス内のｎ型およびｐ型ＣＮＴＦＥＴそれぞれの閾値電圧を独立して調整することができる。
また、本明細書では、本発明のＣＮＴＦＥＴ構造および相補型ＣＮＴデバイス構造の形成方法を開示する。より具体的には、以下の方法ステップによって、単一のＣＮＴＦＥＴ（ｐ型またはｎ型）あるいは相補型ＣＮＴデバイス（ｐ型ＣＮＴＦＥＴおよびｎ型ＣＮＴＦＥＴ双方を有する）が形成される。
この方法は、各トランジスタ（例えば、単一のトランジスタまたは隣接する複数のトランジスタ）が、フロント・ゲート、ソース／ドレイン・ゲートを備え、さらに任意で、バック・ゲートを備える、少なくとも１つのトランジスタを形成することを含む。予め選択された電圧をフロント・ゲートに印加して、ＣＮＴのチャネル領域に電位を与え、それによりＣＮＴＦＥＴをオンまたはオフにすることができる。ＣＮＴの両端部のフェルミ準位を価電子帯または伝導帯に移動させるために、予め選択された別の電圧（例えば、予め選択された負電圧または正電圧）をソース／ドレイン・ゲートに印加し、それによりｐ型ＦＥＴまたはｎ型ＦＥＴそれぞれのいずれかにＣＮＴＦＥＴを設定することができる。任意で、予め選択された追加の電位をチャネル領域に与えてＣＮＴＦＥＴの閾値電圧を独立して調整するために、予め選択された追加の電圧をバック・ゲートに印加することができる。それぞれのゲート構造（すなわち、フロント・ゲート、ソース／ドレイン・ゲート、およびバック・ゲート）は、それらがそれぞれ、対応するゲート導電体（例えば、ドーピングされたポリシリコン、タングステンシリサイド、またはその他の任意の適切な導電性材料）、およびＣＮＴに隣接した対応するゲート誘電体（例えば、二酸化シリコンまたはその他の任意の適切な誘電体材料）を含むように、従来の方法を使用して形成される。
より具体的には、少なくとも１つのトランジスタは、任意でバック・ゲート構造を（例えば、基板上の絶縁体層に接して）形成することによって形成される。ソース／ドレイン・ゲートは、好ましくはバック・ゲート上に形成され、ギャップによって隔てられ、その結果、バック・ゲートがギャップの下に整列される。両端部およびチャネル領域を有するカーボン・ナノチューブが形成され、その結果、ソース／ドレイン・ゲートが両端部の下に整列され、ギャップ（したがって、バック・ゲート）がチャネル領域の下となる。駆動電流を最適化するために、バック・ゲート上にソース／ドレイン・ゲートを形成することにより、バック・ゲートとカーボン・ナノチューブとの間のバック・ゲート誘電体を、第２のゲートとカーボン・ナノチューブとの間のソース／ドレイン・ゲート誘電体よりも厚く形成できることが当業者には理解されよう。さらに、ソース／ドレイン電極が、カーボン・ナノチューブ上に形成され、その結果ソース／ドレイン電極は、ソース／ドレイン・ゲートと反対の側でカーボン・ナノチューブの両端部に接触する。また、フロント・ゲートもＣＮＴ上に形成される。具体的には、フロント・ゲートは、ソース／ドレイン電極間のチャネル領域上に形成される。ギャップ上にフロント・ゲートを整列させ、各ソース／ドレイン・ゲートの一部分上にフロント・ゲートを延在させることによって、カーボン・ナノチューブ内の導電性を最適化できる。負電位または正電位をそれぞれ、ソース／ドレイン電極と反対の側のＣＮＴの両端部に印加することによって、少なくとも１つのトランジスタをｐ型ＦＥＴまたはｎ型ＦＥＴのいずれかに設定することができる。少なくとも２つの隣接するトランジスタが形成される場合、隣接する２つのトランジスタのうちの一方を安定なＰ型トランジスタに、前記隣接する２つのトランジスタのうちの他方を安定なｎ型トランジスタに設定することによって、それらのトランジスタを相補型ＣＮＴインバータ内に組み込むことができる。
本発明の実施形態のこれらの態様およびその他の態様は、以下の説明および添付の図面と共に考慮されると、よりよく認識され理解されるであろう。しかし、以下の説明は、本発明の好ましい実施形態およびそれらの多数の具体的な詳細を示しているが、例示のために与えられたものであり、限定するものではないことを理解すべきである。本発明の趣旨から逸脱せずに、本発明の実施形態の範囲内で多くの変更と改変を行うことができ、本発明はそのような改変すべてを包含する。
本発明の実施形態は、図面を参照して、以下の詳細な説明からよりよく理解されるであろう。
本発明の実施形態、ならびにそれらの様々な特徴および有利な詳細は、添付の図面に示され、以下の説明で詳述される非限定的な実施形態に関してより完全に説明される。図面において示される特徴は、必ずしも一定の倍率で描画されているというわけではないことに留意されたい。周知の構成要素および処理技法の説明は、不必要に本発明の実施形態を不明瞭にしないために省略されている。本明細書で用いられる例は、単に、本発明の実施形態を実行できる方法の理解を容易にし、さらに、当業者が本発明の実施形態を実行できるようにすることだけが意図されている。したがって、それらの例を、本発明の範囲を限定するものとして解釈すべきではない。
前述のように、シリコン半導体デバイスが遭遇するスケーリング限界を克服するために、ＣＮＴ電界効果トランジスタ（ＣＮＴＦＥＴ）などのカーボン・ナノチューブ（ＣＮＴ）デバイスの使用が提案されている。さらに、ＣＮＴは、相補型デバイス（例えば、相補型インバータ）にとって望ましい特性である高いトランスコンダクタンスを示す。したがって、ＣＮＴを使用して相補型金属酸化物半導体（ＣＭＯＳ）技術を模倣する相補型ＣＮＴＦＥＴ回路を形成することが望ましい。しかし、そうするためには２つの基本的な障害がある。第１に、ＣＮＴは、ソースおよびドレイン電極とＣＮＴとの間の接合部でのショットキーバリア接触の形成により、本質的に両極性のＦＥＴを形成する。第２に、ＣＮＴＦＥＴの閾値電圧（Ｖｔ）が、本質的に、ｎ型ＦＥＴ用には負であり、ｐ型ＦＥＴ用には正であるため、閾値電圧を相補型ＣＮＴＦＥＴに適合した値へと調整するために、何らかの手段が必要となる。
ＣＮＴＦＥＴのこの両極性の性質を克服するために、いくつかの従来技術の方法が提案されている。ある方法は、ｐ型またはｎ型ＦＥＴのいずれかが形成されるように、ＣＮＴのソース／ドレイン領域の表面に有機分子をドーピングすることを含む。この方法は、ＦＥＴの形成中に追加の処理ステップを必要とし、この方法では、ユーザがこの両極性の性質を利用することができない。別の方法は、ソース／ドレイン電極とフロント・ゲートとの間のＣＮＴのソース／ドレイン領域上にソース／ドレイン・ゲートを導入することを含む。ｎ型ＦＥＴまたはｐ型ＦＥＴそれぞれを形成するために、ソース／ドレイン・ゲートに印加される予め選択された電圧を使用して、ＣＮＴの端部領域内に電子層または正孔層を形成することができる。しかし、これらのソース／ドレイン・ゲートのサイズは、電極とフロント・ゲートとの間の限定されたスペースによって制限される。さらに、ソース／ドレイン・ゲートの位置がＣＮＴ上であることにより、ソース／ドレイン・ゲートとソース／ドレイン電極との間に寄生抵抗が生じ、さらにソース／ドレイン・ゲートとフロント・ゲートとの間に寄生容量も生じる。したがって、改良型のＣＮＴＦＥＴ、より詳細には、固有の両極性の性質を克服し、閾値電圧調整を可能にするように構成された、改良型の相補型ＣＮＴデバイスを提供することが有利である。
前述の観点から、本明細書では、カーボン・ナノチューブ（ＣＮＴ）電界効果トランジスタ（ＦＥＴ）の固有の両極性の性質を克服し、任意で、独立した閾値調整を可能にするＣＮＴ技術が開示される。本発明の一実施形態は、安定なｐ型ＣＮＴＦＥＴまたは安定なｎ型ＣＮＴＦＥＴのいずれかを提供する。本発明の別の実施形態は、安定なｐ型ＣＮＴＦＥＴおよび安定なｎ型ＣＮＴＦＥＴ双方を組み込んだ相補型ＣＮＴデバイス（例えば、相補型ＣＮＴインバータ）を提供する。ＣＮＴＦＥＴの両極性の性質を克服し、ＣＮＴＦＥＴの閾値電圧を独立して調整するために、本発明の構造では、バック・ゲートと共に「仮想（virtual）」ソース／ドレイン・ゲートを使用して、（ＣＮＴＦＥＴおよび相補型ＣＮＴデバイスを含む）完全に集積化されたＣＮＴ技術を説明する。具体的には、各ＣＮＴＦＥＴに対して２つのゲート層が基板上に導入されて、自己整合型仮想ソース／ドレイン（ＶＳＤ）ゲートおよびバック・ゲートをそれぞれ形成する。ＣＮＴは、２つのゲート層上に導入される。ＣＮＴ上には、ソース／ドレイン・コンタクト（すなわち、ソース／ドレイン電極）が形成され、その結果ソース／ドレイン・コンタクトはＣＮＴの端部と接触する。最後に、この２つの電極の間のＣＮＴ内のチャネル領域上にフロント・ゲート（すなわち、アクティブ・ゲート）が形成される。このようにして、寄生容量および寄生抵抗が最小化される。
より具体的には、図１および図２は共に、基板１０３上の絶縁体１０２（例えば、浅いトレンチ分離構造またはその他の分離構造あるいはその両方を含む、酸化物またはその他の誘電体材料の１つまたは複数の層）内にある安定なｎ型ＣＮＴＦＥＴまたはｐ型ＣＮＴＦＥＴ１００の一実施形態を示している。ＣＮＴＦＥＴ１００は、第１の側１１７、第２の側１１８、および両端部１１１を有する、少なくとも１つのカーボン・ナノチューブ（ＣＮＴ）１１０を備える。説明の便宜上、本明細書には、単一のＣＮＴを使用するＣＮＴＦＥＴの実施形態が記載されている。しかし、本発明のＣＮＴＦＥＴには、単一のＣＮＴまたは複数のＣＮＴ１１０のどちらを組み込んでもよいことが予見されており、図２に示されている。具体的には、ＣＮＴ１１０は、中央チャネル領域１１３と、チャネル領域１１３の両側に（すなわち、両端部１１１に）ソース／ドレイン電極１０５とを有する。ソース／ドレイン電極１０５は、両端部１１１でＣＮＴ１１０の第１の側１１７と接触する。ＣＮＴＦＥＴ構造１００はさらに、ＣＮＴ１１０のチャネル領域１１３に電位を与えてＣＮＴＦＥＴ１００をオンまたはオフにするための第１のゲート１１５（すなわち、フロント・ゲート）と、ＣＮＴ１１０の両端部１１０に予め選択されたフェルミ電位（Fermi potential）を与えてＣＮＴＦＥＴ１００をｐ型ＦＥＴまたはｎ型ＦＥＴのいずれかに設定するための第２のゲート１２５（すなわち、ソース／ドレイン・ゲート）とを含み、任意で、ＣＮＴ１１０のチャネル領域１１３に予め選択された電位を与えてＣＮＴＦＥＴ１００の閾値電圧を調整するための第３のゲート１３５（すなわち、バック・ゲート）を含む。各ゲート（すなわち、第１のゲート１１５、第２のゲート１２５、および第３のゲート１３５）は、ＣＮＴ１１０に隣接するゲート誘電体（例えば、二酸化シリコンまたはその他の任意の適切な誘電体材料）に接するゲート導電体（例えば、ドープされたポリシリコン、タングステンシリサイド、またはその他の任意の適切な導電性材料）を含む。異なるゲート用のゲート導電体およびゲート誘電体は、同じ導電性材料および誘電体材料を含んでもよく、異なる導電性材料および誘電体材料を含んでもよい。各ゲートは、さらにゲート・コンタクト（例えば、第１のゲート・コンタクト１１６、第２のゲート・コンタクト１２６、および第３のゲート・コンタクト１３６）を含み、このゲート・コンタクトを介して対応するゲートに電圧を供給することができる。
第１のゲート１１５は、ＣＮＴ１１０の第１の側１１７のチャネル領域１１３上で、ソース／ドレイン電極１０５の間に配置される。
第２のゲート１２５は、ＣＮＴ１１０の第２の側１１８でソース／ドレイン電極１０５と反対の側に配置される。具体的には、第２のゲート１２５は、ＣＮＴ１１０の各端部１１１に配置される。前述のように、第２のゲート１２５は、ｐ型ＦＥＴまたはｎ型ＦＥＴそれぞれのいずれかにＣＮＴＦＥＴ１００を設定するために、ＣＮＴ１１０の端部領域１１１のフェルミ準位を価電子帯または伝導帯のいずれかの方に配置する（すなわち、調整する）ためのものである。例えば、第２のゲート１２５に印加される負バイアス（すなわち、負電圧）は、ソース／ドレイン電極の下のフェルミ準位を価電子帯へ移動させることによって（すなわち、ＣＮＴの両端部で正孔を優位にすることによって）ＣＮＴ１１０内の正孔の数を大幅に増やすことができる。その結果形成される構造は、ｐ型ＦＥＴとして機能する。その代わりに、図１に示すように、第２のゲート１２５に印加される正バイアス（すなわち、正電圧）は、ソース／ドレイン電極の下のフェルミ準位を伝導帯へ移動させることによって（すなわち、ＣＮＴの両端部で電子を優位にすることによって）ＣＮＴ内の電子の数を大幅に増やすことができる。その結果形成される構造は、ｎ型ＦＥＴとして機能する。第２のゲート１２５は、ＣＮＴ１１０下の２つの第２のゲート１２５間にギャップ１２８（すなわち、誘電体が充填されたスペース）があるように形成される。２つのソース／ドレイン・ゲート１２５間のギャップ１２８は、第２のゲート１２５に影響されないＣＮＴ１１０の領域を画定し、したがって、このギャップ１２８のサイズ１０８が、ＣＮＴＦＥＴ１１０のチャネル領域１１３を画定する。また、第１のゲート１１５と第２のゲート１２５は、カーボン・ナノチューブ１１０内の導電性を最適化するために、ある程度重なることができる（例えば、第１のゲート１１５は、ギャップ１２８上に整列され、第２のゲート１２５の一部分上に延在することができる）。さらに、ＣＮＴ１１０の第１の側１１７にある第１のゲート１１５と、ＣＮＴ１１０の第２の側１１８にある第２のゲート１２５との相対的な位置決めにより、第２のゲート１２５と第１のゲート１１５との間の寄生容量を最小化し、さらに第２のゲート１２５とソース／ドレイン電極１０５との間の寄生抵抗も防ぐことができる。
任意で、ＣＮＴ１１０の第２の側１１８でチャネル領域１１３下に第３のゲート１３５を配置することができる。前述のように、ＣＮＴＦＥＴ１００の閾値電圧を独立して調整するために、第３のゲート１３５に印加される予め選択された追加の電圧を使用して、予め選択された電位をＣＮＴ１１０のチャネル領域１１３に与えることができる。第３のゲート１３５は、ＣＮＴ１１０への第２のゲート１２５の効果が損なわれない程度まで、第２のゲート１２５よりもＣＮＴ１１０に近づけて配置することができる。また、第３のゲート１３５は、ＣＮＴ１１０からの距離が第２のゲート１２５と同じとなるように、２つの第２のゲート１２５間のギャップ１２８内に配置することもできる。しかし、ＣＮＴＦＥＴ１００の駆動電流は、第３のゲートのゲート誘電体（すなわち、バック・ゲート誘電体１０７）が第１のゲート１１５および第２のゲート１２５それぞれのゲート誘電体１１４および１０６よりも厚くなるように、ギャップ１２８下に第３のゲート１３５を配置することによって最適化することができる。第３のゲート１３５がギャップ１２８の下にある場合、ギャップ１２８のサイズ１０８はさらに、第３のゲート１３５が作用できるカーボン・ナノチューブ１１０の領域１０９（すなわち、閾値電圧を調整するために、予め選択された電位を与えることができる領域１０９）を画定する。
図３および図４は共に、基板２０３上の絶縁材料２０２（例えば、酸化物）内に、前述の安定なｐ型ＣＮＴＦＥＴ４００および安定なｎ型ＣＮＴＦＥＴ３００双方を組み込んだ相補型ＣＮＴデバイス２００（例えば、相補型インバータ）の一実施形態を示している。より具体的には、相補型ＣＮＴデバイス２００は、隣接する２つのトランジスタ（すなわち、第１のトランジスタ３００および第２のトランジスタ４００）を含む。第１および第２のトランジスタ３００および４００はそれぞれ、少なくとも１つの（前述の）カーボン・ナノチューブ３１０、４１０と、（前述の）ソース／ドレイン電極３０５、４０５と、（前述の）第１のゲート３１５、４１５と、（前述の）第２のゲート３２５、４２５とを含み、任意で、（前述の）第３のゲート３３５、４３５を含む。本発明のＣＮＴＦＥＴ１００の場合と同様に、説明の便宜上、第１および第２のトランジスタ３００、４００それぞれの中に単一のＣＮＴ３１０、４１０を使用する、本発明の相補型ＣＮＴデバイス２００の実施形態が記載されている。しかし、本発明は、第１および第２のトランジスタ３００、４００それぞれの中に、単一のＣＮＴ３１０、４１０または複数のＣＮＴ３１０、４１０のどちらを組み込んでもよいことが予見されており、図４に示されている。隣接するトランジスタ（すなわち、第１および第２のトランジスタ３００、４００）は、トランジスタのうちの一方をｎ型ＣＮＴＦＥＴ３００に、他方をｐ型ＣＮＴＦＥＴ４００に設定するように、隣接するトランジスタのＣＮＴ内のフェルミ準位を調整することによって、相補型ＣＮＴデバイス２００（例えば、相補型ＣＮＴインバータ）内に組み込むことができる。具体的には、第２のゲート３２５に印加される正電圧は、第１のトランジスタ３００の両端部３１１のフェルミ準位を伝導帯へ移動させ、それにより、第１のトランジスタ３００を安定なｎ型トランジスタに設定する（前述の詳細な説明を参照）。第２のゲート４２５に印加される負電圧は、第２のトランジスタ４００の両端部４１１のフェルミ準位を価電子帯へ移動させ、それにより、第２のトランジスタを安定なｐ型トランジスタに設定する（前述の詳細な説明を参照）。さらに、第３のゲート３３５、４３５が、（例えば、前述の）第１および第２のトランジスタ３００、４００双方のチャネル領域３１３、４１３の下に配置される場合、第３のゲート３３５、４３５を使用して、相補型ＣＮＴデバイス２００内のｎ型およびｐ型ＣＮＴＦＥＴ３００、４００それぞれの閾値電圧を独立して調整することができる。具体的には、第３のゲート３３５、４３５に印加される予め選択された追加の電圧は、ＣＮＴＦＥＴの閾値電圧を独立して調整するように、予め選択された電位をＣＮＴのチャネル領域に与えるために使用することができる。
図５は、図１および図２のｐ型およびｎ型ＣＮＴＦＥＴ構造１００、ならびに図３および図４の相補型ＣＮＴデバイス構造２００の形成方法を示している。より具体的には、以下の方法ステップによって、単一のＣＮＴＦＥＴ１００（ｐ型またはｎ型）あるいは相補型ＣＮＴデバイス２００（ｐ型ＣＮＴＦＥＴ４００およびｎ型ＣＮＴＦＥＴ３００双方を有する）が形成される。
この方法は、各トランジスタ（例えば、単一のトランジスタまたは隣接する複数のトランジスタ）が、フロント・ゲート、ソース／ドレイン・ゲートを備え、さらに任意で、バック・ゲートを備える、少なくとも１つのトランジスタを形成することを含む（５００）。（ステップ５０８で）フロント・ゲートは、ＣＮＴＦＥＴをオンまたはオフにするために、ＣＮＴのチャネル領域に電位を与えることができるように形成される。（ステップ５１２または５１４で）ｐ型ＦＥＴまたはｎ型ＦＥＴそれぞれのいずれかにＣＮＴＦＥＴを設定するために、ソース／ドレイン・ゲートに印加される予め選択されたバイアス（例えば、予め選択された正電圧または負電圧）が、ＣＮＴの両端部のフェルミ準位を価電子帯または伝導帯に移動させるように、（後述するステップ５０４で）ソース／ドレイン・ゲートが形成される。（ステップ５１６（以下の詳細な説明を参照）で、）ＣＮＴＦＥＴの閾値電圧を独立して調整するために、バック・ゲートに印加される予め選択された追加の電圧が、チャネル領域に予め選択された電位を与えることができるように、（ステップ５０２で）バック・ゲートが任意で形成される。それぞれのゲート構造（すなわち、フロント・ゲート、ソース／ドレイン・ゲート、およびバック・ゲート）は、それらそれぞれが、ＣＮＴに隣接した対応するゲート誘電体（例えば、二酸化シリコンまたはその他の任意の適切な誘電体材料）に接して対応するゲート導電体（例えば、ドーピングされたポリシリコン、タングステンシリサイド、またはその他の任意の適切な導電性材料）を含むように、従来の方法を使用して形成される。
より具体的には、少なくとも１つのトランジスタは、任意でバック・ゲート構造を（例えば、基板上の絶縁体層に接して）形成することによって形成される（５０２）。ソース／ドレイン・ゲートは、好ましくはバック・ゲート上に形成され、ギャップによって隔てられ、その結果、バック・ゲートがギャップの下に整列される（５０４）。両端部およびチャネル領域を有するカーボン・ナノチューブが形成され、その結果、ソース／ドレイン・ゲートが両端部の下に整列され、ギャップ（したがって、バック・ゲート）がチャネル領域の下となる（５０６）。駆動電流を最適化するために、バック・ゲート上にソース／ドレイン・ゲートを形成することにより、バック・ゲートとカーボン・ナノチューブとの間のバック・ゲート誘電体を、第２のゲートとカーボン・ナノチューブとの間のソース／ドレイン・ゲート誘電体よりも厚く形成できることが当業者には理解されよう。ソース／ドレイン電極がカーボン・ナノチューブ上に形成され、その結果ソース／ドレイン電極は、ソース／ドレイン・ゲートと反対の側で両端部に接触する（５１０）。また、フロント・ゲートもＣＮＴ上に形成される（５０８）。具体的には、フロント・ゲートは、ソース／ドレイン電極間のチャネル領域上に形成される。ギャップ上にフロント・ゲートを整列させ、各ソース／ドレイン・ゲートの一部分上にフロント・ゲートを延在させることによって、カーボン・ナノチューブ内の導電性を最適化できる（５０９）。負電圧または正電圧をそれぞれ、ソース／ドレイン電極に印加することによって、少なくとも１つのトランジスタをｐ型ＦＥＴまたはｎ型ＦＥＴのいずれかに設定することができる（５１２）。少なくとも２つの隣接するトランジスタが形成される場合、隣接する２つのトランジスタのうちの一方を安定なｐ型トランジスタに、前記隣接する２つのトランジスタのうちの他方を安定なｎ型トランジスタに設定することによって、それらのトランジスタを相補型ＣＮＴインバータ内に組み込むことができる（５１４）。（ステップ５１２で）単一のＣＮＴＦＥＴが形成される、または（ステップ５１４で）複数のＣＮＴＦＥＴを有する相補型ＣＮＴデバイスが形成されると、各ＣＮＴＦＥＴの閾値電圧を独立して調整するために、予め選択された追加の電圧をバック・ゲートに印加することができる（５１６）。特に、チャネル領域の電位により、フロント・ゲート電圧がソース電圧と同じ場合には、自由電子または正孔が極めて少なくなるが、ソース電圧に対するフロント・ゲート電圧がｎ型ＣＮＴＦＥＴの（正の値を有する）閾値電圧よりも上である場合には、電子の数が多くなり、またはソース電圧に対するフロント・ゲート電圧がｐ型ＣＮＴＦＥＴの（負の値を有する）閾値電圧よりも下である場合には、正孔の数が多くなるようにバック・ゲート電圧を調整することができる。相補型ＣＮＴＦＥＴの動作のために、ｐ型およびｎ型ＣＮＴＦＥＴの閾値電圧の絶対値はそれぞれ、ゼロ未満のｐ型閾値電圧およびゼロよりも大きいｎ型閾値電圧を有する、相補型ＣＮＴＦＥＴ回路を動作させるために使用される電源電圧未満である。
したがって、上で開示されているのは、ＣＮＴＦＥＴの固有の両極性の性質を克服し、任意で、独立した閾値調整を可能にするＣＮＴ技術である。本発明の一実施形態は、安定なｐ型ＣＮＴＦＥＴまたは安定なｎ型ＣＮＴＦＥＴを提供する。本発明の別の実施形態は、相補型ＣＮＴデバイスを提供する。ＣＮＴＦＥＴ内の両極性の性質を克服するために、ソース／ドレイン・ゲートが、ソース／ドレイン電極と反対の側のＣＮＴの下に導入される。ソース／ドレイン・ゲートは、ｎ型またはｐ型ＣＮＴＦＥＴそれぞれのいずれかにＦＥＴを設定するために、ＣＮＴの端部のフェルミ準位を伝導帯または価電子帯へと位置付けるために使用される。一方がｎ型ＣＮＴＦＥＴに、他方がｐ型ＣＮＴＦＥＴに設定された、隣接する２つのＦＥＴは、相補型ＣＮＴデバイス内に組み込むことができる。個々のＣＮＴＦＥＴの閾値電圧を独立して調整するために、ＣＮＴの下、特にフロント・ゲートと反対の側のＣＮＴのチャネル領域の下にバック・ゲートを導入することもできる。これらのＣＮＴＦＥＴは、最小化された寄生容量および寄生抵抗を示し、したがって、ごくわずかな電力を使用し、非常に高速度をもたらす超高密度相補型回路内に組み込むことができる。さらに、プロセス、環境、またはその他の変動要因（variable）に応じてＣＮＴＦＥＴの閾値電圧を調整する能力により、回路歩留りの向上がもたらされる。最後に、本発明のＣＮＴＦＥＴに関連する製造コストは、別の方法ではソースおよびドレイン領域のドーピングに関連するステップを除去したことにより、および達成可能な回路密度の増加から、従来技術に関連する製造コストよりも低い。
特定実施形態の前述の説明は、当業者（others）が、現在の知識を適用することによって、上位概念（genericconcept）から逸脱することなく、これらの特定実施形態を様々な用途のために容易に改変するまたは適合させるあるいはその両方ができ、したがって、そのような適合および改変は、開示された実施形態の均等物の意味および範囲内に含まれるべきであり、またそのように意図されている、本発明の全般的な性質を十分に（sofully）示すであろう。本明細書で使用される表現または用語は、説明を目的とするものであり、限定するものではないことを理解されたい。したがって、好ましい実施形態に関して本発明を説明してきたが、添付の特許請求の趣旨および範囲内にある改変を行っても本発明を実施できることが当業者には理解されよう。
１００ ＣＮＴＦＥＴ（カーボン・ナノチューブ電界効果トランジスタ）
１０２ 絶縁体
１０３ 基板
１０５ ソース／ドレイン電極
１０６ ゲート誘電体
１０７ バック・ゲート誘電体
１０８ サイズ
１０９ 領域
１１０ カーボン・ナノチューブ（ＣＮＴ）
１１１ 端部
１１３ チャネル領域
１１４ ゲート誘電体
１１５ 第１のゲート（フロント・ゲート）
１１６ 第１のゲート・コンタクト
１１７ 第１の側
１１８ 第２の側
１２５ 第２のゲート（ソース／ドレイン・ゲート）
１２６ 第２のゲート・コンタクト
１２８ ギャップ
１３５ 第３のゲート（バック・ゲート）
１３６ 第３のゲート・コンタクト
２００ 相補型ＣＮＴデバイス
２０２ 絶縁体
２０３ 基板
３００ 第１のトランジスタ（ｎ型ＦＥＴ）
３０５ ソース／ドレイン電極
３１０ カーボン・ナノチューブ
３１１ 端部
３１３ チャネル領域
３１５ 第１のゲート
３２５ 第２のゲート
３３５ 第３のゲート
４００ 第２のトランジスタ（ｐ型ＦＥＴ）
４０５ ソース／ドレイン電極
４１０ カーボン・ナノチューブ
４１１ 端部
４１３ チャネル領域
４１５ 第１のゲート
４２５ 第２のゲート
４３５ 第３のゲート
１０２ 絶縁体
１０３ 基板
１０５ ソース／ドレイン電極
１０６ ゲート誘電体
１０７ バック・ゲート誘電体
１０８ サイズ
１０９ 領域
１１０ カーボン・ナノチューブ（ＣＮＴ）
１１１ 端部
１１３ チャネル領域
１１４ ゲート誘電体
１１５ 第１のゲート（フロント・ゲート）
１１６ 第１のゲート・コンタクト
１１７ 第１の側
１１８ 第２の側
１２５ 第２のゲート（ソース／ドレイン・ゲート）
１２６ 第２のゲート・コンタクト
１２８ ギャップ
１３５ 第３のゲート（バック・ゲート）
１３６ 第３のゲート・コンタクト
２００ 相補型ＣＮＴデバイス
２０２ 絶縁体
２０３ 基板
３００ 第１のトランジスタ（ｎ型ＦＥＴ）
３０５ ソース／ドレイン電極
３１０ カーボン・ナノチューブ
３１１ 端部
３１３ チャネル領域
３１５ 第１のゲート
３２５ 第２のゲート
３３５ 第３のゲート
４００ 第２のトランジスタ（ｐ型ＦＥＴ）
４０５ ソース／ドレイン電極
４１０ カーボン・ナノチューブ
４１１ 端部
４１３ チャネル領域
４１５ 第１のゲート
４２５ 第２のゲート
４３５ 第３のゲート
Claims (22)
- 第１の側、第２の側、および両端部を有し、前記両端部の間にチャネル領域を含む、少なくとも１つのカーボン・ナノチューブと、
前記第１の側で前記両端部に接触するソース／ドレイン電極と、
前記第１の側で前記ソース／ドレイン電極間の前記チャネル領域上にある第１のゲートと、
前記第２の側で前記ソース／ドレイン電極と反対の側にある第２のゲートとを含むカーボン・ナノチューブ・トランジスタであって、
前記第２のゲートに印加される予め選択された電圧が、該カーボン・ナノチューブ・トランジスタをｐ型トランジスタおよびｎ型トランジスタのうちの一方に設定する、カーボン・ナノチューブ・トランジスタ。 - 前記第２のゲート間に、前記カーボン・ナノチューブ内の前記チャネル領域のサイズを規定するギャップをさらに含む、請求項１に記載のカーボン・ナノチューブ・トランジスタ。
- 前記第２のゲート間にギャップをさらに含み、前記カーボン・ナノチューブ内の導電性を最適化するために、前記第１のゲートが、前記ギャップ上に整列され、前記第２のゲート上に重なる、請求項１に記載のカーボン・ナノチューブ・トランジスタ。
- 前記第１の側の前記第１のゲートおよび前記第２の側の前記第２のゲートの相対位置が、前記第２のゲートと前記第１のゲートとの間の寄生容量を最小化し、前記第２のゲートと前記ソース／ドレイン電極との間の寄生抵抗を防ぐ、請求項１に記載のカーボン・ナノチューブ・トランジスタ。
- 第１の側、第２の側、および両端部を有し、前記両端部の間にチャネル領域を含む、少なくとも１つのカーボン・ナノチューブと、
前記第１の側で前記両端部に接触するソース／ドレイン電極と、
前記第１の側で前記ソース／ドレイン電極間の前記チャネル領域上にある第１のゲートと、
前記第２の側で前記ソース／ドレイン電極と反対の側にある第２のゲートと、
前記第２の側で前記チャネル領域の下にある第３のゲートとを含むカーボン・ナノチューブ・トランジスタであって、
前記第２のゲートに印加される予め選択された電圧が、該カーボン・ナノチューブ・トランジスタをｐ型トランジスタおよびｎ型トランジスタのうちの一方に設定し、
前記第３のゲートに印加される予め選択された追加の電圧が、該カーボン・ナノチューブ・トランジスタの閾値電圧を調整する、カーボン・ナノチューブ・トランジスタ。 - 前記第２のゲート間に、前記カーボン・ナノチューブ内の前記チャネル領域のサイズを規定するギャップをさらに含む、請求項５に記載のカーボン・ナノチューブ・トランジスタ。
- 前記第２のゲート間にギャップをさらに含み、前記第３のゲートが、前記ギャップの下に整列される、請求項５に記載のカーボン・ナノチューブ・トランジスタ。
- 前記第１のゲート、前記第２のゲート、および前記第３のゲートがそれぞれゲート誘電体を含み、駆動電流を最適化するために、前記第３のゲートの前記ゲート誘電体が、前記第１のゲートおよび前記第２のゲートの前記ゲート誘電体よりも厚い、請求項５に記載のカーボン・ナノチューブ・トランジスタ。
- 前記第２のゲート間にギャップをさらに含み、前記カーボン・ナノチューブ内の導電性を最適化するために、前記第１のゲートが、前記ギャップ上に整列され、前記第２のゲート上に重なる、請求項５に記載のカーボン・ナノチューブ・トランジスタ。
- 前記第１の側の前記第１のゲートと前記第２の側の前記第２のゲートとの相対位置により、前記第２のゲートと前記第１のゲートとの間の寄生容量を最小化し、前記第２のゲートと前記ソース／ドレイン電極との間の寄生抵抗を防ぐ、請求項５に記載のカーボン・ナノチューブ・トランジスタ。
- 第１のトランジスタと、
前記第１のトランジスタに電気的に接続された第２のトランジスタとを含み、前記第１のトランジスタおよび前記第２のトランジスタがそれぞれ、
第１の側、第２の側、および両端部を有し、前記両端部の間にチャネル領域を含む、少なくとも１つのカーボン・ナノチューブと、
前記第１の側で前記両端部に接触するソース／ドレイン電極と、
前記第１の側で前記ソース／ドレイン電極間の前記チャネル領域上にある第１のゲートと、
前記第２の側で前記ソース／ドレイン電極と反対の側にある第２のゲートとを含む相補型カーボン・ナノチューブ・デバイスであって、
前記第１のトランジスタの前記第２のゲートに印加される正電圧が、前記第１のトランジスタをｎ型トランジスタに設定し、前記第２のトランジスタの前記第２のゲートに印加される負電圧が、前記第２のトランジスタをｐ型トランジスタに設定する、相補型カーボン・ナノチューブ・デバイス。 - 前記第１のトランジスタおよび前記第２のトランジスタそれぞれがさらに、前記第２のゲート間に、前記カーボン・ナノチューブ内に前記チャネル領域を画定するギャップを含む、請求項１１に記載の相補型カーボン・ナノチューブ・デバイス。
- 前記第１のトランジスタおよび前記第２のトランジスタそれぞれがさらに、前記第２のゲート間にギャップを含み、前記カーボン・ナノチューブ内の導電性を最適化するために、前記第１のゲートが前記ギャップの上に整列され、前記第２のゲート上に重なる、請求項１１に記載の相補型カーボン・ナノチューブ・デバイス。
- 前記第１のトランジスタおよび前記第２のトランジスタの各々に対して、前記第１の側の前記第１のゲートおよび前記第２の側の前記第２のゲートの相対位置により、前記第２のゲートと前記第１のゲートとの間の寄生容量を最小化し、前記第２のゲートと前記ソース／ドレイン電極との間の寄生抵抗を防ぐ、請求項１１に記載の相補型カーボン・ナノチューブ・デバイス。
- 前記第１のトランジスタおよび前記第２のトランジスタそれぞれが、独立した閾値電圧調整を可能にするために、前記第２の側で前記チャネル領域の下に第３のゲートを含む、請求項１１に記載の相補型カーボン・ナノチューブ・デバイス。
- 少なくとも１つのトランジスタを形成することを含むカーボン・ナノチューブ・デバイスの形成方法であって、各トランジスタが、
ソース／ドレイン・ゲートを、ギャップによって分離されるようにして基板内に形成するステップと、
両端部とチャネル領域とを有するカーボン・ナノチューブを、前記ソース／ドレイン・ゲートが前記両端部の下に整列され、前記ギャップが前記チャネル領域の下にあるように、前記ソース／ドレイン・ゲート上に形成するステップと、
前記チャネル領域上にフロント・ゲートを形成するステップと、
前記カーボン・ナノチューブの前記両端部上に、それらと接触するソース／ドレイン電極を形成するステップと、
負電圧および正電圧のうちの一方を、それぞれ、前記ソース／ドレイン・ゲートに印加することにより、前記少なくとも１つのトランジスタをｐ型トランジスタおよびｎ型トランジスタのうちの一方に設定するステップとによって形成される、方法。 - 前記ギャップのサイズを規定することによって、前記チャネル領域のサイズを規定するステップをさらに含む、請求項１６に記載の方法。
- 前記ソース／ドレイン・ゲートの前記形成ステップの前に、前記チャネル領域の下に整列されるようにバック・ゲートを形成するステップと、
前記トランジスタの閾値電圧を調整するために前記バック・ゲートを使用するステップとをさらに含む、請求項１６に記載の方法。 - 前記ソース／ドレイン・ゲートの前記形成ステップがさらに、駆動電流を最適化するために、前記バック・ゲートと前記カーボン・ナノチューブとの間のバック・ゲート誘電体が、前記ソース／ドレイン・ゲートと前記カーボン・ナノチューブとの間のソース／ドレイン・ゲート誘電体よりも厚くなるように、前記バック・ゲート上に前記ソース／ドレイン・ゲートを形成するステップを含む、請求項１８に記載の方法。
- 前記ギャップのサイズを規定することにより、前記バック・ゲートが作用できる前記カーボン・ナノチューブの領域を画定するステップをさらに含む、請求項１９に記載の方法。
- 前記フロント・ゲートの前記形成ステップがさらに、前記カーボン・ナノチューブ内の導電性を最適化するために、前記ギャップ上に前記フロント・ゲートを整列させ、前記ソース／ドレイン・ゲートの各々の一部分上に前記フロント・ゲートを延在させるステップを含む、請求項１６に記載の方法。
- 前記少なくとも１つのトランジスタの前記形成ステップが、隣接する２つのトランジスタを同時に形成するステップを含み、前記方法がさらに、前記隣接する２つのトランジスタのうちの一方をｐ型トランジスタに設定し、前記隣接する２つのトランジスタのうちの他方をｎ型のトランジスタに設定することにより、相補型カーボン・ナノチューブ・インバータを形成するステップを含む、請求項１６に記載の方法。
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