JP2008135414A

JP2008135414A - 電子装置及びその製造方法

Info

Publication number: JP2008135414A
Application number: JP2005077627A
Authority: JP
Inventors: Norio Akamatsu; 則男赤松
Original assignee: University of Tokushima NUC
Current assignee: University of Tokushima NUC
Priority date: 2005-03-17
Filing date: 2005-03-17
Publication date: 2008-06-12

Abstract

【課題】ナノチューブによる電子素子を用いた電子装置を提供する。
【解決手段】Ｎ型半導体の特性を有するソース電極１５及びドレイン電極１９が両端に設けられた、Ｐ型半導体の特性を有するカーボンナノチューブ１８、及びカーボンナノチューブ１８を挟んで対向するように設けられるバイアス電極１６及び制御電極１７、を備える電子素子１０と、ソース電極１５に第１電圧Ｖ１を印加するためのソース端子１２と、バイアス電極１６に第２電圧Ｖ２を印加するためのバイアス端子１３と、制御電極１７に第３電圧を印加するための入力端子Ｖinと、を備えている。入力端子Ｖinから第２電圧Ｖ２とは異なる電圧値の第３電圧が印加されると、ソース電極１５とドレイン電極１９の間にチャネルが形成されて、第１電圧Ｖ１が、電子素子１０のドレイン１電極９から出力されるようになっている。
【選択図】図２７

Description

本発明は、電子装置及びその製造方法に係り、特にカーボンナノチューブなどのナノチューブによる電子素子を用いた電子装置及びその製造方法に関する。

相補型の回路を用いた電子装置が多くの分野において使用されている。従来、相補型の回路は、Ｐ型半導体素子とＮ型半導体素子とを組み合わせて実現されている。より具体的には、相補型の回路は、Ｐ型半導体素子及びＮ型半導体素子の特性を利用して、相補接続されたＰ型半導体素子とＮ型半導体素子とに同じ入力信号を入力することで、一方の半導体素子をオン状態、他方の半導体素子をオフ状態にすることで所望の機能を実現するようになっている。

例えば、相補型のインバータ回路は、半導体素子としてＰ型ＭＯＳ（Metal Oxide Semiconductor）トランジスタ、Ｎ型ＭＯＳトランジスタをそれぞれ１個ずつ用いて構成される。Ｐ型ＭＯＳトランジスタは、ソース端子が電源に接続され、ドレイン端子が出力端子に接続される。Ｎ型ＭＯＳトランジスタは、ソース端子が接地され、ドレイン端子が出力端子に接続される。Ｐ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタのゲート端子には、入力端子が接続される。Ｐ型ＭＯＳトランジスタのソース端子には電源から正電圧が印加され、Ｎ型ＭＯＳトランジスタのソース端子には接地電圧（０Ｖ）が印加される。

入力端子から「ハイ論理」が入力されると、Ｎ型ＭＯＳトランジスタがオン状態になり、Ｐ型ＭＯＳトランジスタがオフ状態になる。そのために、Ｎ型ＭＯＳトランジスタのソース端子とドレイン端子のみが導通状態になり、Ｎ型ＭＯＳトランジスタのソース端子に印加されている接地電圧が出力端子にも印加されることになる。接地電圧は「ロー論理」になるので、出力端子からは「ロー論理」が出力される。

入力端子から「ロー論理」が入力されると、Ｐ型ＭＯＳトランジスタがオン状態になり、Ｎ型ＭＯＳトランジスタがオフ状態になる。そのために、Ｐ型ＭＯＳトランジスタのソース端子とドレイン端子のみが導通状態になり、Ｐ型ＭＯＳトランジスタのソース端子に印加されている電源の正電圧が出力端子にも印加されることになる。電源の正電圧は「ハイ論理」になるので、出力端子からは「ハイ論理」が出力される。

このように相補型の回路では、必ず一方のトランジスタが非道通状態になるので、電源から接地へ直通する電流が遮断される。そのために、静的な消費電力が少なくなり、低消費電力の電子装置が実現される。

近年、カーボンナノチューブを用いた新たなトランジスタ（以下、「ＣＮＴトランジスタ」という）等の電子素子が研究、開発されている。
カーボンナノチューブは、炭素原子がハニカム形状に配列されて構成されるグラファイトシートを円筒状に形成した構造を有している。カーボンナノチューブの電気的特性は、直径や螺旋度（chirality：カイラリティ）によって変化する。つまり、直径や、円筒の軸に対してグラファイトシートをどの程度傾けて巻いた形状にするかにより、カーボンナノチューブの導電性が大きく変化する。このような直径及びカイラリティの組み合わせにより、カーボンナノチューブは、金属、Ｎ型半導体、或いはＰ型半導体と同じ電気的特性を有することができる。また、カーボンナノチューブは、熱伝導性に優れている。そのために、電子デバイスにカーボンナノチューブに用いた場合、熱特性の優れた動作を示すことを期待されている。

これらのＣＮＴトランジスタは、従来からあるシリコンのトランジスタと同様の構成である。
ＣＮＴトランジスタが従来のトランジスタと同様の構成を持つので、ＣＮＴトランジスタを用いた電子装置も従来の電子装置と基本的な構成に変わりがない。例えば、ＣＮＴトランジスタを用いてインバータ回路を構成する場合、Ｐ型トランジスタの特性を有するＣＮＴトランジスタと、Ｎ型トランジスタの特性を有するＣＮＴトランジスタとをそれぞれ１個ずつ用いて、従来と同様の回路構成で実現できる。これは相補型の回路以外の回路でも同じである。

ＣＮＴトランジスタを用いた電子装置を従来の電子装置と同じ回路構成にすると、従来からの技術の蓄積を有効に利用できるという点では優れている。また、トランジスタのサイズがカーボンナノチューブを用いることにより劇的に小さくなるので、回路全体の小型化、動作速度の向上、省電力化が容易に実現される。

しかし、従来のトランジスタをＣＮＴトランジスタに置き換えただけの電子回路には、以下のような問題がある。
（ａ）狭い領域にＰ型トランジスタの特性を有するＣＮＴトランジスタＮ型のトランジスタの特性を有するＣＮＴトランジスタとを構成する必要があるので、製造工程が複雑になり、またコストが高くなりがちである。
（ｂ）狭い領域にＰ型トランジスタの特性を有するＣＮＴトランジスタとＮ型トランジスタの特性を有するＣＮＴトランジスタとが混在することになり、ラッチアップ現象が発生し、電源から接地への直通電流が発生して、ロジカルな制御が困難になり、コンピュータが暴走する可能性がある。
（ｃ）そもそも、Ｐ型トランジスタの特性を有するＣＮＴトランジスタとＮ型トランジスタの特性を有するＣＮＴトランジスタとを狭い領域に作り分けることが困難である。
（ｄ）Ｐ型トランジスタの特性を有するＣＮＴトランジスタとＮ型トランジスタの特性を有するＣＮＴトランジスタとでキャリアが異なるために、それぞれのＣＮＴトランジスタでスイッチング速度が異なり、出力波形に歪みが生じやすい。

このように、カーボンナノチューブのような新素材を用いても、従来からの置き換えで電子装置に用いるだけでは、十分にその特性を利用したことにはならない。

本発明は、上記の問題に鑑み、ＣＮＴトランジスタのような、ナノチューブによる電子素子を用いた電子装置及びその製造方法を提供することを課題とする。

上記課題を解決する本発明の電子装置は、第１の半導体の特性を有するナノチューブ、第２の半導体の特性を有し前記ナノチューブの両端に設けられる電極、及び前記ナノチューブを挟んで対向するように設けられる第１導体及び第２導体、を有する電子素子と、前記電子素子の２つの前記電極のいずれか一方に第１電圧を印加するための第１端子と、前記電子素子の前記第１導体及び前記第２導体のいずれか一方に第２電圧を印加するための第２端子と、前記電子素子の前記第１導体及び前記第２導体の他方に第３電圧を印加するための入力端子と、を備えて構成される。この電子装置は、前記入力端子から前記第２電圧とは異なる電圧値の前記第３電圧が印加されると、前記ナノチューブの両端に設けられた電極間にチャネルが形成されて、前記第１電圧が、前記電子素子の２つの前記電極の他方から出力されるように構成される。

第１の半導体の特性、第２の半導体の特性とは、Ｐ型半導体の特性、Ｎ型半導体の特性である。この電子装置は、電子素子をスイッチング素子として用いることができる。つまり、第３電圧により第１電圧を出力するか否かを制御することができる。
なお、前記第１電圧の電圧値が可変である場合に、前記入力端子から前記第２電圧とは異なる電圧値の前記第３電圧が印加されると、前記電子素子は、２つの前記電極の前記他方から電圧値が可変の前記第１電圧を出力する。例えば、パストランジスタのように信号経路上に電子素子が設けられる場合に、この電子素子により信号経路の接続、切断を行うことができるようになる。

本発明の他の電子装置は、第１の半導体の特性を有するナノチューブ、第２の半導体の特性を有し前記ナノチューブの両端に設けられる電極、及び前記ナノチューブを挟んで対向するように設けられる第１導体及び第２導体、をそれぞれ有する第１、第２電子素子と、前記第１電子素子の２つの前記電極のいずれか一方に第１電圧を印加するための第１端子と、前記第２電子素子の２つの前記電極のいずれか一方に第２電圧を印加するための第２端子と、前記第１電子素子の前記第１導体及び前記第２導体のいずれか一方に第３電圧を印加するための第３端子と、前記第２電子素子の前記第１導体及び前記第２導体のいずれか一方に第４電圧を印加するための第４端子と、前記第１、第２電子素子のそれぞれの前記第１導体及び前記第２導体の他方に、前記第３電圧と第４電圧のいずれかに等しい電圧値の第５電圧を印加するための入力端子と、を備えて構成される。この電子装置は、前記入力端子から前記第３電圧に等しい電圧値の前記第５電圧が印加されると、前記第２電子素子の前記ナノチューブの両端に設けられた電極間にチャネルが形成されて、前記第２電圧が、前記第２電子素子の２つの前記電極の他方から出力されるとともに、前記入力端子から前記第４電圧に等しい電圧値の前記第５電圧が印加されると、前記第１電子素子の前記ナノチューブの両端に設けられた電極間にチャネルが形成されて、前記第１電圧が、前記第２電子素子の２つの前記電極の他方から出力されるように構成される。

この電子装置に用いられる電子素子は、同じ種類のものである。そのために、従来のこの種の電子装置のように、Ｐ型半導体、Ｎ型半導体を共存させるために生じる上記の（ａ）、（ｂ）、（ｃ）、（ｄ）のような問題は解消される。
なお、このような電子装置において、前記第１電子素子の２つの前記電極の前記他方と前記第２電子素子の２つの前記電極の前記他方とを接続して構成すると、前記第５電圧の電圧値に応じて前記第１電圧と前記第２電圧とのいずれかが出力される相補型の電子装置となる。

このような電子装置は、同じ電圧が印加される導体、電極を共通にしても動作に支障がない。例えば、前記第１電子素子の前記第１導体及び前記第２導体の他方と前記第２電子素子の前記第１導体及び前記第２導体の他方とには、入力端子から同じ第５電圧が印加されるので、これらを同一の導体により構成することができる。また、前記第３電圧と前記第４電圧とが同じ電圧値の場合には、前記第１電子素子の前記第１導体及び前記第２導体のいずれか一方と前記第２電子素子の前記第１導体及び前記第２導体のいずれか一方とを、同一の導体により構成することができる。

本発明の他の電子装置の製造方法は、第１の半導体の特性を有するとともにその両端に第２の半導体の特性を有する電極が設けられたナノチューブを、このナノチューブの軸から見て直線上に３以上並ぶように形成する段階と、所定の１のナノチューブを挟んで対向する２のナノチューブをそれぞれ導体に置き換える段階と、前記所定の１のナノチューブの２つの前記電極のいずれか一方に第１電圧を印加するための第１端子、２つの前記導体のいずれか一方に第２電圧を印加するための第２端子、及び２つの前記導体の他方に第３電圧を印加するための入力端子を形成する段階と、を含んでいる。この方法により、２つの前記導体に異なる電圧を印加することで、前記所定の１のナノチューブの２つの前記電極間にチャネルを形成して、前記第１電圧が、前記所定の１のナノチューブの２つの前記電極の他方から出力される電子素子、を有する電子装置を製造することができる。

本発明の他の電子装置の製造方法は、第１の半導体の特性を有するとともにその両端に第２の半導体の特性を有する電極が設けられたナノチューブを、このナノチューブの軸から見て直線上に３以上並ぶように形成しておき、所定の１のナノチューブを挟んで対向する２のナノチューブをそれぞれ導体に置き換えることで、２つの前記導体に異なる電圧を印加することで、前記所定の１のナノチューブの２つの前記電極間にチャネルを形成して、前記第１電圧が、前記所定の１のナノチューブの２つの前記電極の他方から出力される第１電子素子及び第２電子素子を形成する段階と、前記第１電子素子の２つの前記電極のいずれか一方に第１電圧を印加するための第１端子、前記第２電子素子の２つの前記電極のいずれか一方に第２電圧を印加するための第２端子、前記第１電子素子の前記第１導体及び前記第２導体のいずれか一方に第３電圧を印加するための第３端子、前記第２電子素子の前記第１導体及び前記第２導体のいずれか一方に第４電圧を印加するための第４端子、及び前記第１、第２電子素子のそれぞれの前記第１導体及び前記第２導体の他方に、前記第３電圧と第４電圧のいずれかに等しい電圧値の第５電圧を印加するための入力端子を形成する段階と、を含んでいる。この方法により、前記入力端子から前記第３電圧に等しい電圧値の前記第５電圧が印加されると、前記第２電子素子の前記ナノチューブの両端に設けられた電極間にチャネルが形成されて、前記第２電圧が、前記第２電子素子の２つの前記電極の他方から出力されるとともに、前記入力端子から前記第４電圧に等しい電圧値の前記第５電圧が印加されると、前記第１電子素子の前記ナノチューブの両端に設けられた電極間にチャネルが形成されて、前記第１電圧が、前記第２電子素子の２つの前記電極の他方から出力される電子装置を製造することができる。

以下、本発明の実施形態を図面を参照して説明する。

＜動作原理＞
図１〜図５は、本発明の電子素子によるＣＮＴトランジスタの動作原理を説明するための図である。このカーボンナノチューブ１は、Ｐ型半導体の特性を有するものである。

図１では、カーボンナノチューブ１の軸に対して平行に、カーボンナノチューブ１を挟む位置に２つの電極が対向して配置される。本明細書では、一方の電極をバイアス電極２、他方の電極を制御電極３という。バイアス電極２及び制御電極３は、カーボンナノチューブ１の長さ以上の大きさで構成される。バイアス電極２には電源４の陰極が接続されており、制御電極３には電源４の陽極が接続されている。これによりバイアス電極２には電源４から負電圧が印加され、制御電極３には電源４から正電圧が印加される。なお本明細書では、バイアス電極２に印加される電圧をバイアス電圧、制御電極３に印加される電圧を制御電圧という。

図２では、バイアス電極２及び制御電極３が板状に形成されており、対向する面が、カーボンナノチューブ１を挟んで平行になっている。図３では、バイアス電極２及び制御電極３のカーボンナノチューブ１側の面が、カーボンナノチューブの側面に沿った形状に形成される。このように、バイアス電極２及び制御電極３は、カーボンナノチューブ１の側面を挟んで対向するように配置されていればよい。バイアス電極２及び制御電極３とカーボンナノチューブ１との間は絶縁されている。例えば、単にバイアス電極２及び制御電極３とカーボンナノチューブ１との間に間隙を設けて構成してもよく、またバイアス電極２及び制御電極３とカーボンナノチューブ１との間にＳｉＯ_２等の絶縁体を挟むように構成してもよい。

図４は、バイアス電極２及び制御電極３に電源４から電圧が印加された場合に発生する電界Ｅと、電界Ｅにより形成される反転層５とを表している。バイアス電極２に電源４から負電圧が印加され、制御電極３に電源４から正電圧が印加されると、制御電圧３からバイアス電極２に向かって電界Ｅが発生する。電界Ｅが発生すると、カーボンナノチューブ１内の電子がカーボンナノチューブ１の制御電極３側に移動する。これによりＰ型半導体の特性を有するカーボンナノチューブ１内に、Ｎ型半導体の特性を有する領域が形成される。カーボンナノチューブ１内で、電子が移動してＮ型半導体の特性を有することになった領域を反転層５という。バイアス電極２及び制御電極３は、カーボンナノチューブ１の長さと同じかそれ以上の長さで構成されるために、電界Ｅは、カーボンナノチューブ１の全体に対して平行に発生する。

電源４の正負を逆に接続した場合、つまりバイアス電極２に正電圧、制御電圧３に負電圧が印加されると、電界Ｅはバイアス電極２から制御電極３の向きに発生する。これにより反転層５がカーボンナノチューブ１のバイアス電極２側に形成される。
バイアス電極２及び制御電極３に同じ電圧を印加した場合、バイアス電極２と制御電極３との間に電界Ｅは発生しない。そのために、カーボンナノチューブ１内の電子が移動せず、反転層５が形成されることはない。

図５は、図１のカーボンナノチューブ１の両端にソース電極６及びドレイン電極７を設けた構成を表している。カーボンナノチューブ１はＰ型半導体の特性を有しており、ソース電極６及びドレイン電極７はＮ型半導体の特性を有している。
電源４からバイアス電極２及び制御電極３にそれぞれ異なる電圧が印加されると、図４に示すように電界Ｅが発生する。カーボンナノチューブ１には、電界Ｅの発生により、反転層が形成される。反転層は、カーボンナノチューブ１内に形成されるＮ型半導体の特性を有する領域である。反転層の形成により、ソース電極６とドレイン電極７とが導通状態になる。バイアス電極２及び制御電極３に同じ電圧が印加されると、電界Ｅが発生しないので反転層が形成されない。その結果、ソース電極６とドレイン電極７とが導通状態にならない。

このように、バイアス電極２及び制御電極３に印加する電圧により、カーボンナノチューブ１に反転層５が形成されるか否か、また反転層５が形成される場合にそれがカーボンナノチューブ１のバイアス電極２側か或いは制御電極３側かが決まる。また、カーボンナノチューブ１の両端にソース電極及びドレイン電極を設けると、バイアス電極２及び制御電極３に印加する電圧により、ソース電極とドレイン電極との間が導通状態になるか否かが決まる。このようなカーボンナノチューブ１の性質を利用して、スイッチング素子やＣＮＴトランジスタ等の電子素子を実現することができる。

以上の説明では、カーボンナノチューブ１がＰ型半導体の特性を持つものとして説明したが、Ｎ型半導体の特性を有するものであっても、同様に、バイアス電極２及び制御電極３に印加する電圧によって反転層５を形成することができる。この場合の反転層５は、正孔によって負電圧が印加される電極側に形成される。反転層５は、Ｎ型半導体の特性を有するカーボンナノチューブ内のＰ型半導体の特性を有する領域に形成される。

＜トランジスタの構成＞
図６（ａ）、（ｂ）は、このようなカーボンナノチューブ１の特性を利用して構成された、ＣＮＴトランジスタの一例を表す図である。このカーボンナノチューブ１も図１と同様にＰ型半導体の特性を有するものである。本実施形態に用いられるカーボンナノチューブは、長さが１μｍ〜１ｍｍ（１０^−６〜１０^−３ｍ）であり、直径が０．５ｎｍ〜１００ｎｍ（１０^−９〜１０^−７ｍ）である。しかし、カーボンナノチューブの大きさはこれに限定されるものではなく、上記の動作原理で説明したような動作を行うものであれば、本発明の電子素子に用いることが可能である。また材質も、カーボンに限定する必要がなく、カーボン以外の材質、例えばホウ素系の材質を用いたナノチューブであっても、本発明の電子素子に用いることが可能である。

図６（ａ）のＣＮＴトランジスタでは、カーボンナノチューブ１の両端にＮ型半導体によるソース電極６及びドレイン電極７が設けられる。ソース電極６及びドレイン電極７がＮ型半導体の場合には、Ｎ型半導体の特性を有するカーボンナノチューブにより形成してもよく、またシリコンなどの他の素材によるＮ型半導体を用いて形成してもよい。ソース電極６にはソース端子６ａが設けられる。ドレイン電極７にはドレイン端子７ａが設けられる。

バイアス電極２及び制御電極３は、ソース電極６、カーボンナノチューブ１、及びドレイン電極７を足した長さと同じ大きさに構成される。バイアス電極２にはバイアス端子２ａが設けられ、制御電極３には制御端子３ａが設けられる。バイアス電極２及び制御電極３は導電性の材質で形成されており、例えば、金属、或いは金属の特性を有するカーボンナノチューブなどを用いることができる。斜線部分はＳｉＯ_２などにより形成された絶縁体８である。ソース端子６ａは絶縁体８を貫通してソース電極６に接続されており、ドレイン端子７ａは絶縁体８を貫通してドレイン電極７に接続されている。

図６（ｂ）は、ＣＮＴトランジスタの別の構成例を表す図である。図６（ａ）のＣＮＴトランジスタとは、バイアス端子２ａ及び制御端子３ａが設けられる場所が異なり、また、カーボンナノチューブ１とバイアス電極２、制御電極３との間の絶縁体が設けられていない点が異なる。ソース端子６ａは絶縁体８を貫通してソース電極６に接続されており、ドレイン端子７ａは絶縁体８を貫通してドレイン電極７に接続されており、バイアス端子２ａは絶縁体８を貫通してバイアス電極２に接続されており、制御端子３ａは絶縁体８を貫通して制御電極３に接続されている。

図６（ａ）、（ｂ）に示すように、カーボンナノチューブ１とバイアス電極２及び制御電極３との間は絶縁される。カーボンナノチューブ１とバイアス電極２及び制御電極３との間には、ＳｉＯ_２のような絶縁体を設けてもよいが、絶縁耐電圧の関係から、不活性ガスの充填、或いは真空にしてもよい。

図７〜図１０は、図６（ｂ）のＣＮＴトランジスタの動作を説明するための図である。なお、図６（ａ）のＣＮＴトランジスタも同様の動作を行うので、ここでは説明を省略する。

図７、図８は、図６（ｂ）のＣＮＴトランジスタを動作させるために２つの電源を接続した図である。このＣＮＴトランジスタは、バイアス端子２ａに第１電源ＶＤＤ１の陽極が接続され、制御端子３ａに第１電源ＶＤＤ１の陰極が接続されている。これにより第１電源ＶＤＤ１から正電圧がバイアス電極２に印加され、負電圧が制御電極３に印加されるようになっている。またＣＮＴトランジスタは、ソース端子６ａに第２電源ＶＤＤ２の陰極が接続され、ドレイン端子７ａに第２電源ＶＤＤ２の陽極が接続されている。そのために第２電源ＶＤＤ２から正電圧がドレイン電極７に印加され、負電圧がソース電極６に印加されるようになっている。

第１電源ＶＤＤ１により、バイアス電極２から制御電極３に向かって電界Ｅが発生する。電界Ｅが発生することにより、カーボンナノチューブ１内の電子がバイアス電極２側に移動する。電子の移動により、図８に示すように、カーボンナノチューブ１のバイアス電極２側に反転層５が形成される。反転層５は、Ｎ型半導体の特性を有する。反転層５、ソース電極６、及びドレイン電極７はＮ型半導体の特性を有するので、反転層５がチャネルとなってソース電極６とドレイン電極７とが導通状態になる。導通状態になることで、カーボンナノチューブ１にチャネルが形成されてドレイン電流が流れる。

図９、図１０は、図７、図８の図から第１電源ＶＤＤ１の極性を逆にして接続した場合の図である。第１電源ＶＤＤ１から負電圧がバイアス電極２に印加され、正電圧が制御電極３に印加される。このように接続することで、制御電極３からバイアス電極２に向かって電界Ｅが発生する。電界Ｅが発生することにより、図１０に示すように、反転層５によるチャネルがカーボンナノチューブ１の制御電極３側に形成され、ソース電極６とドレイン電極７とが導通状態になる。導通状態になることで、カーボンナノチューブ１にチャネルが形成されてドレイン電流が流れる。

本明細書では、図８の導通状態をバイアス電極側の導通、図１０の導通状態を制御電極側の導通という。これら２つの導通状態を用いて、相補型の回路を構成することが可能である。これについては後述する。バイアス電極側の導通及び制御電極側の導通のいずれも、電界Ｅの強さによってチャネルを形成する電子の量が決まる。ドレイン電流は、チャネルを形成する電子の量によって電流量が決まる。これによって、ＣＮＴトランジスタの電流増幅率が決まるようになっている。

図６〜図１０では、カーボンナノチューブ１がＰ型半導体の特性を有する場合について説明した。Ｐ型半導体の特性を有するので、電子がカーボンナノチューブ１内でキャリアとして働く。

これ以外にも、Ｎ型半導体の特性を有するカーボンナノチューブもＣＮＴトランジスタに用いることが可能である。この場合は、正孔がキャリアになる。また、ソース電極６及びドレイン電極７にＰ型半導体の特性を有するものが用いられる。キャリアが正孔になるために、第１電源ＶＤＤ１の極性がＰ型半導体の特性を有するカーボンナノチューブとは逆になる。つまり、バイアス電極２から制御電極３に向かって電界Ｅが発生する場合に、制御電極側の導通になり、制御電極３からバイアス電極２に向かって電界Ｅが発生する場合に、バイアス電極側の導通になる。

図７、９からわかるように、本実施形態のＣＮＴトランジスタでは、カーボンナノチューブ１に対して平行な電界Ｅが発生する。そのために、ソース電極６とドレイン電極７との間でチャネルが形成されて、カーボンナノチューブ１にドレイン電流が流れる。これは完全動作である。従来のＣＮＴトランジスタは、電流が完全に流れなくなることはないために不完全動作である。不完全動作は論理振幅の低下を招くとともに、動作速度の低下を招く。完全動作を行う本実施形態のＣＮＴトランジスタでは、従来の不完全動作に伴う論理振幅の低下、動作速度の低下を防止することができる。

＜ＣＮＴトランジスタの製造方法＞
図１１〜図２３は、本実施形態のＣＮＴトランジスタを製造する手順の一例を表す図である。ここでは、Ｎ型半導体の特性を有するカーボンナノチューブをソース電極及びドレイン電極として備えた、Ｐ型半導体の特性を持つカーボンナノチューブによるＣＮＴトランジスタを製造する場合について説明する。

まず、アーク放電、レーザ蒸発、化学的気相成長（ＣＶＤ：Chemical Vapor Deposition）等の既知の方法で、単層のカーボンナノチューブを形成する。図１１では、基板１００上に鉄、コバルト、ニッケル等の微粒子による金属触媒（本実施形態では鉄触媒１０１ａ〜１０１ｃ）の薄膜を配置しておき、ＣＶＤによりカーボンナノチューブを形成する。基板１００は、例えば従来の半導体製造に用いられるシリコンを材料とした半導体基板である。ナノチューブは、４価の元素雰囲気で所定の温度、例えば６００〜７００℃に加熱することで形成することができる。本実施形態ではカーボンナノチューブを形成するので、炭素雰囲気で６００〜７００℃に加熱することで形成する。
カーボンナノチューブを５価の元素（例えばリン）雰囲気で６００〜７００℃に加熱することで、Ｎ型半導体の特性を有するものに変化させることができる。また、カーボンナノチューブを３価の元素（例えばガリウム）雰囲気で６００〜７００℃に加熱することで、Ｐ型半導体の特性を有するものに変化させることができる。

図１１では、炭素雰囲気で６００〜７００℃に加熱してカーボンナノチューブを形成した後に、このカーボンナノチューブを５価の元素雰囲気で６００〜７００℃に加熱することで、Ｎ型半導体の特性を有するカーボンナノチューブ１０２ａ〜１０２ｃを形成する。カーボンナノチューブ１０２ａ〜１０２ｃは、軸が基板１００に対して垂直になるように形成される。また、カーボンナノチューブ１０２ａ〜１０２ｃは、軸から見ると直線上に並ぶように形成される。

引き続きＰ型半導体の特性を有するカーボンナノチューブ１０３ａ〜１０３ｃを形成する（図１２）。炭素雰囲気で６００〜７００℃に加熱して、既に形成されているカーボンナノチューブ１０２ａ〜１０２ｃの下に連続してカーボンナノチューブを形成した後に、このカーボンナノチューブを３価の元素雰囲気で６００〜７００℃に加熱することで、Ｐ型半導体の特性を有するカーボンナノチューブ１０３ａ〜１０３ｃを形成する。カーボンナノチューブ１０３ａ〜１０３ｃを形成する際には、既に形成されたカーボンナノチューブ１０２ａ〜１０２ｃをマスクしておく必要がある。マスクしなければ、電気的特性が変化するためである。また、カーボンナノチューブ１０３ａ〜１０３ｃを形成する前に、既に形成されたカーボンナノチューブ１０２ａ〜１０２ｃを適当な長さに成形するようにしてもよい。

カーボンナノチューブ１０３ａ〜１０３ｃの形成が終了すると、引き続きＮ型半導体の特性を有するカーボンナノチューブ１０４ａ〜１０４ｃを形成する（図１３）。炭素雰囲気で６００〜７００℃に加熱して、既に形成されているカーボンナノチューブ１０３ａ〜１０３ｃの下に連続してカーボンナノチューブを形成した後に、このカーボンナノチューブを５価の元素雰囲気で６００〜７００℃に加熱することで、Ｎ型半導体の特性を有するカーボンナノチューブ１０４ａ〜１０４ｃを形成する。カーボンナノチューブ１０４ａ〜１０４ｃを形成する際には、既に形成されたカーボンナノチューブ１０２ａ〜１０２ｃ、１０３ａ〜１０３ｃをマスクしておく必要がある。マスクしなければ、電気的特性が変化するためである。また、カーボンナノチューブ１０４ａ〜１０４ｃを形成する前に、既に形成されたカーボンナノチューブ１０３ａ〜１０３ｃを適当な長さに成形するようにしてもよい。

以上は、カーボンナノチューブを形成する一例であり、これ以外の方法でＮ型半導体の特性を有するカーボンナノチューブの間にＰ型半導体の特性を有するカーボンナノチューブを形成するようにしてもよい。例えば、Ｎ型半導体の特性を有するカーボンナノチューブを生成しておき、その中程をＰ型半導体の特性を有するように変化させてもよい。これは、炭素雰囲気で６００〜７００℃に加熱することでカーボンナノチューブを形成しておき、次いで、このカーボンナノチューブを５価の元素雰囲気で６００〜７００℃に加熱することでＮ型半導体の特性を有するカーボンナノチューブを形成する。その後、カーボンナノチューブの両端をマスクして３価の元素雰囲気で６００〜７００℃に加熱することで、中程をＰ型半導体の特性を有するように変化させることができる。また逆に、Ｐ型半導体の特性を有するカーボンナノチューブを生成しておき、その両端をＮ型半導体の特性を有するように変化させてもよい。この実施形態では、３つのカーボンナノチューブを形成したが、３以上であればいくつであってもよい。

カーボンナノチューブの形成が終了すると、基板１００上で、カーボンナノチューブを被覆するように樹脂（本実施形態ではレジスト１０５）を形成する（図１４）。レジスト１０５の形成は、従来の半導体製造工程でも行われており、同様の工程により形成可能である。レジスト１０５によりカーボンナノチューブが固定される。

次いで、基板１００及び鉄触媒１０１ａ〜１０１ｃを除去する（図１５）。これは、例えば研磨することで行うことができる。次いで、レジスト１０５を一部除去して、カーボンナノチューブ１０２ａ〜１０２ｃ、１０４ａ〜１０４ｃをレジスト１０５から露出させる（図１６）。レジストの除去は、従来の半導体製造工程でも行われており、同様の工程により可能である。

次いで、レジスト１０５から露出しているカーボンナノチューブ１０２ｂ、１０４ｂをレジスト１０６ａ、１０６ｂにより被覆する（図１７）。次いで、カーボンナノチューブ１０２ａ、１０２ｃ、１０３ａ、１０３ｃ、１０４ａ、１０４ｃを除去する（図１８）。カーボンナノチューブ１０２ａ、１０２ｃ、１０３ａ、１０３ｃ、１０４ａ、１０４ｃは、例えば、酸素雰囲気で約８００℃以上に加熱することで、二酸化炭素となって除去される。カーボンナノチューブ１０２ｂ、１０４ｂは、レジスト１０６ａ、１０６ｂにより被覆されているので、除去されずに残る。除去した部分は空洞になる。次いで、空洞部分に金属などの導体１０７、１０８を形成する（図１９）。導体の形成は従来の半導体製造工程でも行われており、同様の工程により可能である。次いで、カーボンナノチューブ１０２ｂ、１０４ｂを被覆しているレジスト１０６ａ、１０６ｂを除去する（図２０）。この工程も、従来の半導体製造工程と同様の工程で可能である。

次いで、カーボンナノチューブ１０２ｂ、１０４ｂ、導体１０７、１０８に端子１０９〜１１４を形成するとともに配線を行う（図２１）。端子１０９〜１１４の形成及び配線は、従来の半導体製造工程でも行われており、同様の工程により可能である。次いで、端子１０９〜１１４を被覆するように絶縁体１１５、１１６を形成する（図２２）。絶縁体１１５、１１６には、例えば、従来の半導体装置で用いられているＳｉＯ_２を用いることができる。次いで、レジスト１０５をすべて除去する（図２３）。レジストの除去は、従来の半導体製造工程でも行われており、同様の工程により可能である。

以上のような工程により、図６（ｂ）に示すようなＣＮＴトランジスタを製造することが可能である。カーボンナノチューブ１０３ｂがカーボンナノチューブ１に、カーボンナノチューブ１０２ｂがドレイン電極７に、カーボンナノチューブ１０４ｂがソース電極６に、導体１０７が制御電極３に、導体１０８がバイアス電極２に、それぞれ相当する。

従来のＣＮＴトランジスタは、カーボンナノチューブが基板に対して軸が平行になるように配置されている。これに対して、本実施形態のＣＮＴトランジスタでは、カーボンナノチューブが基板に対して軸が垂直になるように配置される。本実施形態では、絶縁体１１５、１１６が基板に相当する。そのために、基板面の法線方向からＣＮＴトランジスタを見た場合に、従来よりもＣＮＴトランジスタの占有面積が小さくなり、集積度を向上させることができる。

上記の製造手順では、カーボンナノチューブ１とバイアス電極２及び制御電極３との間が真空になる。図２３のレジスト１０５を除去した後に、不活性ガスを充填してもよい。また、図１４でレジスト１０５の代わりにＳｉＯ_２などの絶縁体によりカーボンナノチューブを被覆しておき、図２３の工程を省略して絶縁体を残すようにすると、カーボンナノチューブ１とバイアス電極２及び制御電極３との間に絶縁体を設けたＣＮＴトランジスタを製造することができる。図１８でカーボンナノチューブ１０２ａ、１０２ｃ、１０３ａ、１０３ｃ、１０４ａ、１０４ｃを除去せずに、金属の特性を有するものに変化させるようにすると、図１９のように、導体１０７、１０８を空洞部分に形成する必要はなくなる。例えば、所定の元素雰囲気で所定の温度に加熱することで、図１８でカーボンナノチューブ１０２ａ、１０２ｃ、１０３ａ、１０３ｃ、１０４ａ、１０４ｃを金属の特性を有するものに変化させる。
カーボンナノチューブ１がＮ型半導体の特性を有する場合には、図１１〜図１３の工程で、Ｎ型半導体の特性を有するカーボンナノチューブと、Ｐ型半導体の特性を有するカーボンナノチューブとを形成する順序を逆にするとよい。

ソース電極及びドレイン電極をカーボンナノチューブにより形成する場合は、上記の手順になるが、シリコン等の従来の素材を用いた半導体により形成する場合は、例えば以下のような手順になる。

まず、基板１００上にはＰ型半導体の特性を有するカーボンナノチューブを形成する。その後、レジスト１０５でカーボンナノチューブを固定して、カーボンナノチューブの両端をレジスト１０５から露出させる。露出後にカーボンナノチューブの両端に、シリコン等の従来の素材を用いたＮ型半導体によりソース電極及びドレイン電極を形成する。この後は、図１７以降の工程により、ＣＮＴトランジスタを製造することができる。なお、カーボンナノチューブがＮ型半導体の特性を有する場合には、シリコン等の従来の素材を用いたＰ型半導体によりソース電極及びドレイン電極を形成する。

上記の製造手順では、図１１〜図１３において、カーボンナノチューブを基板１００に対して軸が垂直になるように形成したが、これとは別に、軸が基板１００に対して平行になるようにカーボンナノチューブを形成するようにしてもよい。例えば、図２４に示すように基板１００に対して垂直にシリコン壁１００ａを形成しておき、このシリコン壁１００ａの壁面に鉄触媒１０１ａ〜１０１ｃを配置させてＣＶＤなどによりカーボンナノチューブを形成する。シリコン壁１００ａが図１１〜図１３の基板１００の代わりになる。このように形成すると、図１５に相当する工程で除去の対象となるのはシリコン壁１００ａ及び鉄触媒１０１ａ〜１０１ｃになる。他の工程は上記と同様である。図２５は、軸が基板１００に対して平行になるようにカーボンナノチューブが形成されたＣＮＴトランジスタを表している。

＜ＣＮＴトランジスタを用いた電子装置＞
以上のようなＣＮＴトランジスタを用いて構成した電子装置の例を以下に示す。この電子装置は、２電源で構成された相補型論理回路（インバータ回路、バッファ回路、ＮＡＮＤ回路、３状態論理回路、ＸＮＯＲ回路）、オシレータ回路、メモリ回路等である。また電子装置で用いられるパストランジスタも示す。なお本発明はこれらの電子装置に限られるものでなく、使用するＣＮＴトランジスタの種類、接続形態、電源の接続形態等により多種多様な電子装置を実現できるものである。

［インバータ回路］
図２６（ａ）、（ｂ）は、いずれも本発明のＣＮＴトランジスタにより構成された２電源のインバータ回路の構造を表す図である。図２７は、このインバータ回路を表す図である。このインバータ回路は、第１ＣＮＴトランジスタ１０、第２ＣＮＴトランジスタ２０、第１電源ＶＤＤ１、及び第２電源ＶＤＤ２を備えている。

図２６（ａ）、図２７のインバータ回路では、第１ＣＮＴトランジスタ１０の制御端子１１及び第２ＣＮＴトランジスタ２０の制御端子２１に、入力端子Ｖinが接続される。第１ＣＮＴトランジスタ１０のドレイン端子１４には、第１電源ＶＤＤ１の陽極が接続され、バイアス端子１３には、第２電源ＶＤＤ２の陽極が接続される。第２ＣＮＴトランジスタ２０のソース端子２２には、第１電源ＶＤＤ１の陰極が接続され、バイアス端子２３には、第２電源ＶＤＤ２の陰極が接続される。第１ＣＮＴトランジスタ１０のソース端子１２及び第２トランジスタ２０のドレイン端子２４には、出力端子Ｖoutが接続される。

このような構成により、第１電源ＶＤＤ１の正電圧である電圧Ｖ１が第１ＣＮＴトランジスタ１０のドレイン電極１９に印加される。第１電源ＶＤＤ１の負電圧である電圧Ｇ１が第２ＣＮＴトランジスタ２０のソース電極２５に印加される。第２電源ＶＤＤ２の正電圧である電圧Ｖ２が、第１ＣＮＴトランジスタ１０のバイアス電極１６に印加される。第２電源ＶＤＤ２の負電圧である電圧Ｇ２が第２ＣＮＴトランジスタ２０のバイアス電極２６に印加される。

図２８、図２９は、このようなインバータ回路にハイ論理（電圧Ｖ２に等しい）が入力された場合を説明するための図である。

第１ＣＮＴトランジスタ１０は、入力端子Ｖinから制御端子１１にハイ論理が入力されるために、制御電極１７に電圧Ｖ２が印加される。第１ＣＮＴトランジスタ１０のバイアス電極１６には、第２電源ＶＤＤ２から電圧Ｖ２が印加されている。制御電極１７とバイアス電極１６とに同じ電圧が印加されるために、第１ＣＮＴトランジスタ１０には電界Ｅが発生しない。そのために、第１ＣＮＴトランジスタ１０はオフ状態になる。

第２ＣＮＴトランジスタ２０は、入力端子Ｖinから制御端子２１にハイ論理が入力されるために、制御電極２７に電圧Ｖ２が印加される。第２ＣＮＴトランジスタ２０のバイアス電極２６には、第２電源ＶＤＤ２から電圧Ｇ２が印加されている。制御電極２７に印加される電圧がバイアス電極２６に印加される電圧よりも大きいために、制御電極２７からバイアス電極２６に向かって電界Ｅが発生する。これにより、カーボンナノチューブ２８は制御電極２７側の導通の状態になり、第２ＣＮＴトランジスタ２０がオン状態になる。

第１ＣＮＴトランジスタ１０がオフ状態、第２ＣＮＴトランジスタ２０がオン状態になるために、出力端子Ｖoutからは第２ＣＮＴトランジスタ２０のソース電極２５に印加される電圧が出力される。ここでは、ソース電極２５に第１電源ＶＤＤ１から電圧Ｇ１が印加されているので、出力端子Ｖoutからは電圧Ｇ１がロー論理として出力されることになる。

図３０、図３１は、このようなインバータ回路にロー論理（電圧Ｇ２に等しい）が入力された場合を説明するための図である。

第１ＣＮＴトランジスタ１０は、入力端子Ｖinから制御端子１１にロー論理が入力されるために、制御電極１７に電圧Ｇ２が印加される。第１ＣＮＴトランジスタ１０のバイアス電極１６には、第２電源ＶＤＤ２から電圧Ｖ２が印加されている。バイアス電極１６に印加される電圧が制御電極１７に印加される電圧よりも大きいために、バイアス電極１６から制御電極１７に向かって電界Ｅが発生する。これにより、カーボンナノチューブ１８はバイアス電極１６側の導通の状態になり、第１ＣＮＴトランジスタ１０がオン状態になる。

第２ＣＮＴトランジスタ２０は、入力端子Ｖinから制御端子２１にロー論理が入力されるために、制御電極２７に電圧Ｇ２が印加される。第２ＣＮＴトランジスタ２０のバイアス電極２６には、第２電源ＶＤＤ２から電圧Ｇ２が印加されている。制御電極２７とバイアス電極２６とに同じ電圧が印加されるために、第２ＣＮＴトランジスタ２０には電界Ｅが発生しない。そのために、第２ＣＮＴトランジスタ２０はオフ状態になる。

第１ＣＮＴトランジスタ１０がオン状態、第２ＣＮＴトランジスタ２０がオフ状態になるために、出力端子Ｖoutからは第１ＣＮＴトランジスタ１０のソース電極１５に印加される電圧が出力される。ここでは、ソース電極１５に第１電源ＶＤＤ１から電圧Ｖ１が印加されているので、出力端子Ｖoutからは電圧Ｖ１がハイ論理として出力されることになる。

図２８〜図３１に示すように、入力端子Ｖinにハイ論理が入力されると出力端子Ｖoutからロー論理が出力される。入力端子Ｖinにロー論理が入力されると出力端子Ｖoutからハイ論理が出力される。このように、図２６（ａ）、図２７に示す回路はインバータの動作を行う。

図２６（ｂ）のインバータ回路は、図２６（ａ）のインバータ回路と比較して、第１ＣＮＴトランジスタ１０の制御端子１１及び第２ＣＮＴトランジスタ２０の制御端子２１を同一に構成している点が異なっている。しかしこのような構成でも、図２６（ａ）と同様の動作を行うことができる。制御端子を同一に構成しているために、図２６（ａ）よりも小さい構成で同じ機能を実現できる。そのために、図２６（ａ）のインバータ回路よりも集積度が向上する。このインバータ回路は、以下のように動作する。

入力端子Ｖinから制御端子１１にハイ論理が入力されると、制御電極１７に電圧Ｖ２が印加される。バイアス電極１６には第２電源ＶＤＤ２から電圧Ｖ２が印加され、バイアス電極２６には第２電源ＶＤＤ２から電圧Ｇ２が印加されている。制御電極１７とバイアス電極１６とに同じ電圧が印加され、制御電極１７に印加される電圧がバイアス電極２６に印加される電圧よりも大きいために、制御電極１７からバイアス電極２６に向かってのみ電界Ｅが発生する。これにより、カーボンナノチューブ２８は制御電極１７側の導通の状態になる。そのために、出力端子Ｖoutからはカーボンナノチューブ２８に設けられたソース電極２５に印加される電圧が出力される。ここでは、ソース電極２５に第１電源ＶＤＤ１から電圧Ｇ１が印加されているので、出力端子Ｖoutからは電圧Ｇ１がロー論理として出力されることになる。

入力端子Ｖinから制御端子１１にロー論理が入力されると、制御電極１７に電圧Ｇ２が印加される。バイアス電極１６には第２電源ＶＤＤ２から電圧Ｖ２が印加され、バイアス電極２６には第２電源ＶＤＤ２から電圧Ｇ２が印加されている。制御電極１７とバイアス電極２６とに同じ電圧が印加され、バイアス電極１６に印加される電圧が制御電極１７に印加される電圧よりも大きいために、バイアス電極１６から制御電極１７に向かって電界Ｅが発生する。これにより、カーボンナノチューブ１８はバイアス電極１６側の導通の状態になる。そのために、出力端子Ｖoutからはカーボンナノチューブ１８に設けられたドレイン電極１９に印加される電圧が出力される。ここでは、ドレイン電極１９に第１電源ＶＤＤ１から電圧Ｖ１が印加されているので、出力端子Ｖoutからは電圧Ｖ１がロー論理として出力されることになる。
すなわち、インバータの動作を行う。

［バッファ回路］
図３２は、本実施形態のＣＮＴトランジスタを用いて構成されたバッファ回路を表す図である。バッファ回路は、第２電源ＶＤＤ２の接続方向を除いて、図２６のインバータ回路と同じ回路構成である。このバッファ回路では、第２電源ＶＤＤ２の陰極は第１ＣＮＴトランジスタ１０のバイアス端子１３に接続され、陽極は第２ＣＮＴトランジスタ２０のバイアス端子２３に接続される。第２電源ＶＤＤ２の負電圧である電圧Ｇ２が第１ＣＮＴトランジスタ１０のバイアス電極１６に印加され、第２電源ＶＤＤ２の正電圧である電圧Ｖ２が第２ＣＮＴトランジスタ２０のバイアス電極２６に印加される。

このようなバッファ回路の入力端子Ｖinにハイ論理（電圧Ｖ２に等しい）が入力されると、第１ＣＮＴトランジスタ１０がオン状態になる。第１ＣＮＴトランジスタ１０のバイアス電極１６に第２電源ＶＤＤ２から電圧Ｇ２が印加され、入力端子Ｖinにより制御電極１７に電圧Ｖ２が印加されることで制御電極１７からバイアス電極１６の向きへ電界Ｅが発生し、カーボンナノチューブ１８にチャネルが形成されるためである。
また入力端子Ｖinにハイ論理が入力されることで、第２ＣＮＴトランジスタ２０がオフ状態になる。第２ＣＮＴトランジスタ２０のバイアス電極２６に第２電源ＶＤＤ２から電圧Ｖ２が印加され、入力端子Ｖinにより制御電極２７に電圧Ｖ２が印加されるために電界Ｅが発生せず、カーボンナノチューブ２８にチャネルが形成されないためである。

第１ＣＮＴトランジスタ１０がオン状態、第２ＣＮＴトランジスタ２０がオフ状態になるために、出力端子Ｖoutには第１ＣＮＴトランジスタ１０のソース電極１５に印加されている第１電源ＶＤＤ１の正電圧である電圧Ｖ１がハイ論理として出力される。

バッファ回路の入力端子Ｖinにロー論理（電圧Ｇ２に等しい）が入力されると、第１ＣＮＴトランジスタ１０がオフ状態になる。第１ＣＮＴトランジスタ１０のバイアス電極１６に第２電源ＶＤＤ２から電圧Ｇ２が印加され、入力端子Ｖinにより制御電極１７に電圧Ｇ２が印加されるために電界Ｅが発生せず、カーボンナノチューブ１８にチャネルが形成されないためである。
また入力端子Ｖinにロー論理が入力されることで、第２ＣＮＴトランジスタ２０がオン状態になる。第２ＣＮＴトランジスタ２０のバイアス電極２６に第２電源ＶＤＤ２から電圧Ｖ２が印加され、入力端子Ｖinにより制御電極２７に電圧Ｇ２が印加されることでバイアス電極２６から制御電極２７に向かって電界Ｅが発生するために、カーボンナノチューブ２８にチャネルが形成されるためである。

第２ＣＮＴトランジスタ２０がオン状態、第１ＣＮＴトランジスタ１０がオフ状態になるために、出力端子Ｖoutには第２ＣＮＴトランジスタ２０のドレイン電極２９に印加されている第１電源ＶＤＤ１の負電圧である電圧Ｇ１がロー論理として出力される。

［ＮＡＮＤ論理回路］
図３３は、本実施形態のＣＮＴトランジスタを用いたＮＡＮＤ論理回路を表す図である。このＮＡＮＤ論理回路は、第１入力端子Ｖin1、第２入力端子Ｖin2、出力端子Ｖout、第１電源ＶＤＤ１、第２電源ＶＤＤ２、及び第１〜第４ＣＮＴトランジスタ１０、２０、３０、４０を備えている。

第１ＣＮＴトランジスタ１０の制御端子１１及び第４ＣＮＴトランジスタ４０の制御端子４１には、第１入力端子Ｖin1が接続される。第１ＣＮＴトランジスタ１０のドレイン端子１４には、第１電源ＶＤＤ１の陽極が接続され、バイアス端子１３には、第２電源ＶＤＤ２の陽極が接続される。第４ＣＮＴトランジスタ４０のソース端子４２には、第１電源ＶＤＤ１の陰極が接続され、バイアス端子４３には、第２電源ＶＤＤ２の陰極が接続される。

第２ＣＮＴトランジスタ２０の制御端子２１及び第３ＣＮＴトランジスタ３０の制御端子３１には、第２入力端子Ｖin2が接続される。第２ＣＮＴトランジスタ２０のドレイン端子２４には、第１電源ＶＤＤ１の陽極が接続され、バイアス端子２３には、第２電源ＶＤＤ２の陽極が接続される。第３ＣＮＴトランジスタ３０のソース端子３２は、第４ＣＮＴトランジスタ４０のドレイン端子４４に接続され、バイアス端子３３には、第２電源ＶＤＤ２の陰極が接続される。

第１ＣＮＴトランジスタ１０のソース端子１２、第２ＣＮＴトランジスタ２０のソース端子２２、及び第３ＣＮＴトランジスタ３０のドレイン端子３４は、出力端子Ｖoutに接続される。

このような構成により、第１電源ＶＤＤ１の正電圧である電圧Ｖ１が、第１ＣＮＴトランジスタ１０のドレイン電極１９及び第２ＣＮＴトランジスタ２０のドレイン電極２９に印加される。第１電源ＶＤＤ１の負電圧である電圧Ｇ１が、第４ＣＮＴトランジスタ４０のソース電極４５に印加される。第２電源ＶＤＤ２の正電圧である電圧Ｖ２が、第１ＣＮＴトランジスタ１０のバイアス電極１６及び第２ＣＮＴトランジスタ２０のバイアス電極２６に印加される。第２電源ＶＤＤ２の負電圧である電圧Ｇ２が、第３ＣＮＴトランジスタ３０のバイアス電極３６及び第４ＣＮＴトランジスタ４０のバイアス電極４６に印加される。

第１入力端子Ｖin1にロー論理（電圧Ｇ２に等しい）が入力され、第２入力端子Ｖin2にロー論理（電圧Ｇ２に等しい）が入力されると、以下のような動作になる。

第１ＣＮＴトランジスタ１０は、第１入力端子Ｖin1から制御端子１１にロー論理が入力されるために、制御電極１７に電圧Ｇ２が印加される。第１ＣＮＴトランジスタ１０のバイアス電極１６には、第２電源ＶＤＤ２から電圧Ｖ２が印加されている。バイアス電極１６に印加される電圧が制御電極１７に印加される電圧よりも大きいために、バイアス電極１６から制御電極１７に向かって電界Ｅが発生する。これによりカーボンナノチューブ１８はバイアス電極１６側の導通の状態になり、第１ＣＮＴトランジスタ１０がオン状態になる。

第２ＣＮＴトランジスタ２０は、第１入力端子Ｖin2から制御端子２１にロー論理が入力されるために、制御電極２７に電圧Ｇ２が印加される。第２ＣＮＴトランジスタ２０のバイアス電極２６には、第２電源ＶＤＤ２から電圧Ｖ２が印加されている。バイアス電極２６に印加される電圧が制御電極２７に印加される電圧よりも大きいために、バイアス電極２６から制御電極２７に向かって電界Ｅが発生する。これによりカーボンナノチューブ２８はバイアス電極２６側の導通の状態になり、第２ＣＮＴトランジスタ２０がオン状態になる。

第３ＣＮＴトランジスタ３０は、第２入力端子Ｖin2から制御端子３１にロー論理が入力されるために、制御電極３７に電圧Ｇ２が印加される。第３ＣＮＴトランジスタ３０のバイアス電極３６には、第２電源ＶＤＤ２から電圧Ｇ２が印加されている。制御電極３７とバイアス電極３６とに同じ電圧が印加されるために、第３ＣＮＴトランジスタ３０には電界Ｅが発生しない。そのために、第３ＣＮＴトランジスタ３０はオフ状態になる。

第４ＣＮＴトランジスタ４０は、第２入力端子Ｖin1から制御端子４１にロー論理が入力されるために、制御電極４７に電圧Ｇ２が印加される。第４ＣＮＴトランジスタ４０のバイアス電極４６には、第２電源ＶＤＤ２から電圧Ｇ２が印加されている。制御電極４７とバイアス電極４６とに同じ電圧が印加されるために、第４ＣＮＴトランジスタ４０には電界Ｅが発生しない。そのために、第４ＣＮＴトランジスタ４０はオフ状態になる。

第１、第２ＣＮＴトランジスタ１０、２０がオン状態、第３、第４ＣＮＴトランジスタ３０、４０がオフ状態になるために、出力端子Ｖoutからは、第１ＣＮＴトランジスタ１０のドレイン電極１９に印加される電圧、又は第２ＣＮＴトランジスタ２０のドレイン電極２９に印加される電圧が出力される。ここでは、いずれのドレイン電極１９、２９にも第１電源ＶＤＤ１から電圧Ｖ１が印加されているので、出力端子Ｖoutからは電圧Ｖ１がハイ論理として出力されることになる。

第１入力端子Ｖin1にロー論理（電圧Ｇ２に等しい）が入力され、第２入力端子Ｖin2にハイ論理（電圧Ｖ２に等しい）が入力されると、以下のような動作になる。

第２ＣＮＴトランジスタ２０は、第１入力端子Ｖin2から制御端子２１にハイ論理が入力されるために、制御電極２７に電圧Ｖ２が印加される。第２ＣＮＴトランジスタ２０のバイアス電極２６には、第２電源ＶＤＤ２から電圧Ｖ２が印加されている。制御電極２７とバイアス電極２６とに同じ電圧が印加されるために、第１ＣＮＴトランジスタ２０には電界Ｅが発生しない。そのために、第２ＣＮＴトランジスタ２０はオフ状態になる。

第３ＣＮＴトランジスタ３０は、第２入力端子Ｖin2から制御端子３１にハイ論理が入力されるために、制御電極３７に電圧Ｖ２が印加される。第３ＣＮＴトランジスタ３０のバイアス電極３６には、第２電源ＶＤＤ２から電圧Ｇ２が印加されている。制御電極３７に印加される電圧がバイアス電極３６に印加される電圧よりも大きいために、制御電極３７からバイアス電極３６に向かって電界Ｅが発生する。これにより、カーボンナノチューブ３８は制御電極３７側の導通の状態になり、第３ＣＮＴトランジスタ３０がオン状態になる。

第１、第３ＣＮＴトランジスタ１０、３０がオン状態、第２、第４ＣＮＴトランジスタ２０、４０がオフ状態になるために、出力端子Ｖoutからは、第１ＣＮＴトランジスタ１０のドレイン電極１９に印加される電圧が出力される。ここでは、ドレイン電極１９に第１電源ＶＤＤ１から電圧Ｖ１が印加されているので、出力端子Ｖoutからは電圧Ｖ１がハイ論理として出力されることになる。

第１入力端子Ｖin1にハイ論理（電圧Ｖ２に等しい）が入力され、第２入力端子Ｖin2にロー論理（電圧Ｇ２に等しい）が入力されると、以下のような動作になる。

第１ＣＮＴトランジスタ１０は、第１入力端子Ｖin1から制御端子１１にハイ論理が入力されるために、制御電極１７に電圧Ｖ２が印加される。第１ＣＮＴトランジスタ１０のバイアス電極１６には、第２電源ＶＤＤ２から電圧Ｖ２が印加されている。制御電極１７とバイアス電極１６とに同じ電圧が印加されるために、第１ＣＮＴトランジスタ１０には電界Ｅが発生しない。そのために、第１ＣＮＴトランジスタ１０はオフ状態になる。

第４ＣＮＴトランジスタ４０は、第２入力端子Ｖin1から制御端子４１にハイ論理が入力されるために、制御電極４７に電圧Ｖ２が印加される。第４ＣＮＴトランジスタ４０のバイアス電極４６には、第２電源ＶＤＤ２から電圧Ｇ２が印加されている。制御電極４７に印加される電圧がバイアス電極４６に印加される電圧よりも大きいために、制御電極４７からバイアス電極４６に向かって電界Ｅが発生する。これにより、カーボンナノチューブ４８は制御電極４７側の導通の状態になり、第４ＣＮＴトランジスタ４０がオン状態になる。

第２、第４ＣＮＴトランジスタ２０、４０がオン状態、第１、第３ＣＮＴトランジスタ１０、３０がオフ状態になるために、出力端子Ｖoutからは、第２ＣＮＴトランジスタ２０のドレイン電極２９に印加される電圧が出力される。ここでは、ドレイン電極２９に第１電源ＶＤＤ１から電圧Ｖ１が印加されているので、出力端子Ｖoutからは電圧Ｖ１がハイ論理として出力されることになる。

第１入力端子Ｖin1にハイ論理（電圧Ｖ２に等しい）が入力され、第２入力端子Ｖin2にハイ論理（電圧Ｖ２に等しい）が入力されると、以下のような動作になる。

第１、第２ＣＮＴトランジスタ１０、２０がオフ状態、第３、第４ＣＮＴトランジスタ３０、４０がオン状態になるために、出力端子Ｖoutからは第４ＣＮＴトランジスタ４０のソース電極４５に印加される電圧が、第３ＣＮＴトランジスタ３０を介して出力される。ここでは、ソース電極４５に第１電源ＶＤＤ１から電圧Ｇ１が印加されているので、出力端子Ｖoutからは電圧Ｇ１がロー論理として出力されることになる。

以上のように、このＮＡＮＤ論理回路は、ＮＡＮＤ論理を満たすように動作する。

［３状態論理回路］
図３４は、本実施形態のＣＮＴトランジスタを用いた３状態論理回路を表す図である。この３状態論理回路は、入力端子Ｖin、制御入力端子Ｖcont、出力端子Ｖout、第１電源ＶＤＤ１、第２電源ＶＤＤ２、及び第１〜第４ＣＮＴトランジスタ１０、２０、３０、４０を備えている。

第１ＣＮＴトランジスタ１０の制御端子１１及び第２ＣＮＴトランジスタ２０の制御端子２１には、入力端子Ｖinが接続される。第１ＣＮＴトランジスタ１０のドレイン端子１４には、第１電源ＶＤＤ１の陽極が接続され、第２ＣＮＴトランジスタ２０のソース端子２２には、第１電源ＶＤＤ１の陰極が接続される。第１ＣＮＴトランジスタ１０のソース端子１２及び第２ＣＮＴトランジスタ２０のドレイン端子２４には、出力端子Ｖoutが接続される。

第３ＣＮＴトランジスタ３０の制御端子３１及び第４ＣＮＴトランジスタ４０の制御端子４１には、制御入力端子Ｖcontが接続される。第３ＣＮＴトランジスタ３０のドレイン端子３４には、第２電源ＶＤＤ２の陽極が接続され、第４ＣＮＴトランジスタ４０のソース端子４２には、第２電源ＶＤＤ２の陰極が接続される。第３ＣＮＴトランジスタ３０のバイアス端子３３及び第４ＣＮＴトランジスタ４０のバイアス端子４３には、第１電源ＶＤＤ１の陰極が接続される。

第１ＣＮＴトランジスタ１０のバイアス端子１３と第３ＣＮＴトランジスタ３０のソース端子３２とは接続されており、第２ＣＮＴトランジスタ２０のバイアス端子２３と第４ＣＮＴトランジスタ４０のドレイン端子４４とは接続されている。

このような構成により、第１電源ＶＤＤ１の正電圧である電圧Ｖ１が、第１ＣＮＴトランジスタ１０のドレイン電極１９に印加される。第１電源ＶＤＤ１の負電圧である電圧Ｇ１が、第２ＣＮＴトランジスタ２０のソース電極２５、第３ＣＮＴトランジスタ３０のバイアス電極３６、及び第４ＣＮＴトランジスタ４０のバイアス電極４６に印加される。第２電源ＶＤＤ２の正電圧である電圧Ｖ２が、第３ＣＮＴトランジスタ３０のドレイン電極３９に印加される。第２電源ＶＤＤ２の負電圧である電圧Ｇ２が、第４ＣＮＴトランジスタ４０のソース電極４５に印加される。
第１ＣＮＴトランジスタ１０のバイアス電極１６には、第３ＣＮＴトランジスタ３０がオン状態になった場合にのみ、第３ＣＮＴトランジスタ３０のソース電極３５と同じ電圧が印加されるようになっている。第２ＣＮＴトランジスタ２０のバイアス電極２６には、第４ＣＮＴトランジスタ４０がオン状態なった場合のみ、第４ＣＮＴトランジスタ４０のドレイン電極４９と同じ電圧が印加されるようになっている。
第３ＣＮＴトランジスタ３０のバイアス電極３６及び第４ＣＮＴトランジスタ４０のバイアス電極４６には、同じ第１電源ＶＤＤ１の負電圧が印加されるので、これらの電極を同一のものとして形成してもよい。

入力端子Ｖinにロー論理（電圧Ｇ２に等しい）が入力され、制御入力端子Ｖcontにロー論理（電圧Ｇ１に等しい）が入力されると、以下のような動作になる。

第３ＣＮＴトランジスタ３０は、制御入力端子Ｖcontにロー論理が入力されるために、制御電極３７に電圧Ｇ１が印加される。第３ＣＮＴトランジスタ４０のバイアス電極３６には、第１電源ＶＤＤ１から電圧Ｇ１が印加されている。制御電極３７とバイアス電極３６とに同じ電圧が印加されるために、第３ＣＮＴトランジスタ３０には電界Ｅが発生しない。そのために、第３ＣＮＴトランジスタ３０はオフ状態になる。

第４ＣＮＴトランジスタ４０は、制御入力端子Ｖcontにロー論理が入力されるために、制御電極４７に電圧Ｇ１が印加される。第４ＣＮＴトランジスタ４０のバイアス電極４６には、第１電源ＶＤＤ１から電圧Ｇ１が印加されている。制御電極４７とバイアス電極４６とに同じ電圧が印加されるために、第４ＣＮＴトランジスタ４０には電界Ｅが発生しない。そのために、第４ＣＮＴトランジスタ４０はオフ状態になる。

第１ＣＮＴトランジスタ１０のバイアス電極１６には、第３ＣＮＴトランジスタ３０のドレイン電極３９と同じの電圧が印加される。第３ＣＮＴトランジスタ３０のソース電極３５は、第３ＣＮＴトランジスタ３０がオン状態の場合に、電位がドレイン電極３９の電位と等しくなり、オフ状態の場合にハイ・インピーダンス状態になる。そのために、第１ＣＮＴトランジスタ１０のバイアス電極１６もハイ・インピーダンス状態になる。第２ＣＮＴトランジスタ２０のバイアス電極２６も、同様に、第４ＣＮＴトランジスタ４０がオフ状態の場合は、ハイ・インピーダンス状態になる。

本実施形態のＣＮＴトランジスタは、バイアス電極と制御電極とに印加される電圧により、オン状態、オフ状態が切り替わるようになっているために、いずれかの電極がハイ・インピーダンス状態の場合には、ドレイン端子からの出力もハイ・インピーダンス状態になる。

つまり制御入力端子Ｖcontにロー論理が入力されると、第３、第４ＣＮＴトランジスタ３０、４０がオフ状態になり、第１ＣＮＴトランジスタ１０のソース端子１４及び第２ＣＮＴトランジスタ２０のドレイン端子２４からの出力がハイ・インピーダンス状態になるので、出力端子Ｖoutの出力もハイ・インピーダンス状態になる。

入力端子Ｖinにロー論理（電圧Ｇ２に等しい）が入力され、制御入力端子Ｖcontにハイ論理（電圧Ｖ１に等しい）が入力されると、以下のような動作になる。

第３ＣＮＴトランジスタ３０は、制御入力端子Ｖcontにハイ論理が入力されるために、制御電極３７に電圧Ｖ１が印加される。第３ＣＮＴトランジスタ３０のバイアス電極３６には、第１電源ＶＤＤ１から電圧Ｇ１が印加されている。制御電極３７に印加される電圧がバイアス電極３６に印加される電圧よりも大きいために、制御電極３７からバイアス電極３６に向かって電界Ｅが発生する。これにより、カーボンナノチューブ３８は制御電極３７側の導通の状態になり、第３ＣＮＴトランジスタ３０がオン状態になる。

第３ＣＮＴトランジスタ３０がオン状態になることで、第３ＣＮＴトランジスタ３０のソース電極３５には、ドレイン電極３９に印加されている電圧と同じ電圧Ｖ２が印加されることになる。第３ＣＮＴトランジスタ３０のソース電極３５と第１ＣＮＴトランジスタ１０のバイアス電極１６とは接続されているので、第１ＣＮＴトランジスタ１０のバイアス電極１６にも電圧Ｖ２が印加される。

第４ＣＮＴトランジスタ４０は、制御入力端子Ｖcontにハイ論理が入力されるために、制御電極４７に電圧Ｖ１が印加される。第４ＣＮＴトランジスタ４０のバイアス電極４６には、第１電源ＶＤＤ１から電圧Ｇ１が印加されている。制御電極４７に印加される電圧がバイアス電極４６に印加される電圧よりも大きいために、制御電極４７からバイアス電極４６に向かって電界Ｅが発生する。これにより、カーボンナノチューブ４８は制御電極４７側の導通の状態になり、第４ＣＮＴトランジスタ４０がオン状態になる。

第４ＣＮＴトランジスタ４０がオン状態になることで、第４ＣＮＴトランジスタ４０のドレイン電極４９には、ソース電極４５に印加されている電圧と同じ電圧Ｇ２が印加されることになる。第４ＣＮＴトランジスタ４０のドレイン電極４９と第２ＣＮＴトランジスタ２０のバイアス電極２６とは接続されているので、第２ＣＮＴトランジスタ２０のバイアス電極２６にも電圧Ｇ２が印加される。

第１ＣＮＴトランジスタ１０は、入力端子Ｖinから制御端子１１にロー論理が入力されるために、制御電極１７に電圧Ｇ２が印加される。第１ＣＮＴトランジスタ１０のバイアス電極１６には、第３ＣＮＴトランジスタ３０から電圧Ｖ２が印加されている。バイアス電極１６に印加される電圧が制御電極１７に印加される電圧よりも大きいために、バイアス電極１６から制御電極１７に向かって電界Ｅが発生する。これにより、カーボンナノチューブ１８はバイアス電極１６側の導通の状態になり、第１ＣＮＴトランジスタ１０がオン状態になる。

第２ＣＮＴトランジスタ２０は、入力端子Ｖinから制御端子２１にロー論理が入力されるために、制御電極２７に電圧Ｇ２が印加される。第２ＣＮＴトランジスタ２０のバイアス電極２６には、第４ＣＮＴトランジスタ３０から電圧Ｇ２が印加されている。制御電極２７とバイアス電極２６とに同じ電圧が印加されるために、第２ＣＮＴトランジスタ２０には電界Ｅが発生しない。そのために、第２ＣＮＴトランジスタ２０はオフ状態になる。

第１ＣＮＴトランジスタ１０がオン状態、第２ＣＮＴトランジスタ２０がオフ状態になるために、出力端子Ｖoutからは、第１ＣＮＴトランジスタ１０のドレイン電極１９に印加される電圧が出力される。ここでは、ドレイン電極１９に第１電源ＶＤＤ１から電圧Ｖ１が印加されているので、出力端子Ｖoutからは電圧Ｖ１がハイ論理として出力されることになる。

入力端子Ｖinにハイ論理（電圧Ｖ２に等しい）が入力され、制御入力端子Ｖcontにロー論理（電圧Ｇ１に等しい）が入力されると、以下のような動作になる。

上述の通り、制御入力端子Ｖcontにロー論理が入力されると、第３、第４ＣＮＴトランジスタ３０、４０がオフ状態になる。そのために、第１、第２ＣＮＴトランジスタ１０、２０のバイアス電極１６、２６がハイ・インピーダンス状態になる。バイアス電極１６、２６がハイ・インピーダンス状態になるので、第１ＣＮＴトランジスタ１０のソース端子１２及び第２ＣＮＴトランジスタ２０のドレイン端子２４からの出力がハイ・インピーダンス状態になる。よって、出力端子Ｖoutの出力もハイ・インピーダンス状態になる。

入力端子Ｖinにハイ論理（電圧Ｖ２に等しい）が入力され、制御入力端子Ｖcontにハイ論理（電圧Ｖ１に等しい）が入力されると、以下のような動作になる。

上述の通り、制御入力端子Ｖcontにハイ論理が入力されると、第３、第４ＣＮＴトランジスタ３０、４０がオン状態になる。そのために、第１ＣＮＴトランジスタ１０のバイアス電極１６に電圧Ｖ２が印加され、第２ＣＮＴトランジスタ２０のバイアス電極２６に電圧Ｇ２が印加される。

第１ＣＮＴトランジスタ１０は、入力端子Ｖinから制御端子１１にハイ論理が入力されるために、制御電極１７に電圧Ｖ２が印加される。第１ＣＮＴトランジスタ１０のバイアス電極１６には、第３ＣＮＴトランジスタ３０から電圧Ｖ２が印加されている。制御電極１７とバイアス電極１６とに同じ電圧が印加されるために、第１ＣＮＴトランジスタ１０には電界Ｅが発生しない。そのために、第１ＣＮＴトランジスタ１０はオフ状態になる。

第２ＣＮＴトランジスタ２０は、入力端子Ｖinから制御端子２１にハイ論理が入力されるために、制御電極２７に電圧Ｖ２が印加される。第２ＣＮＴトランジスタ２０のバイアス電極２６には、第４ＣＮＴトランジスタ３０から電圧Ｇ２が印加されている。バイアス電極２６に印加される電圧が制御電極２７に印加される電圧よりも大きいために、制御電極２７からバイアス電極２６に向かって電界Ｅが発生する。これにより、カーボンナノチューブ２８は制御電極２７側の導通の状態になり、第２ＣＮＴトランジスタ２０がオン状態になる。

第２ＣＮＴトランジスタ２０がオン状態、第１ＣＮＴトランジスタ１０がオフ状態になるために、出力端子Ｖoutからは、第２ＣＮＴトランジスタ２０のソース電極２５に印加される電圧が出力される。ここでは、ソース電極２５に第１電源ＶＤＤ１から電圧Ｇ１が印加されているので、出力端子Ｖoutからは電圧Ｇ１がロー論理として出力されることになる。

以上のように、この３状態論理回路は、制御入力端子Ｖcontにハイ論理が入力されている場合に、入力端子Ｖinの入力が論理反転して出力端子Ｖoutに出力され、制御入力端子Ｖcontにロー論理が入力されている場合に出力端子Ｖoutの出力がハイ・インピーダンス状態になる。つまり、入力に応じて、ハイ論理、ロー論理、ハイ・インピーダンスの３状態が出力されるようになっている。

［オシレータ回路］
図３５は、本実施形態のＣＮＴトランジスタを用いたオシレータ回路を表す図である。このオシレータ回路は、入力端子Ｖin、出力端子Ｖout、第１電源ＶＤＤ１、第２電源ＶＤＤ２、及び第１〜第４ＣＮＴトランジスタ１０、２０、３０、４０を備えている。

第１ＣＮＴトランジスタ１０の制御端子１１及び第２ＣＮＴトランジスタ２０の制御端子２１には、入力端子Ｖinが接続される。第１ＣＮＴトランジスタ１０のドレイン端子１４には、第１電源ＶＤＤ１の陽極が接続され、バイアス端子１３には、第２電源ＶＤＤ２の陽極が接続される。第２ＣＮＴトランジスタ２０のソース端子２２には、第１電源ＶＤＤ１の陰極が接続され、バイアス端子２３には、第２電源ＶＤＤ２の陰極が接続される。第１ＣＮＴトランジスタ１０のソース端子１２と第２ＣＮＴトランジスタ２０のドレイン端子２４とは接続されており、第３ＣＮＴトランジスタ３０の制御端子３１及び第４ＣＮＴトランジスタ４０の制御端子４１に接続されている。

第３ＣＮＴトランジスタ３０のドレイン端子３４には、第２電源ＶＤＤ２の陽極が接続され、バイアス端子３３には、第１電源ＶＤＤ１の陰極が接続される。第４ＣＮＴトランジスタ４０のソース端子４２には、第２電源ＶＤＤ２の陰極が接続され、バイアス端子４３には、第１電源ＶＤＤ１の陽極が接続される。第３ＣＮＴトランジスタ３０のソース端子３２と第４ＣＮＴトランジスタ４０のドレイン端子４４とは接続されており、出力端子Ｖoutに接続されている。また、第３ＣＮＴトランジスタ３０のソース端子３２及び第４ＣＮＴトランジスタ４０のドレイン端子４４は、第１ＣＮＴトランジスタ１０の制御端子１１及び第２ＣＮＴトランジスタ２０の制御端子２１に接続されている。

このような構成により、第１電源ＶＤＤ１の正電圧である電圧Ｖ１が、第１ＣＮＴトランジスタ１０のドレイン電極１９及び第４ＣＮＴトランジスタ４０のバイアス電極４６に印加される。第１電源ＶＤＤ１の負電圧である電圧Ｇ１が、第２ＣＮＴトランジスタ２０のソース電極２５及び第３ＣＮＴトランジスタ３０のバイアス電極３６に印加される。第２電源ＶＤＤ２の正電圧である電圧Ｖ２が、第１ＣＮＴトランジスタ１０のバイアス電極１６及び第３ＣＮＴトランジスタ３０のドレイン電極３９に印加される。第２電源ＶＤＤ２の負電圧である電圧Ｇ２が、第２ＣＮＴトランジスタ２０のバイアス電極２６及び第４ＣＮＴトランジスタ４０のソース電極４５に印加される。

入力端子Ｖinをハイ論理（電圧Ｖ２に等しい）及びロー論理（電圧Ｇ２に等しい）のいずれかに決めることで、この回路は発振するようになる。ここでは、ハイ論理を入力する場合について説明する。

第１ＣＮＴトランジスタ１０は、入力端子Ｖinから制御端子１１にハイ論理が入力されると、制御電極１７に電圧Ｖ２が印加される。第１ＣＮＴトランジスタ１０のバイアス電極１６には、第２電源ＶＤＤ２から電圧Ｖ２が印加されている。制御電極１７とバイアス電極１６とに同じ電圧が印加されるために、第１ＣＮＴトランジスタ１０には電界Ｅが発生しない。そのために、第１ＣＮＴトランジスタ１０はオフ状態になる。

第２ＣＮＴトランジスタ２０は、入力端子Ｖinから制御端子２１にハイ論理が入力されると、制御電極２７に電圧Ｖ２が印加される。第２ＣＮＴトランジスタ２０のバイアス電極２６には、第２電源ＶＤＤ２から電圧Ｇ２が印加されている。制御電極２７に印加される電圧がバイアス電極２６に印加される電圧よりも大きいために、制御電極２７からバイアス電極２６に向かって電界Ｅが発生する。これにより、カーボンナノチューブ２８は制御電極２７側の導通の状態になり、第２ＣＮＴトランジスタ２０がオン状態になる。

第１ＣＮＴトランジスタ１０がオフ状態、第２ＣＮＴトランジスタ２０がオン状態になるために、第３、第４ＣＮＴトランジスタ３０、４０の制御電極３７、４７には第２ＣＮＴトランジスタ２０のドレイン電極２９に印加されている電圧と同じ電圧が印加されることになる。第２ＣＮＴトランジスタ２０のドレイン電極２９には、ソース電極２５に印加されている電圧と同じ電圧が印加される。第２ＣＮＴトランジスタ２０のソース電極２５には電圧Ｇ１が印加されているので、第３、第４ＣＮＴトランジスタ３０、４０の制御電極３７、４７には電圧Ｇ１が印加されることになる。

第３ＣＮＴトランジスタ３０は、第２ＣＮＴトランジスタ２０により制御電極３７に電圧Ｇ１が印加される。第３ＣＮＴトランジスタ３０のバイアス電極３６には、第１電源ＶＤＤ１から電圧Ｇ１が印加されている。制御電極３７とバイアス電極３６とに同じ電圧が印加されるために、第３ＣＮＴトランジスタ３０には電界Ｅが発生しない。そのために、第３ＣＮＴトランジスタ３０はオフ状態になる。

第４ＣＮＴトランジスタ４０は、第２ＣＮＴトランジスタ２０により制御電極４７に電圧Ｇ１が印加される。第４ＣＮＴトランジスタ４０のバイアス電極４６には、第１電源ＶＤＤ１から電圧Ｖ１が印加されている。バイアス電極４６に印加される電圧が制御電極４７に印加される電圧よりも大きいために、バイアス電極４６から制御電極４７に向かって電界Ｅが発生する。これにより、カーボンナノチューブ４８はバイアス電極４６側の導通の状態になり、第４ＣＮＴトランジスタ４０がオン状態になる。

第３ＣＮＴトランジスタ３０がオフ状態、第４ＣＮＴトランジスタ４０がオン状態になるために、出力端子Ｖoutからは第４ＣＮＴトランジスタ４０のソース電極４５に印加される電圧が出力される。ここでは、ソース電極４５に第２電源ＶＤＤ２から電圧Ｇ２が印加されているので、出力端子Ｖoutからは電圧Ｇ２がロー論理として出力されることになる。出力端子Ｖoutから出力される電圧Ｇ２は、第１、第２ＣＮＴトランジスタ１０、２０の制御電極１７、２７にも印加される。

第１、第２ＣＮＴトランジスタ１０、２０は、電圧Ｇ２が入力されると、先ほどとは逆に、第１ＣＮＴトランジスタ１０がオン状態になり、第２ＣＮＴトランジスタ２０がオフ状態になる。これにより、第３、第４ＣＮＴトランジスタ３０、４０の制御電極３７、４７に、第１ＣＮＴトランジスタ１０のドレイン電極１９に印加されている電圧Ｖ１が、第１ＣＮＴトランジスタ１０のソース電極１５を介して印加される。

第３、第４ＣＮＴトランジスタ３０、４０は、電圧Ｖ１が入力されると、先ほどとは逆に、第３ＣＮＴトランジスタ３０がオン状態になり、第４ＣＮＴトランジスタ４０がオフ状態になる。これにより、出力端子Ｖoutからは電圧Ｖ２がハイ論理として出力される。出力端子Ｖoutから出力される電圧Ｖ２は、第１、第２ＣＮＴトランジスタ１０、２０の制御電極１７、２７にも印加される。

このように、このオシレータ回路は、入力端子Ｖinの最初の状態をハイ論理、ロー論理のいずれかに決めてやることで、出力端子Ｖoutからハイ論理とロー論理とが交互に出力されるととになる。つまり、発振することになる。

［スタティックメモリ回路］
図３６は、本実施形態のＣＮＴトランジスタを用いたスタティックメモリ回路を表す図である。スタティックメモリ回路は、図３５のオシレータ回路と似た回路構成であり、第３ＣＮＴトランジスタ３０のバイアス端子３３に第１電源ＶＤＤ１の陽極が接続され、第４ＣＮＴトランジスタ４０のバイアス端子４３に第１電源ＶＤＤ１の陰極が接続される点で異なる。そのために、第３ＣＮＴトランジスタ３０のバイアス電極３６に電圧Ｖ１が印加され、第４ＣＮＴトランジスタ４０のバイアス電極４６に電圧Ｇ１が印加される。

入力端子Ｖinからハイ論理（電圧Ｖ２に等しい）及びロー論理（電圧Ｇ２に等しい）のいずれかを入力すると、この回路はその論理を保持する。ここでは、ハイ論理を入力する場合について説明する。

第３ＣＮＴトランジスタ３０は、第２ＣＮＴトランジスタ２０により制御電極３７に電圧Ｇ１が印加される。第３ＣＮＴトランジスタ３０のバイアス電極３６には、第１電源ＶＤＤ１から電圧Ｖ１が印加されている。バイアス電極３６に印加される電圧が制御電極３７に印加される電圧よりも大きいために、バイアス電極３６から制御電極３７に向かって電界Ｅが発生する。これにより、カーボンナノチューブ３８はバイアス電極３６側の導通の状態になり、第３ＣＮＴトランジスタ３０がオン状態になる。

第４ＣＮＴトランジスタ４０は、第２ＣＮＴトランジスタ２０により制御電極４７に電圧Ｇ１が印加される。第４ＣＮＴトランジスタ４０のバイアス電極４６には、第１電源ＶＤＤ１から電圧Ｇ１が印加されている。制御電極４７とバイアス電極４６とに同じ電圧が印加されるために、第４ＣＮＴトランジスタ４０には電界Ｅが発生しない。そのために、第４ＣＮＴトランジスタ４０はオフ状態になる。

第３ＣＮＴトランジスタ３０がオン状態、第４ＣＮＴトランジスタ４０がオフ状態になるために、出力端子Ｖoutからは第３ＣＮＴトランジスタ３０のドレイン電極３９に印加される電圧が出力される。ここでは、ドレイン電極３９に第２電源ＶＤＤ２から電圧Ｖ２が印加されているので、出力端子Ｖoutからは電圧Ｖ２がハイ論理として出力されることになる。出力端子Ｖoutから出力される電圧Ｖ２は、第１、第２ＣＮＴトランジスタ１０、２０の制御電極１７、２７にも印加される。

第１、第２ＣＮＴトランジスタ１０、２０は、再び電圧Ｖ２が制御電極１７、２７に印加される。そのために、同じ動作を繰り返すことになる。つまりこの回路は、一度入力Ｖinに入力されたハイ論理を保持することになる。ロー論理が入力される場合も、オン状態、オフ状態になるＣＮＴトランジスタが入れ替わって、同様の動作を行い、ロー論理を保持する。このように、この回路は２つの電源が供給される限り入力された論理を保持するので、スタティックメモリ回路として働く。

［ＸＮＯＲ回路］
図３７は、本実施形態のＣＮＴトランジスタを用いたＸＮＯＲ論理回路を表す図である。このＸＮＯＲ論理回路は、第１入力端子Ｖin1、第２入力端子Ｖin2、出力端子Ｖout、電源ＶＤＤ、第１、第２ＣＮＴトランジスタ１０、２０、及びインバータ回路５０を備えている。インバータ回路５０は、図２７に示すようなＣＮＴトランジスタを用いたものでもよく、また、従来からあるＣＭＯＳ回路によるものでもよい。

インバータ回路５０の入力には、入力端子Ｖinが接続される。インバータ回路５０の出力は、第１ＣＮＴトランジスタ１０の制御端子１１に接続される。第１ＣＮＴトランジスタ１０のドレイン端子１４には、電源ＶＤＤの陽極が接続され、バイアス端子１３には、第２入力端子Ｖin2が接続される。第２ＣＮＴトランジスタ２０の制御端子２１には、第１入力端子Ｖin1が接続され、ソース端子２２には電源ＶＤＤの陰極が接続され、バイアス端子２３には、第２入力端子Ｖin2が接続される。第１ＣＮＴトランジスタ１０のソース端子１２及び第２ＣＮＴトランジスタ２０のドレイン端子２４は、出力端子Ｖoutに接続される。

このような構成により、第１電源ＶＤＤ１の正電圧である電圧Ｖ１が、第１ＣＮＴトランジスタ１０のドレイン電極１９に印加される。第１電源ＶＤＤ１の負電圧である電圧Ｇ１が、第２ＣＮＴトランジスタ２０のソース電極２５に印加される。

第１入力端子Ｖin1にロー論理（電圧Ｇ２）が入力され、第２入力端子Ｖin2にロー論理（電圧Ｇ２）が入力されると、以下のような動作になる。

第１ＣＮＴトランジスタ１０は、第１入力端子Ｖin1からの入力がインバータ回路５０により反転して入力されるので、制御端子１１にハイ論理が入力され、制御電極１７に電圧Ｖ２が印加される。第２入力端子Ｖin2からバイアス端子１３にロー論理が入力されるためにバイアス電極１６には電圧Ｇ２が印加される。制御電極１７に印加される電圧がバイアス電極１６に印加される電圧よりも大きいために、制御電極１７からバイアス電極１６に向かって電界Ｅが発生する。これにより、カーボンナノチューブ１８は制御電極１７側の導通の状態になり、第１ＣＮＴトランジスタ１０がオン状態になる。

第２ＣＮＴトランジスタ２０は、第１入力端子Ｖin2から制御端子２１にロー論理が入力されるために制御電極２７に電圧Ｇ２が印加され、第２入力端子Ｖin2からバイアス端子２３にロー論理が入力されるためにバイアス電極２６に電圧Ｇ２が印加される。制御電極２７とバイアス電極２６とに同じ電圧が印加されるために、第２ＣＮＴトランジスタ２０には電界Ｅが発生しない。そのために、第２ＣＮＴトランジスタ２０はオフ状態になる。

第１ＣＮＴトランジスタ１０がオン状態、第２ＣＮＴトランジスタ２０がオフ状態になるために、出力端子Ｖoutからは第１ＣＮＴトランジスタ１０のドレイン電極１９に印加される電圧が出力される。ここでは、ドレイン電極１９に電源ＶＤＤ１から電圧Ｖ１が印加されているので、出力端子Ｖoutからは電圧Ｖ１がハイ論理として出力されることになる。

第１入力端子Ｖin1にロー論理（電圧Ｇ２）が入力され、第２入力端子Ｖin2にハイ論理（電圧Ｖ２）が入力されると、以下のような動作になる。

第１ＣＮＴトランジスタ１０は、第１入力端子Ｖin1からの入力がインバータ回路５０により反転して入力されるので、制御端子１１にハイ論理が入力され、制御電極１７に電圧Ｖ２が印加される。第２入力端子Ｖin2からバイアス端子１３にハイ論理が入力されるためにバイアス電極１６に電圧Ｖ２が印加される。制御電極１７とバイアス電極１６とに同じ電圧が印加されるために、第１ＣＮＴトランジスタ１０には電界Ｅが発生しない。そのために、第１ＣＮＴトランジスタ１０はオフ状態になる。

第２ＣＮＴトランジスタ２０は、第１入力端子Ｖin2から制御端子２１にロー論理が入力されるために制御電極２７に電圧Ｇ２が印加され、第２入力端子Ｖin2からバイアス端子２３にハイ論理が入力されるためにバイアス電極２６に電圧Ｖ２が印加される。バイアス電極２６に印加される電圧が制御電極２７に印加される電圧よりも大きいために、バイアス電極２６から制御電極２７に向かって電界Ｅが発生する。これにより、カーボンナノチューブ２８はバイアス電極２６側の導通の状態になり、第２ＣＮＴトランジスタ２０がオン状態になる。

第１ＣＮＴトランジスタ１０がオフ状態、第２ＣＮＴトランジスタ２０がオン状態になるために、出力端子Ｖoutからは第２ＣＮＴトランジスタ２０のソース電極２５に印加される電圧が出力される。ここでは、ソース電極２５に電源ＶＤＤ１から電圧Ｇ１が印加されているので、出力端子Ｖoutからは電圧Ｇ１がロー論理として出力されることになる。

第１入力端子Ｖin1にハイ論理（電圧Ｖ２）が入力され、第２入力端子Ｖin2にロー論理（電圧Ｇ２）が入力されると、以下のような動作になる。

第１ＣＮＴトランジスタ１０は、第１入力端子Ｖin1からの入力がインバータ回路５０により反転して入力されるので、制御端子１１にロー論理が入力され、制御電極１７に電圧Ｇ２が印加される。第２入力端子Ｖin2からバイアス端子１３にロー論理が入力されるためにバイアス電極１６に電圧Ｇ２が印加される。制御電極１７とバイアス電極１６とに同じ電圧が印加されるために、第１ＣＮＴトランジスタ１０には電界Ｅが発生しない。そのために、第１ＣＮＴトランジスタ１０はオフ状態になる。

第２ＣＮＴトランジスタ２０は、第１入力端子Ｖin2から制御端子２１にハイ論理が入力されるために制御電極２７に電圧Ｖ２が印加され、第２入力端子Ｖin2からバイアス端子２３にロー論理が入力されるためにバイアス電極２６に電圧Ｇ２が印加される。制御電極２７に印加される電圧がバイアス電極２６に印加される電圧よりも大きいために、制御電極２７からバイアス電極２６に向かって電界Ｅが発生する。これにより、カーボンナノチューブ２８は制御電極２７側の導通の状態になり、第２ＣＮＴトランジスタ２０がオン状態になる。

第１入力端子Ｖin1にハイ論理（電圧Ｖ２）が入力され、第２入力端子Ｖin2にハイ論理（電圧Ｖ２）が入力されると、以下のような動作になる。

第１ＣＮＴトランジスタ１０は、第１入力端子Ｖin1からの入力がインバータ回路５０により反転して入力されるので、制御端子１１にロー論理が入力され、制御電極１７に電圧Ｇ２が印加される。第２入力端子Ｖin2からバイアス端子１３にハイ論理が入力されるためにバイアス電極１６に電圧Ｖ２が印加される。バイアス電極１６に印加される電圧が制御電極１７に印加される電圧よりも大きいために、バイアス電極１６から制御電極１７に向かって電界Ｅが発生する。これにより、カーボンナノチューブ１８はバイアス電極１６側の導通の状態になり、第１ＣＮＴトランジスタ１０がオン状態になる。

第２ＣＮＴトランジスタ２０は、第１入力端子Ｖin2から制御端子２１にハイ論理が入力されるために制御電極２７に電圧Ｖ２が印加され、第２入力端子Ｖin2からバイアス端子２３にハイ論理が入力されるためにバイアス電極２６に電圧Ｖ２が印加される。制御電極２７とバイアス電極２６とに同じ電圧が印加されるために、第２ＣＮＴトランジスタ２０には電界Ｅが発生しない。そのために、第２ＣＮＴトランジスタ２０はオフ状態になる。

以上のように、このＸＮＯＲ論理回路は、ＸＮＯＲ論理を満たすように動作する。

［パストランジスタ］
本実施形態のＣＮＴトランジスタは、相補型の回路のみでなく、パストランジスタとしても有効に用いることができる。ＣＮＴトランジスタは完全動作を行うので、ソース端子に印加される電圧が変動する場合、ドレイン端子からその変動が正確に出力される。例えば、ソース端子にハイ論理、ロー論理が交互に入力される場合には、そのハイ論理、ロー論理の電位が正確にドレイン端子から出力される。

図３８は、ＣＮＴトランジスタをパストランジスタとして用いた場合の模式図である。
このパストランジスタは、ソース端子を入力端子５１ａとして用い、ドレイン端子を出力端子５２ａとして用いている。ＣＮＴトランジスタは、基板５７上に、カーボンナノチューブ５９の軸が基板５７に対して平行になるように配置してある。ＣＮＴトランジスタは、ＳｉＯ_２のような絶縁体５８で覆われており、絶縁体５８を貫通して、入力端子５１ａ、出力端子５２ａ、バイアス端子５３、制御端子５５が設けられる。

入力端子５１ａはソース電極５１に接続されており、出力端子５２ａはドレイン電極５２に接続されており、バイアス端子５３はバイアス電極５４に接続されており、制御端子５５は制御電極５６に接続されている。

バイアス端子５３及び制御電極５５に同じ電圧が印加される場合には、カーボンナノチューブ５９にチャネルが形成されず、ソース電極５１とドレイン電極５との間が導通しない。これによりＣＮＴトランジスタはオフ状態になる。この場合、入力端子５１ａに印加される電圧は出力端子５２ａから出力されない。そのために、出力端子５２ａはハイ・インピーダンス状態になる。

バイアス端子５３及び制御電極５５に異なる電圧が印加される場合には、カーボンナノチューブ５９が制御電極５６側の導通、或いはバイアス電極５４側の導通の状態になるので、ソース電極５１とドレイン電極５との間が導通する。これによりＣＮＴトランジスタはオン状態になる。この場合、入力端子５１ａに印加される電圧は出力端子５２ａから出力される。入力端子５１ａにハイ論理が入力されると出力端子５２ａからハイ論理が出力され、入力端子５１ａにロー論理が入力されると出力端子５２ａからロー論理が出力される。

以上のように、本実施形態のＣＮＴトランジスタを、２電源を用いて様々に接続することで、多種多様な回路を実現できる。この実施形態のＣＮＴトランジスタは、電子のみをキャリアとした単キャリアであるので、完全動作が実現され、論理が更に明確になる。ＣＮＴトランジスタは一種類のみしか使用していないので、Ｐ型トランジスタの特性を有するＣＮＴトランジスタとＮ型のトランジスタの特性を有するＣＮＴトランジスタとを用いることにより発生する従来の様々な問題が回避できる。また、電子の移動速度は、正孔の移動速度よりも速い。そのために、電子をキャリアとして用いると、正孔をキャリアとして用いる場合よりも高速に動作する。
なお、正孔をキャリアとして用いる場合、つまりカーボンナノチューブにＮ型半導体の特性を有するものを用いる場合でも、チャネルが形成される場所がバイアス電極側か制御電極側かが変わるだけで、同様に、多種多様な回路を実現できることは言うまでもない。

カーボンナノチューブを用いたトランジスタの動作原理の説明図。カーボンナノチューブを用いたトランジスタの動作原理の説明図。カーボンナノチューブを用いたトランジスタの動作原理の説明図。カーボンナノチューブを用いたトランジスタの動作原理の説明図。カーボンナノチューブを用いたトランジスタの動作原理の説明図。図６（ａ）、（ｂ）ともにＣＮＴトランジスタの例示図。図６（ｂ）のＣＮＴトランジスタの動作説明図。図６（ｂ）のＣＮＴトランジスタの動作説明図。図６（ｂ）のＣＮＴトランジスタの動作説明図。図６（ｂ）のＣＮＴトランジスタの動作説明図。ＣＮＴトランジスタを製造する手順を表す図。ＣＮＴトランジスタを製造する手順を表す図。ＣＮＴトランジスタを製造する手順を表す図。ＣＮＴトランジスタを製造する手順を表す図。ＣＮＴトランジスタを製造する手順を表す図。ＣＮＴトランジスタを製造する手順を表す図。ＣＮＴトランジスタを製造する手順を表す図。ＣＮＴトランジスタを製造する手順を表す図。ＣＮＴトランジスタを製造する手順を表す図。ＣＮＴトランジスタを製造する手順を表す図。ＣＮＴトランジスタを製造する手順を表す図。ＣＮＴトランジスタを製造する手順を表す図。ＣＮＴトランジスタを製造する手順を表す図。ＣＮＴトランジスタを製造する手順を表す図。ＣＮＴトランジスタを製造する手順を表す図。図２６（ａ）、（ｂ）ともに本実施形態のＣＮＴトランジスタを用いたインバータ回路の構造図。本実施形態のＣＮＴトランジスタを用いたインバータ回路を表す図。本実施形態のインバータ回路にハイ論理が入力された場合の説明図。本実施形態のインバータ回路にハイ論理が入力された場合の説明図。本実施形態のインバータ回路にロー論理が入力された場合の説明図。本実施形態のインバータ回路にロー論理が入力された場合の説明図。本実施形態のＣＮＴトランジスタを用いたバッファ回路を表す図。本実施形態のＣＮＴトランジスタを用いたＮＡＮＤ論理回路を表す図。本実施形態のＣＮＴトランジスタを用いた３状態論理回路を表す図。本実施形態のＣＮＴトランジスタを用いたオシレータ回路を表す図。本実施形態のＣＮＴトランジスタを用いたスタティックメモリ回路を表す図。本実施形態のＣＮＴトランジスタを用いたＸＮＯＲ論理回路を表す図。本実施形態のＣＮＴトランジスタをパストランジスタとして用いた場合の模式図。

符号の説明

１、１８、２８、３８、４８、５９、１０２ａ〜１０２ｃ、１０３ａ〜１０３ｃ、１０４ａ〜１０４ｃカーボンナノチューブ
２、１６、２６、３６、４６、５４バイアス電極
２ａ、１３、２３、３３、４３、５３バイアス端子
３、１７、２７、３７、４７、５６制御電極
３ａ、１１、２１、３１、４１、５５制御端子
４電源
５反転層
６、１５、２５、３５、４５、５１ソース電極
６ａ、１２、２２、３２、４２ソース端子
７、１９、２９、３９、４９、５２ドレイン電極
７ａ、１４、２４、３４、４４ドレイン端子
８、５８、１１５、１１６絶縁体
１０第１ＣＮＴトランジスタ
２０第２ＣＮＴトランジスタ
３０第３ＣＮＴトランジスタ
４０第４ＣＮＴトランジスタ
５０インバータ
５７、１００基板
１００ａシリコン壁
１０１ａ〜１０１ｃ鉄触媒
１０５、１０６ａ、１０６ｂレジスト
１０７、１０８導体
１０９〜１１４端子
Ｖin、５１ａ入力端子
Ｖin1 第１入力端子
Ｖin2 第２入力端子
Ｖout、５２ａ出力端子
Ｖcont 制御入力端子
ＶＤＤ１第１電源
ＶＤＤ２第２電源

Claims

第１の半導体の特性を有するナノチューブ、第２の半導体の特性を有し前記ナノチューブの両端に設けられる電極、及び前記ナノチューブを挟んで対向するように設けられる第１導体及び第２導体、を有する電子素子と、
前記電子素子の２つの前記電極のいずれか一方に第１電圧を印加するための第１端子と、
前記電子素子の前記第１導体及び前記第２導体のいずれか一方に第２電圧を印加するための第２端子と、
前記電子素子の前記第１導体及び前記第２導体の他方に第３電圧を印加するための入力端子と、を備えており、
前記入力端子から前記第２電圧とは異なる電圧値の前記第３電圧が印加されると、前記ナノチューブの両端に設けられた電極間にチャネルが形成されて、前記第１電圧が、前記電子素子の２つの前記電極の他方から出力されるように構成されている、
電子装置。
前記第１電圧の電圧値が可変であり、
前記入力端子から前記第２電圧とは異なる電圧値の前記第３電圧が印加されると、前記電子素子は、２つの前記電極の前記他方から電圧値が可変の前記第１電圧を出力するように構成される、
請求項１記載の電子装置。
第１の半導体の特性を有するナノチューブ、第２の半導体の特性を有し前記ナノチューブの両端に設けられる電極、及び前記ナノチューブを挟んで対向するように設けられる第１導体及び第２導体、をそれぞれ有する第１、第２電子素子と、
前記第１電子素子の２つの前記電極のいずれか一方に第１電圧を印加するための第１端子と、
前記第２電子素子の２つの前記電極のいずれか一方に第２電圧を印加するための第２端子と、
前記第１電子素子の前記第１導体及び前記第２導体のいずれか一方に第３電圧を印加するための第３端子と、
前記第２電子素子の前記第１導体及び前記第２導体のいずれか一方に第４電圧を印加するための第４端子と、
前記第１、第２電子素子のそれぞれの前記第１導体及び前記第２導体の他方に、前記第３電圧と第４電圧のいずれかに等しい電圧値の第５電圧を印加するための入力端子と、を備えており、
前記入力端子から前記第３電圧に等しい電圧値の前記第５電圧が印加されると、前記第２電子素子の前記ナノチューブの両端に設けられた電極間にチャネルが形成されて、前記第２電圧が、前記第２電子素子の２つの前記電極の他方から出力されるとともに、前記入力端子から前記第４電圧に等しい電圧値の前記第５電圧が印加されると、前記第１電子素子の前記ナノチューブの両端に設けられた電極間にチャネルが形成されて、前記第１電圧が、前記第２電子素子の２つの前記電極の他方から出力されるように構成されている、
電子装置。
前記第１電子素子の２つの前記電極の前記他方と前記第２電子素子の２つの前記電極の前記他方とが接続されており、前記第５電圧の電圧値に応じて前記第１電圧と前記第２電圧とのいずれかが出力されるように構成されている、
請求項３記載の電子装置。
前記第１電子素子の前記第１導体及び前記第２導体の他方と前記第２電子素子の前記第１導体及び前記第２導体の他方とが、同一の導体により構成されている、
請求項３記載の電子装置。
前記第３電圧と前記第４電圧とが同じ電圧値の場合に、
前記第１電子素子の前記第１導体及び前記第２導体のいずれか一方と前記第２電子素子の前記第１導体及び前記第２導体のいずれか一方とが、同一の導体により構成されている、
請求項３記載の電子装置。
第１の半導体の特性を有するとともにその両端に第２の半導体の特性を有する電極が設けられたナノチューブを、このナノチューブの軸から見て直線上に３以上並ぶように形成する段階と、
所定の１のナノチューブを挟んで対向する２のナノチューブをそれぞれ導体に置き換える段階と、
前記所定の１のナノチューブの２つの前記電極のいずれか一方に第１電圧を印加するための第１端子、２つの前記導体のいずれか一方に第２電圧を印加するための第２端子、及び２つの前記導体の他方に第３電圧を印加するための入力端子を形成する段階と、を含み、
２つの前記導体に異なる電圧を印加することで、前記所定の１のナノチューブの２つの前記電極間にチャネルを形成して、前記第１電圧が、前記所定の１のナノチューブの２つの前記電極の他方から出力される電子素子、を有する電子装置を製造する方法。
第１の半導体の特性を有するとともにその両端に第２の半導体の特性を有する電極が設けられたナノチューブを、このナノチューブの軸から見て直線上に３以上並ぶように形成しておき、所定の１のナノチューブを挟んで対向する２のナノチューブをそれぞれ導体に置き換えることで、２つの前記導体に異なる電圧を印加することで、前記所定の１のナノチューブの２つの前記電極間にチャネルを形成して、前記第１電圧が、前記所定の１のナノチューブの２つの前記電極の他方から出力される第１電子素子及び第２電子素子を形成する段階と、
前記第１電子素子の２つの前記電極のいずれか一方に第１電圧を印加するための第１端子、前記第２電子素子の２つの前記電極のいずれか一方に第２電圧を印加するための第２端子、前記第１電子素子の前記第１導体及び前記第２導体のいずれか一方に第３電圧を印加するための第３端子、前記第２電子素子の前記第１導体及び前記第２導体のいずれか一方に第４電圧を印加するための第４端子、及び前記第１、第２電子素子のそれぞれの前記第１導体及び前記第２導体の他方に、前記第３電圧と第４電圧のいずれかに等しい電圧値の第５電圧を印加するための入力端子を形成する段階と、を含み、
前記入力端子から前記第３電圧に等しい電圧値の前記第５電圧が印加されると、前記第２電子素子の前記ナノチューブの両端に設けられた電極間にチャネルが形成されて、前記第２電圧が、前記第２電子素子の２つの前記電極の他方から出力されるとともに、前記入力端子から前記第４電圧に等しい電圧値の前記第５電圧が印加されると、前記第１電子素子の前記ナノチューブの両端に設けられた電極間にチャネルが形成されて、前記第１電圧が、前記第２電子素子の２つの前記電極の他方から出力される電子装置を製造する方法。