KR20090113035A - 앰비폴라 특성을 가진 탄소나노튜브 트랜지스터를 구비한전환가능한 논리회로 - Google Patents

앰비폴라 특성을 가진 탄소나노튜브 트랜지스터를 구비한전환가능한 논리회로 Download PDF

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Abstract

본 발명은 앰비폴라 특성을 가진 탄소나노튜브 트랜지스터를 구비한 전환가능한 논리회로에 관하여 개시된다. 앰비폴라 특성을 가진 탄소나노튜브 트랜지스터를 구비한 전환가능한 논리회로는: 복수의 트랜지스터를 구비하며, 상기 트랜지스터는, 소스 및 드레인과, 이들 사이의 채널인 탄소나노튜브와, 상기 탄소나노튜브 상의 게이트 절연층 및 게이트 전극을 구비한 전계효과 트랜지스터이며, 전원전압의 전압에 따라서 상기 트랜지스터는 p형 또는 n형으로 변환된다.

Description

앰비폴라 특성을 가진 탄소나노튜브 트랜지스터를 구비한 전환가능한 논리회로{Convertible logic circuit comprising carbon natube transistor having ambipolar charateristic}
본 발명은 탄소나노튜브를 채널로 구비한 전계효과 트랜지스터에서 상기 탄소나노튜브의 앰비폴라 성질을 이용하여 p형 채널 및 n형 채널로 전환하여 사용하는 논리회로에 관한 것이다.
탄소 나노튜브를 채널로 사용하는 탄소나노튜브 트랜지스터는 일반적으로 앰비폴라 특성을 나타낸다. 그러나, CMOS(complementary metal-oxide-semiconductor) 트랜지스터와 같은 반도체 소자에 적용하기 위해서는 p형 및 n형 탄소나노튜브 트랜지스터가 필요하다.
이를 위해서 탄소나노튜브를 도핑하는 방법에 대한 연구가 집중되어 왔다. 지금까지 탄소 나노튜브를 공기중에서 안정적으로 n형 또는 p형으로 도핑(doping)하는 방법은 잘 알려져 있지 않다. 첫째, 질소나 보론 도핑을 통해서 n형 또는 p형 도핑을 하려는 노력은 있어 왔지만, 그런 도핑에 의한 효과는 뚜렷이 검증되지 않고 있다. 둘째 Alkali metal인 K(포타슘)등으로 도핑하는 방법이나, PEI와 같은 고 분자 코팅을 이용하여 도핑하는 방법이 있다. 하지만 공기 중에는 매우 불안정하고 도핑하는 방법에 어려움이 많다. 이런 방법에 의존한 도핑으로 현실적이고 실용적인 CMOS형 논리회로를 구성하는 것은 사실상 어렵다.
본 발명은 탄소나노튜브 트랜지스터의 앰비폴라 특성을 이용한 논리회로를 제공한다. 특히, 탄소나노튜브 트랜지스터에 걸리는 전원전압(Vdd)의 조절로 n형 트랜지스터 및 p형 트랜지스터를 전환할 수 있는 논리회로를 제공한다.
본 발명의 일 실시예에 따른 앰비폴라 특성을 가진 탄소나노튜브 트랜지스터를 구비한 전환가능한 논리회로는:
복수의 트랜지스터를 구비하며, 상기 트랜지스터는, 소스 및 드레인과, 이들 사이의 채널인 탄소나노튜브와, 상기 탄소나노튜브 상의 게이트 절연층 및 게이트 전극을 구비한 전계효과 트랜지스터이며, 전원전압의 전압에 따라서 상기 트랜지스터는 p형 또는 n형으로 변환된다.
본 발명의 일 국면에 따르면, 상기 논리회로는, 직렬로 연결된 제1트랜지스터 및 제2트랜지스터를 구비하며, 상기 제1트랜지스터의 게이트 및 제2트랜지스터의 게이트에는 입력전원이 연결되며, 상기 제1트랜지스터의 제1전극에는 상기 전원전압이 연결되며, 상기 제2트랜지스터의 제2전극에는 그라운드 전압이 인가되며, 상기 제1트랜지스터 및 제2트랜지스터 사이로 출력전압이 출력되는 인버터 논리회로일 수 있다.
본 발명에 따르면, 상기 전원전압이 소정의 음전압이면, 상기 제1트랜지스터는 n형 트랜지스터로, 상기 제2트랜지스터는 p형 트랜지스터로 작용한다.
상기 전원전압이 소정의 양전압이면, 상기 제1트랜지스터는 p형 트랜지스터로, 상기 제2트랜지스터는 n형 트랜지스터로 작용한다.
본 발명에 따르면, 상기 전원전압에 따라서 상기 논리회로는 제1논리회로 또는 제2논리회로로 작용할 수 있다. 상기 제1논리회로는 NOR 논리회로이며, 상기 제2논리회로는 NAND 논리회로일 수 있다.
본 발명의 다른 국면에 따르면, 상기 논리회로는, 제1입력신호를 수신하는 게이트를 각각 구비한 제1트랜지스터 및 제2트랜지스터와, 제2입력신호를 수신하는 게이트를 각각 구비한 제3트랜지스터 및 제4트랜지스터를 구비하며, 상기 제1트랜지스터 및 제3트랜지스터는 직렬로 연결되며, 상기 제2트랜지스터 및 제4트랜지스터는 병렬로 연결되며, 상기 제1트랜지스터의 제1전극에 상기 전원전압이 연결되며, 상기 제2트랜지스터 및 제4 트랜지스터의 제1전극들은 그라운드 전압에 연결되며, 상기 제2트랜지스터 및 제4 트랜지스터의 제2전극들 및 상기 제3트랜지스터의 제2전극 사이로 출력전압이 출력된다.
상기 전원전압이 소정의 음전압이면, 상기 제1 및 제3트랜지스터는 n형 트랜지스터로, 상기 제2 및 제4트랜지스터는 p형 트랜지스터로 작용하여 NAND 논리회로를 구성한다.
상기 전원전압이 소정의 양전압이면, 상기 제1 및 제3트랜지스터는 p형 트랜지스터로, 상기 제2 및 제4트랜지스터는 n형 트랜지스터로 작용하여 NOR 논리회로를 구성한다.
본 발명의 또 다른 국면에 의하면, 상기 논리회로는, 제1입력신호를 수신하 는 게이트를 각각 구비한 제1트랜지스터 및 제2트랜지스터와, 제2입력신호를 수신하는 게이트를 각각 구비한 제3트랜지스터 및 제4트랜지스터를 구비하며, 상기 제1트랜지스터 및 제3트랜지스터는 병렬로 연결되며, 상기 제2트랜지스터 및 제4트랜지스터는 직렬로 연결되며, 상기 제4트랜지스터의 제1전극은 그라운드 전압에 연결되며, 상기 제1트랜지스터 및 제3트랜지스터의 제1전극들은 상기 전원전압에 연결되며, 상기 제1트랜지스터 및 제3트랜지스터의 제2전극들 및 상기 제2트랜지스터의 제2전극 사이로 출력전압이 출력된다.
상기 전원전압이 소정의 음전압이면, 상기 제1 및 제3트랜지스터는 n형 트랜지스터로, 상기 제2 및 제4트랜지스터는 p형 트랜지스터로 작용하여 NOR 논리회로를 구성한다.
상기 전원전압이 소정의 양전압이면, 상기 제1 및 제3트랜지스터는 p형 트랜지스터로, 상기 제2 및 제4트랜지스터는 n형 트랜지스터로 작용하여 NAND 논리회로를 구성한다.
이하, 첨부된 도면을 참조하면서 본 발명의 바람직한 실시예에 따른 앰비폴라 특성을 가진 탄소나노튜브 트랜지스터를 구비한 전환가능한 논리회로를 상세히 설명한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 가리킨다. 도면들에서, 층들 및 영역들의 두께는 명료성을 위해 과장되어 있다.
도 1은 본 발명에 적용되는 탄소 나노튜브를 구비한 전계효과 트랜지스터(100)의 개략적 구성도이다.
도 1을 참조하면, 기판(10), 예컨대 실리콘 기판 상에 절연층(12)이 형성되어 있다. 절연층(12) 상에는 소스 전극(21) 및 드레인 전극(22)이 이격되게 형성되어 있다. 소스 전극(21) 및 드레인 전극(22)은 Au/Ti층으로 형성될 수 있다. 상기 소스 전극(21) 및 드레인 전극(22) 사이에는 채널인 탄소나노튜브(30)가 배치된다. 탄소나노튜브(30)는 망목 구조의 싱글월 탄소나노튜브들(random network single-walled carbon nanotubes)일 수 있다. 탄소나노튜브(30)는 화학기상 증착법을 이용하여 소자에서 직접 성장시킬 수 있다.
상기 탄소나노튜브(30) 상에는 알루미나로 이루어진 게이트 절연층(40)이 형성되어 있으며, 게이트 절연층(40) 상에는 게이트 전극(50)이 형성된다. 게이트 전극(50)은 Au/Ti층일 수 있다.
도 2는 도 1의 구조를 가진 두 개의 탄소나노튜브 트랜지스터에 대해서 드레인에 1V 전압을 인가한 상태에서 게이트 전압에 따른 드레인 전류를 측정한 결과이다.
도 2를 참조하면, 두 개의 트랜지스터는 게이트 전압을 0V에서 증가시킴에 턴온된다. 즉, n형 특성을 나타낸다. 또한, 게이트 전압을 0V에서 감소시킴에 따라 역시 턴온된다. 즉, p형 특성을 나타낸다. 따라서, 탄소나노튜브 트랜지스터는 앰비폴라 특성을 보여준다. 도 2에서의 트랜지스터의 턴온되는 전압은 트랜지스터의 특성에 따라 달라질 수 있다.
본 발명에서는 이러한 앰비폴라 특성을 가진 탄소나노튜브 트랜지스터를 도핑없이 CMOS 형 논리회로로 사용하는 방법을 설명한다.
도 3은 동일한 앰비폴라 특성을 가진 두 개의 탄소나노튜브 트랜지스터로 구성된 인버터 회로도이다.
도 3을 참조하면, 제1트랜지스터(Tr1) 및 제2트랜지스터(Tr2)가 직렬로 되어 있다. 제1트랜지스터(Tr1)의 게이트 및 제2트랜지스터(Tr2)의 게이트는 입력전압(Vin)에 연결되며, 제1트랜지스터(Tr1)의 제1전극(E1)은 전원전압(VDD)에 연결되며, 제2트랜지스터(Tr2)의 제1전극(E1)에는 그라운드 전압(GND)이 연결된다. 제1트랜지스터(Tr1) 및 제2트랜지스터(Tr2) 사이로 출력전압(Vout)이 출력된다. 제1트랜지스터(Tr1) 및 제2트랜지스터(Tr2)는 도 1의 앰비폴라 탄소나노튜브 트랜지스터이다.
도 4는 전원전압(Vdd)이 -5V인 경우의 도 3의 논리회로의 진리표이다. 입력전압(Vin)이 -5V전압인 경우, 제1트랜지스터(Tr1)에 걸리는 게이트 전압(Vgs)은 0V가 되며, 제2트랜지스터(Tr2)에 걸리는 게이트 전압은 -5V가 되며, 제2트랜지스터(Tr2)는 턴온된다. 이에 따라, 출력전압(Vout)은 그라운드 전압(GND)인 0V가 된다.
입력전압(Vin)이 0V인 경우, 제1트랜지스터(Tr1)에 걸리는 게이트 전압(Vgs)은 5V가 되어 턴온되며, n형 특성을 보여준다. 제2트랜지스터(Tr2)에 걸리는 게이트 전압은 0V가 되며, p형 특성을 보여준다. 이에 따라, 출력전압(Vout)은 전원전압(Vdd)인 -5V가 된다. 즉, 입력전압(Vin)과 출력전압(Vout)이 반대가 된다.
제1트랜지스터(Tr1)는 n형 특성을 보여주며, 제2트랜지스터(Tr2)는 p형 특성을 보여준다. 따라서, 도 3의 논리회로는 인버터 회로가 된다. 이와 같이 앰비폴라 트랜지스터를 사용하고도, 인버터 회로가 구성된다. 도 5는 Vdd 전압이 -5V 일 때의 본 발명의 인버터 특성 그래프이다.
도 6은 전원전압(Vdd)이 5V인 경우의 도 3의 논리회로의 다른 진리표이다. 입력전압(Vin)이 0V인 경우, 제1트랜지스터(Tr1)에 걸리는 게이트 전압(Vgs)은 -5V가 되며, 제2트랜지스터(Tr2)에 걸리는 게이트 전압은 0V가 된다. 따라서, 제1트랜지스터(Tr1)는 턴온된다. 이에 따라, 출력전압(Vout)은 5V가 된다. 즉, 입력전압(Vin)과 출력전압(Vout)이 반대가 되므로, 도 3의 회로는 인버터 회로가 된다.
입력전압(Vin)이 5V인 경우, 제1트랜지스터(Tr1)에 걸리는 게이트 전압(Vgs)은 0V가 되며, 제2트랜지스터(Tr2)에 걸리는 게이트 전압은 5V가 된다. 따라서, 제2트랜지스터(Tr2)는 턴온된다. 이에 따라, 출력전압(Vout)은 그라운드전압인 0V가 된다. 즉, 입력전압(Vin)과 출력전압(Vout)이 반대가 되므로, 도 3의 회로는 인버터 회로가 된다.
한편, 제1트랜지스터(Tr1)는 -5V에서 턴온되므로 p 타입 트랜지스터로 작용하며, 제2트랜지스터(Tr2)는 5V에서 턴온되므로 n 타입 트랜지스터로 작용한다. 이와 같이 앰비폴라 트랜지스터를 사용하고도, 인버터 회로가 구성된다. 도 7은 Vdd 전압이 5V 일 때의 본 발명의 인버터 특성 그래프이다.
본 발명에 따른 인버터 회로는 앰비폴라 탄소나노튜브 트랜지스터를 도핑없이 사용하므로 안정적으로 회로구성이 되며, 전원전압(Vdd)에 따라 p형 및 n형 트랜지스터로 전환이 가능하다.
도 8은 앰비폴라 특성을 가진 4 개의 탄소나노튜브 트랜지스터로 구성된 논 리 회로도이다.
도 8을 참조하면, 제1트랜지스터(Tr1)의 게이트 및 제2트랜지스터(Tr2)의 게이트에 제1입력전압(VinA)이 연결되어 있으며, 제3트랜지스터(Tr3)의 게이트 및 제4트랜지스터(Tr4)의 게이트에 제2입력전압(VinB)이 연결되어 있다. 제1트랜지스터(Tr1)의 제1전극(E1)에는 전원전압(Vdd)에 연결되며, 제1트랜지스터(Tr1)의 제2전극(E2)에는 제3트랜지스터(Tr3)가 직렬로 연결되어 있다. 제2트랜지스터(Tr2) 및 제4트랜지스터(Tr4)는 병렬연결되어 있으며, 제2트랜지스터(Tr2) 및 제4트랜지스터(Tr4)의 제1전극들(E1)은 그라운드 전압(GND)에 연결되어 있으며, 제2트랜지스터(Tr2) 및 제4트랜지스터(Tr4)의 제2전극들(E2) 및 제3트랜지스터(Tr3)의 제2전극(E2) 사이로 출력전압(Vout)이 출력된다. 제1트랜지스터(Tr1) 내지 제4트랜지스터(Tr4)는 도 1의 앰비폴라 탄소나노튜브 트랜지스터이다.
도 9는 전원전압(Vdd)이 -5V인 경우의 도 8의 논리회로의 진리표이다. 제1전극(E1)은 드레인 전극일 수 있으며, 제2전극(E2)은 소스 전극일 수 있다. 제1입력전압(VinA) 및 제2입력전압(VinB)은 -5V 또는 0V 일 수 있다. 먼저, 제1입력전압(VinA)이 -5V인 경우, 제1트랜지스터(Tr1)에 걸리는 게이트 전압(Vgs)은 0V가 되며, 제2트랜지스터(Tr2)에 걸리는 게이트 전압은 -5V가 된다. 따라서, 제2트랜지스터(Tr2)는 턴온된다. 제2트랜지스터(Tr2)는 p형 트랜지스터로 작용한다.
제1입력전압(VinA)이 0V인 경우, 제1트랜지스터(Tr1)에 걸리는 게이트 전압(Vgs)은 5V가 되어 턴온되며, 제2트랜지스터(Tr2)에 걸리는 게이트 전압은 0V가 된다. 제1트랜지스터(Tr1)는 n형 트랜지스터로 작용한다.
제2입력전압(VinB)이 -5V인 경우, 제3트랜지스터(Tr3)에 걸리는 게이트 전압(Vgs)은 0V가 되며, 제4트랜지스터(Tr4)에 걸리는 게이트 전압은 -5V가 된다. 따라서, 제4트랜지스터(Tr4)는 턴온된다. 제4트랜지스터(Tr4)는 p형 트랜지스터로 작용한다.
제2입력전압(VinB)에 0V인 경우, 제3트랜지스터(Tr3)에 걸리는 게이트 전압(Vgs)은 -5V가 되어 턴온되며, 제4트랜지스터(Tr4)에 걸리는 게이트 전압은 0V가 된다. 제3트랜지스터(Tr3)는 n형 트랜지스터로 작용한다.
따라서, 도 9에서 보듯이 -5V가 로우 레벨 신호고, 0V가 하이레벨 신호일 수 있으며, 도 8의 논리회로는 NAND 논리회로인 것을 보여준다. 이와 같이, 4개의 앰비폴라 트랜지스터를 사용하고도 NAND 논리회로를 구성할 수 있다.
도 10은 전원전압(Vdd)이 5V인 경우의 도 8의 다른 논리회로의 진리표이다. 제1입력전압(VinA) 및 제2입력전압(VinB)은 5V 또는 0V 일 수 있다. 제1전극(E1)은 소스 전극일 수 있으며, 제2전극(E2)은 드레인 전극일 수 있다. 먼저, 제1입력전압(VinA)이 5V인 경우, 제1트랜지스터(Tr1)에 걸리는 게이트 전압(Vgs)은 0V가 되며, 제2트랜지스터(Tr2)에 걸리는 게이트 전압은 5V가 된다. 따라서, 제2트랜지스터(Tr2)는 턴온된다. 제2트랜지스터(Tr2)는 n형 트랜지스터로 작용한다.
제1입력전압(VinA)이 0 V인 경우, 제1트랜지스터(Tr1)에 걸리는 게이트 전압(Vgs)은 -5V가 되어 턴온되며, 제2트랜지스터(Tr2)에 걸리는 게이트 전압은 0 V가 된다. 제1트랜지스터(Tr1)는 p형 트랜지스터로 작용한다.
제2입력전압(VinB)이 5V인 경우, 제3트랜지스터(Tr3)에 걸리는 게이트 전 압(Vgs)은 0 V가 되며, 제4트랜지스터(Tr4)에 걸리는 게이트 전압은 5 V가 된다. 따라서, 제4트랜지스터(Tr4)는 턴온된다. 제4트랜지스터(Tr4)는 n형 트랜지스터로 작용한다.
제2입력전압(VinB)이 0 V인 경우, 제3트랜지스터(Tr3)에 걸리는 게이트 전압(Vgs)은 -5V가 되어 턴온되며, 제4트랜지스터(Tr4)에 걸리는 게이트 전압은 0V가 된다. 제3트랜지스터(Tr3)는 p형 트랜지스터로 작용한다.
따라서, 도 10에서 보듯이 0V가 로우 레벨 신호고, 5V가 하이레벨 신호일 수 있으며, 도 8의 논리회로는 전형적 NOR 논리회로인 것을 보여준다. 이와 같이, 4개의 앰비폴라 트랜지스터를 사용하고도 NOR 논리회로를 구성할 수 있다.
또한, 도 8의 논리회로는 전원전압(Vdd)에 의해 NOR 논리회로 또는 NAND 논리회로로 전환될 수 있다.
도 11은 앰비폴라 특성을 가진 4 개의 탄소나노튜브 트랜지스터로 구성된 논리 회로도이다.
도 11을 참조하면, 제1트랜지스의 게이트 및 제2트랜지스터(Tr2)의 게이트에 제1입력전압(VinA)이 연결되어 있으며, 제3트랜지스터(Tr3)의 게이트 및 제4트랜지스터(Tr4)의 게이트에 제2입력전압(VinB)이 연결되어 있다. 제1트랜지스터(Tr1) 및 제3트랜지스터(Tr3)는 병렬연결되며, 제1트랜지스터(Tr1)의 제1전극(E1) 및 제3트랜지스터(Tr3)의 제1전극(E1)에는 전원전압(Vdd)이 연결된다. 제2트랜지스터(Tr2) 및 제4트랜지스터(Tr4)는 직렬연결되어 있으며, 제4트랜지스터(Tr4)의 제1전극(E1)에는 그라운드 전압(GND)이 연결되어 있다. 제1트랜지스터(Tr1) 및 제3트랜지스 터(Tr3)의 제2전극들(E2) 및 제2트랜지스터(Tr2)의 제2전극(E2) 사이로 출력전압(Vout)이 출력된다. 제1트랜지스터(Tr1) 내지 제4트랜지스터(Tr4)는 도 1의 앰비폴라 탄소나노튜브 트랜지스터이다.
도 12는 전원전압(Vdd)이 -5V인 경우의 도 11의 논리회로의 진리표이다. 제1입력전압(VinA) 및 제2입력전압(VinB)은 -5V 또는 0V 일 수 있다. 제1전극(E1)은 드레인 전극일 수 있으며, 제2전극(E2)은 소스 전극일 수 있다. 먼저, 제1입력전압(VinA)이 -5V인 경우, 제1트랜지스터(Tr1)에 걸리는 게이트 전압(Vgs)은 0V가 되며, 제2트랜지스터(Tr2)에 걸리는 게이트 전압은 -5V가 된다. 따라서, 제2트랜지스터(Tr2)는 턴온된다. 제2트랜지스터(Tr2)는 p형 트랜지스터로 작용한다.
제1입력전압(VinA)이 0V인 경우, 제1트랜지스터(Tr1)에 걸리는 게이트 전압(Vgs)은 5V가 되어 턴온되며, 제2트랜지스터(Tr2)에 걸리는 게이트 전압은 0V가 된다. 제1트랜지스터(Tr1)는 n형 트랜지스터로 작용한다.
제2입력전압(VinB)이 -5V인 경우, 제3트랜지스터(Tr3)에 걸리는 게이트 전압(Vgs)은 0V가 되며, 제4트랜지스터(Tr4)에 걸리는 게이트 전압은 -5V가 된다. 따라서, 제4트랜지스터(Tr4)는 턴온된다. 제4트랜지스터(Tr4)는 p형 트랜지스터로 작용한다.
제2입력전압(VinB)이 0V인 경우, 제3트랜지스터(Tr3)에 걸리는 게이트 전압(Vgs)은 -5V가 되어 턴온되며, 제4트랜지스터(Tr4)에 걸리는 게이트 전압은 0V가 된다. 제3트랜지스터(Tr3)는 n형 트랜지스터로 작용한다.
따라서, 도 12에서 보듯이 -5V가 로우 레벨 신호고, 0V가 하이레벨 신호일 수 있으며, 도 11의 논리회로는 전형적 NOR 논리회로인 것을 보여준다. 이와 같이, 4개의 앰비폴라 트랜지스터를 사용하고도 NOR 논리회로를 구성할 수 있다.
도 13은 전원전압(Vdd)이 5V인 경우의 도 11의 다른 논리회로의 진리표이다. 제1입력전압(VinA) 및 제2입력전압(VinB)은 5V 또는 0V 일 수 있다. 제1전극(E1)은 소스 전극일 수 있으며, 제2전극(E2)은 드레인 전극일 수 있다. 먼저, 제1입력전압(VinA)이 5V인 경우, 제1트랜지스터(Tr1)에 걸리는 게이트 전압(Vgs)은 0V가 되며, 제2트랜지스터(Tr2)에 걸리는 게이트 전압은 5V가 된다. 따라서, 제2트랜지스터(Tr2)는 턴온된다. 제2트랜지스터(Tr2)는 n형 트랜지스터로 작용한다.
제1입력전압(VinA)이 0V인 경우, 제1트랜지스터(Tr1)에 걸리는 게이트 전압(Vgs)은 -5V가 되어 턴온되며, 제2트랜지스터(Tr2)에 걸리는 게이트 전압은 0V가 된다. 제1트랜지스터(Tr1)는 p형 트랜지스터로 작용한다.
제2입력전압(VinB)이 5V인 경우, 제3트랜지스터(Tr3)에 걸리는 게이트 전압(Vgs)은 0V가 되며, 제4트랜지스터(Tr4)에 걸리는 게이트 전압은 5V가 된다. 따라서, 제4트랜지스터(Tr4)는 턴온된다. 제4트랜지스터(Tr4)는 n형 트랜지스터로 작용한다.
제2입력전압(VinB)이 0V인 경우, 제3트랜지스터(Tr3)에 걸리는 게이트 전압(Vgs)은 -5V가 되어 턴온되며, 제4트랜지스터(Tr4)에 걸리는 게이트 전압은 0V가 된다. 제3트랜지스터(Tr3)는 p형 트랜지스터로 작용한다.
따라서, 도 13에서 보듯이 0V가 로우 레벨 신호고, 5V가 하이레벨 신호일 수 있으며, 도 11의 논리회로는 전형적 NAND 논리회로인 것을 보여준다. 이와 같이, 4 개의 앰비폴라 트랜지스터를 사용하고도 NAND 논리회로를 구성할 수 있다.
본 발명에 따른 앰비폴라 특성을 가진 탄소나노튜브 트랜지스터를 구비한 논리회로에 따르면, 탄소나노튜브를 p형이나 n형으로 도핑하는 까다로운 공정없이, 탄소나노튜브의 앰비폴라 특성을 이용하여 논리회로를 구성할 수 있다. 또한, 나노튜브 트랜지스터에 걸리는 Vdd 부호에 따라 트랜지스터 특성을 n형이나 p형으로 쉽게 변환할 수 있어, CMOS형 논리회로을 간단하게 제작할 수 있다. 또한 Vdd 부호 변화만 가지고, NOR 논리회로에서 NAND 논리회로로, NAND 논리회로에서 NOR 논리회로로 바로 전환할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 의해서 정해져야 할 것이다.
도 1은 본 발명에 적용되는 탄소 나노튜브를 구비한 전계효과 트랜지스터의 개략적 구성도이다.
도 2는 도 1의 구조를 가진 두 개의 탄소나노튜브 트랜지스터에 대해서 드레인에 1V 전압을 인가한 상태에서 게이트 전압에 따른 드레인 전류를 측정한 결과이다.
도 3은 동일한 앰비폴라 특성을 가진 두 개의 탄소나노튜브 트랜지스터로 구성된 인버터 회로도이다.
도 4는 전원전압(Vdd)이 -5V인 경우의 도 3의 논리회로의 진리표이다.
도 5는 전원전압(Vdd)이 -5V 일 때의 본 발명의 인버터 특성 그래프이다.
도 6은 전원전압(Vdd)이 5V인 경우의 도 3의 논리회로의 다른 진리표이다.
도 7은 Vdd 전압이 5V 일 때의 본 발명의 인버터 특성 그래프이다.
도 8은 앰비폴라 특성을 가진 4 개의 탄소나노튜브 트랜지스터로 구성된 논리 회로도이다.
도 9는 전원전압(Vdd)이 -5V인 경우의 도 8의 논리회로의 진리표이다.
도 10은 전원전압(Vdd)이 5V인 경우의 도 8의 다른 논리회로의 진리표이다.
도 11은 앰비폴라 특성을 가진 4 개의 탄소나노튜브 트랜지스터로 구성된 논리 회로도이다.
도 12는 전원전압(Vdd)이 -5V인 경우의 도 11의 논리회로의 진리표이다.
도 13은 전원전압(Vdd)이 5V인 경우의 도 11의 다른 논리회로의 진리표이다.

Claims (12)

  1. 복수의 트랜지스터를 구비한 논리회로에 있어서,
    상기 트랜지스터는, 소스 및 드레인과, 이들 사이의 채널인 탄소나노튜브와, 상기 탄소나노튜브 상의 게이트 절연층 및 게이트 전극을 구비한 전계효과 트랜지스터이며, 전원전압의 전압에 따라서 상기 트랜지스터는 p형 또는 n형으로 변환되는 앰비폴라 특성을 가진 탄소나노튜브 트랜지스터를 구비한 전환가능한 논리회로.
  2. 제 1 항에 있어서,
    상기 논리회로는, 직렬로 연결된 제1트랜지스터 및 제2트랜지스터를 구비하며, 상기 제1트랜지스터의 게이트 및 제2트랜지스터의 게이트에는 입력전원이 연결되며,
    상기 제1트랜지스터의 제1전극에는 상기 전원전압이 연결되며, 상기 제2트랜지스터의 제2전극에는 그라운드 전압이 인가되며,
    상기 제1트랜지스터 및 제2트랜지스터 사이로 출력전압이 출력되는 인버터 회로인 논리회로.
  3. 제 2 항에 있어서,
    상기 전원전압이 소정의 음전압이면, 상기 제1트랜지스터는 n형 트랜지스터로, 상기 제2트랜지스터는 p형 트랜지스터로 작용하는 논리회로.
  4. 제 2 항에 있어서,
    상기 전원전압이 소정의 양전압이면, 상기 제1트랜지스터는 p형 트랜지스터로, 상기 제2트랜지스터는 n형 트랜지스터로 작용하는 논리회로.
  5. 제 1 항에 있어서,
    상기 전원전압에 따라서 상기 논리회로는 제1논리회로 또는 제2논리회로로 작용하는 논리회로.
  6. 제 5 항에 있어서,
    상기 제1논리회로는 NOR 논리회로이며, 상기 제2논리회로는 NAND 논리회로인 논리회로.
  7. 제 1 항에 있어서,
    상기 논리회로는, 제1입력신호를 수신하는 게이트를 각각 구비한 제1트랜지스터 및 제2트랜지스터와, 제2입력신호를 수신하는 게이트를 각각 구비한 제3트랜지스터 및 제4트랜지스터를 구비하며,
    상기 제1트랜지스터 및 제3트랜지스터는 직렬로 연결되며, 상기 제2트랜지스터 및 제4트랜지스터는 병렬로 연결되며,
    상기 제1트랜지스터의 제1전극에 상기 전원전압이 연결되며,
    상기 제2트랜지스터 및 제4 트랜지스터의 제1전극들은 그라운드 전압에 연결되며, 상기 제2트랜지스터 및 제4 트랜지스터의 제2전극들 및 상기 제3트랜지스터의 제2전극 사이로 출력전압이 출력되는 논리회로.
  8. 제 7 항에 있어서,
    상기 전원전압이 소정의 음전압이면, 상기 제1 및 제3트랜지스터는 n형 트랜지스터로, 상기 제2 및 제4트랜지스터는 p형 트랜지스터로 작용하여 NAND 논리회로를 구성하는 논리회로.
  9. 제 7 항에 있어서,
    상기 전원전압이 소정의 양전압이면, 상기 제1 및 제3트랜지스터는 p형 트랜지스터로, 상기 제2 및 제4트랜지스터는 n형 트랜지스터로 작용하여 NOR 논리회로를 구성하는 논리회로.
  10. 제 1 항에 있어서,
    상기 논리회로는, 제1입력신호를 수신하는 게이트를 각각 구비한 제1트랜지스터 및 제2트랜지스터와, 제2입력신호를 수신하는 게이트를 각각 구비한 제3트랜지스터 및 제4트랜지스터를 구비하며,
    상기 제1트랜지스터 및 제3트랜지스터는 병렬로 연결되며, 상기 제2트랜지스터 및 제4트랜지스터는 직렬로 연결되며,
    상기 제4트랜지스터의 제1전극은 그라운드 전압에 연결되며,
    상기 제1트랜지스터 및 제3트랜지스터의 제1전극들은 상기 전원전압에 연결되며, 상기 제1트랜지스터 및 제3트랜지스터의 제2전극들 및 상기 제2트랜지스터의 제2전극 사이로 출력전압이 출력되는 논리회로.
  11. 제 10 항에 있어서,
    상기 전원전압이 소정의 음전압이면, 상기 제1 및 제3트랜지스터는 n형 트랜지스터로, 상기 제2 및 제4트랜지스터는 p형 트랜지스터로 작용하여 NOR 논리회로를 구성하는 논리회로.
  12. 제 10 항에 있어서,
    상기 전원전압이 소정의 양전압이면, 상기 제1 및 제3트랜지스터는 p형 트랜지스터로, 상기 제2 및 제4트랜지스터는 n형 트랜지스터로 작용하여 NAND 논리회로를 구성하는 논리회로.
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