KR101532311B1 - 그래핀을 이용한 광검출기와 그 제조방법 - Google Patents

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Abstract

그래핀을 이용한 광 검출기 및 그 제조방법에 관해 개시되어 있다. 본 발명의 일 실시예에 의한 광 검출기는 게이트 전극, 상기 게이트 전극과 마주하고 상기 게이트 전극과 이격되며 파이(π) 결합을 갖지 않는 그래핀 채널층과, 상기 그래핀 채널층의 한쪽에 접촉된 제1 전극과, 상기 그래핀 채널층의 다른 쪽에 접촉된 제2 전극을 포함하고, 상기 그래핀 채널층은 적어도 제1 그래핀층과, 상기 제1 그래핀층 상에 있는 제1 나노입자를 포함한다. 상기 제1 그래핀층은 단일 그래핀층일 수 있다. 또한 상기 제1 그래핀층은 순차적으로 적층된 복수의 단일 그래핀층들을 포함할 수 있고, 상기 복수의 단일 그래핀층들은 π 결합을 갖지 않는다.

Description

그래핀을 이용한 광검출기와 그 제조방법{Photo-detector using graphene and method of manufacturing the same}
본 발명의 일 실시예는 광 소자에 관한 것으로써, 보다 자세하게는 그래핀을 이용한 광 검출기 및 그 제조방법에 관한 것이다.
그래핀은 전자와 정공(hole)에 대해서 기존에 알려진 물질보다 높은 이동도(mobility)를 갖는다. 또한 그래핀은 광속의 대략 1/300에 가까운 높은 페르미 속도(Fermi velocity)를 가질 수 있다. 그래핀은 적외선 영역에서부터 자외선 영역까지 넓은 파장 밴드의 광에 대해 반응할 수 있다. 이러한 그래핀의 특성은 다양한 분야에 응용되어 다양한 제품이 만들어질 수 있다. 예를 들면, 그래핀을 트랜지스터의 채널로 사용하는 경우, 실리콘 트랜지스터보다 캐이어 이동도가 훨씬 빠른 트랜지스터를 만들 수 있다. 또한 그래핀을 광 검출기의 채널로 사용할 수도 있다.
그러나 단층의 그래핀은 다른 벌크 물질(bulk material)에 비해 광 흡수율(absorbance)이 상대적으로 낮을 뿐 아니라 효율도 낮다. 이에 따라 광 전류 발생이 낮고, 광 반응도(photo-responsivity)도 낮을 수 있다.
단일 그래핀층을 사용할 때의 이러한 문제를 해소하기 위해 파이(π) 결합을 갖는 멀티 그래핀층을 사용할 수 있는데, 상기 멀티 그래핀층의 경우는 그래핀층 사이의 파이 결합으로 인해 캐리어 이동도가 저하되는 것을 비롯해서 단일 그래핀층이 갖는 이점을 충분히 나타내지 못할 수 있다.
본 발명의 일 실시예는 단일 그래핀층의 이점은 가지면서 파이 결합은 갖지 않는 멀티 그래핀층을 채널로 구비하는 광 검출기를 제공한다.
본 발명의 일 실시예는 이러한 광 검출기의 제조방법을 제공한다.
본 발명의 일 실시예에 의한 광 검출기는 게이트 전극과, 상기 게이트 전극과 마주하고, 상기 게이트 전극과 이격되며, 파이(π) 결합을 갖지 않는 그래핀 채널층과, 상기 그래핀 채널층의 한쪽에 접촉된 제1 전극과, 상기 그래핀 채널층의 다른 쪽에 접촉된 제2 전극을 포함하고, 상기 그래핀 채널층은 적어도 제1 그래핀층 및 상기 제1 그래핀층 상에 있는 제1 나노입자를 포함한다.
이러한 광 검출기에서, 상기 제1 그래핀층은 단일 그래핀층일 수 있다.
상기 제1 그래핀층은 순차적으로 적층된 복수의 단일 그래핀층들을 포함할 수 있고, 상기 복수의 단일 그래핀층들은 π 결합을 갖지 않는다. 이때, 상기 복수의 단일 그래핀층들 사이에 제2 나노입자가 있을 수 있다. 이때, 상기 제1 및 제2 나노입자는 동일하거나 다른 입자일 수 있다.
상기 그래핀 채널층은 상기 제1 그래핀층 상에 상기 제1 나노입자를 덮는 제2 그래핀층을 더 구비할 수 있다. 상기 제2 그래핀층은 단일 그래핀층일 수 있다.
또는 상기 제2 그래핀층은 순차적으로 적층된 복수의 단일 그래핀층들을 포함하고, 상기 제2 그래핀층에 포함된 상기 복수의 단일 그래핀층들은 π 결합을 갖지 않을 수 있다.
상기 제2 그래핀층에 포함된 상기 복수의 단일 그래핀층들 사이에 제3 나노입자가 있을 수 있다. 이때, 상기 제1 및 제3 나노입자는 동일하거나 다른 입자일 수 있다.
상기 게이트 전극은 p형 또는 n형 실리콘 전극일 수 있다.
상기 게이트 전극은 상기 그래핀 채널층의 위 또는 아래에 구비될 수 있다.
본 발명의 일 실시예에 의한 광 검출기의 제조방법은 그래핀 채널층을 형성하고, 상기 그래핀 채널층과 마주하는 게이트 전극을 형성하고, 상기 게이트 전극과 이격되고 상기 그래핀 채널층의 한 쪽에 접촉되는 제1 전극을 형성하고, 상기 게이트 전극과 이격되고 상기 그래핀 채널층의 다른 쪽에 접촉되는 제2 전극을 형성하는 과정을 포함하고, 상기 그래핀 채널층을 형성하는 과정은 적어도, 파이(π) 결합을 갖지 않는 제1 그래핀층을 형성하는 과정과 상기 제1 그래핀층 상에 제1 나노입자를 형성하는 과정을 포함한다.
이러한 제조방법에서, 상기 게이트 전극은 상기 그래핀 채널층의 위 또는 아래에 형성할 수 있다.
상기 제1 그래핀층을 형성하는 과정은,
단일 그래핀층을 형성하고, 상기 형성된 단일 그래핀층을 상기 그래핀 채널층이 형성되는 위치에 전사하는 과정을 더 포함할 수 있다.
다른 실시예에 따르면, 상기 제1 그래핀층을 형성하는 과정은,
제1 단일 그래핀층을 형성하는 과정과, 상기 단일 그래핀층을 상기 그래핀 채널층이 형성될 위치로 전사하는 과정과, 제2 단일 그래핀층을 형성하는 과정과, 상기 제2 단일 그래핀층을 상기 제1 단일 그래핀층 상에 전사하는 과정을 포함할 수 있다. 이때, 상기 제2 단일 그래핀층을 전사하기 전에 상기 제1 단일 그래핀층 상에 제2 나노입자를 형성할 수 있다. 상기 제1 및 제2 나노입자는 동일하거나 다른 물질로 형성할 수 있다.
상기 그래핀 채널층을 형성하는 과정은,
상기 제1 그래핀층 상에 상기 제1 나노입자를 덮는 제2 그래핀층을 형성하는 과정을 더 포함할 수 있다.
상기 제2 그래핀층을 형성하는 과정은,
제3 단일 그래핀층을 형성하는 과정과 상기 제3 단일 그래핀층을 상기 제1 나노입자를 덮도록 상기 제1 그래핀층 상에 전사하는 과정을 더 포함할 수 있다.
또는 상기 제2 그래핀층을 형성하는 과정은,
제4 단일 그래핀층을 형성하는 과정과, 상기 제4 단일 그래핀층을 상기 제1 나노입자를 덮도록 상기 제1 그래핀층 상에 전사하는 과정과, 제5 단일 그래핀층을 형성하는 과정과, 상기 제5 단일 그래핀층을 상기 제4 단일 그래핀층 상에 전사하는 과정을 더 포함할 수 있다. 이때, 상기 제5 단일 그래핀층을 전사하기 전에 상기 제4 단일 그래핀층 상에 제3 나노입자를 형성할 수 있다. 상기 제1 및 제3 나노입자는 동일하거나 다른 물질로 형성할 수 있다.
상기 제2 단일 그래핀층 상에 적어도 하나의 단일 그래핀층을 더 형성할 수 있다.
상기 제조 방법은 상기 제2 그래핀층 상에 다른 나노입자를 형성하는 과정과, 상기 제2 그래핀층 상에 상기 다른 나노입자를 덮는 적어도 하나의 그래핀층을 형성하는 과정을 더 포함할 수 있다.
상기 제5 단일 그래핀층 상에 적어도 하나의 단일 그래핀층을 더 형성할 수 있다.
상기 제1 그래핀층 상에 제1 나노입자를 형성하는 과정은,
상기 제1 그래핀층 상에 상기 제1 나노입자의 재료가 되는 금속막을 형성하는 과정과, 상기 금속막을 어닐하는 과정을 포함할 수 있다.
본 발명의 일 실시예에 의한 포토 디텍터는 단일 그래핀층이 복수개 적층된 그래핀 채널을 포함한다. 이러한 그래핀 채널은 단일 그래핀층을 단순히 복수개 적층한 것으로, 단일 그래핀층들은 단순히 물리적으로 적층되어 있을 뿐이고, 단일 그래핀층들 사이에는 화학적 결합, 예컨대 파이 결합(π-binding)이 존재하지 않는다. 그러면서도 이동도 저하(mobility degradation)없이 제로 밴드갭(zero bandgap)과 앰비폴라(ambipolar) 특성을 갖고 있다. 이에 따라 포토 디텍터의 캐리어 수송 능력은 향상될 수 있다.
또한 상기 단일 그래핀층들 사이에는 플라즈몬 공진(plasmon resonance)을 일으키는 나노입자들이 존재한다. 상기 나노입자들에 입사광은 산란되고, 그 결과 입사광이 조사되는 범위는 보다 넓어질 수 있다. 따라서 상기 나노입자 근처의 로컬 필드는 강화될 수 있다. 더욱이 단일 그래핀층의 적층수에 비례해서 광 흡수율(absorbance)이 높아지는 바, 광 전류 발생이 증가될 수 있다. 이에 따라 포토 디텍터의 광 반응도(responsivity)도 높아질 수 있다.
도 1은 본 발명의 일 실시예에 의한 그래핀을 이용한 광 검출기의 단면도이다.
도 2는 도 1의 제1 채널층(34)의 층 구조의 예를 나타낸 단면도이다.
도 3은 본 발명의 다른 실시예에 의한 그래핀을 이용한 광 검출기의 단면도이다.
도 4는 본 발명의 일 실시예에 의한 광 검출기에서 채널층이 순차적으로 단순 적층된 3개의 단일 그래핀층과 나노입자(52)를 포함하는 경우를 나타낸 사시도이다.
도 5는 도 4의 광 검출기에서 채널층이 나노입자 없이 단순 적층된 3개의 단일 그래핀층만을 포함하는 경우를 나타낸 사시도이다.
도 6 및 도 7은 본 발명의 실시예에 의한 광 검출기의 채널층에 포함된 나노입자의 직경에 따른 정상화된(normalized) 광 산란특성을 나타낸 분포도이다.
도 8은 본 발명의 일 실시예에 의한 광 검출기의 그래핀 채널층에 파이 결합이 존재하지 않음을 보여주는 그래프이다.
도 9는 본 발명의 실시예들에 의한 광 검출기의 전류-전압 특성을 나타낸 그래프이다.
도 10은 본 발명의 실시예들에 의한 광 검출기에서 그래핀 채널층에 포함된 단일 그래핀층의 적층 수에 따른 캐리어 이동도를 나타낸 그래프이다.
도 11은 본 발명의 실시예들에 의한 광 검출기에서 그래핀 채널층에 포함된 단일 그래핀층의 적층 수에 따른 캐리어 시트 밀도(carrier sheet density)를 나타낸 그래프이다.
도 12는 본 발명의 일 실시예들에 의한 광 검출기에서 그래핀 채널층에 포함된 단일 그래핀층의 적층 수에 따른 그래핀 채널층의 저항을 나타낸 그래프이다.
도 13은 본 발명의 실시예들에 의한 광 검출기에서 그래핀 채널층에 포함된 단일 그래핀층의 적층 수에 따른 채널층의 최대 저항을 나타낸 그래프이다.
도 14는 본 발명의 실시예들에 의한 광 검출기에서 그래핀 채널층에 포함된 단일 그래핀층의 적층 수에 따른 디락 포인트 전압(Vdirac)을 나타낸 그래프이다.
도 15는 본 발명의 실시예들에 의한 광 검출기에서 그래핀 채널층에 포함된 단일 그래핀층의 적층 수에 따른 온/오프 비(On/Off ratio)를 나타낸 그래프이다.
도 16은 본 발명의 실시예들에 의한 광 검출기의 단일 그래핀층의 적층 수에 따른 광 흡수율을 나타낸 그래프이다.
도 17은 본 발명의 실시예들에 의한 광 검출기의 단일 그래핀층의 적층 수에 따른 광 전류 발생 정도를 나타낸 그래프이다.
도 18 내지 도 21은 본 발명의 일 실시예에 의한 광 검출기의 제조 방법을 단계별로 나타낸 단면도들이다.
이하, 본 발명의 일 실시예에 의한 그래핀을 이용한 광 검출기 및 그 제조방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
먼저, 본 발명의 일 실시예에 의한 그래핀을 이용한 광 검출기에 대해 설명한다.
도 1은 본 발명의 일 실시예에 의한 그래핀을 이용한 광 검출기를 보여준다.
도 1을 참조하면, 기판(30) 상에 절연층(32)이 존재한다. 기판(30)은 도핑된 반도체 기판일 수 있다. 예를 들면, 기판(30)은 p형 또는 n형 불순물이 도핑된 실리콘 기판일 수 있다. 기판(30)은 게이트 전압이 인가되는 게이트 전극으로 사용될 수 있다. 절연층(32)은 게이트 절연층일 수 있다. 절연층(32)은, 예를 들면 SiO2층일 수 있고, 이외의 다른 실리콘 산화물층일 수도 있다. 또한 절연층(32)은 질화물층일 수도 있다. 절연층(32) 상에 제1 채널층(34)이 구비되어 있다. 제1 채널층(34)은 단일 그래핀층일 수 있다. 절연층(32) 상에는 제1 및 제2 전극(36, 38)이 구비되어 있다. 제1 전극(36)은 제1 채널층(34)의 한쪽과 접촉된다. 제2 전극(38)은 제1 채널층(34)의 다른 쪽과 접촉된다. 제1 및 제2 전극(36, 38)은 제1 채널층(34)을 사이에 두고 서로 마주할 수 있다. 제1 및 제2 전극(36, 38) 중 하나는 소스 전극일 수 있고, 나머지는 드레인 전극일 수 있다. 제1 및 제2 전극(36, 38)은 서로 이격된 상태로 제1 채널층(34) 상에 구비될 수도 있다. 제1 및 제2 전극(36, 38)은, 예를 들면 알루미늄 전극일 수 있으나, 다른 금속 전극 또는 합금 전극일 수도 있다. 또한 제1 및 제2 전극(36, 38)이 다른 경우도 고려할 수 있다. 제1 및 제2 전극(36, 38) 사이의 제1 채널층(34) 상에 나노입자(40)가 존재한다. 나노입자(40)는 복수개가 있을 수 있다. 나노입자(40)의 직경은 수nm~ 수백nm일 수 있는데, 예를 들면, 수십nm~수백nm일 수 있고, 500nm보다 작을 수 있다. 나노입자(40)의 직경은 물질의 종류에 따라 다를 수 있다. 나노입자(40)는, 예를 들면 금(Au) 입자 또는 은(Ag) 입자일 수 있다. 제1 채널층(34)에 입사되는 광(L1)은 나노입자(40)와 상호작용하여 플라즈몬 공진(plasmon resonance)을 일으킬 수 있다. 이에 따라 입사되는 광(L1)은 나노입자(40)에 의해 진행방향 전방으로 넓게 산란되어 나노입자(40)에 입사된 광(L1)은 나노입자(40) 둘레의 제1 채널층(34)의 일부 영역(34A)에 입사될 수 있다. 이와 같이 나노입자(40)는 입사광을 산란시켜 광이 보다 넓은 영역에 조사되게 하는 바, 나노입자(40)를 광 산란입사 혹은 플라즈마 공진 입자로 표현할 수도 있다. 나노입자(40)의 존재로 인해 나노입자(40) 주위의 로컬 필드(local field)는 강화될 수 있으므로, 광 전류 발생도 증가될 수 있다.
한편, 제1 채널층(34)은 도 2에 도시한 바와 같이 단순 적층된 복수의 단일 그래핀층들(34B1…34Bn)(n=1,2,3,…)을 포함할 수 있다. 이때, 복수의 단일 그래핀층들(34B1…34Bn)은 (a)도에 도시한 바와 같이 나노입자 없이 단순히 적층된 것일 수 있다. 복수의 단일 그래핀층들(34B1…34Bn)은 단일 그래핀층들이 단순히 적층된 것이므로, 파이 결합을 갖지 않는다. 복수의 단일 그래핀층들(34B1…34Bn)은 도 2의 (b)도에 도시한 바와 같이 단일 그래핀층들(34B1…34Bn) 사이에 제2 나노입자(42) 혹은 제2 광 산란입자를 더 구비할 수 있다. 제2 나노입자(42)의 역할은 제1 채널층(34) 상에 구비된 나노입자(40)와 동일할 수 있다. 제2 나노입자(42)는 제1 채널층(34) 상에 존재하는 나노입자(40)와 동일할 수도 있고, 다를 수도 있다.
다음, 도 3을 참조하면, 광 검출기의 채널층은 제1 채널층(34) 상에 나노입자(40)를 덮는 제2 채널층(44)을 더 포함할 수 있다. 제2 채널층(44)은 단일 그래핀층일 수 있다. 또한 제2 채널층(44)은 복수의 단일 그래핀층들이 파이(π) 결합없이 단순 적층된 것일 수 있다. 제2 채널층(44)이 복수의 단일 그래핀층을 포함하는 층 구조일 때, 제2 채널층(44)의 층 구성은 도 2에 도시한 제1 채널층(34)의 층 구성과 유사하거나 동일할 수 있다. 나노입자(40)는 입사광(L1)을 진행방향의 전후방으로 산란한다. 나노입자(40)에 의해 전방으로 산란된 광은 제1 채널층(34)으로, 후방으로 산란된 광은 제2 채널층(44)으로 각각 조사된다. 이와 같이, 제1 및 제2 채널층(34, 44) 사이에 구비된 나노입자(40)에 의해 제1 및 제2 채널층(34, 44)의 광이 조사되는 영역은 나노입자(40)가 없을 때보다 넓어질 수 있다. 이에 따라 제1 및 제2 채널층(34, 44)에서 각 나노입자(40) 부근의 로컬 필드의 세기는 향상될 수 있다. 이 결과, 제1 및 제2 채널층(34, 44)의 광 흡수율(absorbance)이 높아져서 광 전류 발생이 향상될 수 있다.
도 4는 채널층(C1)이 단순히 순차적으로 적층된 3개의 단일 그래핀층(50a, 50b, 50c)과 나노입자(52)를 포함하는 경우를 보여준다.
도 4를 참조하면, 채널층(C1)은 단순 적층된 제1 내지 제3 단일 그래핀층(50a, 50b, 50c)을 포함하므로, 파이 결합을 포함하지 않는다. 채널층(C1)에서 나노입자(52)는 제1 단일 그래핀층(50a)과 제2 단일 그래핀층(50b) 사이 및 제2 단일 그래핀층(50b)과 제3 단일 그래핀층(50c) 사이에 구비된다. 또한 제1 및 제2 전극(36, 38)은 제3 단일 그래핀층(52c) 상에 구비된다.
채널층(C1)은 나노입자(52)를 포함하지 않고, 단순 적층된 제1 내지 제3 단일 그래핀층(50a, 50b, 50c)만 포함할 수도 있는데, 도 5는 이에 대한 예를 보여준다. 도 5를 참조하면, 채널층(C2)은 파이 결합없이 단순 적층된 제1 내지 제3 단일 그래핀층(52a, 52b, 52c)만 포함하고, 나노입자는 포함하지 않는다. 파이 결합이 존재하지 않는 제1 내지 제3 단일 그래핀층들(52a, 52b, 52c)을 포함하는 채널층(C2)은 디락 포인트와 앰비폴라 특성을 갖는 등 하나의 단일 그래핀층과 같은 전기 특성을 나타낸다. 따라서 도 5에 도시한 광 검출기는 단일 그래핀층의 채널에 버금가는 캐리어 이동도를 확보할 수 있음은 물론이고, 도 3 및 도 4에 도시한 광 검출기와 마찬가지로 채널층(C2)이 복수의 단일 그래핀층(50a, 50b, 50c)을 포함하는 바, 광 흡수율과 광 전류 발생이 향상될 수 있다.
도 6은 상술한 본 발명의 실시예에 의한 광 검출기의 채널층에 포함된 나노입자가 금(Au) 입자일 때, 나노입자의 직경에 따른 광 산란특성을 보여주는 광 산란 분포도이다. 도 6에서 원 둘레의 수치는 각을 나타낸다. 그리고 좌측의 전후방 산란방향으로의 수치(0.5, 1.0 등)는 산란의 상대적 깊이를 나타낸다. 도 6에서 나노입자의 위치는 원의 중심이다. 도 6에서 제1 분포곡선(G1)은 나노입자의 직경이 50nm일 때의 광의 전후방 산란 분포를 나타낸다. 그리고 제2 분포곡선(G2)은 나노입자의 직경이 100nm일 때, 광의 전후방 산란분포를 나타낸다. 또한 제3 분포곡선(G3)은 나노입자의 직경이 150nm일 때, 광의 전후방 산란분포를 나타낸다.
도 6의 제1 내지 제3 분포곡선(G1-G3)을 참조하면, 나노입자의 직경이 작을 수록 전후방으로 산란의 범위가 넓고, 후방 산란의 깊이도 깊은 것을 알 수 있다. 그러나 전방 산란의 깊이는 나노입자의 직경에 관계없이 동일한 것을 알 수 있다. 나노입자의 직경이 100nm과 150nm일 때, 나노입자에 의한 광의 후방산란의 범위와 깊이는 전방산란에 비해 극히 작음을 알 수 있다. 이러한 결과로부터 단순 적층된 복수의 단일 그래핀층과 나노입자를 포함하는 채널층에서 나노입자의 직경은 가능한 작은 것이 좋은 것을 알 수 있고, 직경이 100nm보다 작을 때, 보다 유익할 수 있음을 알 수 있다.
도 7은 상술한 본 발명의 실시예에 의한 광 검출기의 채널층에 포함된 나노입자가 은(Ag) 입자일 때, 나노입자의 직경에 따른 광 산란특성을 보여주는 광 산란 분포도이다. 도 7의 분포도 상의 수치는 도 6에서 설명한 바와 같다. 나노입자의 위치는 원의 중심이다. 도 7에서 제1 분포곡선(G11)은 나노입자의 직경이 50nm일 때의 광의 전후방 산란 분포를 나타낸다. 그리고 제2 분포곡선(G22)은 나노입자의 직경이 100nm일 때, 광의 전후방 산란분포를 나타낸다. 또한 제3 분포곡선(G33)은 나노입자의 직경이 150nm일 때, 광의 전후방 산란분포를 나타낸다.
도 7의 제1 내지 제3 분포곡선(G11-G33)을 참조하면, 나노입자의 직경이 작을 수록 전후방으로 산란의 범위가 넓다. 그리고 후방산란의 깊이도 나노입자의 직경이 작을 수록 크다. 그러나 전방 산란의 깊이는 나노입자의 직경이 50nm일 때, 가장 작고, 나노입자의 직경이 100nm일 때와 150nm일 때는 같다. 나노입자의 직경이 100nm과 150nm일 때, 나노입자에 의한 광의 후방산란의 범위와 깊이는 전방산란에 비해 극히 작음을 알 수 있다. 이러한 결과로부터 단순 적층된 복수의 단일 그래핀층과 나노입자를 포함하는 채널층에서 나노입자의 직경은 가능한 작은 것이 좋은 것을 알 수 있고, 직경은 100nm보다 작은 것이 보다 유익할 수 있음을 알 수 있다. 그러나 전방산란의 깊이를 우선적으로 고려한 다면, 나노입자의 직경은 100nm 이상인 것이 보다 효과적일 수 있다.
도 8은 상술한 본 발명의 실시예 및 종래 기술에 의한 광 검출기의 그래핀 채널층에 대한 엑스선 광전자 분광 분석 결과를 보여준다. 도 8의 결과로부터 본 발명의 실시예에 의한 광 검출기의 그래핀 채널층에는 파이 결합이 존재하지 않음을 알 수 있다.
도 8a는 종래의 광 검출기의 그래핀 채널층에 대한 것이다. 종래의 광 검출기의 그래핀 채널층은 기존의 방식인 고정렬 열분해 흑연 (highly ordered pyrolytic graphite, HOPG)을 박리하는 방법으로 형성하여, 상호 화학적 결합으로 순차적으로 형성된 10개 그래핀층을 포함한다.
도 8b는 본 발명의 실시예들에 의한 광 검출기의 그래핀 채널층에 대한 것으로, 그래핀 채널층은 3개의 단일 그래핀층을 각각 형성한 다음, 각각을 단순 적층하여 형성한 것이다. 도 8a와 도 8b에서 가로축은 결합 에너지를 나타내고, 세로축은 세기(intensity)를 나타낸다.
도 8a의 그래프(G8a)는 종래의 그래핀 채널층에 대한 엑스선 광 전자 분광 분석 결과를 나타낸다. 그래프(G8a) 안쪽에 분포된 가는 선의 복수의 제1 피크(P1)와 굵은 선의 제2 피크(P2)는 그래프(G8a)를 분할하여 얻은 피크들이다. 따라서 그래프(G8a)는 제1 피크(P1)와 제2 피크(P2)로 구성될 수 있다. 제1 피크(P1)는 그래핀 채널층의 탄소에 의한 것으로, 탄소의 위치에 따라 피크의 위치는 달라진다. 제2 피크(P2)는 그래핀 채널층에 포함된 단일 그래핀층의 파이 결합에 기인한 피크이다. 그래프(G8a)에 제2 피크(P2)의 존재는 해당 그래핀 채널층에 파이 결합이 존재하는 것을 시사한다.
도 8b의 그래프(G8b)는 본 발명의 일 실시예에 의한 광 검출기의 그래핀 채널층에 대한 엑스선 광 전자 분광 분석 결과를 나타낸다. 그래프(G8b) 안쪽에 분포된 복수의 제3 피크(P3)는 그래프(G8)를 분할하여 얻은 피크들이다. 그래프(G8b)는 복수의 제3 피크(P3)로 구성될 수 있다. 그래프(G8b)는 도 8a의 제2 피크(P2)에 해당하는 피크를 포함하지 않는다. 이러한 결과는 본 발명의 일 실시예에 의한 광 검출기의 그래핀 채널층에는 파이 결합이 존재하지 않음을 시사한다.
도 9는 상술한 본 발명의 실시예들에 의한 광 검출기의 전류-전압 특성을 보여준다. 도 9의 결과를 얻기 위해 제2 전극(38)에 드레인 전압(VD)으로 2.0V 인가하고 측정이 완료될 때까지 유지하였다. 도 9에서 가로축은 게이트 전극으로 사용되는 기판(30)에 인가되는 게이트 전압을 나타낸다. 세로축은 드레인 전류(ID)를 나타낸다. 도 9에서 제1 그래프(G91)는 그래핀 채널층이 단일 그래핀층일 때의 결과를 나타내고, 제2 그래프(G92)는 그래핀 채널층이 2개의 단일 그래핀층을 포함할 때의 결과를 나타내며, 제3 그래프(G93)는 그래핀 채널층이 3개의 단일 그래핀층을 포함할 때의 결과를 나타낸다.
제1 내지 제3 그래프(G91-G93)를 참조하면, 각 그래프는 양의 게이트 전압 범위에서 디락 포인트(D1, D2, D3)를 갖고 있다. 제1 그래프(G91)에서 제3 그래프(G93)로 갈수록 디락 포인트의 위치도 우측으로 이동된다. 곧, 디락 포인트(D1-D3)에서의 게이트 전압은 제1 그래프(G91)에서 제3 그래프(G93)로 갈수록 높아진다. 이러한 결과로부터 그래핀 채널층에 포함된 단일 그래핀층의 수가 많아질 수록 그래핀 채널층의 디락 포인트의 게이트 전압도 높아짐을 알 수 있다. 그래핀 채널층의 단일 그래핀층이 많아질 수록 디락 포인트의 게이트 전압이 높아지는 현상은 상기 그래핀 채널층의 p형 도핑 효과를 시사한다. 또한 제1 내지 제3 그래프(G91-G93)를 참조하면, 게이트 전압이 양일 때와 음을 때, 모두 드레인 전류가 측정되는 바, 앰비폴라 특성을 나타내는 것을 알 수 있다.
이와 같은 도 9의 결과는 상술한 본 발명의 실시예들에 의한 광 검출기의 그래핀 채널층이 디락 포인트와 앰비폴라 특성을 갖고 있다는 것으로, 상기 그래핀 채널층은 단순 적층된 복수의 단일 그래핀층을 포함하고 있음에도 상기 그래핀 채널층은 단일 그래핀층이 갖는 이점을 가질 수 있음을 시사한다.
도 10은 본 발명의 실시예들에 의한 광 검출기에서 그래핀 채널층에 포함된 단일 그래핀층의 적층 수에 따른 캐리어 이동도를 보여준다. 도 10에서 가로축은 그래핀 채널층에 포함된 단일 그래핀층의 적층 수를 나타내고, 세로축은 이동도를 나타낸다.
도 10을 참조하면, 그래핀 채널층에 포함된 단일 그래핀층의 적층 수가 증가할 수록 이동도는 증가함을 알 수 있다.
도 11은 본 발명의 실시예들에 의한 광 검출기에서 그래핀 채널층에 포함된 단일 그래핀층의 적층 수에 따른 캐리어 시트 밀도(carrier sheet density)를 보여준다. 도 11에서 가로축은 그래핀 채널층에 포함된 단일 그래핀층의 적층 수를 나타내고, 세로축은 캐리어 시트 밀도를 나타낸다.
도 11을 참조하면, 그래핀 채널층에 포함된 단일 그래핀층의 적층 수가 증가할 수록 캐리어 시트 밀도는 증가함을 알 수 있다.
도 12는 본 발명의 일 실시예들에 의한 광 검출기에서 그래핀 채널층에 포함된 단일 그래핀층의 적층 수에 따른 그래핀 채널층의 저항을 보여준다. 도 12의 결과를 얻는 과정에서 제2 전극(38)에 2.0V의 드레인 전압을 인가하고, 측정이 완료될 때까지 유지하였다. 도 12의 가로축은 게이트 전압을, 세로축은 그래핀 채널층의 저항을 나타낸다. 도 12에서 제1 그래프(G12A)는 그래핀 채널층에 포함된 단일 그래핀층의 적층 수가 1일 때의 결과를 나타낸다. 제2 그래프(G12B)는 단일 그래핀층의 적층 수가 2일 때의 결과를 나타낸다. 제3 그래프(G12C)는 단일 그래핀층의 적층 수가 3일 때의 결과를 나타낸다.
도 12의 제1 내지 제3 그래프(G12A-G12C)를 참조하면, 그래핀 채널층에 포함된 단일 그래핀층의 적층 수가 많아질 수록 채널층의 저항은 낮아짐을 알 수 있다.
도 13은 본 발명의 실시예들에 의한 광 검출기에서 그래핀 채널층에 포함된 단일 그래핀층의 적층 수에 따른 채널층의 최대 저항을 보여준다. 도 13에서 가로축은 그래핀 채널층에 포함된 단일 그래핀층의 적층 수를, 세로축은 채널층의 최대 저항을 나타낸다.
도 13의 그래프를 참조하면, 그래핀 채널층에 포함된 단일 그래핀층의 적층수가 1일 때와 2일 때의 최대 저항의 변화는 그래핀 채널층에 포함된 단일 그래핀층의 적층 수가 2일 때와 3일 때의 최대 저항의 변화보다 크다.
도 14는 본 발명의 실시예들에 의한 광 검출기에서 그래핀 채널층에 포함된 단일 그래핀층의 적층 수에 따른 디락 포인트 전압(Vdirac)을 보여준다. 도 14에서 가로축은 그래핀 채널층에 포함된 단일 그래핀층의 적층 수를, 세로축은 디락 포인트 전압을 나타낸다.
도 14의 그래프를 참조하면, 그래핀 채널층에 포함된 단일 그래핀층의 적층수가 1일 때의 디락 포인트 전압과 단일 그래핀층의 적층 수가 2일 때의 디락 포인트 전압 사이의 변화는 그래핀 채널층에 포함된 단일 그래핀층의 적층 수가 2일 때의 디락 포인트 전압과 단일 그래핀층의 적층 수가 3일 때의 디락 포인트 전압 사이의 변화보다 크다.
도 13과 도 14의 결과는 그래핀 채널층에 포함된 복수의 단일 그래핀층들 중에서 두 번째 적층된 제2 단일 그래핀층은 다른 역할도 하고 있음을 시사한다. 곧, 상기 제2 단일 그래핀층의 존재로 인해 단일 그래핀층의 적층 수의 증가에 따른 측정값의 급격한 변화를 완충하는 버퍼층 효과가 나타난다.
도 15는 본 발명의 실시예들에 의한 광 검출기에서 그래핀 채널층에 포함된 단일 그래핀층의 적층 수에 따른 온/오프 비(On/Off ratio)를 보여준다. 도 15에서 가로축은 그래핀 채널층에 포함된 단일 그래핀층의 적층 수를 나타내고, 세로축은 온/오프 비를 나타낸다.
도 15의 그래프를 참조하면, 단일 그래핀층의 적층 수가 2일 때, 아래로 뾰족한 팁(tip)이 나타난다. 이러한 결과는 그래핀 채널층에 포함된 복수의 단일 그래핀들 중 제2 단일 그래핀층이 버퍼층 효과를 나타내는 것을 시사한다.
도 16은 본 발명의 실시예들에 의한 광 검출기의 단일 그래핀층의 적층 수에 따른 광 흡수율을 보여준다. 도 16에서 가로축은 광 검출기의 채널층에 입사되는 광의 파장을 나타내고, 세로축은 광 흡수율(absorbance)을 나타낸다.
도 16의 제1 그래프(G16A)는 그래핀 채널층에 포함된 단일 그래핀층의 적층 수가 1일 때의 광 흡수율을 나타낸다. 제2 그래프(G16B)는 그래핀 채널층에 포함된 단일 그래핀층이 적층 수가 2일 때의 광 흡수율을 나타내고, 제3 그래프(G16C)는 단일 그래핀층의 적층 수가 3일 때의 결과를 나타낸다.
도 16의 제1 내지 제3 그래프(G16A-G16C)를 참조하면, 그래핀 채널층에 포함된 단일 그래핀층의 적층 수가 증가하면서 그래핀 채널층의 광 흡수율 역시 증가함을 알 수 있다. 또한, 채널층은 적외선 영역에서부터 자외선 영역에 이르기까지 넓은 밴드의 광을 흡수하는 것을 알 수 있다.
도 17은 본 발명의 실시예들에 의한 광 검출기의 단일 그래핀층의 적층 수에 따른 광 전류 발생 정도를 보여준다. 도 17의 결과를 얻은 과정에서 제2 전극(38)에 드레인 전압으로 2.0V를 인가하고, 측정이 완료될 때까지 유지하였다.
도 17에서 가로축은 게이트 전압을, 세로축은 광전류를 각각 나타낸다. 도 17에서 제1 그래프(G17A)는 그래핀 채널층에 포함된 단일 그래핀층의 적층 수가 1일 때의 광 전류를 나타낸다. 제2 그래프(G17B)는 단일 그래핀층의 적층 수가 2일 때의 광 전류를 나타내고, 제3 그래프(G17C)는 단일 그래핀층의 적층 수가 3일 때의 광 전류를 나타낸다. 제1 내지 제3 그래프(G17A-G17C)를 참조하면, 단일 그래핀층의 적층 수가 증가할 수록 광 전류는 급격히 증가함을 알 수 있다. 이러한 결과는 그래핀 채널층의 단일 그래핀층의 적층 수가 증가함에 따라 채널층의 캐리어 수송과 광 흡수율이 향상되어 나타난다.
다음에는 본 발명의 일 실시예에 의한 광 검출기의 제조 방법을 도 18 내지 도 21을 참조하여 설명한다. 이 과정에서 상술한 광 검출기의 설명에서 언급한 부재에 대해서는 사용한 참조번호를 그대로 사용하고, 별도의 설명은 생략한다.
도 18을 참조하면, 게이트 전극으로 사용되는 기판(30) 상에 절연층(32)을 형성한다. 절연층(32)은 게이트 절연층으로 사용되며, 실리콘 산화막 또는 질화막으로 형성할 수 있다. 절연층(32) 상에 제1 채널층(34)을 형성한다. 제1 채널층(34)은 제1 그래핀층일 수 있다. 제1 채널층(34)은 단일 그래핀층일 수 있다. 이러한 제1 채널층(34)은 소정의 방법, 예를 들면 CVD(Chemical Vapor Deposition) 방법으로 형성한 단일 그래핀층을 절연층(32) 상에 전사(transfer)하여 형성한 것일 수 있다. 제1 채널층(34)은 상기 전사하는 방법으로 복수의 단일 그래핀층을 적층하여 형성할 수도 있다. 예를 들면, CVD방법으로 제1 단일 그래핀층(미도시)을 형성하여 절연층(32) 상에 전사한 다음, CVD 방법으로 제2 단일 그래핀층(미도시)을 형성하여 상기 제1 단일 그래핀층 상에 전사할 수 있다. 이렇게 형성되는 복수의 단일 그래핀층들은 화학 결합없이 단순히 물리적으로 적층되므로, 단일 그래핀층들 사이에 파이 결합이 형성되지 않는다. 제1 채널층(34)이 이와 같이 단일 그래핀층을 복수개 단순히 적층하여 형성하는 경우, 각 단일 그래핀층 사이에 나노입자를 형성할 수 있다. 예를 들면, 상기 제1 단일 그래핀층을 절연층(32) 상에 전사한 다음, 상기 제1 단일 그래핀층 상에 나노입자를 형성할 수 있다. 이어서 상기 나노 입자를 덮는 상기 제2 단일 그래핀층을 상기 제1 단일 그래핀층 상에 전사할 수 있다. 상기 나노 입자를 형성하는 방법은 후술한다. 제1 채널층(34)은 절연층(32)의 상부면 전체에 형성될 수도 있다.
계속해서, 제1 채널층(34) 상에 나노입자를 형성하기 위한 금속막(40A)을 형성한다. 금속막(40A)은, 예를 들면 금(Au)막 또는 은(Ag)막으로 형성할 수 있다. 금속막(40A)은 최종 형성되는 나노입자의 직경을 고려하여 두께를 결정할 수 있다. 금속막(40A)이 형성된 결과물을 질소(N2) 분위기에서 어닐(anneal)한다. 어닐은 나노입자가 형성될 때까지 소정 온도에서 소정 시간 실시할 수 있는데, 예를 들면 300℃에서 1시간 동안 실시할 수 있다. 온도나 시간은 달라질 수 있다. 상기 어닐의 공정 조건(가스 분위기, 온도, 시간, 압력 등)은 금속막(40A)의 재료에 따라 달라질 수 있다. 상기 어닐 동안에 금속막(40A)의 표면에 텐션(surface tension)이 나타난다. 이에 따라 금속막(40A)은 나노입자들로 나뉘어진다.
이렇게 해서, 도 19에 도시한 바와 같이 제1 채널층(34) 상에 나노입자(40)가 형성된다.
다음, 도 20을 참조하면, 제1 채널층(34) 상에 나노입자(40)를 덮는 제2 채널층(44)을 형성한다. 제2 채널층(44)은 제2 그래핀층일 수 있다. 제2 채널층(44)은 하나의 단일 그래핀층을 포함할 수 있다. 또한 제2 채널층(44)은 화학결합없이 단순히 물리적으로 순차적으로 적층된 복수의 단일 그래핀층들을 포함할 수 있다. 이때, 복수의 단일 그래핀층들 사이에는 상술한 방법으로 나노입자를 더 형성할 수도 있다. 곧, 제2 채널층(44)의 층 구성은 제1 채널층(34)과 유사하거나 동일하게 형성할 수 있다.
다음, 도 21에 도시한 바와 같이, 절연층(32) 상에 채널층(60)과 접촉되는 제1 및 제2 전극(36, 38)을 형성한다. 제1 전극(36)은 채널층(60)의 한쪽에 접촉되도록 형성할 수 있다. 이때, 제1 전극(36)은 채널층(60)과 일부 겹칠 수 있다. 제2 전극(38)은 채널층(60)의 다른 쪽에 접촉되도록 형성할 수 있다. 이때, 제2 전극(38)은 채널층(60)과 일부 겹칠 수 있다. 제1 및 제2 전극(36, 38)은 마주할 수 있다. 채널층(60)이 절연층(32)의 상부면 전체를 덮도록 형성되는 경우, 제1 및 제2 전극(36, 38)은 모두 채널층(60) 상에 형성될 수 있다. 제1 및 제2 전극(36, 38)을 형성하기 전에 제2 채널층(44) 상에 나노입자(미도시)를 형성하고, 이 나노입자를 덮는 제3 채널층(미도시)을 더 형성할 수도 있다. 이와 같은 방식으로 제4 채널층, 제5 채널층, 제6 채널층...을 더 형성하고, 채널층들 사이에 나노입자를 형성할 수 있다. 상기 제3 채널층을 비롯해서 더 형성되는 채널층의 층 구성은 제1 채널층(34)과 유사하거나 동일하게 형성할 수 있다.
한편, 도면에 도시하지는 않았지만, 게이트 전극으로 사용되는 기판(30)과 절연층(32)은 채널층(60) 위에 형성될 수도 있다. 이렇게 하면, 탑 게이트(top gate) 구조의 광 검출기가 형성될 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
30:기판 32:절연층
34, 44:제1 및 제2 채널층(그래핀층) 36, 38:제1 및 제2 전극
40, 52:나노입자 42:제2 나노입자
40A:금속막
34A:나노입자에 의한 산란광이 조사되는 채널층의 일부영역
34B1, 34B2…34Bn-1, 34Bn: 복수의 단일 그래핀층
50a, 50b, 50c:제1 내지 제3 단일 그래핀층
60, C1, C2:채널층 L1:나노입자에 조사되는 광

Claims (31)

  1. 게이트 전극;
    상기 게이트 전극과 마주하고, 상기 게이트 전극과 이격된 파이(π) 결합을 갖지 않는 그래핀 채널층;
    상기 그래핀 채널층의 한쪽에 접촉된 제1 전극; 및
    상기 그래핀 채널층의 다른 쪽에 접촉된 제2 전극;을 포함하고,
    상기 그래핀 채널층은,
    제1 그래핀층;
    상기 제1 그래핀층 상에 있는 제1 나노입자; 및
    상기 제1 나노입자를 덮는 제2 그래핀층;을 포함하는 광 검출기.
  2. 제 1 항에 있어서,
    상기 제1 그래핀층은 단일 그래핀층인 광 검출기.
  3. 제 1 항에 있어서,
    상기 제1 그래핀층은 순차적으로 적층된 복수의 단일 그래핀층들을 포함하고, 상기 복수의 단일 그래핀층들은 π 결합을 갖지 않는 광 검출기.
  4. 제 3 항에 있어서,
    복수의 단일 그래핀층들 사이에 제2 나노입자를 더 포함하는 광 검출기.
  5. 삭제
  6. 제 4 항에 있어서,
    상기 제1 및 제2 나노입자는 동일하거나 다른 입자인 광 검출기.
  7. 제 1 항에 있어서,
    상기 제2 그래핀층은 단일 그래핀층인 광 검출기.
  8. 제 1 항에 있어서,
    상기 제2 그래핀층은 순차적으로 적층된 복수의 단일 그래핀층들을 포함하고, 상기 제2 그래핀층에 포함된 상기 복수의 단일 그래핀층들은 π 결합을 갖지 않는 광 검출기.
  9. 제 8 항에 있어서,
    상기 제2 그래핀층에 포함된 상기 복수의 단일 그래핀층들 사이에 제3 나노입자를 더 포함하는 광 검출기.
  10. 제 9 항에 있어서,
    상기 제1 및 제3 나노입자는 동일하거나 다른 입자인 광 검출기.
  11. 제 1 항에 있어서,
    상기 제1 및 제2 전극의 재질은 동일한 광 검출기.
  12. 제 1 항에 있어서,
    상기 게이트 전극은 p형 또는 n형 실리콘 전극인 광 검출기.
  13. 제 1 항에 있어서,
    상기 제1 나노입자는 Au 또는 Ag인 광 검출기.
  14. 제 1 항에 있어서,
    상기 게이트 전극은 상기 그래핀 채널층의 위 또는 아래에 구비된 광 검출기.
  15. 그래핀 채널층을 형성하는 단계;
    상기 그래핀 채널층과 마주하는 게이트 전극을 형성하는 단계;
    상기 게이트 전극과 이격되고 상기 그래핀 채널층의 한 쪽에 접촉되는 제1 전극을 형성하는 단계; 및
    상기 게이트 전극과 이격되고 상기 그래핀 채널층의 다른 쪽에 접촉되는 제2 전극을 형성하는 단계;를 포함하고,
    상기 그래핀 채널층을 형성하는 단계는,
    파이(π) 결합을 갖지 않는 제1 그래핀층을 형성하는 단계;
    상기 제1 그래핀층 상에 제1 나노입자를 형성하는 단계; 및
    상기 제1 그래핀층 상에 상기 제1 나노입자를 덮는 제2 그래핀층을 형성하는 단계;를 포함하는 광 검출기 제조방법.
  16. 제 15 항에 있어서,
    상기 게이트 전극은 상기 그래핀 채널층의 위 또는 아래에 형성하는 광 검출기 제조방법.
  17. 제 15 항에 있어서,
    상기 제1 그래핀층을 형성하는 단계는,
    단일 그래핀층을 형성하는 단계; 및
    상기 형성된 단일 그래핀층을 상기 그래핀 채널층이 형성되는 위치에 전사하는 단계;를 더 포함하는 광 검출기 제조방법.
  18. 제 15 항에 있어서,
    상기 제1 그래핀층을 형성하는 단계는,
    제1 단일 그래핀층을 형성하는 단계;
    상기 단일 그래핀층을 상기 그래핀 채널층이 형성될 위치로 전사하는 단계;
    제2 단일 그래핀층을 형성하는 단계; 및
    상기 제2 단일 그래핀층을 상기 제1 단일 그래핀층 상에 전사하는 단계;를 포함하는 광 검출기 제조방법.
  19. 제 18 항에 있어서,
    상기 제2 단일 그래핀층을 전사하기 전에 상기 제1 단일 그래핀층 상에 제2 나노입자를 형성하는 광 검출기 제조방법.
  20. 삭제
  21. 제 19 항에 있어서,
    상기 제1 및 제2 나노입자는 동일하거나 다른 입자인 광 검출기 제조방법.
  22. 제 15 항에 있어서,
    상기 제2 그래핀층을 형성하는 단계는,
    제3 단일 그래핀층을 형성하는 단계; 및
    상기 제3 단일 그래핀층을 상기 제1 나노입자를 덮도록 상기 제1 그래핀층 상에 전사하는 단계;를 더 포함하는 광 검출기 제조방법.
  23. 제 15 항에 있어서,
    상기 제2 그래핀층을 형성하는 단계는,
    제4 단일 그래핀층을 형성하는 단계;
    상기 제4 단일 그래핀층을 상기 제1 나노입자를 덮도록 상기 제1 그래핀층 상에 전사하는 단계;
    제5 단일 그래핀층을 형성하는 단계;
    상기 제5 단일 그래핀층을 상기 제4 단일 그래핀층 상에 전사하는 단계;를 더 포함하는 광 검출기 제조방법.
  24. 제 23 항에 있어서,
    상기 제5 단일 그래핀층을 전사하기 전에 상기 제4 단일 그래핀층 상에 제3 나노입자를 형성하는 광 검출기 제조방법.
  25. 제 24 항에 있어서,
    상기 제1 및 제3 나노입자는 동일하거나 다른 입자인 광 검출기 제조방법.
  26. 제 18 항에 있어서,
    상기 제2 단일 그래핀층 상에 적어도 하나의 단일 그래핀층을 더 형성하는 광 검출기 제조방법.
  27. 제 15 항에 있어서,
    상기 제2 그래핀층 상에 다른 나노입자를 형성하는 단계; 및
    상기 제2 그래핀층 상에 상기 다른 나노입자를 덮는 적어도 하나의 그래핀층을 형성하는 단계;를 더 포함하는 광 검출기 제조방법.
  28. 제 23 항에 있어서,
    상기 제5 단일 그래핀층 상에 적어도 하나의 단일 그래핀층을 더 형성하는 광 검출기 제조방법.
  29. 제 15 항에 있어서,
    상기 제1 그래핀층 상에 제1 나노입자를 형성하는 단계는,
    상기 제1 그래핀층 상에 상기 제1 나노입자의 재료가 되는 금속막을 형성하는 단계; 및
    상기 금속막을 어닐하는 단계;를 포함하는 광 검출기 제조방법.
  30. 제 15 항에 있어서,
    상기 제1 나노입자는 Au 또는 Ag인 광 검출기 제조방법.
  31. 제 15 항에 있어서,
    상기 제1 및 제2 전극은 동일한 물질로 형성하는 광 검출기 제조방법.
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