KR101693663B1 - 인버터 소자 및 이의 제조 방법 - Google Patents
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Abstract
기재 상에 형성된 제 1 절연층; 상기 제 1 절연층 상에 형성된 반도체층; 상기 반도체층 상에서 서로 이격된 제 1 전극 내지 제 3 전극; 상기 제 1 전극과 제 2 전극 사이에 배치되며, p형 도펀트에 의해 도핑된 제 1 이차원 물질층; 상기 제 2 전극과 제 3 전극 사이에 배치되며, n형 도펀트에 의해 도핑된 제 2 이차원 물질층; 및 상기 제 1 이차원 물질층, 상기 제 1 전극, 및 상기 제 2 전극 상에 형성된 제 2 절연층을 포함하는 인버터 소자, 및 상기 인버터 소자의 제조 방법에 관한 것이다.
Description
본원은, 인버터 소자 및 상기 인버터 소자의 제조 방법에 관한 것이다.
인버터는 직류 전력을 교류 전력으로 변환하는 장치로서, 종래에는 싸이러트론(thyratron), 또는 수은 정류기(mercury rectifier) 등이 주로 사용되었으나, 직류 송전과 같은 대용량 고전압회로를 제외한 일반 인버터는 대부분 싸이리스터(thyristor)로써 대체되었다.
일반적으로 인버터는 단상 인버터와 3상 인버터로 분류된다. 그 중 단상 인버터는 하나의 단상 부하에 교류를 공급할 수 있다. 그런데, 온라인 전기 자동차 등과 같은 전기기기는 교류를 공급하여야 하는 부하를 다수 구비하고 있으며, 그러한 각각의 부하에 대응하여 단상 인버터를 설치하는 것은 해당 전기기기의 설계비용을 증가시키는 주요한 원인이 된다.
한편, 종래의 MoS2 인터버는 추가적인 게이트를 이용하여 물질의 전기적 특성을 변화시키는 방법을 채택하였다. 이러한 방법의 경우, 인버터 특성 유지를 위해 게이트에 지속적으로 전압을 가해야 하므로 저전력 구동이 불가능하다는 단점이 있다. 이러한 부분들은 다른 2 차원 물질을 이용한 인버터에서도 유사한 문제점을 나타낸다. 상기와 같은 방법 또한 외부 전압 공급이 없으면 소자의 인버터 특성을 잃어버리는 단점을 갖는다.
한편, 대한민국 공개특허 제2011-0041791호에서는 임베디드 게이트(embeded gate) 상에 형성된 상부 산화막과 상기 상부 산화막 상에 구비된 그라핀 채널 및 전극들을 포함하는 그래핀 소자 및 그 제조 방법에 대하여 개시하고 있다.
본원은, 기재 상에 형성된 제 1 절연층; 상기 제 1 절연층 상에 형성된 반도체층; 상기 반도체층 상에서 서로 이격된 제 1 전극 내지 제 3 전극; 상기 제 1 전극과 제 2 전극 사이에 배치되며, p형 도펀트에 의해 도핑된 제 1 이차원 물질층; 상기 제 2 전극과 제 3 전극 사이에 배치되며, n형 도펀트에 의해 도핑된 제 2 이차원 물질층; 및 상기 제 2 이차원 물질층, 상기 제 2 전극, 및 상기 제 3 전극 상에 형성된 제 2 절연층을 포함하는 인버터 소자, 및 상기 인버터 소자의 제조 방법을 제공하고자 한다.
그러나, 본원이 해결하고자 하는 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본원의 일 측면은, 기재 상에 형성된 제 1 절연층; 상기 제 1 절연층 상에 형성된 반도체층; 상기 반도체층 상에서 서로 이격된 제 1 전극 내지 제 3 전극; 상기 제 1 전극과 제 2 전극 사이에 배치되며, p형 도펀트에 의해 도핑된 제 1 이차원 물질층; 상기 제 2 전극과 제 3 전극 사이에 배치되며, n형 도펀트에 의해 도핑된 제 2 이차원 물질층; 및 상기 제 2 이차원 물질층, 상기 제 2 전극, 및 상기 제 3 전극 상에 형성된 제 2 절연층을 포함하는, 인버터 소자를 제공한다.
본원의 다른 일 측면은, 기재 상에 제 1 절연층을 형성하는 단계; 상기 제 1 절연층 상에 반도체층을 형성하는 단계; 상기 반도체층 상에 서로 이격된 제 1 패턴부 및 제 2 패턴부를 형성하는 단계; 상기 제 1 패턴 및 제 2 패턴을 플라즈마 처리하는 단계; 상기 플라즈마 처리된 제 1 패턴부 및 제 2 패턴부에 제 1 전극 및 제 2 전극을 각각 형성하는 단계; 상기 반도체층 상에 상기 제 1 전극 및 제 2 전극과 서로 이격되는 제 3 패턴부를 형성하는 단계; 상기 제 3 패턴부에 제 3 전극을 형성하는 단계; 상기 제 1 전극과 제 2 전극 사이에 제 1 이차원 물질층을 형성하고, 상기 제 2 전극과 제 3 전극 사이에 제 2 이차원 물질층을 형성하는 단계; 상기 제 2 이차원 물질층 상에 n형 도펀트를 도핑한 후 제 2 절연층을 형성하여 n형 트랜지스터를 형성하는 단계; 및 상기 제 1 이차원 물질층 상에 p형 도펀트를 도핑하여 p형 트랜지스터를 형성하는 단계를 포함하는, 인버터 소자의 제조 방법을 제공한다.
본원의 일 구현예에 의하면, 화학적 도핑 처리 및 플라즈마 도핑 처리를 통해 고효율의 이차원 소재 인버터 소자를 제조할 수 있으며, 본원에 따른 인버터 소자는 최종 소자 집적을 통해 외부 전압 인가 없이도 동작할 수 있으며, 추가적인 게이트 사용으로 인한 외부 전원의 지속적 소모가 필요 없어, 저전력 및 반영구 구동 인버터 소자를 제공할 수 있다. 또한, 도핑 후 절연층의 형성으로 인해 도핑 효과의 손실 문제를 해결할 수 있어, 보다 안정적인 특성의 인버터 소자를 제공할 수 있다. 특히, 본원에 따른 화학적 도핑 처리 및 플라즈마 도핑 처리는 대면적 소재 기반 집적 인버터 소자 제작을 단순화할 수 있다.
도 1은, 본원의 일 구현예에 따른 인버터 소자의 단면도이다.
도 2 내지 도 11b는, 본원의 일 구현예에 따른 인버터 소자의 제조 방법을 단계별로 나타낸 단면도이다.
도 12a 내지 도 12c는, 각각, 본원의 일 실시예에 있어서, p형 트랜지스터의 구조도, 광학 현미경 이미지, 및 특성 분석 그래프를 나타낸 것이다.
도 13a 내지 도 13c는, 각각, 본원의 일 실시예에 있어서, n/p형 트랜지스터의 구조도, 인버터의 회로, 및 n/p형 인버터 소자의 특성 분석 그래프를 나타낸 것이다.
도 2 내지 도 11b는, 본원의 일 구현예에 따른 인버터 소자의 제조 방법을 단계별로 나타낸 단면도이다.
도 12a 내지 도 12c는, 각각, 본원의 일 실시예에 있어서, p형 트랜지스터의 구조도, 광학 현미경 이미지, 및 특성 분석 그래프를 나타낸 것이다.
도 13a 내지 도 13c는, 각각, 본원의 일 실시예에 있어서, n/p형 트랜지스터의 구조도, 인버터의 회로, 및 n/p형 인버터 소자의 특성 분석 그래프를 나타낸 것이다.
이하, 첨부한 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본원의 구현예 및 실시예를 상세히 설명한다. 그러나 본원은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 구현예 및 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
본원 명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다.
본원 명세서 전체에서, 어떤 부재가 다른 부재 "상에" 위치하고 있다고 할 때, 이는 어떤 부재가 다른 부재에 접해 있는 경우뿐 아니라 두 부재 사이에 또 다른 부재가 존재하는 경우도 포함한다.
본원 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.
본 명세서에서 사용되는 정도의 용어 "약", "실질적으로" 등은 언급된 의미에 고유한 제조 및 물질 허용오차가 제시될 때 그 수치에서 또는 그 수치에 근접한 의미로 사용되고, 본원의 이해를 돕기 위해 정확하거나 절대적인 수치가 언급된 개시 내용을 비양심적인 침해자가 부당하게 이용하는 것을 방지하기 위해 사용된다.
본원 명세서 전체에서 사용되는 정도의 용어 “~ 하는 단계” 또는 “~의 단계”는 “~를 위한 단계”를 의미하지 않는다.
본원 명세서 전체에서, 마쿠시 형식의 표현에 포함된 "이들의 조합(들)"의 용어는 마쿠시 형식의 표현에 기재된 구성 요소들로 이루어진 군에서 선택되는 하나 이상의 혼합 또는 조합을 의미하는 것으로서, 상기 구성 요소들로 이루어진 군에서 선택되는 하나 이상을 포함하는 것을 의미한다.
본원 명세서 전체에서, "A 및/또는 B"의 기재는, "A 또는 B, 또는 A 및 B"를 의미한다.
본원 명세서 전체에서, "그래핀"이라는 용어는 복수개의 탄소 원자들이 서로 공유 결합으로 연결되어 폴리시클릭 방향족 분자를 형성한 것을 의미하는 것으로서, 상기 공유 결합으로 연결된 탄소 원자들은 기본 반복 단위로서 6 원환을 형성하나, 5 원환 및/또는 7 원환을 더 포함하는 것도 가능하다. 따라서, 상기 그래핀이 형성하는 시트는 서로 공유 결합된 탄소 원자들의 단일층으로서 보일 수 있으나, 이에 제한되는 것은 아니다. 상기 그래핀이 형성하는 시트는 다양한 구조를 가질 수 있으며, 이와 같은 구조는 그래핀 내에 포함될 수 있는 5 원환 및/또는 7 원환의 함량에 따라 달라질 수 있다. 또한, 상기 그래핀이 형성하는 시트가 단일층으로 이루어진 경우, 이들이 서로 적층되어 복수층을 형성할 수 있으며, 상기 그래핀 시트의 측면 말단부는 수소 원자로 포화될 수 있으나, 이에 제한되는 것은 아니다.
이하, 본원의 인버터 소자에 대하여 구현예와 도면을 참조하여 상세히 설명하였으나, 본원이 이에 제한되는 것은 아니다.
도 1은, 본원의 일 구현예에 따른 인버터 소자의 구조도이다.
본원의 일 측면은, 기재(100) 상에 형성된 제 1 절연층(110); 상기 제 1 절연층(110) 상에 형성된 반도체층(200); 상기 반도체층(200) 상에서 서로 이격된 제 1 전극 내지 제 3 전극(411, 412, 413); 상기 제 1 전극(411)과 제 2 전극(412) 사이에 배치되며, p형 도펀트(512)에 의해 도핑된 제 1 이차원 물질층(513); 상기 제 2 전극(412)과 제 3 전극(413) 사이에 배치되며, n형 도펀트(522)에 의해 도핑된 제 2 이차원 물질층(523); 및 상기 제 2 이차원 물질층(523), 상기 제 2 전극(412), 및 상기 제 3 전극(413) 상에 형성된 제 2 절연층(524)을 포함하는, 인버터 소자를 제공한다.
도 1을 참조하면, 상기 인버터 소자는 기재(100) 상에 제 1 절연층(110)이 존재한다.
본원의 일 구현예에 있어서, 상기 기재(100)는 실리콘(Si), 저마늄(Ge), 또는 유연성 고분자 소재를 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다. 상기 Si 기재는, 예를 들어, p-Si 또는 n-Si를 포함하는 것일 수 있고, 상기 Ge 기재는, 예를 들어, p-Ge 또는 n-Ge를 포함하는 것일 수 있으며, 유연성 고분자 소재를 포함하는 기재는, 예를 들어, 펜타센(pentacene) 또는 폴리에틸렌 나프탈레이트(polyethylene naphthalate; PEN)를 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 있어서, 상기 제 1 절연층(110)은 산화물 또는 강유전체 물질이 사용될 수 있으며, 예를 들어, 상기 제 1 절연층(110)은 SiO2, Al2O3, HfO2, ZrO2, MgO, Si3N4, 육방정 질화붕소(hexagonal boron nitride; h-BN), 및 이들의 조합들로 이루어진 군으로부터 선택되는 절연체를 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 있어서, 상기 제 1 절연층(110)은 약 10 nm 내지 약 300 nm의 범위의 두께를 가지는 것일 수 있으나, 이에 제한되는 것은 아니다. 상기 제 1 절연층(110)의 두께는, 예를 들어, 약 10 nm 내지 약 300 nm, 약 20 nm 내지 약 300 nm, 약 30 nm 내지 약 300 nm, 약 40 nm 내지 약 300 nm, 약 50 nm 내지 약 300 nm, 약 60 nm 내지 약 300 nm, 약 70 nm 내지 약 300 nm, 약 80 nm 내지 약 300 nm, 약 90 nm 내지 약 300 nm, 약 100 nm 내지 약 300 nm, 약 150 nm 내지 약 300 nm, 약 200 nm 내지 약 300 nm, 약 250 nm 내지 약 300 nm, 약 50 nm 내지 약 250 nm, 약 50 nm 내지 약 200 nm, 약 50 nm 내지 약 150 nm, 약 50 nm 내지 약 100 nm, 약 50 nm 내지 약 90 nm, 약 50 nm 내지 약 80 nm, 약 50 nm 내지 약 70 nm, 또는 약 50 nm 내지 약 60 nm일 수 있으나, 이에 제한되는 것은 아니다.
상기 제 1 절연층(110) 상에 반도체층(200)이 존재한다.
본원의 일 구현예에 있어서, 상기 반도체층(200)은 MoS2, MoSe2, MoTe2, WS2, WSe2, WTe2, GaS, GaSe, In2Se3, 흑인(black phosphorous), 및 이들의 조합들로 이루어진 군으로부터 선택되는 것을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 있어서, 상기 반도체층(200)은 1 내지 10 개의 층으로 형성된 것을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 반도체층(200)은 1 내지 10, 2 내지 10, 3 내지 10, 4 내지 10, 5 내지 10, 6 내지 10, 7 내지 10, 8 내지 10, 9 내지 10, 1 내지 9, 1 내지 8, 1 내지 7, 1 내지 6, 1 내지 5, 1 내지 4, 1 내지 3, 또는 1 내지 2 개의 층으로 형성된 것일 수 있으나, 이에 제한되는 것은 아니다.
상기 반도체층(200) 상에 서로 이격된 제 1 전극 내지 제 3 전극(411, 412, 413)이 존재한다.
본원의 일 구현예에 있어서, 상기 제 1 전극(411) 및 상기 제 2 전극(412)은 각각 독립적으로 플라즈마 처리에 의해 국부적으로 표면 개질된 상기 반도체층(201, 202) 상에 형성되는 것일 수 있으나, 이에 제한되는 것은 아니다. 상기 표면 개질된 반도체층(201, 202)은 플라즈마 처리에 의해 형성된 것일 수 있으며, 상기 플라즈마 처리에 의해 페르미 레벨 피닝(fermi level pinning)을 감소시킴으로써 p형 도펀트의 도핑 상태를 유지시키는 것일 수 있다. 예를 들어, 상기 플라즈마 처리는 O2, Ar, CH4, CHF3, SF6, H2, 이들의 혼합물, 및 이들의 조합들로 이루어진 군으로부터 선택되는 기체에 의해 수행되는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 있어서, 상기 제 1 전극 내지 제 3 전극(411, 412, 413)은 도전성이 있는 재료이면 특별히 제한되지 않으며, 예를 들어, 상기 제 1 전극 내지 제 3 전극(411, 412, 413)은 각각 독립적으로 은, 금, 백금, 알루미늄, 구리, 크롬, 바나듐, 마그네슘, 티타늄, 주석, 납, 팔라듐, 텅스텐, 니켈, 이들의 합금, 및 이들의 조합들로 이루어진 군으로부터 선택되는 금속을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
상기 제 1 전극(411)과 제 2 전극(412) 사이에 p형 도펀트(512)에 의해 도핑된 제 1 이차원 물질층(513)이 존재하고, 상기 제 2 전극(412)과 제 3 전극(413) 사이에 n형 도펀트(522)에 의해 도핑된 제 2 이차원 물질층(523)이 존재한다.
본원의 일 구현예에 있어서, 상기 제 1 이차원 물질층(513) 및 상기 제 2 이차원 물질층(523)은 각각 독립적으로 그래핀 또는 육방정 질화붕소(hexagonal boron nitride; h-BN)를 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 있어서, 제 1 이차원 물질층(513)이 상기 p형 도펀트(512)에 의해 화학적으로 도핑됨으로써 p형 트랜지스터(510)가 형성될 수 있으며, 예를 들어, 상기 p형 도펀트(512)는 AuCl3, 디아조늄 염(diazonium salt), MoO3, 7,7,8,8-테트라시아노퀴노디메탄(7,7,8,8-tetracyanoquinodimethane; TCNQ), 및 이들의 조합들로 이루어진 군으로부터 선택되는 도펀트를 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다. 상기 p형 도펀트(512)의 도핑은, 예를 들어, 스핀 코팅에 의해 수행되는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 있어서, 제 2 이차원 물질층(523)이 상기 n형 도펀트(522)에 의해 화학적으로 도핑됨으로써 n형 트랜지스터(520)가 형성될 수 있으며, 예를 들어, 상기 n형 도펀트(522)는 벤질 비올로겐(benzyl viologen; BV), 폴리에틸렌이민(polyethylenimine; PEI), 니코틴아마이드 아데닌 다이뉴클레오타이드(nicotinamide adenine dinucleotide; NADH), 및 이들의 조합들로 이루어진 군으로부터 선택되는 도펀트를 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다. 상기 n형 도펀트(522)의 도핑은, 예를 들어, 스핀 코팅에 의해 수행되는 것일 수 있으나, 이에 제한되는 것은 아니다.
상기 제 2 이차원 물질층(523), 상기 제 2 전극(412), 및 상기 제 3 전극(413) 상에 제 2 절연층(524)이 존재한다.
본원의 일 구현예에 있어서, 상기 제 2 절연층(524)은 상기 제 2 이차원 물질층(523)의 도핑 상태를 유지하기 위해 형성된 것일 수 있으며, 또한, 동시에 패시베이션(passivation)층으로서 사용되는 것일 수 있다. 예를 들어, 상기 제 2 절연층(524)은 Al2O3, SiO2, Al2O3, HfO2, ZrO2, MgO, Si3N4, 육방정 질화붕소(h-BN), 및 이들의 조합들로 이루어진 군으로부터 선택되는 절연체를 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따른 인버터 소자는 최종 소자 집적을 통해 외부 전압 인가 없이도 동작할 수 있으며, 추가적인 게이트 사용으로 인한 외부 전원의 지속적 소모가 필요 없어, 저전력 및 반영구 구동 인버터 소자를 제공할 수 있다.
도 2 내지 도 11b는, 본원의 일 구현예에 따른 인버터 소자의 제조 방법을 단계별로 나타낸 단면도이다.
본원의 다른 일 측면은, 기재(100) 상에 제 1 절연층(110)을 형성하는 단계; 상기 제 1 절연층(110) 상에 반도체층(200)을 형성하는 단계; 상기 반도체층(200) 상에 서로 이격된 제 1 패턴부(311) 및 제 2 패턴부(312)를 형성하는 단계; 상기 제 1 패턴(311) 및 제 2 패턴(312)을 플라즈마 처리하는 단계; 상기 플라즈마 처리된 제 1 패턴부 및 제 2 패턴부(201, 202)에 제 1 전극(411) 및 제 2 전극(412)을 각각 형성하는 단계; 상기 반도체층(200) 상에 상기 제 1 전극(411) 및 제 2 전극(412)과 서로 이격되는 제 3 패턴부(323)를 형성하는 단계; 상기 제 3 패턴부(323)에 제 3 전극(413)을 형성하는 단계; 상기 제 1 전극(411)과 제 2 전극(412) 사이에 제 1 이차원 물질층(511)을 형성하고, 상기 제 2 전극(412)과 제 3 전극(413) 사이에 제 2 이차원 물질층(521)을 형성하는 단계; 상기 제 2 이차원 물질층(521) 상에 n형 도펀트(522)를 도핑한 후 제 2 절연층(524)을 형성하여 n형 트랜지스터(520)를 형성하는 단계; 및 상기 제 1 이차원 물질층(511) 상에 p형 도펀트(512)를 도핑하여 p형 트랜지스터(510)를 형성하는 단계를 포함하는, 인버터 소자의 제조 방법을 제공한다.
본원의 다른 일 측면에 따른 인버터 소자의 제조 방법은 상기 본원의 일 측면에 따른 인버터 소자에 대하여 기술된 내용을 모두 적용할 수 있다.
도 2는 기재(100) 상에 제 1 절연층(110)을 형성하는 단계를 도시한 것이다.
본원의 일 구현예에 있어서, 상기 기재(100)는 실리콘(Si), 저마늄(Ge), 또는 유연성 고분자 소재를 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다. 상기 Si 기재는, 예를 들어, p-Si 또는 n-Si를 포함하는 것일 수 있고, 상기 Ge 기재는, 예를 들어, p-Ge 또는 n-Ge를 포함하는 것일 수 있으며, 유연성 고분자 소재를 포함하는 기재는, 예를 들어, 펜타센(pentacene) 또는 폴리에틸렌 나프탈레이트(polyethylene naphthalate; PEN)를 포함하는 것일 수 있으며, 이에 제한되는 것은 아니다.
본원의 일 구현예에 있어서, 상기 제 1 절연층(110)은 산화물 또는 강유전체 물질이 사용될 수 있으며, 예를 들어, 상기 제 1 절연층(110)은 SiO2, Al2O3, HfO2, ZrO2, MgO, Si3N4, 육방정 질화붕소(h-BN), 및 이들의 조합들로 이루어진 군으로부터 선택되는 절연체를 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 있어서, 상기 제 1 절연층(110)은 약 10 nm 내지 약 300 nm의 범위의 두께를 가지는 것일 수 있으나, 이에 제한되는 것은 아니다. 상기 절연막(110)의 두께는, 예를 들어, 약 10 nm 내지 약 300 nm, 약 20 nm 내지 약 300 nm, 약 30 nm 내지 약 300 nm, 약 40 nm 내지 약 300 nm, 약 50 nm 내지 약 300 nm, 약 60 nm 내지 약 300 nm, 약 70 nm 내지 약 300 nm, 약 80 nm 내지 약 300 nm, 약 90 nm 내지 약 300 nm, 약 100 nm 내지 약 300 nm, 약 150 nm 내지 약 300 nm, 약 200 nm 내지 약 300 nm, 약 250 nm 내지 약 300 nm, 약 50 nm 내지 약 250 nm, 약 50 nm 내지 약 200 nm, 약 50 nm 내지 약 150 nm, 약 50 nm 내지 약 100 nm, 약 50 nm 내지 약 90 nm, 약 50 nm 내지 약 80 nm, 약 50 nm 내지 약 70 nm, 또는 약 50 nm 내지 약 60 nm일 수 있으나, 이에 제한되는 것은 아니다.
도 3은 상기 제 1 절연층(110) 상에 반도체층(200)을 형성하는 단계를 도시한 것이다.
본원의 일 구현예에 있어서, 상기 반도체층(200)은 MoS2, MoSe2, MoTe2, WS2, WSe2, WTe2, GaS, GaSe, In2Se3, 및 이들의 조합들로 이루어진 군으로부터 선택되는 것을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 있어서, 상기 반도체층(200)은 1 내지 10 개의 층으로 형성되는 것을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 반도체층(200)은 1 내지 10, 2 내지 10, 3 내지 10, 4 내지 10, 5 내지 10, 6 내지 10, 7 내지 10, 8 내지 10, 9 내지 10, 1 내지 9, 1 내지 8, 1 내지 7, 1 내지 6, 1 내지 5, 1 내지 4, 1 내지 3, 또는 1 내지 2 개의 층으로 형성되는 것일 수 있으나, 이에 제한되는 것은 아니다.
도 4는 상기 반도체층(200) 상에 서로 이격된 제 1 패턴부(311) 및 제 2 패턴부(312)를 형성하는 단계를 도시한 것이다.
본원의 일 구현예에 있어서, 상기 제 1 패턴부(311) 및 제 2 패턴부(312)의 형성은 상기 반도체층(200) 상에 고분자층(310)을 형성한 후 리소그래피 공정을 수행하는 것을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니며, 예를 들어, 상기 고분자층(310)은 폴리(메틸 메타크릴레이트)[poly(methyl methacrylate; PMMA], 또는 포토레지스트 (photoresist; PR) 등을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 있어서, 상기 리소그래피 공정에 의해 상기 고분자층(310)을 식각하여 상기 제 1 패턴부(311) 및 상기 제 2 패턴부(312)를 각각 형성할 수 있으며, 예를 들어, 상기 리소그래피 공정은 이빔 리소그래피, 나노임프린트, 소프트리소그래피, 광리소그래피, 블록공중합체 리소그래피, 또는 캐필러리 리소그래피에 의해 수행되는 것을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 있어서, 상기 고분자층(310)은 상기 제 1 전극(411) 및 제 2 전극(412)의 형성 후에 제거되는 것일 수 있으나, 이에 제한되는 것은 아니다.
도 5는 상기 제 1 패턴부(311) 및 제 2 패턴부(312)을 플라즈마 처리하는 단계를 도시한 것이다.
본원의 일 구현예에 있어서, 상기 제 1 패턴부(311) 및 상기 제 2 패턴부(312)에 각각 플라즈마 처리를 수행함으로써 반도체층(200)의 표면을 국부적으로 개질시킬 수 있으며, 상기 플라즈마 처리에 의해 페르미 레벨 피닝(fermi level pinning)을 감소시킴으로써 p형 도펀트(512)의 도핑 상태가 유지될 수 있으며, 예를 들어, 상기 플라즈마 처리는 O2, Ar, CH4, CHF3, SF6, H2, 이들의 혼합물, 및 이들의 조합들로 이루어진 군으로부터 선택되는 기체에 의해 수행되는 것일 수 있으나, 이에 제한되는 것은 아니다.
도 6은 상기 플라즈마 처리된 제 1 패턴부 및 제 2 패턴부(311, 312)에 제 1 전극(411) 및 제 2 전극(412)을 각각 형성하는 단계를 도시한 것으로서, 상기 제 1 전극(411) 및 상기 제 2 전극(412)은 각각 독립적으로 표면 개질된 반도체층(201, 202) 상에 형성된다
본원의 일 구현예에 있어서, 상기 제 1 전극(411) 및 제 2 전극(412)은 도전성이 있는 재료이면 특별히 제한되지 않으며, 예를 들어, 상기 제 1 전극(411) 및 제 2 전극(412)은 각각 독립적으로 은, 금, 백금, 알루미늄, 구리, 크롬, 바나듐, 마그네슘, 티타늄, 주석, 납, 팔라듐, 텅스텐, 니켈, 이들의 합금, 및 이들의 조합들로 이루어진 군으로부터 선택되는 금속을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
도 7은 상기 반도체층(200) 상에 상기 제 1 전극(411) 및 제 2 전극(412)과 서로 이격되는 제 3 패턴부(323)를 형성하는 단계를 도시한 것이다.
본원의 일 구현예에 있어서, 상기 제 3 패턴부(323)의 형성은 상기 제 1 전극(411) 및 제 2 전극(412)이 형성된 반도체층(200) 상에 고분자층(320)을 형성한 후 리소그래피 공정을 수행하는 것을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니며, 예를 들어, 상기 고분자층(320)은 폴리(메틸 메타크릴레이트)[poly(methyl methacrylate; PMMA] 또는 포토레지스트(photoresist) 등을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 있어서, 상기 리소그래피 공정에 의해 상기 고분자층(320)을 식각하여 상기 제 3 패턴부(323)를 형성할 수 있으며, 예를 들어, 상기 리소그래피 공정은 이빔 리소그래피, 나노임프린트, 소프트리소그래피, 광리소그래피, 블록공중합체 리소그래피, 또는 캐필러리 리소그래피에 의해 수행되는 것을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 있어서, 상기 고분자층(320)은 상기 제 3 전극(413)의 형성 후에 제거되는 것일 수 있으나, 이에 제한되는 것은 아니다.
도 8은 상기 제 3 패턴부(323)에 제 3 전극(413)을 형성하는 단계를 도시한 것이다.
본원의 일 구현예에 있어서, 상기 제 3 전극(413)은 도전성이 있는 재료이면 특별히 제한되지 않으며, 예를 들어, 상기 제 3 전극(413)은 은, 금, 백금, 알루미늄, 구리, 크롬, 바나듐, 마그네슘, 티타늄, 주석, 납, 팔라듐, 텅스텐, 니켈, 이들의 합금, 및 이들의 조합들로 이루어진 군으로부터 선택되는 금속을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
도 9는 상기 제 1 전극(411)과 제 2 전극(412) 사이에 제 1 이차원 물질층(511)을 형성하고, 상기 제 2 전극(412)과 제 3 전극(413) 사이에 제 2 이차원 물질층(521)을 형성하는 단계를 도시한 것이다.
본원의 일 구현예에 있어서, 상기 제 1 이차원 물질층(511) 및 상기 제 2 이차원 물질층(521)은 각각 독립적으로 그래핀 또는 육방정 질화붕소(h-BN)를 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
도 10a 및 도 10b는 상기 제 2 이차원 물질층(521) 상에 n형 도펀트(522)를 도핑한 후 제 2 절연층(524)을 형성하여 n형 트랜지스터(520)를 형성하는 단계를 도시한 것이다.
본원의 일 구현예에 있어서, 상기 n형 도펀트(522)는 벤질 비올로겐, 폴리에틸렌이민(polyethylenimine; PEI), 니코틴아마이드 아데닌 다이뉴클레오타이드(nicotinamide adenine dinucleotide; NADH) 및 이들의 조합들로 이루어진 군으로부터 선택되는 것을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 있어서, 상기 제 2 절연층(524)은 상기 제 2 이차원 물질층(523)의 n형 도펀트(522) 도핑 상태를 유지하기 위해 증착하여 형성하는 것일 수 있으며, 또한, 동시에 패시베이션(passivation)층으로써 사용되는 것일 수 있다. 예를 들어, 상기 제 2 절연층(524)은 Al2O3, SiO2, Al2O3, HfO2, ZrO2, MgO, Si3N4, 육방정 질화붕소(h-BN), 및 이들의 조합들로 이루어진 군으로부터 선택되는 것을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
도 11a 및 도 11b는 상기 제 1 이차원 물질층(511) 상에 p형 도펀트(512)를 도핑하여 p형 트랜지스터(510)를 형성하는 단계를 도시한 것이다.
본원의 일 구현예에 있어서, 상기 p형 도펀트(512)의 도핑 전에, 상기 제 1 이차원 물질층(511) 및 상기 제 1 전극(411) 상에 형성된 상기 제 2 절연층(524)을 에칭하여 제거시키는 것을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 있어서, 상기 p형 도펀트(512)는 AuCl3, 디아조늄 염(diazonium salt), MoO3, 7,7,8,8-테트라시아노퀴노디메탄(7,7,8,8-tetracyanoquinodimethane; TCNQ), 및 이들의 조합들로 이루어진 군으로부터 선택되는 것을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
이하, 실시예를 참조하여 본원을 좀더 자세히 설명하지만, 본원은 이에 제한되는 것은 아니다.
[
실시예
]
실리콘 기재 상에 90 nm의 SiO2를 형성한 후, MoS2 층을 형성하였다. 상기 MoS2 층 상에 PMMA 층을 형성한 후, 이빔 리소그래피에 의해 두 개의 패턴부를 형성하였다. 이후, 상기 두 개의 패턴부를 플라즈마 처리한 후, 상기 두 개의 패턴부 상에 Pd와 Au를 각각 증착하여 제 1 전극 및 제 2 전극을 각각 형성한 다음 PMMA를 제거하였다. 또한, 상기와 동일한 방법으로 상기 제 1 전극 및 제 2 전극과 이격되도록 패턴부를 형성한 후, Cr 및 Au를 증착하여 제 3 전극을 형성한 다음 PMMA를 제거하였다.
이어서, 상기 제 1 전극과 제 2 전극 사이 및 상기 제 2 전극과 제 3 전극 사이에 육방정 질화붕소(h-BN)를 스태킹(stacking)하였고, 상기 h-BN 층이 형성된 제 2 전극과 제 3 전극 사이에 벤질 비올로겐 도펀트를 도핑한 후, Al2O3를 이용하여 절연층을 형성하여 n형 트랜지스터를 제조하였다.
이어서, 상기 제 1 전극과 제 2 전극 사이 및 제 1 전극 상에 형성된 절연층은 에칭하여 제거한 후, 상기 제 1 전극 및 제 2 전극 사이에 AuCl3 도펀트를 도핑하여 p형 트랜지스터를 제조하였으며, 최종적으로 상기 n형 트랜지스트와 p형 트랜지스터가 하나의 게이트를 공유하는 인버터 소자를 제조하였다(도 1). 도 13b는 인버터의 회로도를 나타낸다.
도 13c는 상기 제조된 n/p형 (a) 트랜지스터 및 (b) 인버터의 특성 분석 그래프를 나타낸 것이다. 도 13c의 (a)는 p형 도펀트에 의해 도핑된 제 1 전극과 제 2 전극 사이의 전류와 n형 도펀트에 의해 도핑된 제 2 전극과 제 3 전극 사이의 ID-VG 그래프이다. 상기 그래프를 통해 본 실시예에서 제작된 트랜지스터들은 각각 n형 및 p형 반도체의 전기적 특성을 나타내는 것을 확인하였다.
도 13c의 (b)는 본 실시예에 따라 제조된 트랜지스터를 이용하여 제작한 n/p형 인버터의 전기적 특성 결과를 나타낸다. 도 13c의 (b)에 나타낸 바와 같이, -VIN에서는 VOUT이 증가하지만, +VIN에서는 VOUT이 점차적으로 감소하여 0 V에 가까워졌고, 이를 통해 본 실시예에 따른 인버터 소자가 전형적인 인버터의 특성을 나타내는 것을 확인하였다. 또한, VD 값을 0.5 V에서 3 V로 증가시킬수록 VOUT의 최대값 또한 0.5 V에서 3 V로 증가하였으며, 이를 통해 상기 VD 값의 증가에 따라 상기 VOUT의 최대값이 증가한다는 것을 확인하였다.
[
비교예
1]
실리콘(Si) 기재 상에 90 nm의 SiO2를 형성한 후, MoS2 층을 형성하였다. 이후, Pd와 Au로 제 1 전극 및 제 2 전극을 각각 형성하였고, 상기 제 1 및 제 2 전극 사이에 그래핀층을 형성한 후 AuCl3를 이용하여 스핀 코팅에 의해 도핑하여 p형 트랜지스터를 제조하였다. 도 12a는 상기 제조된 p형 트랜지스터의 구조를 나타내며, 도 12 b는 상기 제조된 p형 트랜지스터의 광학 현미경 이미지를 나타낸다.
도 12c는 상기 p형 트랜지스터의 특성 분석 그래프를 나타낸 것이다. 도 12c의 (a)는 AuCl3의 도핑 전과 후의 ID-VG 그래프를 나타내는 것으로서, 도핑 전에는 n형 반도체 특성이 나타나지만 도핑 후에는 p형 반도체 특성을 나타내는 것을 확인할 수 있었다. 도핑 후에도 도핑 전의 트랜지스터와 비슷한 온/오프(on/off) 비율(~107) 및 Ion(~10-6 A) 값을 갖는 것을 확인하였으며, 이를 통해 고성능의 p형 반도체를 화학적 도핑 방법으로서 형성할 수 있음을 확인하였다. 도 12c의 (b)는 p형 도펀트에 의해 도핑된 p형 트랜지스터의 VD에 따른 변화를 나타낸 그래프이다.
[
비교예
2]
실리콘 기재 상에 285 nm의 SiO2를 형성한 후, MoS2 층을 형성하였다. 이후, Pd와 Au로 제 1 전극 및 제 2 전극을 각각 형성하였고, 상기 제 1 전극 및 제 2 전극과 이격되도록 Cr 및 Au로 제 3 전극을 형성하였다. 이후, 상기 제 2 전극과 제 3 전극 사이에 실리콘 박막을 형성하고, 벤질 비올로겐 도펀트를 스핀 코팅에 의해 도핑한 후 Al2O3를 이용하여 절연층을 형성하여 n형 트랜지스터를 제조하였다. 이어서, 상기 제 1 전극 및 제 2 전극 사이에 실리콘 박막을 형성하고, AuCl3 도펀트를 스핀 코팅에 의해 도핑하여 p형 트랜지스터를 제조하였고, 최종적으로 상기 n형 트랜지스트와 p형 트랜지스터가 하나의 게이트를 공유하는 반도체 소자를 제조하였다. 도 13a는 상기 제조된 n/p형 트랜지스터를 포함하는 반도체 소자의 구조도를 나타낸다.
전술한 본원의 설명은 예시를 위한 것이며, 본원이 속하는 기술분야의 통상의 지식을 가진 자는 본원의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수도 있다.
본원의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위, 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본원의 범위에 포함되는 것으로 해석되어야 한다.
100: 기재 110: 제 1 절연층
200: 반도체층 201, 202: 플라즈마 처리된 반도체층 표면
310, 320: 고분자층 311, 312, 323: 제 1 내지 제 3 패턴부
411, 412, 413: 제 1 내지 제 3 전극
510: p형 트랜지스터 520: n형 트랜지스터
511, 521: 제 1 및 제 2 이차원 물질층
512: p형 도펀트 522: n형 도펀트
513: 도핑된 제 1 이차원 물질층
523: 도핑된 제 2 이차원 물질층
524: 제 2 절연층
200: 반도체층 201, 202: 플라즈마 처리된 반도체층 표면
310, 320: 고분자층 311, 312, 323: 제 1 내지 제 3 패턴부
411, 412, 413: 제 1 내지 제 3 전극
510: p형 트랜지스터 520: n형 트랜지스터
511, 521: 제 1 및 제 2 이차원 물질층
512: p형 도펀트 522: n형 도펀트
513: 도핑된 제 1 이차원 물질층
523: 도핑된 제 2 이차원 물질층
524: 제 2 절연층
Claims (19)
- 기재 상에 형성된 제 1 절연층;
상기 제 1 절연층 상에 형성되며, 국부적으로 표면 개질된 반도체층;
상기 반도체층 상에서 서로 이격된 제 1 전극 내지 제 3 전극;
상기 제 1 전극과 제 2 전극 사이에 배치되며, p형 도펀트에 의해 도핑된 제 1 이차원 물질층;
상기 제 2 전극과 제 3 전극 사이에 배치되며, n형 도펀트에 의해 도핑된 제 2 이차원 물질층; 및
상기 제 2 이차원 물질층, 상기 제 2 전극, 및 상기 제 3 전극 상에 형성된 제 2 절연층을 포함하는, 인버터 소자로서,
상기 제 1 전극 및 상기 제 2 전극은 각각 독립적으로 플라즈마 처리에 의해 표면 개질된 상기 반도체층 상에 형성되는 것인,
인버터 소자.
- 삭제
- 제 1 항에 있어서,
상기 반도체층은 MoS2, MoSe2, MoTe2, WS2, WSe2, WTe2, GaS, GaSe, In2Se3, 흑인, 및 이들의 조합들로 이루어진 군으로부터 선택되는 것을 포함하는 것인, 인버터 소자.
- 제 1 항에 있어서,
상기 반도체층은 1 내지 10 개의 층으로 형성된 것을 포함하는, 인버터 소자.
- 제 1 항에 있어서,
상기 제 1 이차원 물질층 및 상기 제 2 이차원 물질층은 각각 독립적으로 그래핀 또는 육방정 질화붕소를 포함하는 것인, 인버터 소자.
- 제 1 항에 있어서,
상기 n형 도펀트는 벤질 비올로겐, 폴리에틸렌이민, 니코틴아마이드 아데닌 다이뉴클레오타이드, 및 이들의 조합들로 이루어진 군으로부터 선택되는 도펀트를 포함하는 것인, 인버터 소자.
- 제 1 항에 있어서,
상기 p형 도펀트는 AuCl3, 디아조늄 염, MoO3, 7,7,8,8-테트라시아노퀴노디메탄, 및 이들의 조합들로 이루어진 군으로부터 선택되는 도펀트를 포함하는 것인, 인버터 소자.
- 제 1 항에 있어서,
상기 제 1 절연층 및 상기 제 2 절연층은 각각 독립적으로 Al2O3, SiO2, Al2O3, HfO2, ZrO2, MgO, Si3N4, 육방정 질화붕소, 및 이들의 조합들로 이루어진 군으로부터 선택되는 절연체를 포함하는 것인, 인버터 소자.
- 기재 상에 제 1 절연층을 형성하는 단계;
상기 제 1 절연층 상에 반도체층을 형성하는 단계;
상기 반도체층 상에 서로 이격된 제 1 패턴부 및 제 2 패턴부를 형성하는 단계;
상기 제 1 패턴부 및 제2 패턴부를 플라즈마 처리하는 단계;
상기 플라즈마 처리된 제 1 패턴부 및 제 2 패턴부에 제 1 전극 및 제 2 전극을 각각 형성하는 단계;
상기 반도체층 상에 상기 제 1 전극 및 제 2 전극과 서로 이격되는 제 3 패턴부를 형성하는 단계;
상기 제 3 패턴부에 제 3 전극을 형성하는 단계;
상기 제 1 전극과 제 2 전극 사이에 제 1 이차원 물질층을 형성하고, 상기 제 2 전극과 제 3 전극 사이에 제 2 이차원 물질층을 형성하는 단계;
상기 제 2 이차원 물질층 상에 n형 도펀트를 도핑한 후 제 2 절연층을 형성하여 n형 트랜지스터를 형성하는 단계; 및
상기 제 1 이차원 물질층 상에 p형 도펀트를 도핑하여 p형 트랜지스터를 형성하는 단계
를 포함하는, 인버터 소자의 제조 방법.
- 제 9 항에 있어서,
상기 제 1 패턴부 및 제 2 패턴부의 형성, 및 상기 제 3 패턴부의 형성은 각각 독립적으로 상기 반도체층 상에 고분자층을 형성한 후 리소그래피 공정을 수행하는 것을 포함하는 것인, 인버터 소자의 제조 방법.
- 제 10 항에 있어서,
상기 고분자층은 상기 제 1 전극 및 제 2 전극의 형성 후, 및 상기 제 3 전극의 형성 후에 각각 제거되는 것인, 인버터 소자의 제조 방법.
- 제 10 항에 있어서,
상기 리소그래피 공정은 이빔 리소그래피, 나노임프린트, 소프트리소그래피, 광리소그래피, 블록공중합체 리소그래피, 및 캐필러리 리소그래피 중 어느 하나로 선택된 것에 의해 수행되는 것을 포함하는 것인, 인버터 소자의 제조 방법.
- 제 9 항에 있어서,
상기 플라즈마 처리는 O2, Ar, CH4, CHF3, SF6, H2, 및 이들의 조합들로 이루어진 군으로부터 선택되는 기체에 의해 수행되는 것인, 인버터 소자의 제조 방법.
- 제 9 항에 있어서,
상기 p형 도펀트의 도핑 전에, 상기 제 1 이차원 물질층 및 상기 제 1 전극 상에 형성된 상기 제 2 절연층을 에칭하여 제거시키는 것을 포함하는 것인, 인버터 소자의 제조 방법.
- 제 9 항에 있어서,
상기 반도체층은 MoS2, MoSe2, MoTe2, WS2, WSe2, WTe2, GaS, GaSe, In2Se3, 흑인, 및 이들의 조합들로 이루어진 군으로부터 선택되는 것을 포함하는 것인, 인버터 소자의 제조 방법.
- 제 9 항에 있어서,
상기 제 1 이차원 물질층 및 상기 제 2 이차원 물질층은 각각 독립적으로 그래핀 또는 육방정 질화붕소를 포함하는 것인, 인버터 소자의 제조 방법.
- 제 9 항에 있어서,
상기 n형 도펀트는 벤질 비올로겐, 폴리에틸렌이민, 니코틴아마이드 아데닌 다이뉴클레오타이드, 및 이들의 조합들로 이루어진 군으로부터 선택되는 것을 포함하는 것인, 인버터 소자의 제조 방법.
- 제 9 항에 있어서,
상기 제 1 절연층 및 상기 제 2 절연층은 각각 독립적으로 Al2O3, SiO2, Al2O3, HfO2, ZrO2, MgO, Si3N4, 육방정 질화붕소, 및 이들의 조합들로 이루어진 군으로부터 선택되는 것을 포함하는 것인, 인버터 소자의 제조 방법.
- 제 9 항에 있어서,
상기 p형 도펀트는 AuCl3, 디아조늄 염, MoO3, 7,7,8,8-테트라시아노퀴노디메탄, 및 이들의 조합들로 이루어진 군으로부터 선택되는 것을 포함하는 것인, 인버터 소자의 제조 방법.
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|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US12046656B2 (en) | 2020-11-05 | 2024-07-23 | Samsung Electronics Co., Ltd. | Semiconductor device including surface-treated semiconductor layer |
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-
2015
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