JP4255715B2

JP4255715B2 - トランジスタ

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Publication number: JP4255715B2
Application number: JP2003050406A
Authority: JP
Inventors: 達也本田
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2002-03-05
Filing date: 2003-02-27
Publication date: 2009-04-15
Anticipated expiration: 2023-02-27
Also published as: JP2003332584A

Description

【０００１】
【発明の属する技術分野】
本発明は、増幅作用およびスイッチング作用を備えたトランジスタ、およびこのトランジスタを用いた集積回路や、この集積回路の用いた半導体装置に関するものである。
【０００２】
【従来の技術】
トランジスタは、電子と正孔双方のキャリアの働きによって動作するバイポーラ（双極性型）トランジスタと、電子又は正孔のいずれか一方のキャリアの働きによって動作するユニポーラ（単極性型）トランジスタの２種類に大別される。
【０００３】
例えば、電界効果型トランジスタは、ゲート絶縁膜を介してゲート電極により半導体に電圧を印加することで、ゲート絶縁膜と半導体の界面に電荷を誘起させて、半導体表面に反転層（チャネル）を形成し、ソースとドレインを導通させている。すなわち、ゲート電圧により半導体の抵抗を変化させることで、ソース−ドレイン間に流れる電流を変化させている。
【０００４】
上述のように、電界効果型トランジスタはゲート電圧によって、半導体のフェルミレベルを変動させて動作させるものであるので、ゲート電極に印加する電圧が変動すると、動作原理上、トランジスタを流れる電流が変動するのは避けられない。
【０００５】
また、電界効果型トランジスタが導通状態（オン状態）では、ゲート電圧により、チャネルにはチャネル長方向（キャリアの移動方向）に対して垂直な電界が形成されているが、このような垂直方向の電界は、ホットキャリアがゲート絶縁膜に注入される大きな原因の１つとなっている。
【０００６】
ホットキャリアがゲート絶縁膜に注入されると、ゲート絶縁膜に捕獲されて捕獲準位を形成したり、ゲート絶縁膜と半導体層の界面の結合を絶って界面準位を形成したりするため、トランジスタのしきい値電圧の変動を引き起こす。しきい値電圧が変動すると、例えばトランジスタのスイッチングのタイミングがずれたり、ドレイン電流が変動したりするので、回路の誤動作の原因となる。
【０００７】
例えば、素子の縮小化に伴うホットキャリアによる劣化を抑制している例として、チャネルを形成する領域にゲート電極により電圧を印加することにより、キャリアがゲート絶縁膜をトンネリングするようにして、半導体にキャリアを注入し、チャネルを形成するトランジスタがある（特許文献１参照。）。
【０００８】
ホットキャリアの原因は、ゲート電極による電界によりゲート絶縁膜界面に誘起される電荷であるが特許文献１のトランジスタは、ゲート電極から活性層へとキャリアを注入することで、ホットキャリアの劣化を抑制していると考えられる。しかしながら、特許文献１では、ゲート電極から活性層へとキャリアを注入するため、ごく薄いゲート絶縁膜が要求され、おそらく１０ｎｍ以下とすることが要求されると考えられる。
【０００９】
絶縁膜の厚さを１０ｎｍ以下とすることは、膜厚制御が非常に困難になることであり、基板サイズが大きくなればなるほど、その困難さは増す。特許文献１では、ゲート絶縁膜の厚さによってトンネリングのゲートしきい値電圧が決り、ゲート絶縁膜の厚さが元々ごく薄いために、少しのゲート絶縁膜の厚さのばらつきがソース−ドレイン電流のばらつきにつながりやすいと思われる。
【００１０】
【特許文献１】
特開平７−２６３６９１号公報
【００１１】
【発明が解決しようとする課題】
本発明は、上述した問題点を鑑み、ゲート電圧を変化させても、ソース−ドレイン間を流れる電流を一定に保つことが可能な従来と異なる動作原理のトランジスタを提供することを目的とする。さらに、本発明は、ホットキャリア注入による劣化を解消することを目的とする。
【００１２】
【課題を解決するための手段】
本発明に係るトランジスタは、ソース領域およびドレイン領域、ソース領域とドレイン領域間の電流（キャリア）の通り道となるチャネル領域が設けられている半導体層と、該半導体層に接するゲート絶縁膜として機能する絶縁膜と、該絶縁膜を介して前記半導体層に重なるゲート電極とを有し、前記半導体層に、前記チャネル領域に接する他の半導体領域が設けられている。ゲート電極は、前記半導体層に重なるように設けられているものの、前記チャネル領域に重ならないように設け、前記チャネル領域に接する他の半導体領域に重なるように設けられていることを特徴とする。
【００１３】
すなわち、本発明に係るトランジスタは、半導体層に設けられたチャネル領域にゲート電圧を印加しないようにゲート電極を設け、かつゲート電極の電界により反転層を形成するための他の半導体領域（反転層形成領域）をチャネル形成領域に接するように半導体層に設けることを特徴とする。
【００１４】
また、本発明に係るトランジスタにおいて、トランジスタの半導体層を構成する半導体は、ＳｉやＧｅなどの単体の半導体の他、ＧａＡｓ，ＩｎＰ，ＳｉＣ，ＺｎＳｅ，ＧａＮなど化合物半導体や、ＳｉＧｅ，Ａｌ_ｘＧａＡｓ_１−ｘのような混晶でなる半導体で製作することができる。また半導体の結晶構造は、単結晶、多結晶、微結晶や非晶質のいずれでもよい。
【００１５】
例えば、半導体層として、シリコンウェハーや、ＣＶＤ法やスパッタ法などで成膜した非晶質シリコン膜や、このような非晶質シリコン膜を結晶化した多結晶シリコン膜などを用いることができる。
【００１６】
また、半導体層に形成されるチャネル領域、ソース領域などの領域は、後述するが、トランジスタの導電型（ｎチャネル型、ｐチャネル型）に応じて適当な導電型が付与される。
【００１７】
このように導電型を付与するために半導体層に添加されるドーパントは、半導体層を構成する半導体がシリコンやゲルマニウムの場合には、ｐ型の半導体領域を形成するためならば、Ｂ（硼素），Ｓｎ，Ａｌなどのアクセプターとして働く不純物を添加する。ｎ型の半導体領域を形成するためならばＰ（燐），Ａｓ，Ｓｂなどのドナーとして働く不純物を添加すればよい。
【００１８】
上記構成を備えた本発明に係るトランジスタは、ゲート絶縁膜を介してゲート電極により半導体に電圧を印加し、静電誘導により半導体表面にキャリア（電子又はホール）を誘起し、この電子又はホールいずれか一方のキャリアの働きにより動作させる点で電界効果型トランジスタと同様である。
【００１９】
しかし、本発明に係るトランジスタが従来の電界効果型トランジスタや、上記特許文献１に記載されたトランジスタと全く異なる点は、ゲート電圧をチャネル領域に直接的に印加するのではなく、チャネル領域に接する他の半導体領域にゲート絶縁膜を介してゲート電圧を印加して、キャリアを誘起させて反転層を形成することである。
【００２０】
本発明に係るトランジスタをオン状態（導通状態）にするには、しきい値電圧以上の電圧をゲート電極により半導体領域に印加して、反転層を形成する。
反転層に誘起された電荷は、チャネル領域に移動する。この結果、チャネル領域のフェルミレベルが移動し、ソース領域とチャネル領域とのポテンシャル障壁が小さくなっていき、やがて、この障壁を乗り越えてソース領域からドレイン領域へと電荷が移動できるようになり、ドレイン電流が流れるようになる。
【００２１】
このように、本発明に係るトランジスタは、後に詳述するが、従来のトランジスタと同様の動作が可能であり、従来のＭＯＳトランジスタや薄膜トランジスタが用いられている各種の集積回路に適用が可能である。例えば、ＳＲＡＭやＤＲＡＭのようなメモリーや、演算処理回路や、ＣＭＯＳトランジスタを用いたイメージセンサなど各種の集積回路に適用できる。
【００２２】
また、近年、ＴＦＴが用いられている液晶や有機ＥＬを用いたアクティブマトリクス型ディスプレイなどに適用が可能である。
【００２３】
また、上述したように、本発明に係るトランジスタは、電界により半導体表面に電荷を誘起させて反転層（チャネル）を形成することで、ソース領域とチャネル領域との障壁を小さくするのではなく、外部からチャネル領域にキャリアを注入することで、チャネル領域のフェルミレベルを変化させて、ソース領域とチャネル領域との障壁を小さくすることを特徴とする。
【００２４】
したがって、本発明では、ソース領域−チャネル領域間の障壁は、ゲート電圧の変動に影響しないため、ドレイン電流はゲート電圧が変動しても変動せず、一定となる。
【００２５】
また、上記特許文献１ではトンネル電流を用いて動作させているのに対して、本発明に係るトランジスタは、通常の電界効果型トランジスタと同様ゲート電極の電界により電荷を誘起させるため、特許文献１よりもゲート絶縁膜の膜厚制御のマージンは大きく、これに伴ってドレイン電流の制御のマージンも大きくなる。よって、本発明のほうが、特許文献１のものよりも、ドレイン電流の制御が優位であり、この優位さは基板のサイズが大きくなるほど顕著なものとなる。
【００２６】
【発明の実施の形態】
［実施形態１］
本実施形態では、本発明に係るトランジスタの一実施形態として、ｎチャネル型トランジスタの動作原理について説明する。また、本実施形態では、トップゲート型の薄膜トランジスタ（ＴＦＴ）に適用した場合を説明する。
【００２７】
図１は、ｎチャネル型ＴＦＴの構成を示す図である。図１（ａ）は薄膜トランジスタの上面図であり、図１（ｂ）は図1（ａ）のｙ−ｙ’断面図であり、図１（ｃ）は図１（ａ）のｘ−ｘ’断面図であり、図１（ｄ）は、半導体膜でなる半導体層の上面図である。
【００２８】
本実施形態のＴＦＴは、素子として機能する半導体膜でなる半導体層１０が設けられ、半導体層１０に密着して、ゲート絶縁膜として機能する絶縁膜１１が設けられ、絶縁膜１１上に密着してゲート電極１２が設けられている（図１（ｂ）参照）。
【００２９】
さらに、ゲート電極１２の上方に層間絶縁膜１３が設けられ、層間絶縁膜１３上にソース電極１４、ドレイン電極１５が設けられている（図１（ｃ）参照）。
【００３０】
半導体層１０には、ｎ型の導電型のソース領域１６及びドレイン領域１７が設けられている。ソース領域１６とドレイン領域１７の間には、ソース領域１６とドレイン領域１７を導通させるためチャネル領域１８が設けられている（図１（ｄ）参照）。
【００３１】
ソース電極１４、ドレイン電極１５はそれぞれ、層間絶縁膜１３に設けられたコンタクトホールにおいて、ソース領域１６、ドレイン領域１７に接続されている（図１（ａ），（ｃ）参照）。
【００３２】
半導体層１０には、チャネル領域１８に接する領域１９がさらに設けられている。そして、ゲート電極１２は、絶縁膜１１を介して、チャネル領域１８からオフセットして重ならないように設けられ、この領域１９に重なるように設けられている（図１（ｄ）参照）。
本実施形態のトランジスタは、公知のＴＦＴの製造技術を用いることで作製することが可能である。
【００３３】
領域１９は、トランジスタを導電状態にするために、ゲート電極１２のつくる電界により反転層（ｎチャネル型トランジスタの場合なら電子の濃度が大きくなる層、pチャネル型トランジスタであればホール濃度が大きくなる層）を形成するための半導体領域である。以下、このような半導体領域を反転層形成領域とする。
【００３４】
本実施形態では、反転層形成領域１９の導電型はｐ型としている。反転層形成領域１９やチャネル領域１８の半導体の導電型については、後で説明する。
【００３５】
次に、図２に示すエネルギーバンド図を用いて、図１に示すｎチャネル型トランジスタの動作原理を説明する。なお、図２のエネルギーバンド図は、チャネル領域１８、反転層形成領域１９は、導電型がｐ型であって、キャリア濃度が同一、即ちフェルミレベルが一致している場合を想定している（図２参照）。
【００３６】
図２（ａ）において、左図はｙ−ｙ’断面図をより模式的にした図面であり、右図はｘ−ｘ’断面図をより模式的にした図面である。
図２（ｂ）〜（ｄ）は、半導体層１０のエネルギーバンド図であり、図２（ａ）に対応して、左図にｙ−ｙ’断面のエネルギーバンドが示され、右図にｘ−ｘ’断面のエネルギーバンドが図示されている。
また、図２（ｂ）〜（ｄ）の各エネルギーバンド図において、一点鎖線はフェルミレベルを示し、一点鎖線の上側の実線は伝導帯の底を示し、下側の実線は価電子帯の頂上を示し、実線の間が禁制帯になる。また、「丸」はキャリアである電子を表している。
【００３７】
図２（ｂ）は熱平衡状態で、ゲート電圧Ｖｇ＝０Ｖ、ドレイン電圧Ｖｄ=０Ｖの状態を表している。この状態では、トランジスタは遮断状態となっている。ソース領域１６とチャネル領域１８との障壁が高いため、キャリア（電子）が乗り越えることができないので、ドレイン電流Ｉｄは流れることができない（図２（ｂ）参照）。
【００３８】
ソース領域１６とドレイン領域１７間に電流Ｉｄを流すには、ゲート電極１２にしきい値電圧Ｖｔｈ以上の電圧を印加する。図２（ｃ）に、ゲート電圧Ｖｇ≧Ｖｔｈ＞０Ｖ、ドレイン電圧Ｖd＞０Ｖとした直後のエネルギーバンドを示す（図２（ｃ））参照）。
【００３９】
ゲート電極１２にしきい値電圧Ｖｔｈ（＞０Ｖ）以上の電圧を印加すると、領域１９の表面に電子（キャリア）が誘起されて、電子の濃度が高くなる反転層が形成される。その結果、図２（ｃ）左図に示すように、反転層形成領域１９から、電子（キャリア）がチャネル領域１８に移動する。
【００４０】
この移動に伴って、チャネル領域１８の伝導帯の電子濃度が大きくなり、図２（ｄ）に示すように、チャネル領域１８の伝導帯の底が上昇し、フェルミレベルが伝導帯へ向かって上昇する。理論的には、チャネル領域１８のフェルミレベルが反転層形成領域１９のフェルミレベルと一致するまで、反転層形成領域１９からチャネル領域１８へと電子が移動する（図２（ｄ））参照）。
【００４１】
図２（ｃ）のように、チャネル領域１８への電子の注入が少ない状態では、ソース領域１６とチャネル領域１８の間のポテンシャル障壁が大きいためにドレイン電流Ｉｄはほとんど流れない。
【００４２】
チャネル領域１８へ電子の注入が多くなり、チャネル領域１８のフェルミレベルが伝導帯に近づき、やがて、図２（ｄ）右図に示すようにソース領域１６とチャネル領域１８の間のポテンシャル障壁が小さくなると、ドレイン電流Ｉｄが流れるようになる。
【００４３】
上述のとおり、本実施形態の半導体素子は、ゲート電極に印加する電圧Ｖｇを制御することにより、トランジスタとして動作するものである。
【００４４】
［実施形態２］
本実施形態は、ｎチャネル型薄膜トランジスタについて説明する。本実施形態は、実施形態１の変形例である。
【００４５】
図３は、ｎチャネル型ＴＦＴの構成を示す図であり、図１と同じ構成要素には、同一の符号を付している。図３（ａ）は薄膜トランジスタの上面図であり、図３（ｂ）は図３（ａ）のｙ−ｙ’断面図であり、図３（ｃ）は図1（ａ）のｘ−ｘ’断面図であり、図３（ｄ）は、半導体膜でなる半導体層の上面図である。
【００４６】
本実施形態では、半導体層３０に、ｐ型のチャネル領域１８のみに接して２つのｐ型の反転層形成領域３１と３２が設けられている（図３（ｄ）参照）。
【００４７】
他の構成は実施形態１と同じであって、２つの反転層形成領域３１と３２に対応して、２つのゲート電極３３と３４を設けている。ゲート電極３３と３４は絶縁膜１１を介して、一対の反転層形成領域３１、３２に重なるように、かつチャネル領域１８からオフセットして重ならずに設けられている（図３（ｃ）参照）。
本実施形態のトランジスタも、公知のＴＦＴの製造技術を用いて、製造することができるものである。
【００４８】
本実施形態のトランジスタは、２つの反転層形成領域３１と３２を半導体層３０に設け、２つの反転層形成領域３１と３２に対応させて、一対のゲート電極３３と３４を設けたものであり、トランジスタの動作原理は実施形態１と同様である。
【００４９】
本実施形態では、２つの反転層形成領域３１と３２から、電子（キャリア）がチャネル領域１８に注入されるため、実施形態１よりもはやく、チャネル領域１８によってソース領域１６とドレイン領域１７とが導通された状態にすることができ、カットオフ周波数を高くすることができる。
【００５０】
《実施形態１、２のトランジスタのシミュレーション結果》
実施形態１および２のｎ型薄膜トランジスタの特性を理論計算で算出した。図４はドレイン電流Ｉｄ−ゲート電圧Ｖｇ特性であり、図５は、ドレイン電流Ｉｄ−ドレイン電圧Ｖｄ特性である。
【００５１】
図４、図５の特性カーブは、実施形態１、２の半導体素子が増幅作用及びスイッチング作用を有するトランジスタとして機能していることを示している。
【００５２】
なお、図４、５の特性カーブの計算はISE社製の計算ソフトＴＣＡＤＧＥＮＥＳＩＳｅ７．０を使用し、トランジスタの条件は次の通りである。
【００５３】
・チャネル長Ｌ＝５μｍ、チャネル幅Ｗ＝２μｍ
・ゲート絶縁膜はＳｉＯ₂とし、その膜厚ｔ_ＯＸ=１０ｎｍとする。
・半導体層は単結晶Ｓｉとし、その膜厚ｔ_Ｓｉ=５０ｎｍとする。
・チャネル領域１８、及び反転層形成領域１９は、単結晶シリコンにドーパントとしてボロンを１×１０^１５/ｃｍ^３の濃度で含む領域とする。
【００５４】
図４において、参照例は、従来構造のＭＯＳ型のＴＦＴあり、参照例および実施形態１、２はそれぞれ構造が違うが、条件は上記と同じにしている（図４参照）。
【００５５】
図４のＩｄ-Ｖｇ特性はドレイン電圧Ｖｄ＝１［Ｖ］の場合である。本発明に係るトランジスタは、飽和領域において、ゲート電圧Ｖｇの変動に対して、ドレイン電流Ｉｄの変化が従来の電界効果型トランジスタに比べて非常に小さいことが特徴である。この特性は次の理由により得られると考えられる。
【００５６】
ｎチャネル型トランジスタの場合、導通状態では、しきい値電圧Ｖｔｈ以上の電圧範囲では、ゲート電圧を変動しても、反転層形成領域のフェルミレベルはほとんど変わらない。つまり、ソース領域とチャネル領域の障壁高さが、ゲート電圧にほとんど依存しないということであり、ゲート電圧Ｖｇの変動に対し、ドレイン電流Ｉｄが一定に流れるのである。
【００５７】
また、遮断状態でもゲート電圧Ｖｇをしきい値以下で変動させても、反転層形成領域のフェルミレベルはほとんど変わらず、ソース領域とチャネル領域の障壁高さが変動しないので、ゲート電極の変動に対してもオフ電流がほぼ一定となる。
【００５８】
これに対して、従来の電界効果型トランジスタは、ゲート電圧によってチャネルの障壁の高さを変動させることで、動作させるものである。したがって、動作原理上、制御電極に印加する電圧が変動すると、電流が変動するのは避けられず、参照例に示すように、トランジスタを流れるドレイン電流Ｉｄが一定の値にならないのである。
【００５９】
このことは、バイポーラトランジスタについても同様である。バイポーラトランジスタは、ベースに電圧を印加して、ベースのフェルミレベルを変化させることで、電流を流すようにしているため、やはりベースの電圧が変動してしまうと、電流が変動してしまうのは動作原理上、避けられない。
【００６０】
図５はゲート電圧Ｖｇ＝０、１、２、３［Ｖ］のときのＩｄ−Ｖｄ特性カーブである（図５参照）。
図５（ａ）と図５（ｂ）のＩｄ−Ｖｄ特性を対比すると、実施形態２のトランジスタは、実施形態１のトランジスタの２倍程度のオン電流が流れることがわかる。これは、実施形態２では、反転層形成領域を２つ設けたことの効果と考えられる。
【００６１】
［実施形態３］
本実施形態では、ｎチャネル型ＴＦＴに本発明を適用した例であり、実施形態１の変形例である。
【００６２】
図６は、ｎチャネル型ＴＦＴの構成を示す図であり、図１と同じ構成要素には、同一の符号を付している。図６（ａ）は薄膜トランジスタの上面図であり、図６（ｂ）は半導体膜でなる半導体層４０の上面図である。ｙ−ｙ’断面図は、図１（ｃ）と同様であり、ｘ−ｘ’断面図は図１（ｂ）と同様である。
【００６３】
図６（ｂ）に示すように、本実施形態の場合、半導体層４０において、ｎ型のソース領域４１を反転層形成領域１９に接するように設けることを特徴とする。本実施形態の場合も、公知のＴＦＴの製造技術を用いることで、製造することができる。
【００６４】
トランジスタを導通状態にするには、ゲート電圧Ｖｇ≧Ｖｔｈ＞０Ｖ、ドレイン電圧Ｖｄ＞０Ｖとなるように、ゲート電極１２とドレイン電極に電圧を印加する。すると、実施形態１で説明したように、反転層形成領域１９には、反転層が形成される。そして、反転層形成領域１９とソース領域４１との障壁が小さくなり、図６（ｃ）に示すように、ソース領域４１から、電子（ソース領域における多数キャリア）が反転層形成領域１９に移動し、さらにチャネル領域１８に注入される。
【００６５】
キャリアの注入に伴って、チャネル領域１８のフェルミレベルが上昇し、ソース領域４１とチャネル領域１８とのポテンシャル障壁が小さくなり、ドレイン電流Ｉｄが流れるようになる。
【００６６】
本実施形態は、チャネル領域１８に注入される電子は、領域１９の反転層に誘起された電子も含まれるが、注入される電子のほとんどがソース領域４１から供給されることを特徴とする。
【００６７】
実施形態１や２では、チャネル領域１８に注入されるキャリア（電子）は、ゲート電極がつくる電界によって、静電誘導されたキャリアのみである。このキャリアはゲート絶縁膜との界面付近や、禁制帯の欠陥準位を介した熱生成によって誘起されるものである。
そのためキャリアが誘起されるためには、ある程度の時間を必要とするので、トランジスタのカットオフ周波数に制限される。単結晶シリコンウェハーでは、電子を誘起できるカットオフ周波数は１００Ｈｚ以下であることが知られている。
【００６８】
本実施形態の場合、チャネル領域１８に注入されるキャリア（電子）は、ｎ型のソース領域４１にもともと存在する多数キャリアであり、熱生成の過程を経ているものではないため、トランジスタのカットオフ周波数をＭＨｚ程度にすることが期待される。
【００６９】
なお、本実施形態は実施形態１の変形例として説明したが、図６（ｄ）に示すように、実施形態２のトランジスタについても、ソース領域４２を２つの反転層形成領域３１及び３２に接するように設けることもできる。
【００７０】
以上の実施形態１〜３では、ｎチャネル型トランジスタについて説明したが、公知のＭＯＳトランジスタと同様、ｐチャネル型トランジスタとする場合は、ｎ型の半導体領域をｐ型の半導体領域とし、ゲート電極などの電極に印加する電圧の極性を逆にすればよい。
【００７１】
また実施形態１〜３では、チャネル領域と反転層形成領域は同じ導電型であり、かつキャリア濃度が等しい場合を想定したが、この場合に限定されるものではない。このように導電型とキャリア濃度を同一としておくと、半導体層に添加するドーパントの濃度の制御が、ソース領域・ドレイン領域と、チャネル領域・反転層形成領域の２つになり、プロセスが単純化される。
【００７２】
本発明のトランジスタでは、反転層形成領域は、ゲート電極による電圧の制御により、ソース領域・ドレイン領域と同じ導電型の反転層が形成されればよい。そのため、反転層形成領域の導電型は、ｎチャネル型のトランジスタではｐ型又はｉ型の半導体領域とすることができ、ｐチャネル型のトランジスタの場合は、ｎ型又はｉ型の半導体領域で設けることができる。
【００７３】
また、反転層形成領域のドーパント濃度で、しきい値電圧が制御できるので、しきい値電圧にあわせて、反転層形成領域のドーパント濃度を決定すればよい。
【００７４】
他方、チャネル領域の導電型は、ｎチャネル型のトランジスタではｐ型の半導体領域とし、ｐチャネル型トランジスタの場合は、ｎ型とする。本発明の場合、チャネル領域のドーパント濃度によって、ソース領域との障壁の高さが決まる。
【００７５】
そのためｉ型（真性）の半導体でチャネル領域を形成すると、パンチスルーが発生するおそれがあるので、パンチスルーの問題がないように、上記のように、チャネル領域の導電型をソース領域・ドレイン領域と逆の導電型に設定するのが好ましい。
【００７６】
しかしながら、チャネル領域のドーパント濃度が高くなるほど、ドレイン電流が流れにくくなるので、トランジスタの利用目的に合わせて、チャネル領域のドーパント濃度を設定する。例えば、ソース領域・ドレイン領域のドーパント（ｎチャネル型トランジスタの場合なら、電子濃度）が１０¹⁹〜１０²¹／ｃｍ³程度であれば、チャネル領域のドーパント濃度（ｎチャネル型トランジスタの場合、ホール濃度）は１×１０¹⁴〜１×１０¹⁷／ｃｍ³が好ましい。
【００７７】
また本発明に係るトランジスタは、実施形態１〜３の図面に図示された形状や、構造に限定されるものではないのはもちろんのことである。例えば、各実施形態において、ゲート電極、ソース電極およびドレイン電極の各電極には、電圧を制御したり、電力を取出したりするための配線に適宜に接続されるものである。
【００７８】
また、上記実施形態１〜３では、本発明をトップゲート型薄膜トランジスタに適用した場合を説明したが、逆スタガーなど、他の構成の薄膜トランジスタに適用することもできる。また、シリコンウェハーを用いたＭＯＳトランジスタに適用することもできる。
【００７９】
さらに、反転層形成領域に対して、絶縁膜を介して、上側と下側にゲート電極を設けるＤｕａｌＧａｔｅ構造とすることもできる。この場合、反転層形成領域の上面と下面双方に反転層を形成することができるので、オン電流を大きくすることができる。
【００８０】
また、本発明のトランジスタは公知の様々なトランジスタの構成を適用が可能である。例えばソース領域やドレイン領域については、上記の実施形態のようにシングルドレイン構造にのみでなく、高耐圧型のトランジスタにするため、ＬＤＤ構造などにしたりすることができる。
【００８１】
また、本発明に係るトランジスタは、公知のＭＯＳトランジスタ、薄膜トランジスタなどの製造技術を用いることで、作製することができるものであるので、既存の製造設備をそのまま利用できる。
【００８２】
【発明の効果】
本発明のトランジスタは、ゲート電極によりチャネル領域に電圧を印加することなく動作が可能であり、従来の電界効果トランジスタと異なり本発明は、ゲート電極の変化がチャネル領域のフェルミレベルの変動に直接的に作用するものでないため、ゲート電圧を変化させても、ソース−ドレイン間を流れる電流を一定に保つことができる。
【００８３】
また、本発明のトランジスタはチャネル領域にキャリアの移動方向に対して垂直な電界を形成しないで、ソース−ドレイン間を電流が流れるため、ホットキャリア注入による劣化が抑えられ、トランジスタの特性の経時的変化（劣化）を抑えることができる。
【００８４】
本発明のトランジスタは従来のトランジスタや薄膜トランジスタと同様に、様々な集積回路や半導体装置に用いることができる。例えば、液晶表示装置やＥＬ（エレクトロルミネセンス）表示装置の画素トランジスタ、あるいは定電流で動作させるセンサーなどがあげられる。
【図面の簡単な説明】
【図１】本発明のトランジスタの構成を説明する図（実施形態１）
【図２】本発明のトランジスタの動作原理を説明する図（半導体層のエネルギーバンド図）（実施形態１）
【図３】本発明のトランジスタの構成を説明する図（実施形態２）
【図４】本発明のトランジスタのドレイン電流−ゲート電圧特性（理論計算）
【図５】本発明のトランジスタのドレイン電流−ドレイン電圧特性（理論計算）
【図６】本発明のトランジスタの構成を説明する図（実施形態３）
【符号の説明】
１０、３０、４０半導体層
１１絶縁膜（ゲート絶縁膜）
１２、３３、３４ゲート電極
１３層間絶縁膜
１４ソース電極
１５ドレイン電極
１６、４１、４２ソース領域
１７ドレイン領域
１８チャネル領域
１９、３１、３２反転層形成領域

Claims

チャネル領域、前記チャネル領域に接するソース領域、および前記チャネル領域に接するドレイン領域が設けられている半導体層と、該半導体層に接する絶縁膜と、該絶縁膜を介して前記半導体層に重なるゲート電極とを有するトランジスタにおいて、
前記半導体層には、前記チャネル領域に接する他の半導体領域がさらに設けられ、
前記絶縁膜を介して、前記ゲート電極が前記チャネル領域に接する前記他の半導体領域に重なり、前記チャネル領域に重ならないように設けられていることを特徴とするトランジスタ。
チャネル領域、前記チャネル領域に接するソース領域、および前記チャネル領域に接するドレイン領域が設けられている半導体層と、該半導体層に接する絶縁膜と、該絶縁膜を介して前記半導体層に重なるゲート電極とを有するトランジスタにおいて、
前記半導体層には、前記チャネル領域および前記ソース領域に接する他の半導体層がさらに設けられ、
前記絶縁膜を介して、前記ゲート電極が前記チャネル領域および前記ソース領域に接する前記他の半導体領域に重なり、前記チャンネル領域に重ならないように設けられていることを特徴とするトランジスタ。
請求項１において、前記チャネル領域に接する前記他の半導体領域の導電型はｉ型又は、前記ソース領域および前記ドレイン領域と逆の導電型であることを特徴とするトランジスタ。
請求項２において、前記チャネル領域および前記ソース領域に接する前記他の半導体領域の導電型はｉ型又は、前記ソース領域および前記ドレイン領域と逆の導電型であることを特徴とするトランジスタ。
請求項１乃至４のいずれか一項において、前記チャネル領域の導電型は、前記ソース領域および前記ドレイン領域と逆の導電型であることを特徴とするトランジスタ。
請求項１乃至５のいずれか一項において、前記他の半導体領域は反転層形成領域であることを特徴とするトランジスタ。