KR20220088571A - 다결정 실리콘층의 제조 방법, 표시 장치 및 표시 장치의 제조 방법 - Google Patents

다결정 실리콘층의 제조 방법, 표시 장치 및 표시 장치의 제조 방법 Download PDF

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KR20220088571A
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polycrystalline silicon
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백종준
서종오
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Abstract

다결정 실리콘층의 제조 방법은 기판 상에 비정질 실리콘층을 형성하는 단계; 상기 비정질 실리콘층에 불순물 도핑하는 단계; 상기 비정질 실리콘층을 플루오린화 수소산(hydrofluoric acid)으로 세정하는 단계; 상기 비정질 실리콘층을 수소가 첨가된 탈이온화수로 린스하는 단계; 및 상기 비정질 실리콘층에 레이저 빔을 조사하여 다결정 실리콘층을 형성하는 단계를 포함한다.

Description

다결정 실리콘층의 제조 방법, 표시 장치 및 표시 장치의 제조 방법{METHOD OF MANUFACTURING POLYCRYSTALLINE SILICON LAYER, DISPLAY DEVICE, AND METHOD OF MANUFACTURING DISPLAY DEVICE}
본 발명은 다결정 실리콘층의 제조 방법, 표시 장치 및 표시 장치의 제조 방법에 관한 것이다.
액티브 매트릭스형(Active Matrix type, AM) 유기 발광 표시 장치는 각 화소마다 화소 회로를 구비하며, 상기 화소 회로는 실리콘을 이용하는 박막 트랜지스터를 포함할 수 있다. 상기 박막 트랜지스터를 구성하는 실리콘으로는 비정질 실리콘 또는 다결정 실리콘이 사용될 수 있다.
상기 화소 회로에 사용되는 비정질 실리콘 박막 트랜지스터(amorphous silicon TFT: a-Si TFT)는 소스, 드레인 및 채널을 구성하는 액티브층이 비정질 실리콘이기 때문에 1 cm2/Vs 이하의 낮은 전자 이동도를 가질 수 있다 이에 따라, 최근에는 상기 비정질 실리콘 박막 트랜지스터를 다결정 실리콘 박막 트랜지스터(polycrystalline silicon TFT: poly-Si TFT)로 대체하는 추세이다. 상기 다결정 실리콘 박막 트랜지스터는 상기 비정질 실리콘 박막 트랜지스터에 비해 전자 이동도가 크고, 빛의 조사에 대한 안정성이 우수하다. 따라서, 상기 다결정 실리콘 박막 트랜지스터는 AM 유기 발광 표시 장치의 구동 트랜지스터 및/또는 스위칭 트랜지스터의 액티브층으로 사용되기에 적합할 수 있다.
이와 같은 다결정 실리콘은 여러 가지 방법으로 제작할 수 있는데, 이는 크게 다결정 실리콘을 직접 증착하는 방법과, 비정질 실리콘을 증착한 후에 이를 결정화하는 방법으로 구분할 수 있다.
다결정 실리콘을 직접 증착하는 방법에는 화학 기상 증착(chemical vapor deposition: CVD), 스퍼터링(sputtering), 진공 증착(vacuum evaporation) 등의 방법이 있다.
한편, 비정질 실리콘을 증착한 후에 결정화하는 방법에는 고상 결정화(solid phase crystallization: SPC), 엑시머 레이저 결정화(excimer laser crystallization: ELC), 금속 유도 결정화(metal induced crystallization: MIC), 금속 유도 측면 결정화(metal induced lateral crystallization: MILC), 연속 측면 고상화(sequential lateral solidification: SLS) 등의 방법이 있다.
본 발명이 해결하고자 하는 과제는 다결정 실리콘층의 원형 얼룩이 개선된 다결정 실리콘층의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 원형 얼룩이 개선된 액티브 패턴을 구비하는 박막 트랜지스터를 포함하는 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는 액티브 패턴의 원형 얼룩이 개선된 표시 장치의 제조 방법을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 다결정 실리콘층의 제조 방법은 기판 상에 비정질 실리콘층을 형성하는 단계; 상기 비정질 실리콘층에 불순물 도핑하는 단계; 상기 비정질 실리콘층을 플루오린화 수소산(hydrofluoric acid)으로 세정하는 단계; 상기 비정질 실리콘층을 수소가 첨가된 탈이온화수로 린스하는 단계; 및 상기 비정질 실리콘층에 레이저 빔을 조사하여 다결정 실리콘층을 형성하는 단계를 포함한다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 기판; 상기 기판 상에 배치되는 박막 트랜지스터; 및 상기 박막 트랜지스터 상에 배치되는 표시 소자를 포함하고, 상기 박막 트랜지스터는: 상기 기판 상에 배치되는 액티브 패턴; 상기 액티브 패턴 상에 배치되는 게이트 절연막; 및 상기 게이트 절연막 상에 배치되는 게이트 전극을 포함하고, 상기 액티브 패턴의 표면 거칠기의 실효값은 4 nm 이하이고, 상기 액티브 패턴과 상기 게이트 절연막 사이에 실리콘 산화막이 더 배치된다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치의 제조 방법은 기판 상에 비정질 실리콘층을 형성하는 단계; 상기 비정질 실리콘층에 불순물 도핑하는 단계; 상기 비정질 실리콘층을 플루오린화 수소산(hydrofluoric acid)으로 세정하는 단계; 상기 비정질 실리콘층을 수소가 첨가된 탈이온화수로 린스하는 단계; 상기 비정질 실리콘층에 레이저 빔을 조사하여 다결정 실리콘층을 형성하는 단계; 상기 다결정 실리콘층을 식각하여 다결정 실리콘 패턴을 형성하는 단계; 상기 다결정 실리콘 패턴 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계; 상기 다결정 실리콘 패턴에 부분적으로 이온을 주입하여 액티브 패턴을 형성하는 단계; 및 상기 게이트 전극 상에 표시 소자를 형성하는 단계를 포함한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 다결정 실리콘층의 제조 방법, 표시 장치의 제조 방법, 및 표시 장치에 의하면 다결정 실리콘층(또는 액티브 패턴)의 원형 얼룩을 개선할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 다결정 실리콘층의 제조 방법을 나타내는 순서도이다.
도 2 내지 도 10은 본 발명의 일 실시예에 따른 다결정 실리콘층의 제조 방법을 나타내는 도면들이다.
도 11은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 나타내는 단면도이다.
도 12 내지 도 18은 도 10의 박막 트랜지스터 기판의 제조 방법을 나타내는 단면도들이다.
도 19는 본 발명의 일 실시예에 따른 표시 장치의 하나의 화소를 나타내는 회로도이다.
도 20은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 단면도이다.
도 21, 및 도 22는 도 20의 표시 장치의 제조 방법을 나타내는 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 구체적인 실시예들에 대해 설명한다.
이하, 도 1 내지 도 10을 참조하여 본 발명의 일 실시예에 따른 다결정 실리콘층의 제조 방법을 설명한다.
도 1은 본 발명의 일 실시예에 따른 다결정 실리콘층의 제조 방법을 나타내는 순서도이다. 도 2 내지 도 10은 본 발명의 일 실시예에 따른 다결정 실리콘층의 제조 방법을 나타내는 도면들이다.
도 1 및 도 2를 참조하면, 기판(110) 상에 비정질 실리콘층(132)을 형성할 수 있다(S110).
기판(110)은 유리, 석영, 세라믹 등을 포함하는 절연성 기판일 수 있다. 일 실시예에 있어서, 기판(110)은 폴리에틸렌 테레프탈레이트(PET), 폴리에틸렌 나프탈레이트(PEN), 폴리에테르 에테르 케톤(PEEK), 폴리카보네이트(PC), 폴리아릴레이트, 폴리에테르술폰(PES), 폴리이미드(PI) 등과 같은 플라스틱을 포함하는 절연성 플렉서블 기판일 수도 있다.
기판(110) 상에는 버퍼층(120)이 형성될 수 있다. 버퍼층(120)은 기판(110)의 상부에 평탄면을 제공하고, 기판(110)을 통해 불순물이 침투하는 것을 방지할 수 있다. 예를 들면, 버퍼층(120)은 실리콘 산화물, 실리콘 질화물 등으로 형성될 수 있다.
버퍼층(120) 상에는 비정질 실리콘층(132)이 형성될 수 있다. 비정질 실리콘층(132)은 저압 화학 기상 증착(LPCVD), 상압 화학 기상 증착(APCVD), 플라즈마 강화 화학 기상 증착(PECVD), 스퍼터링, 진공 증착 등의 방법으로 형성될 수 있다.
비정질 실리콘층(132) 상에는 자연 산화막(NOL)이 형성될 수 있다. 자연 산화막(NOL)은 비정질 실리콘층(132)의 상부가 공기에 노출되어 형성될 수 있다. 비정질 실리콘층(132) 상에 자연 산화막(NOL)이 남아 있는 경우에, 다결정 실리콘층을 형성하기 위한 비정질 실리콘층(132)의 결정화 단계에서 자연 산화막(NOL)에 의해 상기 다결정 실리콘층의 표면에 상대적으로 큰 두께의 돌기가 형성될 수 있다.
도 1, 도 3, 및 도 4를 참조하면, 비정질 실리콘층(132)에 불순물 도핑할 수 있다(S120). 불순물(IMP)은 5족 원소일 수 있다. 일 실시예에서, 불순물(IMP)은 인(P)일 수 있다. 불순물(IMP)은 비정질 실리콘층(132) 전면에 도핑될 수 있다. 나아가, 불순물(IMP)은 자연 산화막(NOL) 내에도 도핑될 수 있다.
불순물(IMP)은 이온 주입법(ion implantation)을 통해 도핑될 수 있다. 이온 주입법을 이용하는 경우, 이온 상태인 불순물(IMP)을 수십 내지 수백KeV로 가속하여 비정질 실리콘층(132)에 주입하게 된다. 불순물(IMP)의 도즈(Dose)량은 1cm3 당 1.0e12 내지 1.0e13개일 수 있다.
불순물(IMP)은 비정질 실리콘층(132)의 실리콘(Si)과 자연 산화막(NOL)의 산소(O)가 결합을 유도하여 자연 산화막(NOL)과 비정질 실리콘층(132) 사이에 실리콘 산화막(TOL)을 형성시킬 수 있다.
즉, 도 4의 확대도에 도시된 바와 같이, 자연 산화막(NOL)과 비정질 실리콘층(132) 사이에는 실리콘 산화막(TOL)이 형성될 수 있다.
도 1, 도 6, 및 도 7을 참조하면, 비정질 실리콘층(132)을 세정할 수 있다(S130).
비정질 실리콘층(132)은 플루오린화 수소산(hydrofluoric acid)(210)을 이용하여 세정될 수 있다. 플루오린화 수소산(210)은 플루오린화 수소(hydrogen fluoride, HF)가 용해된 수용액일 수 있다. 예를 들면, 플루오린화 수소산(210)은 약 0.5%의 플루오린화 수소를 포함할 수 있다. 플루오린화 수소산(210)으로 비정질 실리콘층(132)을 세정하여 비정질 실리콘층(132) 상에 형성된 자연 산화막(NOL)을 제거할 수 있다.
한편, 플루오린화 수소산(210)으로 비정질 실리콘층(132)을 세정하더라도, 실리콘 산화막(TOL)의 일부가 비정질 실리콘층(132)의 표면에 제거되지 않고 남아있을 수 있다.
일 실시예에 있어서, 비정질 실리콘층(132)은 플루오린화 수소산(210)에 의해 약 40초 내지 약 54초 동안 세정될 수 있다. 비정질 실리콘층(132)이 약 40초보다 짧게 세정되는 경우에 비정질 실리콘층(132) 상에 형성된 자연 산화막(NOL)이 충분히 제거되지 않을 수 있다. 또한, 비정질 실리콘층(132)이 약 54초보다 길게 세정되는 경우에 비정질 실리콘층(132)이 플루오린화 수소산(210)에 의해 영향을 받을 수 있다.
비정질 실리콘층(132)의 표면에 제거되지 않고 남아있는 실리콘 산화막(TOL)은 친수성을 가질 수 있다. 도 6, 및 도 7에서는 실리콘 산화막(TOL)이 비정질 실리콘층(132)과 분리된 막으로 설명하였지만, 실리콘 산화막(TOL)이 비정질 실리콘층(132)의 표면에 포함되는 것이라 해석하면, 비정질 실리콘층(132)의 표면이 실리콘 산화막(TOL)을 통해 친수화되었다고 볼 수 있다. 상술한 실리콘 산화막(TOL)과 비정질 실리콘층(132)이 분리된 막으로 해석하거나 실리콘 산화막(TOL)이 비정질 실리콘층(132)의 표면에 포함되는 것으로 해석할 경우에도, 도 7에 도시된 바와 같이, 플루오린화 수소산(210)은 비정질 실리콘층(132)의 표면 전면에 걸쳐 배치될 수 있다.
비정질 실리콘층(132)에 불순물 도핑을 하지 않을 경우, 비정질 실리콘층(132) 세정(S130)을 통해, 비정질 실리콘층(132)의 표면에 형성된 자연 산화막(NOL)이 제거되어, 비정질 실리콘층(132)의 표면이 소수화될 수 있다. 이 경우, 비정질 실리콘층(132) 세정(S130) 시, 비정질 실리콘층(132)의 표면에 플루오린화 수소산(210)이 접촉각 약 47도 이상을 갖고 형성될 수 있다. 이로 인해, 후술할 다결정 실리콘층 형성 시, 상기 다결정 실리콘층에 원형 얼룩이 잔여하여, 상기 다결정 실리콘층 불량을 야기할 수 있다.
다만, 본 실시예의 경우 상술한 바와 같이, 비정질 실리콘층(132)의 표면에 제거되지 않고 남아있는 실리콘 산화막(TOL)은 친수성을 갖기 때문에, 플루오린화 수소산(210)이 비정질 실리콘층(132)의 표면 전면에 걸쳐 배치될 수 있다. 이로 인해, 다결정 실리콘층 형성 시, 상기 다결정 실리콘층에 원형 얼룩이 잔여하여, 상기 다결정 실리콘층 불량을 야기하는 것을 미연에 방지할 수 있다.
도 1 및 도 8을 참조하면, 비정질 실리콘층(132)을 린스할 수 있다(S140).
비정질 실리콘층(132)은 수소가 첨가된 탈이온화수(220)를 이용하여 린스될 수 있다. 예를 들면, 수소가 첨가된 탈이온화수(220)는 약 1.0 ppm의 수소 농도를 가질 수 있다. 예를 들면, 고정된 스프레이(230)의 하부에 기판(110)을 이동시키면서 스프레이(230)를 통해 수소가 첨가된 탈이온화수(220)를 비정질 실리콘층(132)에 공급할 수 있다. 수소가 첨가된 탈이온화수(220)로 비정질 실리콘층(132)을 린스하여 비정질 실리콘층(132) 상에 남아 있는 플루오린화 수소산(210)을 제거할 수 있다.
수소가 첨가되지 않은 탈이온화수를 이용하여 비정질 실리콘층(132)을 린스하는 경우 대비하여, 본 실시예와 같이 수소가 첨가된 탈이온화수(220)를 이용하여 비정질 실리콘층(132)을 린스함으로써, 실리콘 산화막(TOL) 표면의 플루오린화 수소산(210)을 대부분 제거할 수 있지만, 도 8에 도시된 바와 같이, 실리콘 산화막(TOL) 표면에 매우 얇게 잔여할 수 있다.
도 1, 도 9 및 도 10을 참조하면, 다결정 실리콘층(134)을 형성할 수 있다(S150).
다결정 실리콘층(134)은 비정질 실리콘층(132)에 레이저 빔(240)을 조사하여 형성될 수 있다. 레이저(250)는 레이저 빔(240)을 단속적으로 발생시켜 비정질 실리콘층(132)에 조사할 수 있다. 예를 들면, 레이저(250)는 단파장, 고출력 및 고효율의 레이저 빔(240)을 발생시키는 엑시머(excimer) 레이저일 수 있다. 상기 엑시머 레이저는, 예를 들면, 비활성기체, 비활성기체 할로겐화물, 할로겐화 수은, 비활성기체 산화합물 및 다원자 엑시머를 포함할 수 있다. 예를 들면, 상기 비활성기체는 Ar2, Kr2, Xe2 등이고, 상기 비활성기체 할로겐화물은 ArF, ArCl, KrF, KrCl, XeF, XeCl 등이며, 상기 할로겐화 수은은 HgCl, HgBr, HgI 등이고, 상기 비활성 기체 산화합물은 ArO, KrO, XeO 등이며, 상기 다원자 엑시머는 Kr2F, Xe2F 등일 수 있다.
기판(110)을 제1 방향(D1)을 따라 이동하면서 레이저(250)로부터 레이저 빔(240)을 비정질 실리콘층(132)에 조사하여 비정질 실리콘층(132)을 다결정 실리콘층(134)으로 결정화할 수 있다. 레이저(250)는 비정질 실리콘층(132)에 약 450 mJ/cm2 내지 약 500 mJ/cm2의 에너지 밀도를 가지는 레이저 빔(240)을 조사할 수 있다. 일 실시예에 있어서, 레이저 빔(240)의 제1 방향(D1)으로의 폭(WB)은 약 480 ㎛이고, 레이저 빔(240)의 제1 방향(D1)으로의 스캔 피치(scan pitch)는 약 9 ㎛ 내지 약 30 ㎛일 수 있다. 예를 들면, 상기 스캔 피치가 약 24 ㎛인 경우에 비정질 실리콘층(132)의 소정의 영역에는 약 24 회의 레이저 빔(240)이 조사될 수 있다. 도 5에 도시된 바와 같이, 레이저 빔(240)을 이용하여 결정화 공정을 진행한 영역은 비정질 실리콘층(132)이 다결정 실리콘층(134)으로 변환될 수 있다.
고체 상태의 비정질 실리콘층(132)에 레이저 빔(240)이 조사되면 비정질 실리콘층(132)이 열을 흡수하여 액체 상태로 변하고, 이후 열을 방출하여 다시 고체 상태로 변할 수 있다. 이 경우, 결정 시드로부터 결정이 성장하여 그레인(134a)이 형성될 수 있다. 비정질 실리콘층(132)이 액체 상태에서 고체 상태로 변하는 과정에서 냉각 속도의 차이가 있는 경우, 냉각 속도가 빠른 영역으로부터 느린 영역을 향하여 그레인(134a)이 성장하므로, 냉각 속도가 느린 영역에서 그레인 경계(134b)가 형성될 수 있다.
다결정 실리콘층(134)을 형성(S150)할 때, 실리콘 산화막(TOL) 표면에 얇게 잔여하는 플루오린화 수소산(210)은 실질적으로 모두 제거될 수 있다. 상술한 바와 같이, 비정질 실리콘층(132)에 불순물 도핑을 하지 않을 경우, 비정질 실리콘층(132) 세정(S130)을 통해, 비정질 실리콘층(132)의 표면에 형성된 자연 산화막(NOL)이 제거되어, 비정질 실리콘층(132)의 표면이 소수화되고, 다결정 실리콘층 형성 시, 다결정 실리콘층(134)에 원형 얼룩이 잔여하여, 다결정 실리콘층(123) 불량을 야기할 수 있다.
다만, 본 실시예의 경우 비정질 실리콘층(132)의 표면에 제거되지 않고 남아있는 실리콘 산화막(TOL)은 친수성을 갖기 때문에, 플루오린화 수소산(210)이 비정질 실리콘층(132)의 표면 전면에 걸쳐 배치되고, 다결정 실리콘층(134) 형성 시, 다결정 실리콘층(134)에 원형 얼룩이 잔여하는 것을 미연에 방지할 수 있다.
다결정 실리콘층(134)에는 복수의 그레인들(134a)이 형성될 수 있다. 그레인들(134a)은 평면상 랜덤하게 배열될 수 있다. 한편, 각각의 그레인들(134a)은 약 150 nm 내지 약 200 nm의 크기로 형성될 수 있다.
결정화 공정이 진행된 다결정 실리콘층(134)의 표면에는 그레인 경계(134b)에 돌기(134c)가 형성될 수 있다. 레이저 빔(240)에 의해 용융된 비정질 실리콘층(132)이 그레인(134a)을 중심으로 재결정화되면서 그레인 경계(134b)에 돌기(134c)가 형성될 수 있다.
돌기(134c)는 다결정 실리콘층(134)의 표면으로부터 상부를 향하여 돌출되고, 끝이 뾰족한 형상을 가질 수 있다. 돌기(134c)는 다결정 실리콘층(134)의 표면으로부터 돌기(134c)의 끝까지의 거리에 상응하는 일정한 두께(TH)를 가질 수 있다.
다결정 실리콘층(134)의 표면 거칠기(surface roughness)의 실효값은 약 4 nm 이하일 수 있다. 이 경우, 다결정 실리콘층(134)의 표면에 형성된 돌기들(134c)의 두께들의 실효값이 약 4 nm 이하일 수 있다.
본 발명의 일 실시예에 따르면, 결정화 공정 전에 플루오린화 수소산(210)을 이용한 세정 공정 및 수소가 첨가된 탈이온화수(220)를 이용한 린스 공정을 수행함으로써, 다결정 실리콘층(134)의 표면에 형성되는 돌기(134c)의 두께를 감소시키고, 표면 거칠기가 상대적으로 작은 다결정 실리콘층(134)이 형성될 수 있다.
이상, 다결정 실리콘층(134)을 형성하기 위한 세정 공정, 린스 공정, 및 결정화 공정을 설명하였으나, 상기 공정들 외에 다결정 실리콘층(134)을 형성하기 위한 공정들을 추가하거나 상기 공정들 중 일부를 생략하는 것도 가능할 수 있다. 또한, 상기 공정들이 복수 회 수행되는 것도 가능할 수 있다. 예를 들면, 상기 결정화 공정은 2 회 이상 수행될 수 있다.
이하, 도 11 내지 도 18을 참조하여 본 발명의 일 실시예에 따른 박막 트랜지스터 기판 및 이의 제조 방법을 설명한다.
도 11은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 나타내는 단면도이다.
도 11을 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(100)은 기판(110) 및 기판(110) 상에 배치되는 박막 트랜지스터(TR)를 포함할 수 있다. 박막 트랜지스터(TR)는 순차적으로 적층되는 액티브 패턴(AP), 게이트 절연막(140), 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다. 박막 트랜지스터(TR)는 게이트 전극(GE)에 인가되는 신호에 기초하여 액티브 패턴(AP)을 통해 전류를 흐르게 하는 스위칭 동작을 수행할 수 있다.
박막 트랜지스터(TR)는 게이트 전극(GE)이 액티브 패턴(AP)의 상부에 위치하는 탑 게이트(top gate) 구조를 가질 수 있다. 그러나, 본 발명은 이에 한정되지 아니하고, 박막 트랜지스터(TR)는 게이트 전극이 액티브 패턴의 하부에 위치하는 바텀 게이트(bottom gate) 구조를 가질 수도 있다.
도 12 내지 도 18은 도 10의 박막 트랜지스터 기판의 제조 방법을 나타내는 단면도들이다.
이하, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 설명함에 있어서, 상기 본 발명의 일 실시예에 따른 다결정 실리콘층의 제조 방법과 중복되는 부분에 대한 상세한 설명은 생략한다.
도 12를 참조하면, 기판(110) 상에 비정질 실리콘층(132)을 형성할 수 있다.
기판(110)은 유리, 석영, 세라믹 등을 포함하는 절연성 기판일 수 있다. 일 실시예에 있어서, 기판(110)은 폴리에틸렌 테레프탈레이트, 폴리에틸렌 나프탈레이트, 폴리에테르 에테르 케톤, 폴리카보네이트, 폴리아릴레이트, 폴리에테르술폰, 폴리이미드 등과 같은 플라스틱을 포함하는 절연성 플렉서블 기판일 수도 있다. 이 경우, 기판(110) 상에 실리콘 산화물, 실리콘 질화물, 비정질 실리콘 등을 포함하는 배리어층이 추가적으로 형성될 수도 있다.
기판(110) 상에는 버퍼층(120)이 형성될 수 있다. 버퍼층(120)은 기판(110)의 상부에 평탄면을 제공하고, 기판(110)을 통해 불순물이 침투하는 것을 방지할 수 있다.
버퍼층(120) 상에는 비정질 실리콘층(132)이 형성될 수 있다. 비정질 실리콘층(132)은 저압 화학 기상 증착, 상압 화학 기상 증착, 플라즈마 강화 화학 기상 증착, 스퍼터링, 진공 증착 등의 방법으로 형성될 수 있다. 비정질 실리콘층(132) 상에는 자연 산화막이 형성될 수 있다.
도 13에 도시된 바와 같이, 비정질 실리콘층(132)의 표면 상에 실리콘 산화막(TOL)을 형성할 수 있다. 실리콘 산화막(TOL)은 비정질 실리콘층(132)에 불순물 도핑을 통해 형성될 수 있다. 불순물(IMP)은 5족 원소일 수 있다. 일 실시예에서, 불순물(IMP)은 인(P)일 수 있다. 불순물(IMP)은 비정질 실리콘층(132) 전면에 도핑될 수 있다.
불순물(IMP)은 이온 주입법(ion implantation)을 통해 도핑될 수 있다. 이온 주입법을 이용하는 경우, 이온 상태인 불순물(IMP)을 수십 내지 수백KeV로 가속하여 비정질 실리콘층(132)에 주입하게 된다. 불순물(IMP)의 도즈(Dose)량은 1cm3 당 1.0e12 내지 1.0e13개일 수 있다.
불순물(IMP)은 비정질 실리콘층(132)의 실리콘(Si)과 자연 산화막(NOL)의 산소(O)가 결합을 유도하여 자연 산화막(NOL)과 비정질 실리콘층(132) 사이에 실리콘 산화막(TOL)을 형성시킬 수 있다.
비정질 실리콘층(132)은 플루오린화 수소산을 이용하여 세정될 수 있다. 예를 들면, 상기 플루오린화 수소산은 약 0.5%의 플루오린화 수소를 포함할 수 있다. 상기 플루오린화 수소산으로 비정질 실리콘층(132)을 세정함으로써, 비정질 실리콘층(132) 상에 형성된 상기 자연 산화막을 제거할 수 있다. 일 실시예에 있어서, 비정질 실리콘층(132)은 상기 플루오린화 수소산에 의해 약 40초 내지 약 54초 동안 세정될 수 있다.
비정질 실리콘층(132)은 수소가 첨가된 탈이온화수를 이용하여 린스될 수 있다. 예를 들면, 상기 수소가 첨가된 탈이온화수는 약 1.0 ppm의 수소 농도를 가질 수 있다. 상기 수소가 첨가된 탈이온화수로 비정질 실리콘층(132)을 린스하여 비정질 실리콘층(132) 상에 남아 있는 상기 플루오린화 수소산을 제거할 수 있다.
도 14를 참조하면, 비정질 실리콘층(132)을 결정화하여 다결정 실리콘층(134)을 형성할 수 있다.
다결정 실리콘층(134)은 비정질 실리콘층(132)에 레이저 빔을 조사하여 형성될 수 있다. 레이저는 상기 레이저 빔을 단속적으로 발생시켜 비정질 실리콘층(132)에 조사할 수 있다.
상기 레이저는 비정질 실리콘층(132)에 약 450 mJ/cm2 내지 약 500 mJ/cm2의 에너지 밀도를 가지는 레이저 빔을 조사할 수 있다. 일 실시예에 있어서, 상기 레이저 빔의 폭은 약 480 ㎛이고, 상기 레이저 빔의 스캔 피치는 약 9 ㎛ 내지 약 30 ㎛일 수 있다.
고체 상태의 비정질 실리콘층(132)에 상기 레이저 빔이 조사되면 비정질 실리콘층(132)이 열을 흡수하여 액체 상태로 변하고, 이후 열을 방출하여 다시 고체 상태로 변할 수 있다. 이 경우, 결정 시드로부터 결정이 성장하여 그레인이 형성될 수 있다. 비정질 실리콘층(132)이 액체 상태에서 고체 상태로 변하는 과정에서 냉각 속도의 차이가 있는 경우, 냉각 속도가 빠른 영역으로부터 느린 영역을 향하여 상기 그레인이 성장하므로, 냉각 속도가 느린 영역에서 그레인 경계가 형성될 수 있다.
다결정 실리콘층(134)에는 복수의 그레인들이 형성될 수 있다. 상기 그레인들은 평면상 랜덤하게 배열될 수 있다. 한편, 상기 그레인은 약 150 nm 내지 약 200 nm의 크기로 형성될 수 있다.
결정화 공정이 진행된 다결정 실리콘층(134)의 표면에는 상기 그레인 경계에 돌기가 형성될 수 있다. 상기 돌기는 다결정 실리콘층(134)의 표면으로부터 상부를 향하여 돌출되고, 끝이 뾰족한 형상을 가질 수 있다. 상기 돌기는 다결정 실리콘층(134)의 표면으로부터 상기 돌기의 끝까지의 거리에 상응하는 일정한 두께를 가질 수 있다.
다결정 실리콘층(134)의 표면 거칠기의 실효값은 약 4 nm 이하일 수 있다. 이 경우, 다결정 실리콘층(134)의 표면에 형성된 상기 돌기들의 두께들의 실효값은 약 4 nm 이하일 수 있다.
그 다음, 다결정 실리콘층(134)을 식각하여 다결정 실리콘 패턴(136)을 형성할 수 있다. 다결정 실리콘층(134)은 포토리소그래피(photolithography)에 의해 식각될 수 있다. 예를 들면, 다결정 실리콘층(134) 상에 노광 공정 및 현상 공정을 이용하여 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각 방지막으로 이용하여 다결정 실리콘층(134)을 식각할 수 있다.
도 15를 참조하면, 다결정 실리콘 패턴(136) 상에 게이트 절연막(140)을 형성할 수 있다. 게이트 절연막(140)은 버퍼층(120) 상에 배치되어 다결정 실리콘 패턴(136)을 덮을 수 있다. 게이트 절연막(140)은 게이트 전극(GE)을 다결정 실리콘 패턴(136)으로부터 절연시킬 수 있다. 예를 들면, 게이트 절연막(140)은 실리콘 산화물, 실리콘 질화물 등으로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 표면 거칠기의 실효값이 약 4 nm 이하인 다결정 실리콘 패턴(136)이 형성되어, 다결정 실리콘 패턴(136)은 상대적으로 작은 표면 거칠기를 가질 수 있다. 이에 따라, 다결정 실리콘 패턴(136) 상에 형성되는 게이트 절연막(140)이 다결정 실리콘 패턴(136)의 표면 상에 형성되는 상기 돌기에 의해 받는 영향이 최소화되고, 게이트 절연막(140)이 상대적으로 얇은 두께로 형성될 수 있다. 예를 들면, 게이트 절연막(140)은 약 30 nm 내지 약 200 nm의 두께로 형성될 수 있다.
도 16을 참조하면, 게이트 절연막(140) 상에 게이트 전극(GE)을 형성할 수 있다.
게이트 전극(GE)은 다결정 실리콘 패턴(136)과 중첩할 수 있다. 게이트 전극(GE)은 금(Au), 은(Ag), 알루미늄(Al), 구리(Cu), 니켈(Ni) 백금(Pt), 마그네슘(Mg), 크롬(Cr), 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti) 또는 이들의 합금을 포함하고, 단일층 또는 서로 다른 금속층들을 포함하는 다층 구조를 가질 수 있다. 예를 들면, 게이트 전극(GE)은 몰리브덴/알루미늄/몰리브덴의 3중층, 구리/티타늄 이중층 등을 포함할 수 있다.
예를 들면, 게이트 절연막(140) 상에 제1 금속층 및 다결정 실리콘 패턴(136)과 중첩하는 포토레지스트 패턴을 형성할 수 있다. 그 다음, 상기 포토레지스터 패턴을 이용하여 상기 제1 금속층을 식각함으로써, 게이트 전극(GE)을 형성할 수 있다.
도 17을 참조하면, 다결정 실리콘 패턴(136)에 부분적으로 이온을 주입하여 액티브 패턴(AP)을 형성할 수 있다.
이온 주입 공정을 통하여, 다결정 실리콘 패턴(136)을 부분적으로 도핑함으로써, 소스 영역(SR), 채널 영역(CR) 및 드레인 영역(DR)을 포함하는 액티브 패턴(AP)을 형성할 수 있다. 상기 이온은 n형 불순물 또는 p형 불순물일 수 있다.
다결정 실리콘 패턴(136)에서 게이트 전극(GE)과 중첩하는 부분은 이온이 도핑되지 않고 잔류하여 채널 영역(CR)이 형성될 수 있다. 다결정 실리콘 패턴(136)에서 이온이 도핑된 부분은 전도성이 증가하여 도체의 성질을 가짐으로써, 소스 영역(SR) 및 드레인 영역(DR)이 형성될 수 있다. 채널 영역(CR)은 소스 영역(SR)과 드레인 영역(DR) 사이에 형성될 수 있다.
다른 실시예에 있어서, 상기 이온 주입 공정보다 낮은 농도로 불순물을 도핑함으로써, 채널 영역(CR)과 소스 영역(SR) 사이 및 채널 영역(CR)과 드레인 영역(DR) 사이에 각각 저농도 도핑 영역을 형성할 수 있다. 상기 저농도 도핑 영역은 액티브 패턴(AP) 내에서 버퍼로서 작용하여, 박막 트랜지스터의 전기적 성질을 개선할 수 있다.
도 18을 참조하면, 게이트 전극(GE) 상에 층간 절연막(150)을 형성할 수 있다. 층간 절연막(150)은 게이트 절연막(140) 상에 배치되어 게이트 전극(GE)을 덮을 수 있다. 층간 절연막(150)은 소스 전극(SE) 및 드레인 전극(DE)을 게이트 전극(GE)으로부터 절연시킬 수 있다.
층간 절연막(150)은 무기 절연층, 유기 절연층 또는 이들의 조합을 포함할 수 있다. 예를 들면, 층간 절연막(150)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물 또는 이들의 조합을 포함할 수 있고, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등과 같은 절연성 금속 산화물을 포함할 수도 있다. 층간 절연막(150)이 유기 절연층을 포함하는 경우, 폴리이미드, 폴리아미드, 아크릴 수지, 페놀 수지, 벤조사이클로부텐(BCB) 등을 포함할 수 있다.
그 다음, 층간 절연막(150) 및 게이트 절연막(140)을 부분적으로 식각하여 소스 영역(SR) 및 드레인 영역(DR)을 각각 노출하는 제1 접촉 구멍(CH1) 및 제2 접촉 구멍(CH2)을 형성할 수 있다.
도 11을 참조하면, 층간 절연막(150) 상에 액티브 패턴(AP)의 소스 영역(SR) 및 드레인 영역(DR)과 각각 전기적으로 연결되는 소스 전극(SE) 및 드레인 전극(DE)을 형성할 수 있다.
예를 들면, 층간 절연막(150) 상에 제2 금속층을 형성하고, 이를 패터닝하여, 소스 영역(SR)과 접촉하는 소스 전극(SE) 및 드레인 영역(DR)과 접촉하는 드레인 전극(DR)을 형성할 수 있다. 예를 들면, 소스 전극(SE) 및 드레인 전극(DR)은 각각 금(Au), 은(Ag), 알루미늄(Al), 구리(Cu), 니켈(Ni) 백금(Pt), 마그네슘(Mg), 크롬(Cr), 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti) 또는 이들의 합금을 포함하고, 단일층 또는 서로 다른 금속층들을 포함하는 다층 구조를 가질 수 있다. 예를 들면, 소스 전극(SE) 및 드레인 전극(DR)은 각각 몰리브덴/알루미늄/몰리브덴의 3중층, 구리/티타늄 이중층 등을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 결정화 공정 전에 플루오린화 수소산을 이용한 세정 공정 및 수소가 첨가된 탈이온화수를 이용한 린스 공정을 수행함으로써, 문턱 전압의 산포, 히스테리시스(hysteresis) 등과 같은 특성이 개선된 박막 트랜지스터(TR)가 형성될 수 있다.
이하, 도 19 내지 도 22를 참조하여 본 발명의 일 실시예에 따른 표시 장치 및 이의 제조 방법을 설명한다.
도 19는 본 발명의 일 실시예에 따른 표시 장치의 하나의 화소를 나타내는 회로도이다.
도 19를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 신호선들(GL, DL, PL) 및 이들에 연결되며 실질적인 행렬(matrix)의 형태로 배열되는 복수의 화소들(PX)을 포함할 수 있다.
신호선들(GL, DL, PL)은 게이트 신호(또는 스캔 신호)를 전송하는 게이트선들(GL), 데이터 전압을 전송하는 데이터선들(DL) 및 구동 전압(ELVDD)을 전송하는 구동 전압선들(PL)을 포함할 수 있다. 게이트선들(GL)은 실질적인 행 방향으로 연장될 수 있다. 데이터선들(DL) 및 구동 전압선들(PL)은 게이트선들(GL)과 교차하며 실질적인 열 방향으로 연장될 수 있다. 각 화소(PX)는 구동 트랜지스터(driving transistor)(TR1), 스위칭 트랜지스터(switching transistor)(TR2), 스토리지 커패시터(storage capacitor)(CST) 및 유기 발광 다이오드(organic light emitting diode, OLED)를 포함할 수 있다.
구동 트랜지스터(TR1)는 제어 단자, 입력 단자 및 출력 단자를 포함할 수 있다. 상기 제어 단자는 스위칭 트랜지스터(TR2)에 연결될 수 있다. 상기 입력 단자는 구동 전압선(PL)에 연결될 수 있다. 상기 출력 단자는 유기 발광 다이오드(OLED)에 연결될 수 있다. 구동 트랜지스터(TR1)는 상기 제어 단자와 상기 출력 단자 사이에 걸리는 전압에 따라 그 크기가 달라지는 출력 전류(Id)를 유기 발광 다이오드(OLED)에 전달할 수 있다.
스위칭 트랜지스터(TR2)는 제어 단자, 입력 단자 및 출력 단자를 포함할 수 있다. 상기 제어 단자는 게이트선(GL)에 연결될 수 있다. 상기 입력 단자는 데이터선(DL)에 연결될 수 있다. 상기 출력 단자는 구동 트랜지스터(TR1)에 연결될 수 있다. 스위칭 트랜지스터(TR2)는 게이트선(GL)에 인가되는 게이트 신호에 응답하여 데이터선(DL)에 인가되는 데이터 전압을 구동 트랜지스터(TR1)에 전달할 수 있다.
스토리지 커패시터(CST)는 구동 트랜지스터(TR1)의 상기 제어 단자와 상기 입력 단자 사이에 연결될 수 있다. 스토리지 커패시터(CST)는 구동 트랜지스터(TR1)의 상기 제어 단자에 인가되는 상기 데이터 전압을 충전하고, 스위칭 트랜지스터(TR2)가 턴 오프(turn off)된 후에도 이를 유지할 수 있다.
유기 발광 다이오드(OLED)는 구동 트랜지스터(TR1)의 상기 출력 단자에 연결되는 애노드(anode), 공통 전압(ELVSS)에 연결되는 캐소드(cathode)를 포함할 수 있다. 유기 발광 다이오드(OLED)는 구동 트랜지스터(TR1)의 출력 전류(Id)에 따라 상이한 밝기로 발광함으로써 영상을 표시할 수 있다.
본 발명의 일 실시예에 있어서, 각 화소(PX)는 두 개의 박막 트랜지스터들(TR1, TR2) 및 하나의 커패시터(CST)를 포함할 수 있으나, 본 발명은 이에 한정되지 아니한다. 다른 실시예에 있어서, 각 화소(PX)는 세 개 이상의 박막 트랜지스터들 또는 두 개 이상의 커패시터들을 포함할 수도 있다.
도 20은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 단면도이다.
도 20을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(110) 및 기판(110) 상에 배치되는 박막 트랜지스터 및 상기 박막 트랜지스터 상에 배치되는 표시 소자를 포함할 수 있다. 일 실시예에 있어서, 상기 표시 장치는 상기 표시 소자로써 유기 발광 다이오드를 포함할 수 있다. 그러나, 본 발명은 이에 한정되지 아니하고, 다른 실시예에 있어서, 상기 표시 장치는 상기 표시 소자로써 액정 소자, 전기영동 소자, 전기습윤 소자 등을 포함할 수도 있다.
도 20에 도시된 박막 트랜지스터(TR1) 및 유기 발광 다이오드(OLED)는 각각 도 19에 도시된 구동 트랜지스터(TR1) 및 유기 발광 다이오드(OLED)에 상응할 수 있다. 한편, 본 발명의 일 실시예에 따른 표시 장치는 도 11에 도시된 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(100)을 포함할 수 있다.
유기 발광 다이오드(OLED)는 순차적으로 적층되는 제1 전극(E1), 유기 발광층(180) 및 제2 전극(E1)을 포함할 수 있다. 유기 발광 다이오드(OLED)는 박막 트랜지스터(TR1)부터 전달된 구동 전류에 기초하여 발광하여 영상을 표시할 수 있다.
도 21, 및 도 22는 도 20의 표시 장치의 제조 방법을 나타내는 단면도들이다.
이하, 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 설명함에 있어서, 상기 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법과 중복되는 부분에 대한 설명은 생략한다.
도 21을 참조하면, 박막 트랜지스터(TR1) 상에 제1 전극(E1)을 형성할 수 있다.
먼저, 소스 전극(SE) 및 드레인 전극(DE) 상에 평탄화막(또는 보호막)(160)을 형성할 수 있다. 평탄화막(160)은 층간 절연막(150) 상에 배치되어 소스 전극(SE) 및 드레인 전극(DE)을 덮을 수 있다. 평탄화막(160)은 제1 전극(E1)을 소스 전극(SE) 및 드레인 전극(DE)으로부터 절연시킬 수 있다.
평탄화막(160)은 유기 절연층, 무기 절연층 또는 이들의 조합을 포함할 수 있다. 예를 들면, 평탄화막(160)은 실리콘 질화물 또는 실리콘 산화물의 단일층 또는 다층 구조를 가질 수 있다. 평탄화막(160)이 유기 절연층을 포함하는 경우, 폴리이미드, 아크릴 수지, 페놀 수지, 벤조사이클로부텐(BCB), 폴리아미드 등을 포함할 수 있다.
그 다음, 평탄화막(160)을 패터닝하여, 드레인 전극(DE)을 노출하는 접촉 구멍을 형성할 수 있다.
그 다음, 평탄화막(160) 상에 드레인 전극(DE)과 전기적으로 연결되는 제1 전극(E1)을 형성할 수 있다. 예를 들면, 평탄화막(160) 상에 제3 금속층을 형성하고, 이를 패터닝하여, 드레인 전극(DE)과 접촉하는 제1 전극(E1)을 형성할 수 있다.
제1 전극(E1)은 상기 표시 장치의 화소 전극일 수 있다. 제1 전극(E1)은 발광 타입에 따라 투과 전극으로 형성되거나 또는 반사 전극으로 형성될 수 있다. 제1 전극(E1)이 상기 투과 전극으로 형성되는 경우에, 제1 전극(E1)은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 아연 주석 산화물(ZTO), 인듐 산화물(In2O3), 아연 산화물(ZnO), 주석 산화물(SnO2) 등을 포함할 수 있다. 제1 전극(E1)이 반사 전극으로 형성되는 경우에, 제1 전극(E1)은 금(Au), 은(Ag), 알루미늄(Al), 구리(Cu), 니켈(Ni) 백금(Pt), 마그네슘(Mg), 크롬(Cr), 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti) 등을 포함하며, 상기 투과 전극에 사용된 물질과의 적층 구조를 가질 수도 있다.
그 다음, 평탄화막(160) 상에 화소 정의막(170)을 형성할 수 있다. 화소 정의막(170)은 제1 전극(E1)의 적어도 일부를 노출하는 개구부를 가질 수 있다. 예를 들면, 화소 정의막(170)은 유기 절연 물질을 포함할 수 있다.
도 22를 참조하면, 제1 전극(E1) 상에 유기 발광층(180)을 형성할 수 있다.
유기 발광층(180)은 화소 정의막(170)의 상기 개구부에 의해 노출된 제1 전극(E1)의 상면에 형성될 수 있다. 예를 들면, 유기 발광층(180)은 스크린 인쇄, 잉크젯 인쇄, 증착 등의 방법으로 형성될 수 있다.
유기 발광층(180)은 저분자 유기 화합물 또는 고분자 유기 화합물을 포함할 수 있다. 예를 들면, 유기 발광층(180)은 상기 저분자 유기 화합물로서, 구리 프탈로사이아닌(copper phthalocyanine), 다이페닐벤지딘(N,N'-diphenylbenzidine), 트리 하이드록시퀴놀린 알루미늄(tris-(8-hydroxyquinoline)aluminum) 등을 포함할 수 있다. 또한, 유기 발광층(180)은 상기 고분자 유기 화합물로서, 폴리에틸렌다이옥시티오펜(poly(3,4-ethylenedioxythiophene), 폴리아닐린(polyaniline), 폴리페닐렌비닐렌(poly-phenylenevinylene) 및 폴리플루오렌(polyfluorene) 등을 포함할 수 있다.
일 실시예에 있어서, 유기 발광층(180)은 적색광, 녹색광 또는 청색광을 방출할 수 있다. 다른 실시예에 있어서, 유기 발광층(180)이 백색광을 발출하는 경우에, 유기 발광층(180)은 적색 발광층, 녹색 발광층 및 청색 발광층을 포함하는 다층 구조를 포함하거나 또는 적색 발광물질, 녹색 발광물질 및 청색 발광물질을 포함하는 단층 구조를 포함할 수 있다.
일 실시예에 있어서, 제1 전극(E1)과 유기 발광층(180) 사이에 정공 주입층(hole injection layer) 및/또는 정공 수송층(hole transport layer)을 더 형성하거나, 유기 발광층(180) 상에 전자 수송층(electron transport layer) 및/또는 전자 주입층(electron injection layer)을 더 형성할 수 있다.
도 20을 참조하면, 유기 발광층(180) 상에 제2 전극(E2)을 형성할 수 있다.
제2 전극(E2)은 상기 표시 장치의 공통 전극일 수 있다. 제2 전극(E2)은 상기 표시 장치의 발광 타입에 따라 투과 전극으로 형성되거나 또는 반사 전극으로 형성될 수 있다. 예를 들면, 제2 전극(E2)이 투명 전극으로 형성되는 경우에, 제2 전극(E2)은 리튬(Li), 칼슘(Ca), 리튬 불화물(LiF), 알루미늄(Al), 마그네슘(Mg) 또는 이들의 조합을 포함할 수 있다.
상기 표시 장치는 제2 전극(E2) 방향으로 광이 방출되는 전면 발광 타입일 수 있으나, 본 발명은 이에 한정되지 않으며, 상기 표시 장치는 배면 발광 타입일 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
110: 기판 120: 버퍼층
132: 비정질 실리콘층 134: 다결정 실리콘층
AP: 액티브 패턴 GE: 게이트 전극
SE: 소스 전극 DE: 드레인 전극
E1: 제1 전극 180: 유기 발광층
E2: 제2 전극

Claims (20)

  1. 기판 상에 비정질 실리콘층을 형성하는 단계;
    상기 비정질 실리콘층에 불순물 도핑하는 단계;
    상기 비정질 실리콘층을 플루오린화 수소산(hydrofluoric acid)으로 세정하는 단계;
    상기 비정질 실리콘층을 수소가 첨가된 탈이온화수로 린스하는 단계; 및
    상기 비정질 실리콘층에 레이저 빔을 조사하여 다결정 실리콘층을 형성하는 단계를 포함하는, 다결정 실리콘층의 제조 방법.
  2. 제1 항에 있어서,
    상기 불순물은 인(P)이고, 상기 비정질 실리콘층 전면에 도핑되는, 다결정 실리콘층의 제조 방법.
  3. 제2 항에 있어서,
    상기 불순물은 이온 주입법을 통해 도핑되고,
    상기 불순물의 도즈량은 1cm3 당 1.0e12 내지 1.0e13개인, 다결정 실리콘층의 제조 방법.
  4. 제2 항에 있어서,
    상기 비정질 실리콘층 상에는 자연 산화막이 형성되고,
    상기 불순물은 상기 비정질 실리콘층의 실리콘(Si)과 상기 자연 산화막의 산소(O)의 결합을 유도하여 상기 자연 산화막과 상기 비정질 실리콘층 사이에 실리콘 산화막층이 형성되는, 다결정 실리콘층의 제조 방법.
  5. 제4 항에 있어서,
    상기 자연 산화막은 상기 비정질 실리콘층의 세정 단계에서 제거되고,
    상기 실리콘 산화막은 제거되지 않는, 다결정 실리콘층의 제조 방법.
  6. 제1 항에 있어서,
    상기 플루오린화 수소산은 약 0.5%의 플루오린화 수소(hydrogen fluoride)를 포함하는, 다결정 실리콘층의 제조 방법.
  7. 제1 항에 있어서,
    상기 비정질 실리콘층은 40초 내지 54초 동안 세정되는, 다결정 실리콘층의 제조 방법.
  8. 제1 항에 있어서,
    상기 수소가 첨가된 탈이온화수의 수소 농도는 약 1.0 ppm인, 다결정 실리콘층의 제조 방법.
  9. 제1 항에 있어서,
    상기 레이저 빔의 에너지 밀도는 450mJ/cm2 내지 500mJ/cm2인, 다결정 실리콘층의 제조 방법.
  10. 제1 항에 있어서,
    상기 레이저 빔의 폭은 약 480 ㎛이고,
    상기 레이저 빔의 스캔 피치는 9 ㎛ 내지 30 ㎛인, 다결정 실리콘층의 제조 방법.
  11. 제1 항에 있어서,
    상기 다결정 실리콘층의 표면 거칠기의 실효값은 4 nm 이하인, 다결정 실리콘층의 제조 방법.
  12. 제1 항에 있어서,
    상기 다결정 실리콘층의 표면에는 돌기가 형성되고, 상기 돌기는 끝이 뾰족한 형상을 가지는, 다결정 실리콘층의 제조 방법.
  13. 제1 항에 있어서,
    상기 다결정 실리콘층의 그레인들은 랜덤하게 배열되는, 다결정 실리콘층의 제조 방법.
  14. 기판;
    상기 기판 상에 배치되는 박막 트랜지스터; 및
    상기 박막 트랜지스터 상에 배치되는 표시 소자를 포함하고,
    상기 박막 트랜지스터는:
    상기 기판 상에 배치되는 액티브 패턴;
    상기 액티브 패턴 상에 배치되는 게이트 절연막; 및
    상기 게이트 절연막 상에 배치되는 게이트 전극을 포함하고,
    상기 액티브 패턴의 표면 거칠기의 실효값은 4 nm 이하이고,
    상기 액티브 패턴과 상기 게이트 절연막 사이에 실리콘 산화막이 더 배치된, 표시 장치.
  15. 제14 항에 있어서,
    상기 액티브 패턴은 소스 영역, 드레인 영역 및 이들 사이에 형성되는 채널 영역을 포함하는, 표시 장치.
  16. 제15 항에 있어서,
    상기 게이트 전극은 상기 액티브 패턴의 상기 채널 영역과 중첩하는, 표시 장치.
  17. 제15 항에 있어서,
    상기 박막 트랜지스터는 상기 게이트 전극 상에 배치되고,
    상기 액티브 패턴의 상기 소스 영역 및 상기 드레인 영역과 각각 전기적으로 연결되는 소스 전극 및 드레인 전극을 더 포함하는, 표시 장치.
  18. 제14 항에 있어서,
    상기 표시 소자는: 상기 박막 트랜지스터와 전기적으로 연결되는 제1 전극; 상기 제1 전극 상에 배치되는 유기 발광층; 및 상기 유기 발광층 상에 배치되는 제2 전극을 포함하는, 표시 장치.
  19. 기판 상에 비정질 실리콘층을 형성하는 단계;
    상기 비정질 실리콘층에 불순물 도핑하는 단계;
    상기 비정질 실리콘층을 플루오린화 수소산(hydrofluoric acid)으로 세정하는 단계;
    상기 비정질 실리콘층을 수소가 첨가된 탈이온화수로 린스하는 단계;
    상기 비정질 실리콘층에 레이저 빔을 조사하여 다결정 실리콘층을 형성하는 단계;
    상기 다결정 실리콘층을 식각하여 다결정 실리콘 패턴을 형성하는 단계;
    상기 다결정 실리콘 패턴 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 게이트 전극을 형성하는 단계;
    상기 다결정 실리콘 패턴에 부분적으로 이온을 주입하여 액티브 패턴을 형성하는 단계; 및
    상기 게이트 전극 상에 표시 소자를 형성하는 단계를 포함하는, 표시 장치의 제조 방법.
  20. 제19 항에 있어서,
    상기 불순물은 인(P)이고, 상기 비정질 실리콘층 전면에 도핑되고, 상기 불순물은 이온 주입법을 통해 도핑되고, 상기 불순물의 도즈량은 1cm3 당 1.0e12 내지 1.0e13개인, 다결정 실리콘층의 제조 방법.
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