KR20040057968A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치는 채널 영역, 소스 영역 및 드레인 영역을 포함하는 반도체층, 상기 반도체층에 제공되는 게이트 절연막, 및 상기 채널 영역의 도전성을 제어하는 게이트 전극을 포함하는데, 상기 반도체층의 표면은 미세한 돌출부를 포함하고, 게이트 전극의 측면 경사각은 상기 반도체층 돌출부의 경사각보다 크다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 박막 트랜지스터(TFTs)를 포함하는 반도체 장치, 그 제조 방법 및 반도체 제조 장치에 관한 것이다. 더 구체적으로, 본 발명은 비정질 반도체층을 결정화하여 얻어진 결정질 반도체막으로부터 활성 영역이 형성되는 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, 대형 및 고해상도의 액정 표시 장치 및 유기 EL 표시 장치, 고해상도를 갖고 고속으로 작동하는 밀착형 이미지 센서, 삼차원 IC 등의 실현을 목표로 하여, 유리 기판과 같은 절연 기판 또는 절연막 위에 고성능 반도체 소자를 형성하는 시도가 있어 왔다. 특히, 동일 기판 상에 화소부 및 구동 회로를 갖는 액정 표시 장치 타입은 개인용 컴퓨터(PC)의 모니터 뿐만 아니라, 다양한 가정용 기기에서 이용되고 있다. 예를 들면, CRT(Cathode-Ray Tubes)를 대신하여, 텔레비전 수상기로서 액정 디스플레이가 이용되고, 가정용 오락 기기로서 영화 관람 및 비디오 게임 등을 하기 위한 프론트 프로젝터가 이용되고 있다. 이에 따라, 액정 표시 장치의 시장은 놀라운 속도로 성장하고 있다. 또한, 유리 기판 위에 메모리 회로 및 클락 생성 회로와 같은 논리 회로가 형성된 시스템-온-패널 장치들이 활발하게 개발되고 있다.
고해상도 화상을 표시하기 위해서는 화소에 기입되는 데이터량이 증가해야 하고, 짧은 시간 내에 데이터가 기입되어야 함을 요한다. 그렇지 않으면, 고품위 디스플레이를 위한 방대한 양을 갖는 동영상을 표시하는 것은 불가능하다. 따라서,구동 회로에 사용되는 TFT는 고속 동작이 요구되고 있다. 고속 동작을 가능하게 하기 위해, 높은 전계 효과 이동도를 얻을 수 있는, 바람직한 결정성을 갖는 결정질 반도체층을 사용하여 TFT를 실현하는 것이 요구되고 있다.
유리 기판 상에 바람직한 결정질 반도체막을 얻기 위한 일반적인 방법에는 비정질 반도체막을 순간적으로 용융/응고화 하여 결정화하기 위해 엑시머 레저와 같은 레이저광으로 비정질 반도체막을 조사하는 것을 포함한다. 당해 기술 분야에서 개발된 또 다른 방법은 비정질 반도체막에 결정화를 촉진시킬 수 있는 금속 원소를 첨가한 후, 가열 처리를 하는 것을 포함한다. 이러한 방법으로, 종래의 다른 방법들 보다 저온 및 단시간에서 수행된 가열 처리를 통해, 균일한 결정 배향을 갖는 바람직한 반도체막을 얻을 수 있다. 이 방법에 있어서, 결정성을 더 향상시키기 위해, 레이저광으로 부분적 용융/응고화 하여 결정질 반도체막을 재결정하도록, 가열 처리를 통해 얻어진 결정질 반도체막을 조사함에 의해, 결정 결함을 감소시키고 고품질의 결정질 반도체막을 얻게하는 레이저광 조사가 자주 사용된다.
그러나, 레이저광으로 용융/응고화 하여 비정질 또는 결정질 반도체막을 결정화 또는 재결정화 하기 위해, 비정질 또는 결정질 반도체막을 조사하는 이러한 방법에 의해, 반도체막의 표면에는 표면 요철이 형성된다. 표면 요철은 이하와 같이 형성된다. 레이저광 조사에 의해 일단 반도체막이 용융된 후, 결정 핵이 형성되고, 용융된 부분은 결정 핵으로부터 점차적으로 응고된다. 다음, 용융 부분과 응고 부분 사이의 체적 팽창률의 차이로 인해, 최후에 응고된 결정 입계부는 산맥 모양의 형태(두 결정립이 만날 때) 또는 산 모양의 형태(3개 이상의 결정립이 만나는다중점에서)로 솟아 오른다. 산맥 모양의 형태 또는 산 모양의 형태로 솟아 오른 반도체막의 표면에서 상기 부분들은 이하 "돌출부(protruding portion)" 또는 "리지(ridge)"로 언급된다. 톱 게이트 박막 트랜지스터의 경우, 반도체막과 게이트 절연막 사이의 채널 계면에 리지가 존재하기 때문에, 계면 특성 및 전계 효과 이동도의 저하를 일으킨다. 또한, 리지 첨단부에 전계가 집중된다. 이에 의해, 리지는 게이트 절연막의 내압을 저하시키고, 핫 캐리어 저항을 포함한 디바이스 전체의 신뢰성을 저하시킨다.
따라서, 당해 기술 분야에서 반도체막의 표면 요철/리지를 감소시키는 여러 가지 방법들이 개발되어 왔다. 일본 공개 특허 공보 No.10-92745 에는 비정질 실리콘막 표면의 자연 산화막이 드라이 에칭에 의해 제거된 후, 비정질 실리콘막이 진공 처리로 레이저광 조사가 행해지는 방법이 기재되어 있다. 일본 공개 특허 공보 No.10-106951에는 산화 속도가 리지에서 더 빠르다는 사실을 이용하여, 레이저광 조사를 통해 돌출부가 형성된 실리콘막의 표면이 산화되어 표면 요철이 감소하는 방법에 대해 기재되어 있다. 일본 공개 특허 공보 No.10-200120은 레이저광 조사를 통해 형성된 표면 요철이 표면 폴리싱에 의해 감소되는 방법에 대해 기재되어 있다. 일본 공개 특허 공보 No.11-186552는 레이저광 조사를 통해 형성된 표면 요철이 반도체막의 표면을 에칭함에 의해 감소되는 방법에 대해 기재되어 있다.
상기 모든 공보는 반도체막 표면상의 리지를 감소하기 위한 방법이 기재되어 있다. 상기한 바와 같이, 리지 형성의 한 요인은 반도체막을 용융/응고화 공정에 있어서, 용융 부분과 응고 부분 사이의 부피 팽창률의 차이이다. 따라서, 공정 조건의 변경 등으로 표면 형상을 개선하는 것은 어렵다. 이에 따라, 상기한 공개 공보에 기재된 바와 같은 다양한 방법이 당해 기술 분야에서 제안되어 왔다.
그러나, 상기 공보에 기재된 방법들은 모두 공정 단계의 수를 증가시키며 제조 장치를 복잡하게 하고, 공정 단계 수의 증가는 불가피하게 비용 상승과 수율 저하를 가져온다. 또한, 상기 공보는 반도체막 표면의 리지의 존재로 인해, 톱 게이트 박막 트랜지스터의 신뢰성, 채널 계면 특성, 전계 효과 이동도, 게이트 절연막의 내압의 저하를 막는 것을 목적으로 한다.
본 발명가는 리지의 존재가 박막 트랜지스터에 미치는 영향을 조사한 결과, 채널 계면 특성, 전계 효과 이동도, 게이트 절연막의 내압 및 디바이스 신뢰성의 저하는 그렇게 크지 않음을 알았다. 물론, 반도체막의 표면 요철은 가능한 작은 것이 바람직하다. 그러나, 예를 들면, 채널 계면 특성 및 전계 효과 이동도는 반도체막 자체의 상태, 즉, 결정 상태에 의한 영향이 매우 큰 반면, 리지의 영향은 비교적 무시할 만하다고 알려져 있다. 게이트 절연막의 내압 및 디바이스 신뢰성은 또한, 게이트 절연막 자체의 불크 특성 및 두께에 의해 주로 영향을 받고, 게이트 절연막의 두께가 50nm 이상일 경우, 리지의 영향은 그렇게 크지 않다는 것이 알려져 있다.
그러나, 본 출원의 발명가는 새로운 문제점을 발견했다. 상기 문제점은 생산 수율에 관한 것이고, 양적인 실험에 의하지 않으면 발견될 수 없는 것이다. 레이저 조사에 의해 형성된 표면 요철을 갖는, 반도체층을 사용한 톱 게이트 박막 트랜지스터(TFT)는 정상적으로 도10b에 나타난 바와 같은 Vg-Id 특성을 보인다. 도10b에있어서, 곡선 10a 및 10b는 드레인-소스 전압이 각각 8V 및 1V인 Vg-Id 특성을 보여준다. 그러나, 정상의 TFT가 도10b에 나타난 바와 같은 특성을 보이는 반면, 몇몇 TFT는 0.01% 내지 0.1% 의 발생 확률로 도10a에 나타난 바와 같은 Vg-Id(게이트 전압-드레인 전류)특성을 보인다. 도10a에 있어서, 곡선 10a 및 10b는 각각 8V 및 1V의 드레인-소스 전압에 대한 Vg-Id 특성을 나타낸다. 이러한 TFT에 있어서, 게이트 전압이 오프 상태 방향으로 인가될 때, 저전압 값에 대해 화살표 X로 나타낸 바와 같이, 험프(humped) 곡선의 누설 전류 이상이 초래된다. 험프부의 누설 전류 값은 정상 TFT의 동일 게이트 전압에 비해 한 자리수 또는 두 자리수 더 크다. 게이트 전압이 오프 상태 방향으로 더욱 더 증가하면, 이러한 TFT는 정상 TFT와 유사한 누설 전류 곡선을 보인다. 비단결정(non- monocrystalline) 결정질 반도체막을 사용한 TFT의 오프 상태 전류의 발생은 일반적으로, 밴드갭의 중심 부근에 존재하는 결정 결함 등으로 인해 발생하는 트랩 레벨을 매개하여 열적 여기 및 터널링으로 모델링된다. 그러나, 상기한 바와 같이, 오프 상태 방향으로 게이트 전압이 증가할수록 누설 전류가 증가하기 때문에, 험프 곡선의 누설 전류 이상은 상기 모델로 설명될 수 없다.
액정 표시 장치에 있어서, 예를 들면, 이러한 오프 상태 누설 전류 이상은 화소 전극을 스위칭하는 TFT가 화소 전극에 기입된 전하를 충분히 유지 못하여, 점 결함이 된다. 표시부를 구동하는 드라이버 회로에 있어서, 이러한 오프 상태 누설 전류 이상은 아날로그 스위치와 같은 샘플링 TFT에 있어서, 버스 라인에 기입된 전하를 유지 못하여, 선 결함이 된다. 그 결과, 생산 수율은 상당히 저하된다.
상기한 문제점들을 극복하기 위해, 본 발명의 바람직한 실시예에서는 TFT가 오프일 동안 누설 전류 증가의 방지에 의해, 좀 더 신뢰성 있는 반도체 장치와 그러한 새로운 반도체 장치의 제조 방법을 제공한다.
본 발명 반도체 장치는 채널 영역, 소스 영역 및 드레인 영역을 포함한 반도체층, 반도체층에 제공된 게이트 절연막 및 채널 영역의 도전성을 제어하는 게이트 전극을 포함한 박막 트랜지스터를 포함하는데, 여기서, 반도체층의 표면은 작은 돌출부를 가지고 있고, 게이트 전극의 측면 경사각은 반도체층의 돌출부의 경사각보다 크다.
또 다른 본 발명 반도체 장치는 채널 영역, 소스 영역 및 드레인 영역을 포함한 반도체층, 반도체층에 제공된 게이트 절연막 및 채널 영역의 도전성을 제어하는 게이트 전극을 포함한 박막 트랜지스터를 포함하는데, 여기서, 반도체층은 작은 돌출부를 포함하고, 게이트전극의 단면 형상은 제1 계단부 및 제1 계단부에 제공된 제2 계단부를 포함하고, 제1 및 제2 계단부 각각의 측면 경사각은 반도체층의 돌출부의 경사각보다 크다.
바람직한 실시예에 있어서, 게이트 전극은 게이트 절연막에 제공된 제1 도전막 및 제1 도전막에 제공된 제2 도전막을 바람직하게 포함하고, 제1 도전막의 폭(게이트 길이)은 제2 도전막의 폭보다 크고, 제1 및 제2 도전막은 각각, 제1 및 제2 계단부를 형성한다.
바람직한 실시예에 있어서, 반도체층의 표면은 여러 개의 산 모양의 작은 돌출부를 포함하고, 게이트 전극의 측면 경사각은 반도체층의 여러 돌출부 중 어느 경사각보다도 크다.
바람직한 실시예에 있어서, 반도체층의 표면은 여러 산 모양의 작은 돌출부를 포함하고, 게이트 전극의 제1 및 제2 계단부 각각의 측면 경사각은 반도체층의 여러 돌출부 중 어느 경사각보다도 크다.
바람직한 실시예에 있어서, 게이트 전극의 측면 경사각은 약 75°내지 약 90°가 바람직하다.
바람직한 실시예에 있어서, 반도체층 돌출부의 경사각은 약 30°내지 약 70°가 바람직하다.
바람직한 실시예에 있어서, 돌출부의 평균 높이는 약 8nm 내지 약 60nm가 바람직하다.
바람직한 실시예에 있어서, 반도체층 표면의 평균 표면 거칠기(roughness)(Ra)는 약 4nm 내지 약 30nm가 바람직하다.
바람직한 실시예에 있어서, 반도체층은 결정질 반도체막으로 형성되는 것이 바람직하고, 돌출부는 반도체층에 포함되는 결정립들 사이의 경계상에 존재한다.
바람직한 실시예에 있어서, 결정입계는 3개 이상의 결정립이 만나는 다중점이다.
바람직한 실시예에 있어서, 반도체층에 포함되는 결정립의 그레인(grain) 지름은 약 100nm 내지 약 1000nm가 바람직하다.
바람직한 실시예에 있어서, 결정 입계는 세코(Secco) 에칭법에 의한 에칭 공정을 통해 시각화된다.
바람직한 실시예에 있어서, 반도체층은 용융/응고화 과정을 통해 형성된 결정질 반도체층이고, 돌출부는 용융/응고화 과정을 통해 형성되었다.
바람직한 실시예에 있어서, 반도체층의 적어도 일부는 비정질 반도체막의 결정화를 촉진하는 촉매 원소를 포함한다.
바람직한 실시예에 있어서, 촉매 원소는 니켈(Ni), 철(Fe), 코발트(Co), 주석(Sn), 납(Pb), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 백금(Pt), 구리(Cu) 및 금(Au) 으로 구성되는 그룹으로부터 선택된 1 이상의 원소가 바람직하다.
바람직한 실시예에 있어서, 반도체층은 주로 <111> 정대면을 따라 배향된 영역으로 구성된 결정질 반도체막이다.
바람직한 실시예에 있어서, <111> 정대면을 따라 배향된 영역의 약 50% 이상은 (110)면 또는 (211)면을 따라 배향된 영역이다.
바람직한 실시예에 있어서, 반도체층의 결정 도메인들(실질적으로 균일한 배향을 각각 갖는 영역들)의 도메인 지름은 약 2㎛ 내지 약 10㎛가 바람직하다.
바람직한 실시예에 있어서, 반도체층의 채널 영역 및 소스 또는 드레인 영역 사이의 접합부에 저농도 불순물 영역이 제공된다.
바람직한 실시예에 있어서, 게이트 전극의 제1 계단부는 저농도 불순물 영역에 존재한다.
바람직한 실시예에 있어서, 게이트 전극은 채널 영역의 위쪽으로 위치하고,게이트 전극의 제1 도전막만이 저농도 불순물 영역에 존재한다.
본 발명 반도체 장치의 제조 방법은 (a)반도체막을 제공하는 공정; (b)그 표면 위의 돌출부를 포함한 결정질 반도체층을 얻기 위해 반도체막을 용융 및 응고하는 공정; (c)결정질 반도체층에 게이트 절연막을 형성하는 공정; (d)게이트 절연막에 도전막을 적층하는 공정; 및 (e)채널 영역의 전도성을 제어하기 위한 게이트 전극을 형성하는 도전막을 패터닝하는 공정,(여기서, 게이트 전극의 측면 경사각은 결정질 반도체층 표면의 돌출부의 경사각보다 더 크다)을 포함한다.
바람직한 실시예에 있어서, 반도체막은 비정질 반도체막이다.
바람직한 실시예에 있어서, 공정(a)은 비정질 반도체막의 적어도 일부를 결정화하여 결정질 영역을 포함하는 반도체막을 제공하도록, 결정화를 촉진할 수 있는 촉매 원소가 적어도 그 일부에 첨가된 비정질 반도체막에 제1 가열 처리를 수행하는 공정이고, 공정(b)은 그 표면의 돌출부를 포함한 결정질 영역을 포함하는 반도체막을 얻기 위해, 결정질 영역을 포함하는 반도체막을 용융 및 응고화 하는 공정이다.
바람직한 실시예에 있어서, 공정(d)은 (d-1)게이트 절연막에 제1 도전막을 적층하고, (d-2)제1 도전막에 제2 도전막을 적층하는 공정을 바람직하게 포함한다.
바람직한 실시예에 있어서, 공정(e)은 (e-1)제2 도전막이 제1 측면 경사각을 갖도록 제2 도전막을 에칭하는 제1 공정; (e-2)제1 도전막이 제2 측면 경사각을 갖도록 제1 도전막을 에칭하는 제2 공정; 및 (e-3)제2 도전막을 더 선택적으로 에칭하는 공정으로서, 제2 도전막은 제1 측면 경사각을 갖도록 에칭되어, 제2 도전막은제1 측면 경사각보다 더 큰 제3 측면 경사각을 갖고, 여기서, 제2 측면 경사각 및 제3 측면 경사각은 각각 결정질 반도체층 표면의 돌출부의 경사각보다 더 크게 되는 제3 공정을 바람직하게 포함한다.
바람직한 실시예에 있어서, 공정(e)의 (e-1)공정, (e-2)공정 및 (e-3)공정은 에칭 장치 내에서 연속적으로 수행된다.
바람직한 실시예에 있어서, 공정(e)은 공정(e-2) 및 공정(e-3) 사이에, 에칭된 제2 도전막 및 에칭된 제1 도전막을 마스크로서 사용하여, 결정질 반도체층의 일부를 n형 또는 p형 전도성을 부여하는 불순물 원소로 도핑하는 공정을 바람직하게 포함한다.
바람직한 실시예에 있어서, 상기 방법은 공정(e) 후, 게이트 전극을 마스크로서 사용하여, 섬형 반도체층의 일부를 n형 또는 p형 전도성을 부여하는 불순물 원소로 도핑하는 공정(f)를 더 포함한다.
바람직한 실시예에 있어서, 공정(f)은 게이트 전극의 제2 도전막을 마스크로 사용하여, 제1 도전막을 넘어서 도핑 공정을 수행하는 공정(f-1)을 포함한다.
바람직한 실시예에 있어서, 공정(f)은 (f-1a)게이트 전극의 제2 도전막을 마스크로 사용하여, 제1 도전막을 넘어서 n형 또는 p형 전도성을 부여하는 저농도 불순물 원소를 도핑하는 공정; 게이트 전극의 제1 도전막을 마스크로 사용하여, n형 또는 p형 전도성을 부여하는 고농도 불순물 원소를 도핑하는 공정을 바람직하게 포함한다.
바람직한 실시예에 있어서, 공정(f-1a) 및 공정(f-2)은 동시에 수행되고, 공정(f-1a)에 있어서의 저농도와 공정(f-2)에 있어서의 고농도는 각각 제1 도전막 및 제2 도전막의 총 두께와 제1 도전막의 두께에 의해 제어된다.
바람직한 실시예에 있어서, 상기 방법은 공정(f) 후, 게이트 전극의 제2 도전막을 마스크로 사용하여, 제1 도전막의 노출된 영역을 에칭 제거하는 공정을 더 포함한다.
바람직한 실시예에 있어서, 공정(e)은 ICP 에칭법에 의해 바람직하게 수행된다.
바람직한 실시예에 있어서, 공정(e)은 RIE법에 의해 바람직하게 수행된다.
바람직한 실시예에 있어서, 공정(b)은 반도체막을 레이저광으로 조사하는 공정을 바람직하게 포함한다.
바람직한 실시예에 있어서, 레이저광 조사 공정은 반도체막의 임의의 점이 펄스 레이저광에 의해 연속적으로 여러 번 조사되도록 수행된다.
바람직한 실시예에 있어서, 촉매 원소는 니켈(Ni), 철(Fe), 코발트(Co), 주석(Sn), 납(Pb), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 백금(Pt), 구리(Cu) 및 금(Au)으로 이루어진 그룹으로부터 선택된 1 이상의 원소이다.
본 발명 전자 기기는 상기한 반도체 장치의 어느 쪽이든 포함한다.
바람직한 실시예에 있어서, 전자 기기는 본 발명의 바람직한 실시예에 따른 반도체 장치를 사용함으로써 화상이 표시되는 표시부를 더 포함한다.
본 발명의 다른 특징, 요소, 특성, 공정 및 장점은 첨부한 도면을 참조하여이하 바람직한 실시예의 상세한 설명으로부터 더욱 명확해 진다.
도1a 내지 도1g는 본 발명의 바람직한 제1 실시예에 따른 반도체 장치의 제조 공정을 나타내는 단면도이다.
도2a 내지 도2f는 본 발명의 바람직한 제2 실시예에 따른 반도체 장치의 제조 공정을 나타내는 단면도이다.
도3a 내지 도3d는 본 발명의 바람직한 제2 실시예에 따른 반도체 장치의 제조 공정을 나타내는 단면도이다(도2f에서 계속됨).
도4a 내지 도4f는 본 발명의 바람직한 제3 실시예에 따른 반도체 장치의 제조 공정을 나타내는 단면도이다.
도5a 내지 도5e는 본 발명의 바람직한 제3 실시예에 따른 반도체 장치의 제조 공정을 나타내는 단면도이다(도4f에서 계속됨).
도6a 내지 도6g는 본 발명의 바람직한 제4 실시예에 따른 반도체 장치의 제조 공정을 나타내는 단면도이다.
도7a 내지 도7e는 본 발명의 바람직한 제4 실시예에 따른 반도체 장치의 제조 공정을 나타내는 단면도이다(도6g에서 계속됨).
도8a 내지 도8e는 본 발명의 바람직한 제5 실시예에 따른 반도체 장치의 제조 공정을 나타내는 단면도이다.
도9a 내지 9b는 본 발명의 바람직한 제6 실시예에 따른 반도체 장치를 각각 나타내는 블록 다이어그램이다.
도10a는 누설 전류 이상을 갖는 TFT의 Vg-Id 특성을 설명하는 그래프이고, 도10b는 정상 TFT의 Vg-Id 특성을 나타내는 그래프이다.
도11a 및 도11b는 그 표면에 돌출부들을 갖는 반도체층을 포함하는, 톱 게이트 TFT의 소스-드레인 접합부 근처의 일부를 각각 나타내는 단면도인데, 여기서, 도11a는 종래의 TFT를 설명하고, 도11b는 본 발명의 바람직한 실시예의 TFT를 나타낸다.
도12a는 TFT에서 n-도핑된 리지의 Vg-Id 특성을 나타내는 그래프이고, 도12b는 TFT의 정상부의 Vg-Id 특성을 나타내는 그래프이고, 도12c는 TFT의 전체 Vg-Id 특성을 나타내는 그래프이다.
도13a 및 도13b는 반도체층 표면의 돌출부의 경사각을 나타내는 단면도이다.
도14a 내지 14c는 촉매 원소를 첨가하면서 비정질 반도체막을 결정화하여 얻어진 결정 방위 결정질 반도체막을 설명하는 다이어그램인데, 여기서, 도14a는 결정 성장의 진행을 나타내고, 도14b는 <111> 정대면을 나타내고, 도14c는 결정 방위의 표준 삼각형을 나타낸다.
도15a 및 도15b는 각각 촉매 원소를 사용하여 얻어진 결정질 반도체막의 방위 분포를 나타내고, 도15c는 결정 방위의 표준 삼각형을 나타낸다.
본 발명가는 도10a에 나타난 바와 같이, TFT의 오프일 동안 발생하는 누설 전류의 험프 곡선에 대해 그 메카니즘과 원인을 상세히 검토하였다. 그 결과, 본 발명가는 누설 전류는 반도체층 표면 상의 리지에 의해 야기됨을 발견했고, 이에 기초하여, 본 발명의 바람직한 실시예를 나타내었다. 종래 기술에 있어서, 상기한 바와 같이, 반도체층의 표면 요철/리지는 온-상태 특성, 게이트 절연막의 내압성 및 디바이스 신뢰성을 저하시킨다고 보고되고 있다. 그러나, 반도체층의 표면 요철/리지가 오프-상태 누설 전류에 영향을 준다는 보고는 없었다.
누설 전류의 험프 곡선에 대한 원인 해명의 과정, 그 결과 및 본 발명의 바람직한 실시예를 설명한다.
도11a는 표면에 돌출부를 갖는 반도체층을 포함하는 톱 게이트 TFT의 소스-드레인 접합부 근방의 일부를 각각 나타내는 단면도이다. 도11a에 있어서, 게이트 절연막(72)은 반도체층(71) 상에 제공되고, 게이트 전극(73)은 게이트 절연막(72) 상에 제공된다. 반도체층(71)의 표면에는 레이저 조사에 의한 용융/응고 과정을 통해 형성된 리지(74a) 및 (74b)를 포함한다. 게이트 절연막(72)은 리지(74)를 갖는 반도체층(71)을 리지(74) 상부를 포함하는 게이트 절연막(72)에 걸쳐 실질적으로 균일한 두께로 피복되도록 적층된다. 따라서, 표면 요철은 게이트 절연막(72)의 표면으로 전이된다. 게이트 절연막(72)은 리지(74) 위에서 얇아지지 않기 때문에, 리지(74)의 존재는 게이트 절연막(72)의 내압성을 실질적으로 저하시키지 않는다. 게이트 전극(73)은 게이트 절연막(72) 상에 형성된다. 게이트 전극(73)은 기울어진 측면(77)을 갖는다. 측면(77)과 게이트 전극(73)의 밑면(78) 간에는 작은 각(75)(이하 "측면 경사각")을 갖는 것이 바람직하다. 게이트 전극(73)의 측면 경사각(75)이 작으면, 게이트 전극(73) 상에 형성된 배선이 게이트 전극(73)의 계단부에서 파괴되는 것을 방지할 수 있다. 또한, 상기 각(75)이 작으면, 절연막 위에 가로 놓인 커버리지(계단 피복 특성)가 향상되고, 이에 의해, 계단부를 통한 누설 전류를 방지한다. 상기 이유로 인해 종래 기술에 있어서, 게이트 전극(73)의 측면 경사각은 작은 것이 바람직하다고 생각되어 왔다.
다음, n-채널 TFT를 얻기 위해 상기 구조에 n형 도전성을 부여하는 불순물 원소(76)(p-채널 TFT를 얻기 위해 p형 도전성을 부여하는 불순물 원소)를 게이트 전극(73)을 마스크로 사용한 자기 정합(self -aligned) 방법으로 주입한다. 화소 TFT와 같이, 오프 상태 전류의 억제가 특히 요구되는 TFT에 대해서, 상기 불순물은 저농도로 주입되어도 된다. 이 때, 게이트 전극(73)의 테이퍼(tapered)부 (73t)에 있어서 에칭 공정에 의해 게이트 전극(73)의 리지 유사 특성은 낮아진다. 게이트 전극(73)의 "테이퍼부(73t)"는 에칭에 의해 경사진 측면(77)과 밑면(78) 사이의 게이트 전극(73)의 일부이다. 더 큰 사이즈를 갖는 리지(74a)(약 40nm 이상의 높이를 갖는 리지)가 도11a에 나타난 바와 같이, 테이퍼부(73t) 아래에 존재한다면, 게이트 전극(73)의 두께는 테이퍼부(73t)에서 감소한다. 몇몇 경우, SEM에 의해 확인 되듯이, 게이트 절연막(72)이 드러난 상태로 게이트 전극(73)의 일부가 소실될 수 있다.
n형 도전성을 부여하는 불순물 원소가, 예를 들면, 그러한 구조로 주입되면, 게이트 전극(73)으로 마스크되어 도핑되어서는 안되는, 테이퍼부(73t) 아래의 리지(74a)로 미량의 n형 불순물이 주입된다. 그 결과, 반도체층(71)에 있어서, 게이트 전극(73) 아래의 채널 형성 영역에 있어서, 리지(74a)만이 n-도핑된다. 채널 형성 영역의 일부가 n-도핑 되면, 그 부분은 기생 트랜지스터로서 작용한다. 이에 의해, 리지는 n-도핑 된 기생 트랜지스터로서 작용하여, 도12b에 나타난 바와 같은 Vg-Id 특성을 보인다. 이에 비해, 정상부는 도12a에 나타난 바와 같은 Vg-Id 특성을 보인다. TFT의 전체 채널 영역의 면적에 비해 리지(74a)의 면적이 매우 작기 때문에, 도12b에 나타난 바와 같이, 기생 트랜지스터를 통한 전류 Id는 전체 채널 영역을 통한 경우보다 그 면적비 만큼 더 작다. 또한, 기생 트랜지스터부가 n-도핑 되었기 때문에, 기생 트랜지스터부는 정상 TFT에 비해, 음의 방향으로 시프트된 특성 곡선을 보인다. 시프트 정도는 리지(기생 트랜지스터부)로 주입된 n형 불순물의 농도에 따르고, 음의 방향으로 시프트는 고농도일수록 더 크다. 도12c에 나타난 바와 같이, TFT의 전체 Vg-Id 특성은 이러한 두 곡선의 조합이다. 이에 의해, 게이트 전압의 절대값이 작은 오프 상태 영역의 일부에 있어서, 리지(74a)의 기생 트랜지스터만이 온 동작되고, 그 결과, 도12c에 나타난 바와 같이, 누설 전류가 험프 곡선이 된다. 이것이 본 발명가가 알아낸 누설 전류의 험프 곡선의 발생 메카니즘이다. 상기 메카니즘은 도11a 및 12a 내지 12c를 참조하여 n-채널 TFT에 대해 설명했지만, p-채널 TFT에 대해서도 유사한 현상이 발생한다. p-채널 TFT에 있어서, p형 도전성을 부여하는 불순물 원소는 리지(74a)에 주입되는데, 전류 Id 곡선이 양의방향으로 시프트되는 기생 트랜지스터로서 거동하고, 오프 상태 영역(게이트 전압이 양의 값)의 일부에 있어서, 기생 트랜지스터부만이 온 상태가 되어, 누설 전류의 험프 곡선이 얻어진다.
본 발명의 바람직한 실시예를 전개하는데 있어, 본 발명가는 제조 공정 또는 제조 장치를 복잡하게 하지 않고, 제조 비용의 증가 없이 상기 문제들을 간단하게 해결하기 위해 기술한다. 본 발명에 따른 반도체 창치 및 그 제조 방법의 바람직한 실시예는 이하 상세히 설명한다.
본 발명의 바람직한 실시예에 있어서의 반도체 장치는 채널 영역, 소스 영역 및 드레인 영역을 포함하고 그 표면에 돌출부를 포함하는 반도체층, 반도체층에 제공된 게이트 절연막, 및 채널 영역의 도전성을 제어하는 게이트 전극을 포함하는 박막 트랜지스터를 바람직하게 포함하고 있다. 상기 반도체 장치는 게이트 전극의 측면 경사각이 반도체층 표면의 돌출부의 경사각보다 더 크다는 점에서 그 특징이 있다. 전형적으로, 반도체층의 표면에는 산 모양의 돌출부들이 여러 개 있고, 게이트 전극의 측면 경사각은 반도체층의 산 모양의 어떤 돌출부의 경사각보다 더 크다.
이에 의해, 도11b에 나타난 바와 같이, 본 발명의 적어도 하나의 바람직한 실시예의 반도체 장치에 있어서, 게이트 전극의 측면 경사각(75)은 반도체층 표면의 돌출부(74a)의 경사각보다 더 크다. 본 발명의 바람직한 실시예에 있어서, 반도체층 표면의 돌출부의 경사각은 반도체층의 단면에 따른(채널 방향으로 취해진) 접선과 베이스라인 사이의 각으로 정의되는데, 베이스라인은 반도체층 표면을 따라연장되고, 접선은 돌출부의 중간 높이 지점에서 돌출부에 대해 접하는 선이다. 도13a 및 도13b에 있어서, 반도체층(81) 표면의 리지(돌출부)(82)의 경사각은 상술된다. 도13b에 나타난 바와 같이, 베이스라인(83)은 반도체층(81) 표면의 평탄부(돌출부가 아닌)를 따라 도시되어 있다. 접선(86)은 돌출부(82)의 중간 높이 지점(85)(돌출부(82)의 베이스라인(83)과 선단(84) 사이의 중간 높이)에서 돌출부(82)에 대해 접하도록 도시되어 있다. 반도체층(81)의 리지(돌출부)(82)의 경사각은 접선(86)과 베이스라인(83) 사이의 각(87)으로 정의된다.
이러한 구조에 있어서, 반도체층 표면에 요철이 있는 경우에도, 게이트 전극의 테이퍼부 아래에 있어서, 상기한 기생 트랜지스터의 형성을 방지할 수 있고, 오프 상태 누설 전류의 험프 곡선으로 나타낸 결함을 방지할 수 있다.
본 발명의 바람직한 실시예에 있어서, 반도체 장치는 채널 영역, 소스 영역 및 드레인 영역을 포함하고 표면에 돌출부를 포함하는 반도체층, 반도체층에 제공된 게이트 절연막 및 채널 형성 영역의 도전성을 제어하는 게이트 전극을 포함하는 박막 트랜지스터를 바람직하게 포함하는데, 여기서, 게이트 전극의 단면 형상은 계단부들을 포함하고, 각 계단부의 측면 경사각은 반도체층 표면의 돌출부의 경사각보다 더 크다. 전형적으로, 반도체층 표면에 산 모양의 여러 돌출부들이 있고, 계단 모양의 단면 형상을 갖는 게이트 전극의 각 계단부(예를 들면, 최하 계단부)의 측면 경사각은 반도체층 표면의 산 모양의 각 돌출부 중 어느 경사각보다도 크다.
게이트 전극은 적어도 2층의 다른 도전막을 포함하는 적층 구조를 가질 수 있다. 이러한 경우, 하부 도전막의 폭(게이트 길이)은 상부 도전막의 폭보다 넓고,하부 및 상부 도전막 각각의 측면 경사각은 반도체층 표면의 돌출부의 경사각 보다 크다. 전형적으로, 반도체층의 표면은 산 모양의 여러 돌출부를 포함하고, 적어도 2층의 다른 도전막을 포함하는 적층 구조를 갖는 게이트 전극의 하부 및 상부 도전막 각각의 측면 경사각은 반도체층의 산 모양의 각 돌출부의 어느 경사각보다도 크다.
이러한 구조에 있어서, 게이트 전극이 계단 모양 또는 적층 구조를 갖는 TFT에 있어서도, 반도체층의 표면에 돌출부가 존재함에도 불구하고, 게이트 전극의 테이퍼부 아래에 있어서, 상기한 기생 트랜지스터의 형성을 방지할 수 있고, 오프 상태 누설 전류의 험프 곡선이 나타내는 결함을 방지할 수도 있다.
게이트 전극의 측면 경사각은 약 75° 내지 약 90°가 바람직하다. 측면 경사각이 약 75°이상일 경우, 누설 전류로 인한 결함을 보다 확실히 방지할 수 있다. 측면 경사각이 약 90°이하일 경우, 위에 놓인 절연막으로 게이트 전극의 전체 측면을 충분히 피복할 수 있고, 이에 의해, 게이트 전극의 측면의 일부가 게이트 전극에 의해 가려져 피복되지 않는 영역이 생기기 어렵다. 이에 의해, 게이트 전극 측면의 이러한 피복되지 않은 부분을 통한 누설 전류를 억제할 수 있다.
저농도 불순물 영역(LDD영역)이 반도체층의 채널 영역과 소스 또는 드레인 영역 사이의 접합부에 제공되는 것이 바람직하다. 게이트 전극이 계단 모양의 단면 형상을 갖는 경우, 반도체층의 저농도 불순물 영역(LDD영역)에 있어서, 1 이상의 하부 계단부들(예를 들면, 최하 계단부)이 제공되는 것이 바람직하다. 택일적으로, 반도체층 위쪽으로 2층의 상이한 도전막을 포함한 적층 구조를 갖는 게이트 전극의 하부 및 상부 도전막이 존재하는 영역은 채널 영역이고, 하부 도전막만이 존재하는 영역은 저농도 불순물 영역(LDD영역)인 것이 바람직하다.
상기한 바와 같이, 게이트 전극이 계단 모양 또는 적층 구조를 갖는 경우, 채널 영역 및 소스 또는 드레인 영역 사이의 접합부에 자기 정합 방식으로 LDD 영역이 형성될 수 있다. LDD 영역은 신뢰성을 향상시키도록, TFT의 오프 상태 전류의 감소 및 핫 캐리어 저항을 증가시키기 위해 제공된다. 그러나, 상기 영역의 길이가 변하면, 디바이스 신뢰도가 변하고, 더욱이 기생 저항을 생성하여, 온 상태 특성 또한 변한다. 상기한 바와 같이, 게이트 전극이 계단 모양 또는 적층 구조를 갖고, 1 이상의 하층 계단부 또는 하층 도전막이 존재하는 하부를 LDD 영역으로 사용하는 경우, 일정 LDD 영역을 안정하게 얻을 수 있다.
반도체층 표면의 돌출부는 반도체층의 결정 입계 위에 통상적으로 존재한다. 전형적으로, 반도체층의 돌출부는 3개 이상의 결정립이 만나는 다중점 위에 존재한다. 이러한 돌출부는 결정질 반도체막을 얻기 위해 비정질 반도체막을 용융/응고하는 공정을 통해 형성된다. 용융/응고 공정에 있어서, 반도체막의 용융부와 응고부 사이의 부피 팽창률의 차이로 인해, 최후에 응고된 결정 입계 부분은 성형 패턴으로 일어나서 돌출부를 형성한다. 결정 입계란 용어는 여기서, 세코 에칭법에 의한 에칭 공정을 통해 시각화된 것을 말한다. 세코 에칭법이란, 중크롬산 칼륨 및 불화수소산의 혼합액을 사용하여 결정 입계 부분과 같은 결정성이 나쁜 부분을 선택적으로 에칭하는 방법이다.
바람직한 실시예에 있어서, 상기 반도체 장치는 이하 공정을 포함한 방법에의해 제조된다: 비정질 반도체막을 제공하는 공정; 표면에 돌출부를 갖는 결정질 영역을 포함한 반도체막을 얻기 위해 비정질 반도체막을 용융 및 응고하는 공정; 표면에 돌출부를 갖는 결정질 영역을 포함하는 섬형 반도체층을 형성하기 위해 반도체막을 패터닝하는 공정; 섬형 반도체층에 게이트 절연막을 형성하는 공정; 게이트 절연막에 도전막을 적층하는 공정; 채널 형성 영역의 전기 전도도를 제어하기 위한 게이트 전극을 형성하기 위해 도전막을 패터닝/에칭하는 공정(여기서, 게이트 전극의 측면 경사각은 섬형 반도체층 표면의 돌출부의 경사각보다 크다); 및 게이트 전극을 마스크로 사용하여, 섬형 반도체층의 일부를 n형 또는 p형 도전성을 부여하는 불순물 원소로 도핑하는 공정. 이러한 제조 방법으로, 반도체층 표면에 요철이 존재할지라도, 게이트 전극의 테이퍼부 아래에 있어서, 반도체층의 리지(돌출부)가 불순물로 도핑되는 것을 방지할 수 있고, 이에 의해, 상기한 바와 같이, 기생 트랜지스터 형성을 방지할 수 있다. 그 결과, 상기한 바와같은 반도체 장치를 얻는 것이 가능하고, 오프 상태 누설 전류의 험프 곡선이 나타내는 결함을 방지한다.
바람직한 실시예에 있어서, 상기 반도체 장치는 이하 공정들을 포함하는 방법에 의해 제조된다: 적어도 일부가 첨가되었을 때 결정화를 촉진할 수 있는 촉매 원소를 비정질 반도체막에 제공하는 공정; 비정질 반도체막의 적어도 일부를 결정화 하기 위해, 비정질 반도체막에 제1 가열 처리하여, 결정질 영역을 포함하는 반도체막을 얻는 공정; 표면에 돌출부를 갖는 결정질 영역을 포함한 반도체막을 얻기 위해, 결정질 영역을 포함한 반도체막을 용융/응고하는 공정; 표면에 돌출부를 갖는 결정질 영역을 포함하는 섬형 반도체층을 형성하기 위해 반도체막을 패터닝하는 공정; 섬형의 반도체층에 게이트 절연막을 형성하는 공정; 게이트 절연막에 도전막을 적층하는 공정; 채널 영역의 전기전도도를 제어하기 위한 게이트 전극을 형성하도록 도전막을 패터닝/에칭하는 공정(게이트 전극의 측면 경사각은 섬형 반도체층 표면의 돌출부의 경사각 보다 크다); 게이트 전극을 마스크로 사용하여, n형 또는 p형 도전성을 부여하는 불순물 원소를 섬형 반도체층의 일부에 도핑하는 공정. 이러한 제조 방법으로, 게이트 전극의 테이퍼부 아래에 있어서, 반도체층의 리지(돌출부)가 불순물로 도핑되는 것을 방지할 수 있고, 이에 의해, 기생 트랜지스터의 형성을 방지하고, 본 발명의 목적이 달성된다.
또한, 이러한 제조 방법에 있어서, 결정질 반도체막을 용융/응고하여, 균일한 방위를 갖는 바람직한 결정질 반도체막을 얻을 수 있는데, 이는 결정화를 촉진할 수 있는 촉매 원소를 사용한 가열 처리를 통해 비정질 반도체막을 결정화 하여 얻어진다. 이러한 방법에 있어서, 비정질 반도체막을 직접 용융/응고하여 비정질 반도체막을 결정화 시키는 다른 방법에 비해, 박막 트랜지스터의 전계 효과 이동도에 두 배 이상의 전류 구동 능력을 얻을 수 있다. 그러나, 이러한 방법에 있어서, 촉매 원소로 사용된 금속 원소는 반도체에 악영향을 줄 수 있다. 따라서, 이러한 제조 방법이 사용되는 경우, 채널 영역과 채널영역 및 소스/드레인 영역 간의 접합부로부터 촉매 원소를 제거한다. 본 발명가는 이 공정을 "게터링" 이라 칭한다. 촉매 원소는 n형 도전성을 부여하는 ⅤB족 원소(예를 들면, 인) 또는, p형 도전성을 부여하는 ⅢB족 원소(예를 들면, 붕소)가 존재하는 영역으로 모이기 쉬운 성질이있다. 이에 의해, 이러한 원소들은 "게터링 영역"을 형성하고 거기에 촉매 원소를 끌어들인다.
그러나, 반도체층이 표면 요철을 갖고, n형 또는 p형 도전성을 부여하는 불순물 원소를 게이트 전극의 테이퍼부 아래에 있는 리지에 부분적으로 도핑하면, 촉매 원소는 게터링 영역이 아닌 리지에 모인다. 이에 의해, 상기한 기생 트랜지스터의 형성에 더해, 촉매 원소는 그 부분에서 트랩되고 편석되어, TFT 오프 상태 누설 전류가 증가한다. 게이트 전극의 테이퍼부 아래의 면적은 채널 형성 영역 및 소스/드레인 영역 사이의 접합부에 대응하는데, 이 곳은 전계 집중이 가장 현저한 곳이다. 촉매 원소의 편석이 이 영역 내에서 발생하면, 상기 영역은 누설 경로가 되고, 이에 의해 누설 전류가 증가한다. 본 발명은 게이트 전극의 테이퍼부에 있어서, 반도체층의 리지가 불순물 원소로 도핑되는 것을 방지하는데, 이에 의해, 종래 방법에서 촉매 원소를 사용할 때 문제가 되었던, 리지에 촉매 원소가 편석되는 것을 줄일 수 있다. 이에 의해, 촉매 원소와 함께 결정화가 수행되는 경우에, 본 바람직한 실시예는 기생 트랜지스터의 형성을 방지하는 효과와 더불어, 또 다른 이점을 제공한다.
다른 바람직한 실시예에 있어서, 상기 반도체 장치는 이하 공정들을 포함한 방법에 의해 제조된다: 비정질 반도체막을 제공하는 공정; 표면에 돌출부를 갖는 결정질 영역을 포함하는 반도체막을 얻기 위해, 비정질 반도체막을 용융 및 응고하는 공정; 표면에 돌출부를 갖는 결정질 영역을 포함하는 섬형 반도체층을 형성하기 위해, 반도체막을 패터닝하는 공정; 섬형 반도체층에 게이트 절연막을 형성하는 공정; 게이트 절연막에 제1 도전막을 적층하는 공정; 제2 도전막이 제1 도전막보다 더 작은 폭을 갖고, 계단형 및 적층 구조를 갖는 게이트 전극을 형성하기 위해, 제1 도전막 및 제2 도전막을 패터닝/에칭하는 공정(여기서, 게이트 전극의 제1 도전막 및 제2 도전막 각각의 측면 경사각은 섬형 반도체층 표면의 돌출부의 경사각보다 크다); 및 게이트 전극을 마스크로 사용하여, n형 또는 p형 도전성을 부여하는 불순물 원소를 섬형 반도체층의 일부에 도핑하는 공정.
이 방법에 있어서, 표면에 돌출부를 갖는 결정질 영역을 포함하는 반도체막을 얻는 공정은 이하 공정들을 포함한다: 적어도 일부에 첨가되어 결정화를 촉진할 수 있는 촉매 원소를 비정질 반도체막에 제공하는 공정; 비정질 반도체막의 적어도 일부를 결정화 하기 위해, 비정질 반도체막에 제1 가열처리를 수행하는 공정(이에 의해, 결정질 영역을 포함하는 반도체막이 얻어진다); 및 표면에 돌출부를 갖는 결정질 영역을 포함하는 반도체막을 얻기 위해, 결정질 영역을 포함하는 반도체막을 용융/응고하는 공정.
이러한 방법으로, 반도체층의 리지(돌출부)가 불순물로 도핑되는 것을 방지할 수 있고, 게이트 전극의 테이퍼부 아래에 있어서 기생 트랜지스터의 형성을 방지할 수 있게 되어, 본 발명의 목적을 달성하게 된다. 또한, 촉매 원소를 사용하여 결정화가 수행되는 경우에, 이 방법은 리지에 촉매 원소의 편석을 감소하는 부가적인 효과를 제공한다. 이러한 효과들에 더해, 게이트 전극이 제1 도전막 및 제2 도전막을 포함하는 게단형 및 적층 구조를 갖는 경우, LDD 영역(저농도 불순물 영역)은 게이트 전극에 대해 자기 정합식의 도핑 공정으로 형성될 수 있다. 그 결과, 반도체 소자의 사이즈를 감소시키는 것이 가능하여, 집적도가 증가하고, 나아가 디바이스 신뢰성을 향상시키고, 오프 상태 전류를 줄인다.
이 방법에 있어서, 제1 도전막보다 제2 도전막의 폭이 좁은, 계단형 및 적층 구조를 갖는 게이트 전극을 형성하기 위해, 제1 도전막 및 제2 도전막을 패터닝/에칭하는 공정(게이트 전극의 제1 도전막 및 제2 도전막 각각의 측면 경사각은 섬형 반도체층 표면의 돌출부의 경사각보다 크다)은 이하의 공정들을 포함할 수 있다: 제2 도전막이 제1 측면 경사각을 갖도록 제2 도전막을 에칭하는 공정; 제1 도전막이 제2 측면 경사각을 갖도록 제1 도전막을 에칭하는 공정; 및 제2 도전막을 선택적으로 에칭하는 공정(제2 도전막이 제1 측면 경사각을 갖도록 에칭되어, 제2 도전막은 제1 측면 경사각보다 큰 제3 측면 경사각을 갖고, 제2 측면 경사각 및 제3 측면 경사각 모두 섬형 반도체층 표면의 돌출부의 경사각 보다 크게 된다). 이 방법으로, 제2 도전막의 폭보다 제1 도전막의 폭이 좁은, 계단형 및 적층 구조를 갖는 게이트 전극을 쉽게 또한 제어가 용이하게 형성할 수 있다.
제2 도전막이 제1 측면 경사각을 갖도록 제2 도전막을 에칭하는 공정, 제1 도전막이 제2 측면 경사각을 갖도록 제1 도전막을 에칭하는 공정, 및 제2 도전막을 선택적으로 에칭하여(제2 도전막이 제1 측면 경사각을 갖도록 에칭된), 제2 도전막이 제1 측면 경사각보다 큰 제3 측면 경사각을 갖게 되는 공정은 에칭 장치에 의해 연속적으로 수행되는 것이 바람직하다. 이러한 방법으로, 처리 공정의 수가 증가하지 않은 채 상기한 바와 같은 형상의 게이트 전극을 쉽게 얻을 수 있고, 제조 비용을 줄일 수 있다.
또한, 제2 도전막이 제1 측면 경사각을 갖도록 제2 도전막을 에칭하는 공정 및 제1 도전막이 제2 측면 경사각을 갖도록 제1 도전막을 에칭하는 공정을 행한 후, 제2 도전막이 제1 측면 경사각을 갖도록 에칭된 제2 도전막 및 제1 도전막이 제2 측면 경사각을 갖도록 에칭된 제1 도전막을 마스크로 사용하여, 섬형 반도체층의 일부를 n형 또는 p형 도전성을 부여하는 불순물 원소로 도핑하는 공정을 포함할 수도 있다. 이러한 경우, 얻어진 계단형 게이트 전극에 있어서, 최종적인 제1 도전막의 폭에 대해, 도핑 공정이 선택적으로 완전히 행해지고, 이 때 반도체층은 제1 도전막을 넘어 예정외의 불순물(또는 예정외의 농도를 갖는 불순물)이 도핑되는 것을 방지할 수 있다.
이 제조 방법에 있어서, 게이트 전극을 마스크로 사용하여, 섬형 반도체층의 일부를 n형 또는 p형 도전성을 부여하는 불순물 원소로 도핑하는 공정에 있어서, 상기 반도체층은 제2 도전막을 마스크로 사용하여 제1 도전막을 넘어 도핑될 수 있다. 택일적으로, 게이트 전극을 마스크로 사용하여, 섬형 반도체층 일부를 n형 또는 p형 도전성을 부여하는 불순물 원소로 도핑하는 공정에 있어서, 상기 반도체층은 게이트 전극의 제2 도전막을 마스크로 사용하여, 제1 도전막을 넘어 n형 또는 p형 도전성을 부여하는 저농도의 불순물 원소로 도핑하고, 그 후, 게이트 전극의 제1 도전막을 마스크로 사용하여, n형 또는 p형 도전성을 부여하는 고농도의 불순물 원소로 도핑할 수 있다. 이러한 공정을 수행함에 의해, 제1 도전막의 폭 및 제2 도전막의 폭의 차(즉, 계단 부분의 길이)를 이용하여, LDD 영역을 자기 정합식으로 형성할 수 있다.
택일적으로, 게이트 전극의 제2 도전막을 마스크로 사용하여, 제1 도전막을 넘어 n형 또는 p형 도전성을 부여하는 저농도 불순물을 반도체층에 도핑하는 공정 및 게이트 전극의 제1 도전막을 마스크로 사용하여, n형 또는 p형 도전성을 부여하는 고농도의 불순물 원소를 반도체층에 도핑하는 공정은 제1 및 제2 도전막의 두께에 의해 제어된 도핑 공정에 있어서의 이온 범위 차를 이용하여 동시에 수행될 수 있다. 이러한 경우에 있어서, 상기 저농도 도핑의 농도 및 고농도 도핑의 농도는 제1 및 제2 도전막 전체 두께와 제1 도전막의 두께에 의해 각각 제어될 수 있다.
택일적으로, 게이트 전극을 마스크로 사용하여, 섬형 반도체층의 일부를 n형 또는 p형 도전성을 부여하는 불순물 원소로 도핑하는 공정 후, 제1 도전막의 일부는 게이트 전극의 제2 도전막을 마스크로 사용하여 에칭 제거 될 수 있다. 이러한 경우, 제1 도전막의 일부가 에칭 제거된 하부에 있는 반도체층의 일부는 그 위로 게이트 전극이 부존재 하는 LDD 영역이 된다. 이러한 구조에 있어서, 상기 LDD 영역은 특히, TFT 오프 상태 누설 전류를 감소하는데 있어 효과적이다. 반면, 에칭되지 않은 상태인 제1 도전막에 있어서, 그 위로 제1 도전막만이 존재하는 영역에 LDD 영역이 형성되는데, 이 때, 게이트 전극은 TFT의 LDD 영역 위로 존재한다. 이와 같은 구조에 있어서, TFT 오프 상태 전류의 감소 효과는 줄어들지만, 핫 캐리어 저항은 증가하고, 디바이스 신뢰성은 향상된다. 이에 의해, 예를 들면, 제1 도전막의 일부는 제2 도전막을 일부 TFT에 대한 마스크로 사용하여 에칭 제거할 수 있고, 이 때, 다른 특성을 갖는 TFT는 각 소자의 목적에 따라 제조될 수 있다.
상기한 여러 바람직한 실시예에 있어서, 게이트 전극을 형성하기 위해 도전막을 패터닝(예를 들면, 에칭)하는 공정은 ICP(Inductively Coupled Plasma) 에칭법 또는 RIE(Reactive Ion Eching)법에 의해 수행되는 것이 바람직하다. 이러한 방법에 있어서, 상기한 측면 경사각을 갖는 게이트 전극을 에칭에 의해 정확히 형성할 수 있다. 특히, 제1 도전막 및 제2 도전막은 적층 구조로 형성될 수 있고, 적층 구조는 상기한 바와 같이 계단형으로 에칭할 수 있는 한편, 에칭 정확도를 충분히 확보할 수 있다.
상기한 여러 바람직한 실시예에 있어서, 표면에 돌출부를 갖는 결정질 영역을 포함하는 반도체층을 얻기 위해, 비정질 반도체막 또는 결정질 영역을 포함하는 반도체막을 용융/응고하는 공정은 비정질막 또는 결정질 영역을 포함하는 반도체막을 레이저광으로 조사함으로써 수행될 수 있다. 바람직하게는, 비정질 반도체막 또는 결정질 영역을 포함하는 반도체막은, 비정질 반도체막 또는 결정질 영역을 포함하는 반도체막 상의 임의의 점이 펄스 레이저광에 의해 연속하여 여러 번 조사되도록 펄스 레이저광으로 조사된다. 이 방법으로, 기판에 열적 손상을 주지 않고, 바람직한 결정성을 갖는 결정질 반도체막을 얻을 수 있다. 비정질 반도체막이 레이저광으로 직접 조사될 경우, 표면 요철을 갖는 얻어진 결정질 반도체막은 약 100nm 내지 약 1000nm의 결정립 직경을 갖는 것이 바람직하다. 결정립 직경이 이 범위 내에 있을 경우, 바람직한 특성을 갖는 TFT가 안정되게 얻어진다. 특히, 본 바람직한 실시예의 반도체 장치에 있어서, 반도체층에 있어서 결정 입계에 의해 정의된 결정립의 그레인 직경은 약 100nm 내지 약 1000nm가 바람직하다. 여기서 사용된 결정 입계는 상기한 세코 에칭법에 의한 에칭 공정을 통해 시각화된 것이다.
또한, 상기한 제조 방법에 의해 제작된 반도체 장치에 있어서, 반도체층이 촉매 원소를 사용하여 결정화 된 경우, 반도체층의 적어도 일부에 있어서는 비정질 반도체막의 결정화를 촉진하는 촉매 원소가 포함되어 있다. 특히, 채널 영역 이외의 영역으로 촉매 원소를 이동시키는 게터링 공정이 수행되는 경우, 촉매 원소는 소스/드레인 영역 또는 소스/드레인 영역 바깥의 전용 게터링 영역에 고농도로 존재한다. 촉매 원소는 니켈(Ni), 철(Fe), 코발트(Co), 주석(Sn), 납(Pb), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 백금(Pt), 구리(Cu) 및 금(Au)로 구성된 그룹으로부터 선택된 1 이상의 원소이다. 이러한 원소들은 극미량으로도 결정화 촉진 효과를 제공할 수 있다. 특히, Ni은 가장 현저한 효과를 제공한다.
반도체층이 촉매 원소를 사용하여 결정화 될 경우, 반도체층은 배향 결정면이 주로 <111> 정대면인 반도체막을 갖는 것이 바람직하다. 또한, 반도체층은 배향 결정면이 주로 <111> 정대면인 반도체막을 갖고, <111> 정대면을 따라 배향된 영역 중 50% 이상은 (110) 면 또는 (211)면을 따라 배향된 영역인 것이 바람직하다. 전형적으로, 촉매 원소 없이 결정화 된 경우, 반도체막 아래에 놓인 절연체 베이스막의 영향으로 인해(특히 비정질 이산화 규소), 결정질 반도체막은 (111)면을 따라 배향되는 경향이 있다. 이에 비해, 비정질 반도체막이 촉매 원소를 첨가하여 결정화 된 경우, 결정화는 도14a에 나타난 바와 같이 특이한 방식으로 진행된다. 도14에 있어서, 베이스 절연체(91)는 촉매 원소의 반도체 화합물(94)을 포함하는데, 이는 결정 성장의 구동력이 된다. 도14a에 나타난 바와 같이, 촉매 원소 화합물(94)은 결정 성장의 최전선에 존재하고, 비결정화 영역의 비정질 반도체막(92)을 도면의 좌측에서 우측으로 점차 결정화 시킨다. 이 공정에 있어서, 촉매 원소 화합물(94)은 <111> 방향으로 강하게 성장하는 경향이 있다. 그 결과, 얻어지는 결정질 반도체막(93)은 도14a에 나타난 바와 같이, <111> 정대면으로 배향되어 있다.
도14b는 <111> 정대면을 나타내고 있다. 도14b에 있어서, 횡축은 (-110) 면에 대한 경사각을 나타내고, 종축은 표면 에너지를 나타낸다. 참조 번호(95)는 <111> 정대면인 결정면의 그룹을 나타낸다. (100)면 및 (111)면은 <111> 정대면이 아니지만, 비교를 위해 나타내었다. 또한, 도14c는 결정 방위의 표준 삼각형을 나타낸다. <111> 정대면의 분포는 파선으로 나타낸다. 대표적인 극점의 지수는 숫자로 나타낸다. 모든 <111> 정대면 중, 본 바람직한 실시예에서 얻어지는 결정질 반도체막에 있어서, (110)면 또는 (211)면이 지배적이고, 이러한 면들이 50% 이상일 경우, 유리한 효과가 얻어진다. 이러한 두 결정면은 다른 면들에 비해 높은 홀 이동도를 갖기 때문에, n-채널 TFT에 비해 성능이 떨어지는 p-채널 TFT의 성능을 특히 향상시킬 수 있고, 이에 의해, 균형 잡힌 반도체 회로를 제조하기 쉬운 장점을 제공한다.
촉매 원소를 사용하여 얻어진 결정질 반도체막의 방위 분포는 도15a 및 도15b에 나타낸다. 도15a 및 도15b는 결정질 반도체막의 각 미소 영역의 결정 방위를 특정하고 결정질 반도체막의 방위 분포를 맵핑(mapping)하여 얻어진 이미지이다. 도15a는 본 바람직한 실시예의 결정질 반도체막의 방위 분포이고, 도15b는 개개의 결정 도메인이 더 쉽게 보여지도록 도15a의 이미지를 수정한 것이다. 특히,도15b에 있어서, 인접한 맵핑 점들의 방위간의 차이가 소정의 값(예에서는 약 5°) 이하일 경우, 인접한 맵핑 점들에 대해 같은 색을 사용하였다. 여기서 사용된 "결정 도메인" 이라는 용어는 실질적으로 같은 결정 방위를 갖는 영역을 말한다. 도15c는 상기 도14c에 나타낸 결정 방위의 표준 삼각형을 나타낸다. 도15c로부터 보여지는 바와 같이, 본 바람직한 실시예의 결정질 반도체막은 일반적으로 <111> 정대면, 특히 (110) 및 (211)면을 따라서 배향되어 있다. 도15b에 나타난 개개의 결정 도메인(실질적으로 균일한 방위를 각각 갖는 영역)의 크기는 약 2㎛ 내지 약 10㎛의 범위에 분포한다. 따라서, 촉매 원소가 사용되는 경우, 반도체층의 결정질 반도체막의 결정 도메인(실질적으로 균일한 방위를 각각 갖는 영역)은 전형적으로 약 2㎛ 내지 약 10㎛의 도메인 직경을 갖는다. 상기한 배향들, 배향의 비율 및 결정 도메인의 도메인 직경은 EBSP에 기초한 값이다.
반도체층 표면의 돌출부의 경사각은 약 30°내지 약 70°의 범위 내인 것이 바람직하다. 또한, AFM(atomic force microscope) 등으로 측정한 반도체층의 평균 표면 거칠기(Ra)는 약 4nm 내지 30nm인 것이 바람직하다. 평균 표면 거칠기(Ra)의 바람직한 범위에 있어서, 반도체층의 돌출부의 평균 높이는 약 8nm 내지 약 60nm의 범위 내가 바람직하다. 레이저광으로 용융/응고 공정을 바람직한 방법으로 수행한 결과 상기한 상태가 얻어지고, 이러한 상태를 유지함에 의해 기판 전체 표면에 걸쳐 규칙적인 안정된 특성을 갖는 고성능 TFT가 얻어질 수 있다.
(제1 바람직한 실시예)
본 발명의 제1 바람직한 실시예에 따른 반도체 장치 및 그 제조 방법은 도1a내지 도1g를 참조하여 설명한다. 제1 바람직한 실시예에서는 유리 기판 상에 n-채널 TFT를 제조하는 방법에 대해 설명한다. 본 바람직한 실시예의 TFT는 엑티브 매트릭스 액정 표시 장치나 유기 EL 표시 장치의 드라이버 회로 또는 화소부 뿐만 아니라, 박막 집적 회로를 구성하는 소자로서 이용될 수 있다. 도1a 내지 1g는 n-채널 TFT를 제조하는 공정들을 순차적으로 나타내는 단면도이다.
도1a에 있어서, 기판(101)으로서 저알칼리 유리 기판 또는 석영 기판이 사용될 수 있다. 본 바람직한 실시예에서는 저알칼리 유리 기판이 사용되었다. 이 경우에 있어서, 기판을 유리 변형점 보다 약 10℃ 내지 약 20℃ 낮은 온도에서 예열 처리해 놓을 수 있다. 기판(101)로부터 불순물의 확산을 방지하기 위해, 산화 규소막, 질화 규소막 또는 산화 질화 규소막과 같은 베이스막은 기판(101)의 TFT를 형성하는 표면에 형성된다. 본 바람직한 실시예에 있어서, SiH4, NH3및 N2O 재료 가스를 사용한 플라즈마 CVD법에 의해, 하층 제1 베이스막(102)으로서, 산화 질화 규소막이 적층되었고, 제1 베이스막(102) 상에는 이와 비슷하게 SiH4및 N2O 재료 가스를 사용한 플라즈마 CVD법에 의해, 제2 베이스막(103)이 적층되었다. 제1 베이스막(102)의 산화 질화 규소막의 두께는 약 25nm 내지 약 200nm(예를 들면, 약 100nm)로 설정하였고, 제2 베이스막(103)의 산화 질화 규소막의 두께는 약 25nm 내지 약 300nm(예를 들면, 약 100nm)로 설정하였다. 다음, 20nm 내지 약 80nm(예를 들면, 약 50nm)의 두께를 갖고, 희가스 원소를 포함하는 진성(I형) 비정질 규소막(a-Si막)(104)은 플라즈마 CVD법에 의해 적층하였다. 본 바람직한 실시예에있어서, 멀티-챔버 플라즈마 CVD 장치를 사용하여, 기판을 대기중에 노출하지 않고, 제1 베이스막(102), 제2 베이스막(103) 및 a-Si막(104)을 연속하여 적층하였다.
다음, 약 400℃ 내지 약 500℃(예를 들면, 약 450℃)의 온도에서 약 1시간 동안 가열 처리를 수행하고, a-Si막(104)에 존재하는 수소 농도를 감소시키는 이른바 "탈수소 공정"을 행한다. 레이저 조사에 잇따른 결정화 공정에 있어서, Si막(104) 내의 수소와 충돌하는 것(이는 갈라짐과 벗겨짐 등을 일으킨다)을 방지하기 위한 목적으로 탈수소화 공정을 행한다.
다음, 도1b에 나타난 바와 같이, 결정질 규소막(104a)을 형성하기 위해, 탈수소화 된 a-Si막(104)은 레이저광(105)으로 조사되어 결정화 된다. 본 공정에서 사용된 레이저광은 XeCl 엑시머 레이저(파장:308nm, 펄스 폭:40nsec) 또는 KrF 엑시머 레이저(파장:248nm)일 수 있다. 펄스 폭의 기간에 있어서, Si막(104)은 순간적으로 가열 및 용융되고, 응고함에 따라 결정화가 된다. 용융/응고 공정에 있어서, 용융부와 응고부 사이의 부피 팽창 계수의 차이로 인해, 이전 응고부(결정핵)로부터 최후 응고부(결정 입계부)로 부피가 증가하고, 이 때, 결정화된 규소막(104a) 표면의 결정 입계부에는 리지가 형성된다. 빔 스폿의 종축 방향에 대해 실질적으로 수직인 방향으로 레이저 빔을 표면 전체에 주사하여 기판을 결정화 하기 위해, 기판(101)의 표면 상에 장척 형상의 빔 스폿을 형성하도록 레이저광이 성형되어 있다. 인접한 빔 자취들이 겹치도록 기판 표면을 바람직하게 주사하고, a-Si막(104)의 표면 상의 임의의 점을 레이저광으로 여러 번 주사하여, 균일성이향상된다. 레이저광 에너지가 너무 낮으면 원하는 결정성을 얻을 수 없고, 너무 높으면 결정성이 현저히 변할 수 있기 때문에, 상기 에너지는 적절한 범위 내에서 설정되어야 한다. 본 바람직한 실시예에 있어서, a-Si 막(104) 표면상의 임의의 점이 10 내지 40 숏(shot)(예를 들면, 20 숏)의 레이저광 조사가 행해지도록, 레이저광 조사 공정은 약 350 내지 약 500 mJ/cm2(예를 들면, 약 420mJ/cm2)의 에너지 밀도로 행해졌고, 이에 의해, 결정 그레인 직경이 약 200nm 내지 약 500nm(평균 그레인 직경은 약 300nm)인 결정질 규소막이 얻어졌다. 결정질 규소막(104b)의 평균 표면 거칠기 Ra는 약 4nm 내지 약 9nm (본 바람직한 실시예에서는 약 6nm)가 바람직하다. 또한, 결정질 규소막의 표면 요철에서의 돌출부(리지)의 경사각은 약 30°내지 약 70°(본 바람직한 실시예에서는 40°내지 약 50°)의 범위 내가 바람직하다.
다음, 결정질 규소막(104a)의 불필요한 부분을 제거하여 소자간 분리 공정을 수행한다. 이 공정을 통해, 도1c에 나타난 바와 같이, 섬형 결정질 규소막(106)이 얻어진다. 섬형 결정질 규소막(106)은 후에 TFT의 반도체층(소스/드레인 영역 및 채널 영역)이 된다.
다음, 활성 영역이 될 결정질 규소막(106)을 피복하기 위해, 약 20nm 내지 약 150nm(본 바람직한 실시예에서는 약 100nm)의 두께를 갖는 산화 규소막이 게이트 절연막(107)으로서 적층된다. 기판 온도를 약 150℃ 내지 약 600℃(바람직하게는 약 300℃ 내지 약 450℃)로 하여 산소와 함께 RF 플라즈마 CVD법을 사용하여, TEOS(Tetra Ethoxy Ortho Silicate)를 분해 및 적층하여 산화 규소막을 형성한다.택일적으로, 기판 온도를 약 350℃ 내지 약 600℃(바람직하게는 약 400℃ 내지 약 550℃)로 하고 오존 가스와 함께 TEOS를 사용하여, 감압 CVD법 또는 상압 CVD법에 의해 산화 규소막을 형성할 수도 있다. 적층 공정 후, 게이트 절연막 자체의 불크 특성 및 결정질 규소막과 게이트 절연막 사이의 계면 특성을 향상시키기 위해, 불활성 가스 분위기에서 어닐링 공정을 약 500℃ 내지 약 600℃에서 약 1 내지 4 시간 동안 수행해도 된다.
상기한 바와 같이, TEOS를 재료로 사용한 플라즈마 CVD법에 의해 비교적 낮은 적층 온도에서 게이트 절연막(107)이 형성될 경우, 게이트 절연막(107)의 상층이 되는 절연막(116)의 스텝-커버링 특성을 향상시킬 수 있다. 따라서, 측면 경사각이 거의 90°인 게이트 전극이 게이트 절연막(107) 및 절연막(116) 사이에 제공되는 경우라도, 게이트 전극 상에 형성되는 금속 배선이 계단부에서 파괴되는 것을 방지할 수 있고, 계단부에서의 누설 전류를 방지할 수 있다.
택일적으로, 게이트 절연막(107)으로서 SiN막을 형성할 수 있고, 상층의 절연막(116)으로서 스핀 코팅법에 의해 아크릴막 등의 유기 절연막을 형성할 수도 있다. 다음, 절연막(116)은 원하는 스텝-커버링 특성을 갖기 때문에 상기한 바와 유사한 효과를 제공한다. 유기 절연막의 열적 퇴화를 방지하기 위해, 약 350℃ 내지 약 450℃에서의 어닐링에 의한 채널부의 수소화는 하층의 게이트 절연막(SiN막)의 형성 후 및 상층의 유기 절연막의 형성 전에 행해지는 것이 바람직하다.
다음, 스푸터링법에 의해 도전막을 적층하고, 패터닝하여 게이트 전극(108)을 형성한다. 도전막은, 예를 들면, 각종 금속막들 또는 도너나 억셉터 원소가 고농도로 도핑된 반도체막이 될 수 있다. 본 바람직한 실시예에 있어서, 소스/드레인 영역의 활성화를 위한 가열 처리가 수행되기 때문에, 고내열성을 갖는 고융점 금속이 사용되었다. 고융점 금속은, 예를 들면, 탄탈룸(Ta), 텅스텐(W), 몰리브덴(Mo) 및 타이타늄(Ti)으로부터 선택된 원소, 상기한 원소 중 1개 이상을 주성분으로 포함하는 합금, 또는 상기 원소들의 합금(전형적으로, Mo-W합금 또는 Mo-Ta 합금)이 될 수 있다. 알미늄(Al)과 같은 저융점 금속이 사용될 수도 있는데, 이 경우 레이저 조사에 의해 활성화가 행해질 수 있다. 본 바람직한 실시예에 있어서, 약 300nm 내지 약 600nm(예를 들면, 약 450nm)의 두께로 텅스텐(W)을 적층하였다. 저항을 감소시키기 위해 첨가하는 불순물은 저농도인 것이 바람직하다. 산소 농도를 약 30ppm 이하로 설정할 경우, 약 20 μΩcm 이하의 비저항 값을 실현할 수 있다. 다음, 적층된 막은 포토리소그래피 공정에 의해 패터닝되고, 게이트 전극(108)을 얻기 위해 에칭된다. 에칭 공정을 위해 RIE법을 사용하였고, 게이트 전극(108)은 그 측면 경사각이 약 75° 내지 약 85°가 되도록 형성하였다.
다음, 도1e에 나타난 바와 같이, 게이트 전극(108)을 마스크로 사용하여, 이온 도핑법에 의해 저농도의 불순물(인)(109)을 반도체층으로 주입한다. 도핑 가스로 포스핀(PH3)을 사용하고, 가속 전압은 약 60kV 내지 약 90kV(예를 들면, 약 80kV)로 설정하고, 도즈량은 약 1×1012cm-2내지 약 1×1014cm-2(예를 들면, 약 8×1012cm-2)로 설정한다. 이 공정을 통해, 저농도 의 인(109)은 게이트 전극(108)으로 피복되지 않은 섬형 규소막(106)의 영역(111)으로 주입되고, 게이트전극(108)으로 마스크하여 인(109)으로 도핑하지 않은 영역(110)은 후에 TFT의 채널 영역이 된다.
다음, 도1f에 나타난 바와 같이, 게이트 전극(108)을 피복하기 위해, 두꺼운 측벽을 갖는 포토레지스트 도핑 마스크(112)를 준비한다. 다음, 레지스트 마스크(112)를 사용하여, 이온 도핑법에 의해 고농도의 불순물(인)(113)을 반도체층으로 주입한다. 도핑 가스로 포스핀(PH3)을 사용하고, 가속 전압은 약 60kV 내지 약 90kV(예를 들면, 약 80kV)로 설정하고, 도즈량은 약 1×1015cm-2내지 약 8×1015cm-2(예를 들면, 약 2×1015cm-2)로 설정한다. 고농도 불순물(인)(113)이 도핑된 영역은 후에 TFT의 소스/드레인 영역(115)이 된다. 반도체층(106)에 있어서, 레지스트 마스크(112)로 피복되어 고농도의 인(113)으로 도핑되지 않은 영역은 저농도의 인이 도핑된 영역으로 남는데, 이는 LDD(Lightly Dopede Drain) 영역(114)을 형성한다. 상기한 LDD 영역(114)을 형성함에 의해, 채널 영역과 소스/드레인 영역 사이의 접합부에서의 전계 집중이 감소되고, 이에 의해, TFT 오프 상태 누설 전류가 감소되고, 핫 캐리어로 인한 악화가 억제되어, TFT의 신뢰성을 향상시킬 수 있다.
다음, 도핑 마스크로 사용된 포토레지스트(112)를 제거한 후, 주입된 불순물을 활성화함과 동시에, 상기한 불순물 주입 공정을 통해 결정성이 악화된 부분의 결정성을 향상시키기 위해 가열 처리를 행한다. 가열 처리는 저항 가열식 가열 처리로(furnace), 램프를 갖는 RTA 장치, 고온 가스를 기판에 세게 내리치는 방식인RTA 장치, 또는 레이저 조사법에 의해 행해질 수 있다. 본 바람직한 실시예에 있어서, 일반적인 확산 로를 사용하여 약 500℃ 내지 약 600℃(예를 들면, 약 550℃)에서 약 1시간 동안 가열 처리를 행했다. 얻어진 n형 불순물(인) 영역(115)의 면저항(sheet resistance)은 약 500 Ω/square 내지 약 800 Ω/square 였고, 저농도의 인으로 도핑된 LDD 영역(114)의 면저항은 약 30 k Ω/square 내지 약 50 k Ω/square 였다.
다음, 도1g에 나타난 바와 같이, 약 400nm 내지 약 1000nm의 두께를 갖는 산화 규소막 또는 질화 규소막을 층간 절연막(116)으로 형성한다. 다음, 층간 절연막(116)에 콘택트 홀을 만들고, 금속막, 예를 들면, 질화 타이타늄과 알미늄의 2층막을 사용하여 TFT의 전극/배선(117)을 형성한다. 질화 타이타늄막은 반도체층으로 알미늄의 확산을 방지하는 장벽막이다. 박막 트랜지스터 TFT(도1g에서 118)가 화소 TFT로 사용된 경우, ITO와 같은 투명 도전막으로부터 형성된 화소 전극은 두 전극 중 게이트 전극이 아닌 다른 전극(즉, 드레인 전극)에 연결된다. 마지막으로, 질소 분위기 또는 수소 분위기 하에서 약 350℃로 대략 1 시간 동안 어닐링 공정을 행하고, 도1g에 나타난 바와 같이, 박막 트랜지스터(TFT)(118)를 완성한다. 필요에 따라, TFT(118)를 보호하기 위해서, 질화 규소 또는 다른 적절한 재료로 만들어진 보호막을 박막 트랜지스터(TFT)(118) 상에 제공할 수 있다.
상기한 바람직한 실시예에 따라 제조된 TFT는 약 80 cm2/Vs의 전계 효과 이동도 및 약 2.5 V의 문턱 전압을 갖고, TFT가 오프일 동안 종래 기술에서는 발생한험프 곡선의 누설 전류 이상은 볼 수 없었다. 또한, 반복 작동, 바이어스 전압 및 온도 스트레스에 대한 내구성 시험에서 실질적으로 특성 저하는 관찰되지 않았으며, 종래 기술에 비해 더 높은 신뢰성을 보였다. 본 바람직한 실시예에 따라 듀얼-게이트 구조를 갖는 TFT를 제조하였고, 액정 표시 패널의 엑티브 매트릭스 기판 상에 화소 TFT로서 사용하였다. 종래 방법에 의해 제조된 관련 패널에 비해, 저휘도의 휘점 발생률과 표시 불균일성이 현저히 낮고, 대조비가 높은 고표시 품질을 갖는 액정 패널이 얻어졌다.
또한, 본 바람직한 실시예에 따라 제조된 TFT 중에는 누설 전류 이상을 갖는 결함있는 TFT는 거의 없고, 결함 발생률도 약 0.0001%(액정 표시 장치의 경우, 모든 300,000 화소 중에 약 1 화소) 정도였다.
(제2 바람직한 실시예)
본 발명의 제2 바람직한 실시예에 따른 반도체 장치 및 그 제조 방법은 이하 설명한다. 본 바람직한 실시예는, 유리 기판상에, n-채널 TFT 및 p-채널 TFT의 상보적 구성을 포함하는 CMOS 구조를 갖는 회로를 제조하는 공정에 관한 것인데, 이는 엑티브 매트릭스 액정 표시 장치의 주변 구동 회로 또는 일반적인 박막 집적 회로에 사용된다.
도2a 내지 도2f 및 도3a 내지 도3d는 본 바람직한 실시예의 TFT를 제조하는 공정을 순차적으로 나타내는 단면도이다.
우선, 기판(201)으로부터 불순물의 확산을 방지하기 위해, 유리 기판(201)의 TFT를 형성하는 면에 산화 규소막, 질화 규소막 또는 산화 질화 규소막 등의 베이스막을 형성한다. 본 바람직한 실시예에 있어서, 예를 들면, 산화 질화 규소막(제1 베이스막)(202)은 플라즈마 CVD법에 의해 SiH4, NH3및 N2O로부터 약 100nm의 두께로 형성하는 것이 바람직하고, 산화 질화 규소막(제2 베이스막)(203)은 SiH4및 N2O로부터 약 100nm의 두께로 유사하게 형성하는 것이 바람직하다.
다음, 플라즈마 CVD법 또는 스푸터링법과 같은 공지의 방법에 의해, 약 20nm 내지 약 150nm(바람직하게는 약 30nm 내지 약 70nm)의 두께를 갖는 비정질 반도체막을 형성한다. 본 바람직한 실시예에서는, 플라즈마 CVD법에의해 약 40nm의 두께로 비정질 규소(a-Si)막(204)을 형성한다. 상기 비정질 반도체막은 비정질 반도체막 또는 미결정질(microcrystalline) 반도체막이 될 수 있다. 베이스막(202) 및 (203)과 a-Si막(204)을 상기한 바와 같은 적층법으로 형성할 수 있기 때문에, 양자를 연속하여 교대로 형성해도 된다. 이들을 형성한 후에는, 상기 베이스막은 대기 중에 노출되지 않게 하여, 베이스막 표면의 오염을 방지할 수 있고, 제조된 TFT 중의 특성 변화와 문턱 전압의 변동이 감소될 수 있다. 이 상태는 도2a에 나타나 있다.
다음, 제1 바람직한 실시예에서와 같이, a-Si막(204)을 탈수소 처리를 하고, 순간적으로 용융 및 a-Si막(204)을 결정화하기 위해 도2b에 나타난 바와 같이, 레이저광(205)으로 조사한다. 이에 의해, 상기 a-Si막(204)은 결정질 규소막(204a)이 된다. 본 공정에 사용된 레이저광은 XeCl 엑시머 레이저(파장:308nm, 펄스 폭:40nsec) 또는, KrF 엑시머 레이저(파장:248nm)일 수 있다. 본 공정에 있어서,결정화된 규소막(204a)의 표면에 표면 요철/리지가 형성된다. 빔 스폿의 종축 방향에 대해 실질적으로 수직인 방향으로 레이저 빔을 표면 전체에 주사하여 기판을 결정화 하기 위해, 기판(201)의 표면 상에 장척 형상의 빔 스폿을 형성하도록, 레이저 발진기로부터 방출된 레이저광은 광학 시스템에 의해 선형으로 집광되었다. 인접한 빔 자취들이 겹치도록 기판 표면을 바람직하게 주사하고, a-Si막(204)의 표면 상의 임의의 점을 레이저광으로 여러 번 주사하여, 균일성이 향상된다. 본 바람직한 실시예에 있어서, a-Si 막(204) 표면상의 임의의 점이 10 내지 40 숏(shot)(예를 들면, 20 숏)의 레이저광 조사가 행해지도록, 레이저광 조사 공정은 약 350 내지 약 500 mJ/cm2(예를 들면, 약 420mJ/cm2)의 에너지 밀도로 행해졌고, 이에 의해, 결정 그레인 직경이 약 200nm 내지 약 500nm(평균 그레인 직경은 약 300nm)인 결정질 규소막이 얻어졌다. 결정질 규소막(104b)의 평균 표면 거칠기 Ra는 약 4nm 내지 약 9nm (본 바람직한 실시예에서는 약 6nm)가 바람직하다. 또한, 결정질 규소막의 표면 요철에서의 돌출부(리지)의 경사각은 약 30°내지 약 70°(본 바람직한 실시예에서는 40°내지 약 50°)의 범위 내가 바람직하다. 본 공정에 사용된 레이저광은 상기한 바와 같은 엑시머 레이저 뿐만 아니라, YAG 레이저 또는 YVO4레이저가 될 수도 있다. 결정화 조건들은 본 바람직한 실시예의 것들에만 한정되지 않고, 각 구체적 적용에 대해 적절히 결정될 수 있다.
다음, 도2c에 나타난 바와 같이, 결정질 규소막(204a)은 소정의 형상으로 분할되고, 이에 의해, 섬형 반도체층(206n) 및 (206p)를 형성한다.
문턱 전압을 제어하기 위해, TFT를 형성하는 섬형 반도체층(206n) 및 (206p)의 전 표면에 p형 도전성을 부여하는 불순물 원소 붕소(B)를 약 1×1016/cm3내지 약 5×1017/cm3의 농도로 첨가한다. 붕소는 이온 도핑법에 의해 첨가할 수도 있고, 택일적으로, 비정질 규소막이 적층될 때 비정질 규소막에 첨가할 수도 있다. 택일적으로, n-채널 TFT만의 문턱 전압을 제어하기 위해, p-채널 TFT의 반도체층(206p)을 포토레지스트로 피복하면서, n-채널 TFT의 반도체층(206n)에만 저농도의 붕소를 첨가해도 된다. 붕소의 첨가는 선택 사항이지만, n-채널 TFT의 문턱 전압이 소정 범위 내가 되도록 붕소가 첨가된 반도체층을 제공하는 것이 바람직하다.
다음, 플라즈마 CVD법 또는 스푸터링법에 의해, 게이트 절연막(207)으로서, 규소 함유 절연막을 약 10nm 내지 약 150nm의 두께로 형성한다. 예를 들면, 산화 규소막은 약 100nm의 두께로 형성될 수 있다. 게이트 절연막(207)은 택일적으로 다른 적절한 규소 함유 절연막이 될 수도 있고, 단층막 또는 적층막으로 될 수도 있다.
다음, 게이트 전극의 형성을 위해, 도전막(A)(208) 및 도전막(B)(209)을 적층한다. 본 바람직한 실시예에 있어서, 도전층(A)(208)은 도전성의 금속 질화막으로 형성하고, 도전층(B)(209)은 금속막으로 형성하는 것이 바람직하다. 도전층(B)(209)의 재료는 탄탈룸(Ta), 티타늄(Ti), 몰리브덴(Mo) 및 텅스텐(W)으로부터 선택된 원소, 이러한 원소들 중 하나를 주성분으로 함유하는 합금, 또는 이러한 원소들의 합금(전형적으로, Mo-W 합금 또는 Mo-Ta 합금)일 수 있고,도전층(A)(208)의 재료는 질화 탄탈룸(TaN), 질화 텅스텐(WN), 질화 티타늄(TiN) 또는 질화 몰리브덴(MoN)일 수 있다. 도전층(A)(208)의 대체 재료 중에는 텅스텐 실리사이드, 티타늄 실리사이드 및 몰리브덴 실리사이드를 포함한다. 도전층(B)(209)은 낮은 저항을 실현하기 위해 저농도 불순물을 갖는 것이 바람직하다. 특히, 산소 농도는 약 30ppm 이하가 요망되었다. 예를 들면, 약 20 μΩ㎝ 이하의 비저항 값을 갖는 텅스텐(W)은 산소 농도를 약 30ppm 이하로 설정함으로써 실현되었다. 도전층(A)(208)의 두께는 약 10nm 내지 약 50nm(바람직하게는 약 20nm 내지 약 30nm), 도전층(B)(209)의 두께는 약 200nm 내지 약 400nm(바람직하게는 약 250nm 내지 350nm)이면 좋다. 본 바람직한 실시예에 있어서, 스푸터링법에 의해, 도전층(A)(208) 및 도전층(B)(209)으로서, 약 30nm의 두께를 갖는 질화 탄탈룸(TaN) 및 약 350nm의 두께를 갖는 텅스텐(W)을 각각 형성하였다. 스푸터링 적층 공정에 있어서, 적량의 Xe 또는 Kr을 Ar 스푸터링 가스에 첨가하여 상기 막의 내부 응력을 완화하여 막의 박리를 방지할 수 있다. 이 상태는 도 2d에 나타나 있다.
다음, 도2e에 나타난 바와 같이, 레지스트 마스크(210n) 및 (210p)를 형성하고, 각 TFT의 게이트 전극 및 게이트 배선(주사선)을 형성하기 위해 제1 에칭 공정을 수행한다. 본 바람직한 실시예에 있어서, 제1 에칭 조건들 하에서 제1 에칭 공정을 행했다. 특히, 에칭 가스 CF4, Cl2및 O2를 유량비 25/25/10(sccm)로 사용한 ICP(Inductively Coupled Plasma) 에칭법에 의하고, 1Pa의 압력으로 코일 전극을통해 500W의 RF(13.56MHz) 전력을 공급함으로써 플라즈마를 생성함에 의해 제1 에칭 공정을 행했다. 기판(샘플 스테이지)에 대해서도 150W의 RF(13.56MHz) 전력을 공급하고, 이에 의해 실질적으로 음의 셀프-바이어스 전압을 인가한다. 이러한 제1 에칭 조건들 하에서, W막을 에칭하여 도전층(B)(209)의 단부를 테이퍼(taper) 상태로 만든다. 이에 의해, 도전층(B)(209)은 (212n) 및 (212p)으로 패터닝된다.
다음, 마스크(210n) 및 (210p)를 제거하지 않고, 제2 에칭 조건들 하에서 제2 에칭 공정을 행했다. 특히, 에칭 가스 CF4및 Cl2를 유량비 30/30(sccm)로 사용하고, 1Pa의 압력으로 코일 전극을 통해 500W의 RF (13.56MHz) 전력을 공급함으로써 플라즈마를 생성하여 약 30초간 제2 에칭 공정을 행했다. 상기 기판에 대해서도, 20W의 RF(13.56MHz) 전력을 공급하고, 이에 의해, 실질적으로 음의 셀프-바이어스 전압을 인가한다. 이에 따라, CF4및 Cl2의 혼합 분위기로 하는 제2 에칭 조건 하에서 도전막(A)(TaN막)(208)을 에칭한다. 상기 에칭 공정을 통해, 도전막(A)(208)은 단부가 약 80°내지 약 90°의 측면 경사각을 갖는 (211n) 및 (211p)으로 패터닝된다. 이 상태는 도2f에 나타나 있다.
다음, 도3a에 나타난 바와 같이, 마스크(210n) 및 (210p)를 제거하지 않고 n형 불순물 원소(213)를 첨가하고, 이에 의해 n형 불순물 영역(214) 및 (215)을 형성한다. n형 불순물 원소는 인(P) 또는 비소(As)일 수 있다. 본 바람직한 실시예에 있어서, 인(P)을 첨가하기 위해 이온 도핑 공정을 행했다. 이 공정에 있어서, 가속 전압은 약 50kV 내지 약 80kV(예를 들면, 약 70kV)로 설정하고, 도즈량은 약1×1015cm-2내지 약 8×1015cm-2(예를 들면, 약 2×1015cm-2)로 설정한다. 이 공정에 있어서, TaN막(211n) 및 (211p)와 W막(212n) 및 (212p)로 피복된 섬형 반도체층(206n) 및 (206p)의 영역은, 상기 도전막이 마스크로 역할을 하여, 고농도의 인(213)이 도핑되지 않는다.
다음, 마스크(210n) 및 (210p)를 제거하지 않고 제3 에칭 공정을 행한다. 특히, 에칭 가스 CF4, Cl2및 O2를 유량비 20/20/20(sccm)로 사용하고, 1Pa의 압력으로 코일 전극을 통해 500W의 RF (13.56MHz) 전력을 공급함으로써 제3 에칭 공정을 행한다. 이에 의해, 실질적으로 음의 셀프-바이어스 전압을 인가한다. 상기 제3 에칭 조건하에서, W막(212n) 및 (212p)은 이방성을 갖고 선택적으로 에칭된다. 이 공정에 있어서, TaN막(211n) 및 (211p)은 에칭되지 않고, W막(212n) 및 (212p)만이 횡방향으로 에칭되어, 이에 의해 W막(216n) 및 (216p)을 형성한다. 그 결과, 에칭된 W막(216n) 및 (216p)의 각 단부는 약 80°내지 약 90°의 측면 경사각을 갖는다. 이에 따라, 도3b에 나타난 바와 같이, W막 및 TaN막을 포함하는 적층 및 계단형 구조를 각각 갖는 게이트 전극 (216n)/(211n) 및 (216p)/(211p)이 얻어진다.
다음, 저농도의 n형 불순물 원소(217)가 상기 반도체층에 첨가된다. 하층 도전막(TaN막)(211n) 및 (211p)가 노출된 영역에 있어, 아래쪽 반도체층이 n형 불순물 원소로 도핑되도록, 상기한 바와 같이, 수회의 에칭 공정을 통해 얻어진 게이트 전극의 상층 도전막(W막)(216n) 및 (216p)을 마스크로 사용하여 또 다른 도핑 공정을 행하고, 이에 의해, 저농도 도핑된 n형 불순물 영역(218) 및 (219)을 형성한다.본 바람직한 실시예에 있어서, 포스핀(PH3)을 도핑 가스로 사용하고, 가속 전압은 약 80kV 내지 약 100kV(예를 들면, 약 90kV)로 설정하고, 도즈량은 약 5×1012cm-2내지 약 5×1014cm-2(예를 들면, 약 1×1014cm-2)로 설정한다. 이 공정을 통해, 게이트 전극의 상층 도전막(W막)(216n)으로 피복되고, 인으로 도핑되지 않은 n-채널 TFT의 섬형 반도체층(206n)의 영역(220n)은 후에 n-채널 TFT의 채널 영역이 된다. 게이트 전극의 하층 도전막(TaN막)(211n)만이 존재하는 영역 아래에 있는 반도체층(206n)의 영역(218)은 후에 LDD 영역이 되고, 하층 도전막(211n)으로 마스크되지 않은 영역(214)은 후에 소스/드레인 영역이 된다. 소스/드레인 영역(214)의 불순물(인(P)) 농도는 약 1×1020/cm3내지 약 1×1021/cm3이면 된다. 또한, LDD 영역(218)의 불순물 농도는 약 5×1017/cm3내지 약 5×1019/cm3이면 된다.
다음, 도3c에 나타난 바와 같이, 레지스트 마스크(210n) 및 (210p)를 제거 후, n-채널 TFT의 반도체층을 부분적으로 피복하기 위해 또 다른 레지스트 마스크(221)를 형성한다. 다음, 이미 첨가된 n형 불순물(인)을 상쇄하고 극성을 반전("카운터 도핑")시키기 위해, p형 불순물(222)(본 바람직한 실시예에서는 붕소(B))을 p-채널 TFT의 반도체층(206p)에 도핑하고, 이에 의해, p형 불순물 영역(223) 및 (224)을 형성한다. 도핑 가스로 디보렌(B2H6)을 사용하고, 가속 전압은 약 60kV 내지 약 90kV(예를 들면, 약 80kV)로 설정하고, 도즈량은 약 5×1015cm-2내지 약 2×1016cm-2(예를 들면, 약 1×1016cm-2)로 설정한다. 이 공정을 통해, 게이트 전극의 하층 도전막(TaN막)(211p)으로 마스크되지 않은 p-채널 TFT의 섬형 반도체층(206p)의 영역(223)으로 고농도의 붕소(222)를 주입하고, 상기 영역(223)은 후에 p-채널 TFT의 소스/드레인 영역이 된다. 또한, 게이트 전극의 하층 도전막(TaN막)(211p)에만 존재하는 아래 영역(224)에 있어서, TaN막 의 두께만큼 도핑 이온의 범위가 확장되고, 실제적으로 영역(224)으로 주입되는 붕소의 양은 소스/드레인 영역(223)보다 적어서, 영역(224)은 후에 p-채널 TFT의 LDD 영역이 된다. 또한, 게이트 전극의 상층 도전막(W막)(216p)으로 피복되지 않고, 붕소로 도핑되지 않은 영역(220p)은 후에 p-채널 TFT의 채널 영역이 된다. 소스/드레인 영역(223)의 불순물(인)의 농도는 약 1×1020cm-3내지 약 1×1021cm-3이면 된다. 또한, 상기 도핑 공정은 소스/드레인 영역 및 LDD 영역에 대해 다른 가속 전압을 사용하여, 2 번의 분리된 공정으로 행해도 된다. 이 공정에 있어서, 마스크(221)로 피복된 n-채널 TFT의 반도체층은 붕소(222)는 전혀 도핑되지 않았다. 이에 따라, n-채널 TFT 및 p-채널 TFT는 함께 제조될 수 있다.
다음, 반도체층에 첨가된 불순물 원소들을 활성화 한다. 이 활성 공정은 어닐링 로를 사용하여 행한다. 열적 어닐링 공정은 약 1ppm이하(바람직하게는, 약 0.1ppm 이하)의 산소 농도, 약 400℃ 내지 700℃(전형적으로 약 500℃ 내지 약 550℃)의 온도를 갖는 질소 분위기에서 행한다. 본 바람직한 실시예에 있어서, 약 550℃에서 약 4시간을 어닐링함으로써 활성화 공정을 행했다. 열적 어닐링법 뿐만 아니라, 레이저 어닐링법 또는 급열식 어닐링(RTA)법을 사용할 수도 있다.
다음, 마스크(221)를 제거하고, 층간 절연막을 형성한다. 질화 규소막, 산화 규소막 또는 질화 산화 규소막을 약 300 내지 약 1000nm의 두께로 형성하는 것이 바람직하다. 본 바람직한 실시예에 있어서, 약 200nm의 두께를 갖는 질화 규소막(225) 및 약 700nm의 두께를 갖는 산화 규소막(226)을 상호 적층하여, 2층막을 제공한다. 상기 적층 공정은 플라즈마 CVD법으로 행하여, 재료 가스로 SiH4및 NH3을 사용한 질화 규소막과 재료 가스로 TEOS 및 O2를 사용한 산화 규소막을 연속적으로 형성한다. 물론, 층간 절연막은 이에 한하지 않고, 다른 적절한 규소 함유 절연막이 될 수 있고, 단층막 또는 다층막이 될 수 있다.
다음, 반도체층을 수소화 처리하는 공정으로서, 약 300℃ 내지 약 500℃에서 약 1 내지 수 시간 동안 또 다른 가열 처리를 행한다. 본 공정은 TFT 특성을 저하하는 댕글링 본드를 종료하고 불활성화 하기 위해, 활성 영역과 게이트 절연막 사이의 계면에 수소 원자들을 공급함으로써 행해진다. 본 바람직한 실시예에 있어서, 가열 처리는 약 410℃에서 약 1 시간 동안 약 3%의 수소를 함유하는 질소 분위기 하에서 행한다. 층간 절연막(특히 질화 규소막(225))에 충분한 양의 수소가 함유된 경우, 질소 분위기 하에서 가열 처리를 행해도 상기 효과를 얻을 수 있다. 이용될 수 있는 다른 수소화 공정은 플라즈마 수소화 공정(플라즈마에 의해 여기된 수소를 사용하는)을 포함한다.
다음, 층간 절연막에 콘택트 홀들을 만들고, 금속막, 예를 들면, 질화 티타늄 및 알미늄의 2층막을 사용하여 TFT의 전극/배선(227)을 형성한다. 질화 티타늄막은 반도체층으로 알미늄의 확산을 방지하는 장벽막이다. 마지막으로, 약 350℃에서 약 1 시간 동안 어닐링 공정을 행하여, 도3d에 나타난 바와 같이, n-채널 박막 트랜지스터(TFT)(228) 및 p-채널 박막 트랜지스터(TFT)(229)를 얻는다. 필요한 전극간 접속을 배선(227)으로 제공하기 위해, 필요에 따라, 게이트 전극(216n) 및 (216p) 위에 추가적인 콘택트 홀들을 만들 수 있다. 또한, 질화 규소 또는 다른 적절한 재료로 만들어진 보호막을 TFT를 보호할 목적으로 각 TFT 상에 제공할 수도 있다.
상기한 바와 같이 본 바람직한 실시예에 따라 제조된 TFT는, 종래 기술에서 자주 발생한, TFT에 있어서, 오프 상태 누설 전류 이상의 증대는 실질적으로 보이지 않았고, 반복 작동, 바이어스 전압 및 온도 스트레스에 대한 내구성 시험에서 실질적으로 특성 저하는 관찰되지 않았다. 또한, 본 바람직한 실시예에 따라 제조된, n-채널 TFT 및 p-채널 TFT의 상보형 구성을 갖는 CMOS 회로가 인버터 체인 및 링 오실레이터와 같은 여러 회로에 사용되었을 경우, 종래 기술과 비교해 더 높은 신뢰성 및 더 안정된 회로 특성을 보였다.
또한, 본 바람직한 실시예에 따라 제조된 TFT는 누설 전류 이상을 갖는 결함성 TFT는 거의 포함하지 않고, 그 결함 발생률은 약 0.0001% 정도이다.
(제3 바람직한 실시예)
본 발명의 제3 바람직한 실시예에 따른 반도체 장치 및 그 제조 방법은 이하 설명한다. 본 바람직한 실시예는, 유리 기판상에, n-채널 TFT 및 p-채널 TFT의 상보적 구성을 포함하는 CMOS 구조를 갖는 회로를 제조하는 공정에 관한 것인데, 이는 엑티브 매트릭스 액정 표시 장치의 주변 구동 회로 또는 일반적인 박막 집적 회로에 사용된다.
도4a 내지 도4f 및 도5a 내지 도5e는 본 바람직한 실시예의 TFT를 제조하는 공정을 순차적으로 나타내는 단면도이다.
도4a에 있어서, 기판(301)으로서 저알칼리 유리 기판이 사용되었다. 이 경우에 있어서, 기판을 유리 변형점 보다 약 10℃ 내지 약 20℃ 낮은 온도에서 예열 처리해 놓을 수 있다. 기판(301)로부터 불순물의 확산을 방지하기 위해, 산화 규소막, 질화 규소막 또는 산화 질화 규소막과 같은 베이스막은 기판(301)의 TFT를 형성하는 표면에 형성된다. 본 바람직한 실시예에 있어서, SiH4, NH3및 N2O 재료 가스를 사용한 플라즈마 CVD법에 의해, 하층 제1 베이스막(302)으로서, 산화 질화 규소막이 적층되었고, 제1 베이스막(302) 상에는 이와 비슷하게 SiH4및 N2O 재료 가스를 사용한 플라즈마 CVD법에 의해, 제2 베이스막(303)이 적층되었다. 제1 베이스막(302)의 산화 질화 규소막의 두께는 약 25nm 내지 약 200nm(예를 들면, 약 50nm)로 설정하였고, 제2 베이스막(303)의 산화 질화 규소막의 두께는 약 25nm 내지 약 300nm(예를 들면, 약 100nm)로 설정하였다. 본 바람직한 실시예에서는 2층의 베이스막이 사용되는 것이 바람직하지만, 예를 들면, 단층의 산화 규소막을 택일적으로 사용해도 된다. 다음, 플라즈마 CVD법과 같은 공지의 방법에 의해, 약 20nm 내지 약 150nm(바람직하게는 약 30nm 내지 약 80nm)의 두께를 갖는 비정질 반도체막(a-Si)(304)을 형성한다. 본 바람직한 실시예에서는, 약 50nm의 두께로 비정질 규소(a-Si)막을 형성하였다. 또한, 베이스막(302) 및 (303)과 비정질 규소막(304)은 연속적으로 형성해도 된다. 이들을 형성한 후에는, 상기 베이스막은 대기 중에 노출되지 않게 하여, 베이스막 표면의 오염을 방지할 수 있고, 제조된 TFT 중의 특성 변화와 문턱 전압의 변동이 감소될 수 있다.
다음, a-Si막(304)의 표면에 미량의 촉매 원소(본 바라직한 실시예에서는 니켈)(306)를 첨가한다. 사용되는 촉매 원소는 니켈(Ni), 코발트(Co), 주석(Sn), 납(Pb), 팔라듐(Pd), 철(Fe) 및 구리(Cu) 중에서 선택된 1 이상의 원소가 바람직하다. 택일적으로, 루테늄(Ru), 로듐(Rh), 오스뮴(Os), 이리듐(Ir), 백금(Pt), 금(Au) 등이 사용될 수 있다. a-Si막(304) 상에 니켈 용액을 유지하고, 스피너로 기판(301) 전체에 상기 용액을 균일하게 스프레딩하고, 이 기판(301)을 건조함으로써 미량의 니켈(306)을 첨가한다. 본 바람직한 실시예에 있어서, 용질로는 초산 니켈을, 용매로는 물을 사용했고, 용액의 니켈 농도는 약 8ppm이 되도록 제어했다. 이 상태가 도4a에 나타나 있다. 이 공정에 앞서, 스핀 도포시에 있어서, a-Si막(304)의 표면 습윤성을 향상시키기 위해, a-Si막(304)의 표면을 오존수 등으로 약간 산화시킬 수 있다. 전반사 형광 X선 (TRXRF)법으로 측정한 바에 따르면, 도4a에 나타난 바와 같이, 상기 상태의 a-Si막(304)의 표면에 첨가된 니켈 농도는 약 4×1012atoms/cm2였다. 비정질 규소막에 촉매 원소를 첨가하는 방법에는, 촉매 원소를 함유하는 용액을 도포하는 방법 이외에, 플라즈마 도핑법, 증기 적층(vapordeposition)법 및 스푸터링법과 같은 기상 증착법을 포함한다. 용액이 사용되는 경우, 첨가되는 촉매 원소의 양을 제어하기 쉽고, 극소량의 촉매 원소가 쉽게 첨가될 수 있다.
다음, 불활성 분위기(예를 들면, 질소 분위기)에서 제1 가열 처리를 행한다. 상기 가열 처리는 약 520℃ 내지 약 600℃에서 약 1 내지 8 시간 동안 행한다. 본 바람직한 실시예에서는, 약 580℃에서 약 1 시간 동안 가열 처리를 했다. 본 가열 처리에 있어서, a-Si막(304)의 표면에 첨가되는 니켈(306)은 실리사이드화 됨과 동시에 a-Si막(304)으로 확산해 들어가고, a-Si막(304)의 결정화는 실리사이드를 핵으로 사용하여 진행된다. 그 결과, 도4b에 나타난 바와 같이, a-Si막(304)은 결정질 규소막(304a)으로 결정화 된다. 결정화 공정이 여기서는, 로를 사용한 가열 처리로 행해졌지만, 택일적으로, 램프등을 열원으로 사용한 RTA(Rapid Thermal Annealing)로 행할 수도 있다. 얻어진 결정질 규소막(304a)에 있어서, 배향된 결정면들은 주로 <111> 정대면으로 구성되고, <111> 정대면을 따라 배향된 영역 중 약 50% 이상은 (110)면 또는 (211)면을 따라 배향된 영역이다. 또한, 얻어진 결정질 규소막(304a)의 결정 도메인들(실질적으로 각각 균일한 배향을 갖는 영역들)은 약 2㎛ 내지 약 10㎛의 도메인 직경을 갖는다.
다음, 도4c에 나타난 바와 같이, 결정질 규소막(304a)을 더 결정화하기 위해, 레이저광(306)으로 결정질 규소막(304a)을 조사하고, 이에 의해, 결정성이 향상된다. 이 공정에 있어서, 레이저광으로서 XeCl 엑시머 레이저(파장:308 nm, 펄스폭:40 nsec)를 사용했다. 레이저 조사는 약 350 mJ/cm2내지 약 500 mJ/cm2(예를 들면, 약 430 mJ/cm2)의 에너지 밀도로 행했다. 레이저광은 기판(301)의 표면상에 약 150 mm ×1 mm의 크기를 갖는 장척 형상의 빔 스폿을 형성하도록 성형되었고, 기판(301)은 빔 스폿의 종축 방향에 대해 실질적으로 수직인 방향으로, 약 0.05 mm의 스텝 폭으로 순차적으로 주사를 했다. 이에 따라, 결정질 규소막(304a)상의 임의의 점은 레이저광으로 총 20회 조사된다. 레이저 조사에 의한 용융/응고 공정을 통해 결정 결함이 감소한 바와 같이, 상기한 고상 결정화로 얻어진 결정질 규소막(304a)은 더 높은 품질을 갖는 결정질 규소막(304b)이 된다. 레이저 조사 공정 후, 얻어진 결정질 규소막(304b)의 결정 배향은 레이저 조사 전의 결정질 규소막(304b)과 같게 유지된다. 그러나, 레이저 조사에 의한 용융/응고 공정을 통해, 결정질 규소막(304b)의 표면상에는 평균 약 4 nm 내지 약 9 nm의 표면 거칠기 Ra를 갖는 리지들이 형성된다. 결정질 규소막(304b)의 표면 요철에 있어서, 돌출부(리지)의 경사각은 약 30°내지 약 70°(본 바람직한 실시예에서는 약 45°)가 바람직하다.
다음, 결정질 규소막(304b)의 불필요한 부분을 제거하여 소자간 분리 공정을 행한다. 이 공정을 통해, 도4d에 나타난 바와 같이, 섬형 결정질 규소막(307n) 및 (307p)이 형성된다. 섬형 결정질 규소막(307n) 및 (307p)은 후에 각각 n-채널 TFT 및 p-채널 TFT의 활성 영역(소스/드레인 영역 및 채널 영역)이 된다.
문턱 전압을 제어할 목적으로, n-채널 TFT 및 p-채널 TFT의 활성 영역의 전표면에 대해, p형 도전성을 부여하는 불순물 원소로서 붕소(B)를 약 1×1016/cm3내지 5×1017/cm3의 농도로 첨가할 수 있다. 붕소(B)는 이온 도핑법에 의해 첨가할 수도 있고, 또는, 택일적으로 비정질 규소막을 적층할 때 비정질 규소막에 첨가할 수도 있다.
다음, 활성 영역이 되는 결정질 규소막(307n) 및 (307p)을 피복하기 위해, 게이트 절연막(308)으로서, 약 20 nm 내지 약 150 nm(본 바람직한 실시예에서는 약 100 nm)의 두께를 갖는 산화 규소막을 적층한다. 약 300℃내지 약 450℃의 기판 온도에서 산소를 함유한 RF 플라즈마 CVD법에 의해 TEOS를 분해 및 적층하여 산화 규소막을 형성한다. 게이트 절연막(308)은 택일적으로 규소를 함유하는 다른 적절한 절연막이 되어도 좋고, 단층막 또는 다층막이 되어도 된다.
다음, 게이트 전극을 형성하기 위해 도전막(A)(309) 및 도전막(B)(310)을 적층한다. 도전층(A)(309)의 두께는 약 10 nm 내지 약 50 nm(바람직하게는 약 20 nm 내지 약 40 nm)이면 되고, 도전층(B)(310)의 두께는 약 200 nm 내지 약 500 nm(바람직하게는 약 250 nm 내지 약 450 nm). 본 바람직한 실시예에 있어서, 스푸터링법으로, 도전층(A)(309) 및 도전층(B)(310)로서 약 30 nm의 두께를 갖는 질화 탄탈룸(TaN) 및 약 400 nm의 두께를 갖는 텅스텐(W)을 각각 형성했다. 다음, 도4e에 나타난 바와 같이, 패터닝 공정에 의해 게이트 전극을 형성하기 위해 레지스트 마스크(311n) 및 (311p)를 형성한다.
다음, 각 TFT의 게이트 전극 및 게이트 배선(주사선)을 형성하기 위해 제1에칭 공정을 행한다. 본 바람직한 실시예에 있어서, 제1 에칭 조건들 하에서 제1 에칭 공정을 행했다. 특히, 에칭 가스 CF4, Cl2및 O2를 유량비 25/25/10(sccm)로 사용한 ICP(Inductively Coupled Plasma) 에칭법에 의하고, 1Pa의 압력으로 코일 전극을 통해 500W의 RF(13.56MHz) 전력을 공급함으로써 플라즈마를 생성함에 의해 제1 에칭 공정을 행했다. 기판(샘플 스테이지)에 대해서도 150W의 RF(13.56MHz) 전력을 공급하고, 이에 의해 실질적으로 음의 셀프-바이어스 전압이 인가된다. 도전층(B)(313n) 및 (313p)의 단부를 완만한 테이퍼가 되도록 제1 에칭 조건들 하에서 W막을 에칭한다.
다음, 마스크(311n) 및 (311p)를 제거하지 않고, 제2 에칭 조건들 하에서 제2 에칭 공정을 행했다. 특히, 에칭 가스 CF4및 Cl2를 유량비 30/30(sccm)로 사용하고, 1Pa의 압력으로 코일 전극을 통해 500W의 RF (13.56MHz) 전력을 공급함으로써 플라즈마를 생성하여 약 30초간 제2 에칭 공정을 행했다. 상기 기판에 대해서도, 20W의 RF(13.56MHz) 전력을 공급하고, 이에 의해, 실질적으로 음의 셀프-바이어스 전압이 인가된다. 이에 따라, CF4및 Cl2의 혼합 분위기로 하는 제2 에칭 조건 하에서 도전막(A)(TaN막)(309)을 에칭한다. 상기 에칭 공정 후, 단부가 약 80°내지 약 90°의 측면 경사각을 갖는 TaN막(312n) 및 (312p)을 형성한다. 이 상태는 도4f에 나타나 있다.
다음, 제3 에칭 공정을 수행한다. 특히, 에칭 가스 CF4, Cl2및 O2를 유량비 20/20/20(sccm)로 사용하고, 1Pa의 압력으로 코일 전극을 통해 500W의 RF(13.56MHz) 전력을 공급함으로써 제3 에칭 공정을 행한다. 이에 의해, 실질적으로 음의 셀프-바이어스 전압이 인가된다. 상기 제3 에칭 조건하에서, W막(313n) 및 (313p)은 이방성을 갖고 선택적으로 에칭된다. 이 공정에 있어서, TaN막(312n) 및 (312p)은 에칭되지 않고, W막(313n) 및 (313p)만이 횡방향으로 에칭되어, 이에 의해 W막(314n) 및 (314p)을 형성한다. 그 결과, 에칭된 W막(314n) 및 (314p)의 각 단부는 약 80°내지 약 90°의 측면 경사각을 갖는다. 이에 따라, 도5a에 나타난 바와 같이, W막 및 TaN막을 포함하는 적층 및 계단형 구조를 각각 갖는 게이트 전극 (314n)/(312n) 및 (314p)/(312p)이 얻어진다. 에칭 장치를 사용하여 이러한 세 번의 에칭 공정은 연속으로 수행한다. 본 바람직한 실시예에 있어서, 제1에서 제2로, 그 후 제3의 에칭 조건으로 에칭 조건들을 연속적으로 바꾸면서, ICP 에칭 챔버 내에서 연속적으로 3-스텝 에칭 공정을 행했다.
다음, 도5b에 나타난 바와 같이, 레지스트 마스크(311n) 및 (311p)를 제거 한 후, 2층 계단 구조인 게이트 전극(314n)/(312n) 및 (314p)/(312p)를 마스크로 사용한 이온 도핑법에 의해, n형 불순물(인)(315)을 반도체층(307n) 및 (307p)에 주입한다. 본 바람직한 실시예에 있어서, 인(315) 도핑 공정은 다른 가속 전압 및 다른 도즈를 사용하여, 두 공정으로 분리하여 행했다. 포스핀(PH3)을 도핑 가스로 사용했다. 제1 도핑 공정에 있어서, 가속 전압은 약 40kV 내지 약 80kV(예를 들면, 약 60kV)로 설정하고, 도즈량은 약 1×1015cm-2내지 약 2×1016cm-2(예를 들면, 약 6×1016cm-2)로 설정했다. 제2 도핑 공정에 있어서, 가속 전압은 약 80kV 내지 약100kV(예를 들면, 약 90kV)로 설정하고, 도즈량은 약 5×1012cm-2내지 약 5×1014cm-2(예를 들면, 약 1×1014cm-2)로 설정했다. 상기 두 도핑 공정은 같은 도핑 챔버에서 연속적으로 행해도 된다.
제1 도핑 공정에 있어서, 게이트 전극(314n)/(312n) 및 (314p)/ (312p)으로 마스크하지 않은 반도체층(307n) 및 (307p)의 영역에 고농도의 인을 주입하여, 고농도의 n형 불순물 영역(316) 및 (319)을 형성한다. 제2 도핑 공정에 있어서, 게이트 전극의 상층 도전막(314n) 및 (314p)가 부존재하는 반도체층(307n) 및 (307p)의 영역으로, 하층 도전막(312n) 및 (312p)을 지나서, 저농도 인을 주입하여, 저농도 n형 불순물 영역(317) 및 (320)을 형성한다. 제2 도핑 공정에 있어서, 반도체층이 게이트 전극의 상층 도전막(314n) 및 (314p)으로 마스크된 반도체층의 영역에는 인이 도달하지 않고, 반도체층의 이러한 영역에는 도핑이 되지 않는다. 그 결과, 고농도의 인으로 도핑된 n-채널 TFT의 반도체층(307n)의 영역(316)은 후에 소스/드레인 영역이 되고, 저농도의 인으로 도핑된 영역(317)은 후에 LDD 영역이 된다. 또한, 게이트 전극의 상층 도전막(314n)으로 마스크되고, 인으로 도핑되지 않은 영역(318n)은 후에 채널 영역이 된다. 이 때, p-채널 TFT의 반도체층(307p)이 또한 인으로 도핑된다. 본 바람직한 실시예에 있어서, 게이트 전극의 하부로 오버랩 하도록 LDD 영역(317)을 형성한다. 이러한 방법으로, 핫 캐리어 내성 및 TFT의 신뢰성을 상당히 향상시킬 수 있다. 또한, 본 바람직한 실시예에서는, 고농도 도핑 영역을 형성하기 위해, 저가속 전압 및 고도즈량으로 도핑 공정을 우선적으로 행했지만, 저농도 도핑 영역을 형성하기 위한 도핑 공정을 택일적으로 먼저 행해도 된다. 또한, 본 바람직한 실시예에서는 도핑 공정을 2 스텝으로 분리하여 행하지만, 가속 전압 및 도즈를 적절히 조절하고, 게이트 전극의 하층 도전막의 두께에 따른 이온 범위에 있어서의 차이를 적절히 이용하여, 한 번의 도핑 스텝으로 고도핑 영역 및 저도핑 영역을 형성할 수 있다.
다음, 도5c에 나타난 바와 같이, n-채널 TFT의 전 반도체층(307n)을 피복하기 위해 포토레지스트 도핑 마스크(321)를 제공한다. 다음, 이온 도핑법에 의해, 레지스트 마스크(321) 및 p-채널 TFT의 게이트 전극(314p)/(312p)을 마스크로 사용하여, p형 도전성을 부여하는 불순물(붕소)(322)을 p-채널 TFT의 반도체층(307p)으로 주입한다. 도핑 가스로 디보렌(B2H6)을 사용하고, 가속 전압은 약 60kV 내지 약 90kV(예를 들면, 약 75kV)로 설정하고, 도즈량은 약 5×1015cm-2내지 약 2×1016cm-2(예를 들면, 약 1×1016cm-2)로 설정한다. 이 공정을 통해, 이미 첨가된 n형 불순물(인)을 상쇄하고 극성을 반전("카운터 도핑")시키기 위해, 게이트 전극의 하층 도전막(TaN막)(312p)으로 마스크되지 않은 p-채널 TFT의 섬형 반도체층(307p)의 영역(323)으로 고농도의 붕소(322)를 주입하고, 상기 영역(323)은 후에 p-채널 TFT의 소스/드레인 영역이 된다. 또한, 게이트 전극의 하층 도전막(TaN막)(211p)에만 존재하는 아래 영역(324)에 있어서, TaN막의 두께만큼 도핑 이온의 범위가 확장되고, 실제적으로 영역(324)으로 주입되는 붕소의 양은 소스/드레인 영역(323)보다 적어서, 영역(324)은 후에 p-채널 TFT의 LDD 영역이 된다. 또한, 게이트 전극의 상층 도전막(W막)(314p)으로 피복되지 않고, 붕소로 도핑되지 않은 영역(318p)은 후에 p-채널 TFT의 채널 영역이 된다. 또한, 소스/드레인 영역 및 LDD 영역에 대해 다른 가속 전압을 사용하여, 분리된 두 스텝으로 도핑 공정을 행해도 된다. 이 공정에 있어서, 마스크(321)로 전체가 피복되지 않은 n-채널 TFT의 반도체층(307n)은 붕소(322)가 전혀 도핑되지 않는다. 이에 따라, n-채널 TFT 및 p-채널 TFT는 함께 제조될 수 있다.
상기한 바와 같이, 불순물을 도핑할 필요가 없는 각 영역이 포토레지스트로 피복하면서 n형 불순물 및 p형 불순물을 주입하는데, 이에 의해, 선택적으로 불순물 원소들을 주입하여, n형 불순물 영역 및 p형 불순물 영역을 형성한다. 본 바람직한 실시예에 있어서, 반도체층에 대해 상기한 순서대로 n형 및 p형 불순물 원소를 첨가하는 것이 바람직하나, 그 순서는 이에 한정되지 않고, 각 구체적인 적용에 대해 적절히 결정할 수 있다.
다음, 레지스트 마스크(321)를 제거한 후, 불활성 분위기(예를 들면, 질소 분위기) 하에서 제2 가열 처리를 행한다. 본 바람직한 실시예에 있어서, 약 520℃내지 약 600℃에서 약 30분 내지 약 8 시간 동안 가열 처리를 행한다. 본 가열 처리 공정에 있어서, n-채널 TFT의 반도체층(307n) 및 p-채널 TFT의 반도체층(307p)의 각각에 있어서 소스/드레인 영역으로 주입된 인은 니켈에 대한 상기 영역에 고용도를 증가시키고, 그 결과 화살표(325)가 나타내는 바와 같이, 니켈은 채널 영역(318n) 및 (318p)으로부터 LDD 영역(317) 및 (324)으로 이동한 후 다시 소스/드레인 영역(316) 및 (323)으로 이동하여, 도5d에 나타난 바와 같이, 게터링 공정을 수행한다.
게터링 공정에 있어서, 우선, 채널 영역(318n) 및 (318p)과 LDD 영역(317) 및 (324) 내에 고용체의 형태로 존재하는 니켈은 소스/드레인 영역(316) 및 (323)으로 이동한다. 그 결과, 니켈 농도는 채널 영역에서 감소하여, 그 속에 잔류한 Ni 실리사이드 덩어리가 채널 영역 내에 용해되기 시작한다. 다음, 새로 용해된 Ni 원자들 또한 소스/드레인 영역(316) 및 (323)으로 이동한다. 결국, Ni 실리사이드 덩어리는 채널 영역으로부터 제거되고, 니켈 고용체의 농도 또한 가소한다. 그 결과, 니켈은 소스/드레인 영역(316) 및 (323)으로 이동하기 때문에, 니켈 농도는 소스/드레인 영역(316) 및 (323)에서 약 1×1019/cm3이상이 된다.
이 가열 처리 공정은 또한, n-채널 TFT의 소스/드레인 영역(316) 및 LDD 영역(317)으로 도핑된 n형 불순물(인)과 p-채널 TFT의 소스/드레인 영역(323) 및 LDD 영역(324)으로 도핑된 p형 불순물(붕소)을 활성화 시킨다. 그 결과, n-채널 TFT의 소스/드레인 영역(316)의 면저항 값은 약 500 Ω/square 내지 약 800 Ω/square 였고, p-채널 TFT의 소스/드레인 영역(323)의 면저항 값은 약 1 kΩ/square 내지 약 1.5 kΩ/square 였다. 또한, n-채널 TFT의 LDD 영역(317)의 면저항 값은 약 30 kΩ/square 내지 50 kΩ/square 였고, p-채널 TFT의 LDD 영역(324)의 면저항 값은 약 10 kΩ/square 내지 20 kΩ/square 였다.
다음, 도5e에 나타난 바와 같이, 층간 절연막을 형성한다. 질화 규소막, 산화 규소막 또는 질화 산화 규소막을 약 400 nm 내지 약 1500 nm(전형적으로, 약600 nm 내지 약 1000 nm)의 두께로 형성한다. 본 바람직한 실시예에 있어서, 약 200 nm의 두께를 갖는 질화 규소막(326) 및 약 700 nm의 두께를 갖는 산화 규소막(327)은 상호 적층되어, 2층막을 제공한다. SiH4및 NH3을 재료 가스로 사용한 질화 규소막 및 TEOS 및 O2를 재료 가스로 사용한 산화 규소막을 연속적으로 형성하기 위해, 플라즈마 CVD법으로 적층 공정을 행한다. 물론, 무기 층간 절연막은 택일적으로, 다른 적절한 규소 함유 절연막이면 되고, 단층막 또는 다층막이어도 된다.
다음, 반도체층을 수소화 처리하는 공정으로서, 약 300℃ 내지 약 500℃에서 1 시간 내지 수 시간 동안 또 다른 가열 처리를 행한다. 이 공정은 활성 영역 및 게이트 절연막 사이의 계면에 수소 원자들을 공급함으로써 TFT 특성을 저하시키는 댕글링 본드를 종료 및 불활성화 시키기 위해 행한다. 본 바람직한 실시예에 있어서, 약 410℃에서 약 1 시간 동안, 약 3%의 수소를 함유하는 질소 분위기 하에서 가열 처리를 행했다. 층간 절연막(특히 질화 규소막(326))에 충분한 양의 수소가 함유된다면, 상기한 효과는 질소 분위기 하에서 가열 처리를 행하여도 얻어질 수 있다. 사용될 수 있는 다른 수소화 처리 공정은 플라즈마 수소화 처리 공정(플라즈마에 의해 여기되는 수소를 사용하는)을 포함한다.
다음, 층간 절연막에 콘택트 홀들을 만들고, 금속막, 예를 들면, 질화 티타늄 및 알미늄의 2층막을 사용하여 TFT의 전극/배선(328)을 형성한다. 질화 티타늄막은 반도체층으로 알미늄의 확산을 방지하기 위한 장벽막이다. 마지막으로, 약350℃에서 약 1 시간 동안 어닐링 공정을 수행하여, 도5e에 나타난 바와 같이, n-채널 박막 트랜지스터(TFT)(329) 및 p-채널 박막 트랜지스터(TFT)(330)를 얻는다. 필요에 따라, 배선(328)으로 전극간에 필요한 접속을 제공하기 위해 게이트 전극(314n) 및 (314p) 위로 추가적인 콘택트 홀들을 만들 수 있다. 또한, TFT를 보호할 목적으로, 질화 규소 또는 다른 적절한 재료로 구성된 보호막을 각 TFT에 제공할 수 있다.
상기한 바와 같은 바람직한 실시예에 따라 제조된 n-채널 TFT 및 p-채널 TFT는 약 250 cm2/Vs 내지 약 30 cm2/Vs 와 120 cm2/Vs 내지 약 15 cm2/Vs의 고전계효과 이동도를 각각 갖고, 약 1V 및 약 -1.5V의 문턱 전압을 각각 갖는 매우 바람직한 특성을 보였다. 또한, 이러한 TFT는 종래 기술에서 자주 발생한, TFT의 오프 상태 누설 전류 이상은 실질적으로 보이지 않았고, 반복 작동, 바이어스 전압 및 온도 스트레스에 대한 내구성 시험에서 실질적으로 특성 저하는 관찰되지 않았다. 또한, 본 바람직한 실시예에 따라 제조된, n-채널 TFT 및 p-채널 TFT의 상보형 구성을 갖는 CMOS 회로가 인버터 체인 및 링 오실레이터와 같은 여러 회로에 사용되었을 경우, 종래 기술과 비교해 더 높은 신뢰성 및 더 안정된 회로 특성을 보였다.
또한, 본 바람직한 실시예에 따라 제조된 TFT는 누설 전류 이상을 갖는 결함성 TFT는 거의 포함하지 않고, 그 결함 발생률은 약 0.0001% 정도이다.
(제4 바람직한 실시예)
본 발명의 제4 바람직한 실시예에 따른 반도체 장치 및 그 제조 방법은 이하설명한다. 본 바람직한 실시예는, 유리 기판상에, n-채널 TFT 및 p-채널 TFT의 상보적 구성을 포함하는 CMOS 구조를 갖는 회로를 제조하는 공정에 관한 것이다.
도6a 내지 도6g 및 도7a 내지 도7e는 본 바람직한 실시예의 TFT를 제조하는 공정을 순차적으로 나타내는 단면도이다.
도6a에 있어서, 기판(401)으로부터 불순물의 확산을 방지하기 위해, 저알칼리 유리 기판(401)의 TFT 면에 산화 규소막, 질화 규소막 또는 산화 질화 규소막과 같은 베이스막을 형성한다. 본 바람직한 실시예에 있어서, 하층 제1 베이스막(402)으로서 질화 규소막을 적층했고, 제1 베이스막(402) 상에 제2 베이스막(403)으로서 산화 규소막을 적층했다. 제1 베이스막(402) 및 제2 베이스막(403)의 산화 질화 규소막을 플라즈마 CVD법에 의해, 예를 들면, 양자 모두 약 100 nm의 두께로 연속적으로 형성했다. 다음, 약 20 nm 내지 약 100 nm(예를 들면, 약 50 nm)의 두께를 갖는 비정질 규소막(a-Si막)(404)을 형성한다. 베이스막(402) 및 (403)과 a-Si막(404)을 연속적으로 형성해도 된다.
다음, a-Si막(404)의 표면에 미량의 촉매 원소(본 바람직한 실시예에서는 니켈)(406)를 첨가한다. a-Si막(404)상에 니켈 용액을 유지하고, 스피너로 기판(401)에 걸쳐 상기 용액을 균일하게 스프레딩하고, 상기 기판(401)을 건조함에 의해 미량의 니켈(406)을 첨가했다. 본 바람직한 실시예에 있어서, 용질로는 초산 니켈, 용매로는 물을 바람직하게 사용했으며, 용액의 니켈 농도는 약 8ppm이 되도록 제어했다. 이 상태는 도6a에 나타나 있다. 전반사 형광 X선(TRXRF)법으로 측정한 바에 따르면, 도6a에 나타난 바와 같이, 본 상태의 a-Si막(404)의 표면에 있어서 첨가된니켈 농도는 4×1012atoms/cm2였다.
다음, 불활성 분위기(예를 들면, 질소 분위기)에서 가열 처리를 행한다. 가열 처리는 약 520℃ 내지 약 600℃에서 약 1 내지 8 시간 동안 행한다. 본 바람직한 실시예에서는, 약 550℃에서 약 4 시간 동안 가열 처리를 했다. 본 가열 처리에 있어서, a-Si막(404)의 표면에 첨가되는 니켈(406)은 실리사이드화 되면서, a-Si막(404)으로 확산하고, a-Si막(404)의 결정화는 실리사이드를 핵으로 사용하여 진행된다. 그 결과, 도6b에 나타난 바와 같이, a-Si막(404)은 결정질 규소막(404a)으로 결정화된다. 얻어진 결정질 규소막(404a)에 있어서, 배향된 결정면들은 주로 <111> 정대면이고, <111> 정대면을 따라 배향된 영역 중 약 50% 이상은 (110)면 또는 (211)면을 따라 배향되어 있다. 또한, 얻어진 결정질 규소막(404a)의 결정 도메인(실질적으로 균일한 배향을 각각 갖는 영역)은 약 2㎛ 내지 약 10㎛의 도메인 직경을 갖는다.
다음, 도6c에 나타난 바와 같이, 결정질 규소막(404a)를 더 결정화 하도록 레이저광(407)을 결정질 규소막(404a)에 조사하여, 결정성을 향상시킨다. 이 공정에 있어서, 레이저광으로서 XeCl 엑시머 레이저(파장:308nm, 펄스 폭:40nsec)를 사용했다. 레이저광 조사는 약 400 mJ/cm2의 에너지 밀도로 행하였다. 레이저광은 약 150 mm ×약 1 mm의 크기를 갖는 장척 형상의 빔 스폿을 형성하도록 성형되었고, 기판은 빔 스폿의 종축 방향에 대해 실질적으로 수직인 방향으로, 약 0.05 mm의 스텝 폭으로 순차적으로 주사를 했다. 이에 따라, 결정질 규소막(404a)상의 임의의점은 레이저광으로 총 20회 조사된다. 레이저 조사에 의한 용융/응고 공정을 통해 결정 결함이 감소한 바와 같이, 상기한 고상 결정화로 얻어진 결정질 규소막(404a)은 더 높은 품질을 갖는 결정질 규소막(404b)이 된다. 레이저 조사 공정 후, 얻어진 결정질 규소막(404b)의 결정 배향은 레이저 조사 전의 결정질 규소막(404b)과 같게 유지된다. 그러나, 레이저 조사에 의한 용융/응고 공정을 통해, 결정질 규소막(404b)의 표면상에는 평균 약 4 nm 내지 약 9 nm의 표면 거칠기 Ra를 갖는 리지들이 형성된다. 결정질 규소막(404b)의 표면 요철에 있어서, 돌출부(리지)의 경사각은 약 30°내지 약 70°(본 바람직한 실시예에서는 약 45°)가 바람직하다.
다음, 결정질 규소막(404b)의 불필요한 부분을 제거하여 소자간 분리 공정을 행한다. 이 공정을 통해, 도6d에 나타난 바와 같이, 섬형 결정질 규소막(407n) 및 (407p)이 형성된다. 섬형 결정질 규소막(307n) 및 (307p)은 후에 각각 n-채널 TFT 및 p-채널 TFT의 활성 영역(소스/드레인 영역 및 채널 영역)이 된다.
문턱 전압을 제어할 목적으로, n-채널 TFT 및 p-채널 TFT의 반도체층의 전 표면에 대해, p형 도전성을 부여하는 불순물 원소로서 붕소(B)를 약 1×1016/cm3내지 5×1017/cm3의 농도로 첨가할 수 있다. 붕소(B)는 이온 도핑법에 의해 첨가할 수도 있고, 또는, 택일적으로 비정질 규소막을 적층할 때 비정질 규소막에 첨가할 수도 있다.
다음, 반도체층(407n) 및 (407p)을 피복하기 위해, 게이트 절연막(408)으로서, 약 20 nm 내지 약 150 nm(본 바람직한 실시예에서는 약 100 nm)의 두께를 갖는산화 규소막을 적층한다. 다음, 게이트 전극을 형성하기 위해 도전막(A)(409) 및 도전막(B)(410)을 적층한다. 본 바람직한 실시예에 있어서, 스푸터링법에 의해 도전막(A)(409) 및 도전막(B)(410)으로서 약 30 nm의 두께를 갖는 질화 탄탈룸(TaN)막 및 약 400 nm의 두께를 갖는 텅스텐(W)막을 각각 형성했다. 다음, 도6e에 나타난 바와 같이, 게이트 전극을 형성하기 위해, 패터닝 공정에 의해 레지스트 마스크(411n) 및 (411p)를 형성한다.
다음, 각 TFT의 게이트 전극 및 게이트 배선(주사선)을 형성하기 위해 제1 에칭 공정을 행한다. 또한, 본 바람직한 실시예에 있어서, 제3 바람직한 실시예의 경우와 유사한 방식으로, ICP(Inductively Coupled Plasma) 에칭법에 의해 3-스텝 에칭 공정을 행했다. 우선, 도6f에 나타난 바와 같이, 도전막(B)(413n) 및 (413p)의 단부를 완만하게 테이퍼(taper)하기 위해 제1 에칭 공정으로 W막을 에칭한다. 다음, 제2 에칭 공정에 있어서, 단부가 약 80°내지 약 90°의 측면 경사각을 갖는 TaN 막(412n) 및 (412p)을 형성하도록 도전막(A)(TaN 막)을 에칭한다.
다음, W막(413n) 및 (413p)이 이방성을 갖고 선택적으로 에칭되도록 제3 에칭 공정을 수행한다. 이 공정에 있어서, TaN 막(312n) 및 (312p)은 에칭되지 않고, W 막(413n) 및 (413p)만이 횡방향으로 에칭되어, 단부가 약 80°내지 약 90°의 측면 경사각을 갖는 W 막(414n) 및 (414p)을 형성한다. 이에 따라, 도6g에 나타난 바와 같이, W 막 및 TaN 막을 포함하는 적층 및 계단 구조를 각각 갖는 게이트 전극(414n)/(412n) 및 (414p)/(412p)을 얻는다.
다음, 레지스트 마스크(411n) 및 (411p)를 제거한 후, 도7a에 나타난 바와같이, 반도체층(307p)의 주변부만이 노출된 채, p-채널 TFT에서 게이트 전극(414p)/(412p)을 피복하기 위해, 더 두꺼운 측벽을 갖는 포토레지스트 도핑 마스크(415)를 제공한다. 다음, 이온 도핑법에 의해, 2층 계단 구조로 된 게이트 전극(414n)/(412n)과 레지스트 마스크(415)를 마스크로서 사용하여, n형 불순물(인)(416)을 반도체층(407n) 및 (407p)으로 주입한다. 또한, 본 바람직한 실시예에 있어서도, 상이한 가속 전압 및 도즈를 사용하여 분리된 두 공정으로 인(416) 도핑 공정을 행했다. 도핑 공정은 제3 바람직한 실시예의 경우와 유사한 조건하에서 행했다. 제1 도핑 공정에 있어서, 게이트 전극(414n)/(412n)으로 마스크 되지 않은 n-채널 TFT의 반도체층(407n)의 영역으로 고농도의 인을 주입하여, 고농도로 도핑된 n형 불순물 영역(417)을 형성한다. 제2 도핑 공정에 있어서, 인은 게이트 전극의 하층 도전막(412n)을 통해 게이트 전극의 상층 도전막(414n)이 부존재하는 영역으로 주입되어, 저농도로 도핑된 n형 불순물 영역(418)을 형성한다. 제2 도핑 공정에 있어서, 게이트 전극의 상층 도전막(414n)으로 마스크된 반도체층의 영역에는 인이 도달하지 않고, 이러한 반도체층의 영역은 도핑되지 않는다. 그 결과, n-채널 TFT의 반도체층(407n)에 있어서, 인으로 고농도 도핑된 영역(417)의 일부는 후에 소스/드레인 영역으로 되고, 인으로 저농도 도핑된 영역(418)은 후에 LDD 영역이 된다. 또한, 게이트 전극의 상층 도전막(414n)으로 마스크되고, 인으로 도핑되지 않은 영역(419n)은 후에 채널 영역이 된다. 반면, p-채널 TFT의 반도체층(407p)에 있어서, 레지스트 마스크(415)로 피복된 영역은 인으로 도핑되지 않고, 레지스트 마스크(415)로 마스크되지 않은 영역(429)만이 인으로 도핑된다.이 공정을 통해, 인으로 고농도 도핑된 p-채널 TFT의 반도체층의 영역(420)은 후에 p-채널 TFT의 게터링 영역이 된다. 영역 (417) 및 (420)에 있어서 n형 불순물 원소(인)의 농도는 약 1×1019/cm3내지 약 1×1021/cm3이다. 또한, n-채널 TFT의 LDD 영역(418)에 있어서 n형 불순물 원소(인)의 농도는 약 1×1017/cm3내지 약 1×1020/cm3의 범위 내에 있고, 이는 LDD 영역으로서 기능하는 영역의 범위 내이다.
다음, 포토레지스트 마스크(415)를 제거한 후, 게이트 전극의 상층 도전막(W막)(414n) 및 (414p)을 마스크로 사용하여 하층 도전막(TaN막)(412n) 및 (412p)을 에칭한다. 본 에칭 공정은 에칭 가스 CF4및 Cl2를 유량비 30/30(sccm)로 사용하고, 1Pa의 압력으로 코일 전극을 통해 500W의 RF (13.56MHz) 전력을 공급함으로써 플라즈마를 생성하여 약 30초간 행했다. 상기 기판에 대해서도, 20W의 RF(13.56MHz) 전력을 공급하고, 이에 의해, 실질적으로 음의 셀프-바이어스 전압을 인가한다. 이에 따라, W 막(414n) 및 (414p)으로 마스크되지 않은 TaN 막(412n) 및 (412p) 부분만이 선택적으로 에칭된다. 에칭 공정 후, 단부가 약 80°내지 약 90°의 측면 경사각을 갖는 TaN 막(421n) 및 (421p)을 형성한다. 이 상태는 도7b에 나타나 있다. 이에 따라, n-채널 TFT의 반도체층(407n)에 있어서, 이전 공정에서 형성된 LDD 영역(418)은 게이트 전극 바깥에 위치한다. 이러한 구조는 특히 TFT 오프 상태 누설 전류의 억제에 효과적이다.
다음, 도7c에 나타난 바와 같이, 반도체층(407n)의 주변부만이 노출된 채,이전에 형성된 LDD 영역(418)을 피복하기 위해, 두꺼운 측벽을 갖는 다른 포토레지스트 도핑 마스크(422)를 n-채널 TFT의 반도체층(407n) 위에 제공한다. 이 때, p-채널 TFT의 반도체층(407p) 위로는 마스크를 제공하지 않아, TFT는 완전히 노출된다. 다음, 이온 도핑법에 의해, 레지스트 마스크(422)와 p-채널 TFT의 게이트 전극(414p)/(421p)을 마스크로 사용하여, p형 도전성(붕소)(423)을 부여하는 불순물을 반도체층으로 주입한다. 도핑 가스로 디보렌(B2H6)을 사용하고, 가속 전압은 약 40kV 내지 약 80kV(예를 들면, 약 65kV)로 설정하고, 도즈량은 약 1×1015cm-2내지 약 1×1016cm-2(예를 들면, 약 7×1015cm-2)로 설정한다. 이 공정을 통해, 붕소로 고농도 도핑된 n-채널 TFT의 영역(426n)은 n-채널 TFT의 게터링 영역으로 기능하고, 이전 공정에서 인으로 고농도 도핑된 상기 영역의 나머지(424)는 소스/드레인 영역으로 기능한다. p-채널 TFT의 반도체층(407p)에 있어서, 게이트 전극(414p)/(421p) 아래의 채널 영역(419p) 이외의 영역으로 고농도의 붕소를 주입하고, 도핑된 영역(425)은 후에 p-채널 TFT의 소스/드레인 영역이 된다. 또한, 고농도의 인으로 도핑된 영역(420)은 더 고농도인 붕소로 도핑되어, p-채널 TFT의 게터링 영역(426p)을 형성한다. 영역(425)과 영역(426n) 및 (426p)의 p형 불순물 원소(붕소)의 농도는 약 1.5×1019/cm3내지 약 3×1021/cm3이다. n-채널 TFT의 게터링 영역(426n) 및 p-채널 TFT의 게터링 영역(426p)은 인(416)(이전 공정에서) 및 붕소(423)(현 공정에서)로 도핑된 영역이다.
다음, 레지스트 마스크(422)를 제거한 후, 불활성 분위기(예를 들면, 질소 분위기)에서 가열 처리를 행한다. 본 바람직한 실시예에 있어서, RTA(Rapid Thermal Annealing) 공정을 행했다. 사용된 RTA 장치는 고온의 질소 가스를 기판의 표면에 내리쳐 온도를 급격히 상승 및 하강시키면서, 질소 분위기 하에서 어닐링 공정을 행할 수 있는 장치였다. 특히, 기판은 약 550℃ 내지 750℃에서 약 30초 내지 15분 동안, 더 바람직하게는 약 600℃내지 약 700℃에서 약 1 내지 10분 동안 유지한다. 본 바람직한 실시예에 있어서, RTA 공정은 약 670℃ 온도에서 약 5분 동안 행했다. 온도 상승률 및 하강률은 약 100℃/min 이상(본 바람직한 실시예에서는 약 200℃/min)이 바람직하다. 본 가열 처리 공정에 있어서, n-채널 TFT의 반도체층(407n)에 있어서, 소스/드레인 영역 바깥에 형성된 게터링 영역(426n)으로 고농도로 도핑된 인과 붕소는 니켈에 대한 상기 영역의 고용도를 증가시키고, 또한, 니켈에 대한 편석 사이트를 형성한다. 또한, 도핑 공정 동안 생성된 결정 결함 또한, 니켈에 대한 편석 사이트로서 기능한다. 다음, 도7d에 화살표(427)로 나타낸 바와 같이, 채널 영역(419n), LDD 영역(418) 및 소스/드레인 영역(424)에 존재하는 니켈은 채널 영역으로부터 LDD 영역, 소스/드레인 영역 및 게터링 영역(426n)으로 이동한다. 인으로만 도핑된 소스/드레인 영역(424)은 게터링 효과를 갖지만, 인 및 붕소로 도핑된 게터링 영역(426n)의 게터링 능력은 더 크기 때문에, 니켈은 게터링 영역(426n)으로 모인다. p-채널 TFT의 반도체층(407p)에 있어서도, 화살표(427)가 나타내는 바와 같이, 소스/드레인 영역 바깥에 형성된 게터링 영역(426p)으로 고농도 도핑된 인 및 붕소가 유사한 기능을 제공하여, 채널 영역(419p) 및 소스/드레인영역(425)에 존재하는 니켈은 채널 영역으로부터 소스/드레인 영역 및 게터링 영역(426p)으로 이동한다. 이에 따라, 게터링 공정이 수행된다.
게터링 공정에 있어서, 게터링 영역(426n) 및(426p)으로 니켈이 이동하기 때문에, 게터링 영역 (426n) 및(426p)에서의 니켈 농도는 약 1×1019/cm3이상이다.
이 가열 처리 공정은 또한, n-채널 TFT의 소스/드레인 영역(424) 및 LDD 영역(418)으로 도핑된 n형 불순물(인)과 p-채널 TFT의 소스/드레인 영역(425)으로 도핑된 p형 불순물(붕소)을 활성화 시킨다. 그 결과, n-채널 TFT의 소스/드레인 영역(424)의 면저항 값은 약 400 Ω/square 내지 약 700 Ω/square 였고, 또한, LDD 영역(418)의 면저항 값은 약 30 kΩ/square 내지 60 kΩ/square 였다. 또한, p-채널 TFT의 소스/드레인 영역(425)의 면저항 값은 약 0.7 kΩ/square 내지 약 1.0 kΩ/square 였다. 본 바람직한 실시예의 구조로 인해, p-채널 TFT에서 카운터 도핑을 제거할 수 있기 때문에, p-채널 TFT의 소스/드레인 영역의 저항을 감소하고, 도핑 능력을 향상할 수 있다.
다음, 도7e에 나타난 바와 같이, 층간 절연막을 형성한다. 본 바람직한 실시예에 있어서, 약 200 nm의 두께를 갖는 질화 규소막(428)과 약 700 nm의 두께를 갖는 산화 규소막(429)을 상호 적층하여, 2층막을 제공하였다. 물론, 다른 적절한 규소 함유 절연막으로서 택일적으로 무기 층간 절연막이 될 수 있고, 단층막 또는 다층막이 될 수 있다.
다음, 약 300℃ 내지 약 500℃에서 약 1시간 동안 또 다른 가열 처리를 행한다. 이는 TFT 특성을 저하하는 댕글링 본드를 종료하고 불활성화 하기 위해, 층간 절연막(특히, 질화 규소막(428))으로부터 활성 영역과 게이트 절연막 사이의 계면에 수소 원자들을 공급함으로써 행해진다.
다음, 층간 절연막에 콘택트 홀들을 만들고, 금속막, 예를 들면, 질화 티타늄 및 알미늄의 2층막을 사용하여, TFT의 전극/배선(430)을 형성한다. 질화 티타늄막은 반도체층으로 알미늄의 확산을 방지하기 위한 장벽막이다. 마지막으로, 약 350℃에서 약 1시간 동안 어닐링 공정을 행하여, 도7e에 나타난 바와 같이, n-채널 박막 트랜지스터(TFT)(331) 및 p-채널 박막 트랜지스터(TFT)(332)를 얻는다. 필요에 따라, 전극간 필요한 접속을 배선(430)으로 제공하기 위해 게이트 전극(421n) 및 (421p) 위로 추가적인 콘택트 홀들을 만들 수 있다. 또한, TFT의 보호를 위해, 각 TFT 상에 질화 규소막 또는 다른 적절한 재료로 구성된 보호막을 제공할 수 있다.
본 바람직한 실시예에 따라 제조된 각 TFT는 제3 바람직한 실시예에 나타난 바와 같이, 원하는 전계 효과 이동도를 보여준다.
또한, 본 바람직한 실시예에 있어서, n-채널 TFT의 LDD 영역은 게이트 전극 바깥에 형성될 수 있고, 이는 오프 상태 전류를 감소하는데 있어 더 효과적이다. 또한, n-채널 TFT 및 p-채널 TFT의 각각에 대한 소스/드레인 영역 형성 공정에 있어서 게터링 영역이 형성될 수 있다. 따라서, 반도체 장치의 제조 비용을 감소하고 생산 수율을 향상시킴과 동시에 제조 공정을 간략화할 수 있다.
또한, 본 바람직한 실시예에 따라 제조된 TFT 중에는 누설 전류 이상을 갖는결함있는 TFT는 거의 없고, 결함 발생률도 약 0.0001% 정도였다.
(제5 바람직한 실시예)
본 바람직한 실시예는 제3 또는 제4 바람직한 실시예의 경우와는 다른, 촉매 원소를 사용한 결정화 방법에 관한 것이다. 본 바람직한 실시예는 도8a 내지 도8e를 참조하여 설명한다. 도8a 내지 도8e는 본 바람직한 실시예의 제조 공정들을 순차적으로 나타내는 단면도이다.
우선, 제1 내지 제4 바람직한 실시예에 있어서와 같이, 기판(501)으로부터 불순물의 확산을 방지하기 위해, 산화 규소막, 질화 규소막 또는 산화 질화 규소막과 같은 베이스막을 기판(본 바람직한 실시예에서는 유리 기판)(501) 상에 형성한다. 본 바람직한 실시예에 있어서, 하층 제1 베이스막(502)으로서 질화 규소막을 적층했고, 제1 베이스막(502) 상에 제2 베이스막(503)으로서 산화 규소막을 적층했다. 다음, 제1 내지 제4 바람직한 실시예의 경우와 유사한 방법에 의해, 약 30 nm 내지 약 80 nm의 두께로 a-Si막(504)을 형성한다. 이 공정에 있어서, 베이스 절연막 및 비정질 반도체막은 기판을 대기중에 노출하지 않은 채 연속적으로 형성할 수 있다.
다음, 산화 규소로 된 마스크 절연막(505)을 약 200 nm의 두께로 형성한다. 도8a에 나타난 바와 같이, 마스크 절연막(505)은 반도체막에 촉매 원소를 첨가하기 위한 개구부(500)를 포함한다.
다음, 도8b에 나타난 바와 같이, 중량 환산으로 약 100 ppm의 촉매 원소(본 바람직한 실시예에서는 니켈)가 함유된 수용액(초산 니켈 수용액)을 스핀 코팅법에의해 도포하여, 촉매 원소층(506)을 형성한다. 이 공정에 있어서, 촉매 원소(506)는 마스크 절연막(505)의 개구부(500)에 있어서, a-Si 막(504)에 선택적으로 접촉하여, 촉매 원소 첨가 영역을 형성한다.
또한, 본 바람직한 실시예에 있어서 스핀 코팅법으로 니켈을 첨가하였지만, 촉매 원소(본 바람직한 실시예에서는 니켈 막)의 박막은 증기 증착법, 스푸터링 법 또는 다른 적절한 공정에 의해 택일적으로 a-Si 막 상에 형성할 수도 있다.
다음, 약 500℃ 내지 약 650℃(바람직하게는 약 550℃ 내지 약 600℃)에서 약 6 내지 20 시간(바람직하게는 약 8 내지 15 시간) 동안 가열 처리를 행한다. 본 바람직한 실시예에서는, 약 580℃에서 약 10 시간 동안 가열 처리를 행한다. 그 결과, 도8c에 나타난 바와 같이, 촉매 원소 첨가 영역(500)에는 결정 핵이 형성되고, 영역(500)의 a-Si 막이 우선적으로 결정질 규소막(504a)으로 결정화된다. 결정화 영역을 기점으로, 개략 기판과 평행한 방향(화살표(507)가 나타내는 바와 같이)으로 결정화가 더욱 진행되어, 결정 성장 방향이 거시적으로 균일한 결정질 규소막(504b)을 형성한다. 이 공정에 있어서, 마스크(505) 위에 존재하는 니켈(506)은 마스크막(505)으로 차단되고, 하층의 a-Si 막에는 도달하지 않는다. 따라서, a-Si 막(504)의 결정화는 영역(500)에 도입된 니켈에 의해서만 영향을 받는다. 또한, 횡방향 성장 전단부가 도달하지 않는 영역은 비정질 영역(504c)으로 남는다. 그러나, 레이 아웃에 따라서, 인접한 개구부들로부터 횡방향으로 성장해 나온 두 결정 영역은 서로 충돌하여 그들 사이에 경계를 형성할 수도 있는데, 이 경우, 비정질 영역은 존재하지 않을 수 있다.
마스크로 사용된 산화 규소막(505)을 제거한 후, 제3 또는 제4 바람직한 실시예에서와 같이 결정성을 향상시키기 위해, 도8d에 나타난 바와 같이, 얻어진 결정질 규소막을 레이저광으로 조사할 수 있다. 이에 따라, 횡방향으로 성장한 결정 영역(504b)의 결정질 규소막은 더욱 품질이 향상되고, 결정질 규소막(504d)을 형성한다. 이 때, 제3 또는 제4 바람직한 실시예에서처럼, 결정질 규소막(504b) 상에 표면 요철들이 형성된다.
다음, 횡방향으로 성장한 결정 영역(504d)의 결정질 규소막은 소정의 패턴으로 에칭되어, TFT의 반도체층(509)을 형성한다.
더 큰 전류 구동력 및 고성능을 갖는 TFT를 실현하기 위해, 본 바람직한 실시예의 결정화 방법을 제1 내지 제4 바람직한 실시예의 결정화 공정에 적용할 수 있다.
(제6 바람직한 실시예)
도9a 및 도9b는 본 발명의 제1 내지 제5 바람직한 실시예에 따라 제조된 반도체 장치를 각각 나타내는 블록 다이어그램이다. 도9a는 아날로그 구동에 대한 회로 구성을 나타낸다. 본 바람직한 실시예의 반도체 장치는 소스 구동 회로(60), 화소부(61) 및 게이트 구동 회로(62)를 포함한다.여기에 사용된 "구동 회로"라는 용어는 소스 구동 회로 및 게이트 구동 회로를 포함하는 총칭을 가리킨다.
소스 구동 회로(60)는 시프트 레지스터(60a), 버퍼(60b) 및 샘플링 회로(트랜스퍼 게이트)(60c)를 포함한다. 게이트 구동 회로(62)는 시프트 레지스터(62a), 레벨 시프터(62b) 및 버퍼(62c)를 포함한다. 필요에 따라, 샘플링 회로 및 시프터레지스터 사이에 레벨 시프터 회로를 제공할 수 있다.
또한, 본 바람직한 실시예에 있어서, 화소부(61)는 여러 화소들로 구성되고, 각각은 TFT 소자를 포함한다.
또한, 게이트 구동 회로(62)로부터 화소부(61)의 반대 면에 게이트 구동 회로(도시하지 않음)를 택일적으로 제공할 수 있다.
도9b는 디지털 구동에 대한 회로 구성을 나타낸다. 본 바람직한 실시예의 반도체 장치는 소스 구동 회로(63), 화소부(64) 및 게이트 구동 회로(65)를 포함한다. 디지털 구동에 대해서는, 도9b에 나타난 바와 같이, 샘플링 회로 대신에 래치(A)(63b) 및 래치(B)(63c)를 제공할 수 있다. 소스 구동 회로(63)는 시프트 레지스터(63a), 래치(A)(63b), 래치(B)(63c), D/A 컨버터(63d) 및 버퍼(63e)를 포함한다. 게이트 구동 회로(65)는 시프터 레지스터(65a), 레벨 시프터(65b) 및 버퍼(65c)를 포함한다. 필요에 따라, 래치(B)(63c) 및 D/A 컨버터(63d) 사이에 레벨 시프터 회로를 제공할 수도 있다.
상기한 구성들은 상기한 제1 내지 제5 바람직한 실시예의 제조 공정들에 의해 실현될 수 있다. 본 바람직한 실시예에서는 화소부 및 구동 회로만이 설명되지만, 메모리 또는 마이크로프로세서도 유사한 방법으로 형성될 수 있다.
(제7 바람직한 실시예)
상기한 바람직한 실시예들에 따라 제조된 CMOS 회로 및 화소부는 엑티브 매트릭스 액정 표시 장치나 유기 EL 표시 장치로 사용될 수 있다. 이에 따라, 본 발명은 표시부에 있어서, 액정 표시 장치 또는 유기 EL 표시 장치 등을 포함하는 전자 기기로 사용될 수 있다.
이러한 전자 기기에는 비디오 카메라, 디지털 카메라, 프로젝터(리어형 또는 프론트형), 헤드 마운트 디스플레이(고글 타입 디스플레이), 퍼스널 컴퓨터, 휴대 정보 단말기(예를 들면, 모바일 컴퓨터, 휴대 전화 또는 전자북) 등을 포함한다.
본 발명에 의해, 촉매 원소를 사용하여 원하는 결정성을 갖는 결정질 반도체막을 형성할 수 있다. 또한, 촉매 원소는 충분히 게터링 될 수 있어서, n-채널 TFT 및 p-채널 TFT의 특성을 향상시킬 수 있고, 이에 따라, 고신뢰성을 갖고, 안정된 회로 특성을 갖는, 원하는 CMOS 구동 회로를 실현할 수 있다. 또한, 화소 스위칭 TFT 및 아날로그 스위치부의 샘플링 회로의 TFT를 포함하여, 오프 상태 누설 전류가 문제되는 TFT에 있어서도, 촉매 원소의 편석으로 인한 것이라고 여겨지는 상기 누설 전류를 충분히 억제할 수 있다. 그 결과, 표시 균일성을 갖는 원하는 디스플레이를 실현할 수 있다. 표시 균일성을 갖는 원하는 디스플레이를 얻을 수 있기 때문에, 광원 사용을 줄여 전력 소비를 저감할 수 있다. 따라서, 저전력 소비를 갖는 전자 기기(휴대 전화, 휴대 전자북 및 디스플레이 등)를 실현할 수 있다.
상기한 바와 같이, 본 발명은 적용 범위가 넓게 사용될 수 있고, 온갖 전자 기기에 사용될 수 있다. 또한, 제1 내지 제6 바람직한 실시예들 중 하나 이상을 기초로 하여 제조된 표시 장치를 사용하여, 제7 바람직한 실시예의 전자 기기를 실현할 수 있다.
본 발명은 상기 구체적으로 상술한 바람직한 실시예에 한정되지 않고, 본 발명의 기술적 사상에 기초하여 다양한 변형이 가능하다.
예를 들면, 본 발명의 반도체막은 상기한 바람직한 실시예에 사용된 순수한 규소막에 한정되지 않고, 택일적으로, 게르마늄 및 규소의 혼합막(규소-게르마늄 막) 또는 순수한 게르마늄 막이 될 수도 있다.
또한, 반도체막을 용융/응고, 및 이에 따른 결정화 또는 재결정화 하는 공정은 레이저광이나 에너지 빔이 아닌 고강도의 빛으로 대용될 수 있고, 펄스 레이저 대신, 고상 YAG 레이저나 Ar 가스 레이저와 같은 연속 발진 레이저를 사용할 수도 있다. 또한, 조사 조건은 상기한 바에 한하지 않고, 상기한 바람직한 실시예들을 참조하여 각 구체적인 적용에 대해 적절히 결정할 수 있다.
또한, 게이트 전극은 택일적으로 3층 이상을 포함하는 적층 구조를 가져도 되고, 게이트 전극을 형성하는 에칭법은 택일적으로 RIE법 또는 ICP 에칭법 대신, 특정 조건 하에서, 통상의 플라즈마 에칭법을 사용할 수도 있다. 에칭 조건은 상기 바람직한 실시예들에 한정되지 않고, 각 구체적인 적용에 대해 적절히 결정할 수 있다.
본 발명으로, 표면에 돌출부들을 갖는 결정질 반도체막이 반도체층으로 사용되는 반도체 장치를 실현할 수 있고, TFT 오프 상태 누설 전류 이상의 증가를 방지할 수 있어, 오프 상태 특성을 안정화하고 그 신뢰성을 증대시킨다. 또한, 결정화 공정에 대한 레이저 조사 조건들은, 반도체층의 표면 요철을 고려할 필요 없이 설정될 수 있어, 레이저 조사 조건에 대한 마진을 증가시킨다. 따라서, 상기 공정을 안정되게 행할 수 있을 뿐만 아니라, TFT의 온 상태 특성만에 집중하면서 상기 조건을 적응시킬 수 있어, 보다 고품질의 결정질 반도체막을 얻을 수 있고, 고성능의 반도체 장치를 실현할 수 있다. 또한, 종래 기술에서와 같이, 반도체층의 표면 요철을 감소하기 위한 추가적인 공정을 제공할 필요가 없고, 이에 의해, 제조 공정에 있어서 생산 수율을 현저히 향상시키고, 반도체 장치의 제조 비용을 감소시킬 수 있다.
또한, 촉매 원소를 사용한 결정화 공정을 통해 얻어진 반도체층에 있어서도, 반도체층 표면의 돌출부에 잔류하기 쉬운 촉매 원소의 TFT 특성에 대한 악영향을 억제할 수 있다. 따라서, 누설 전류의 발생을 더 억제할 수 있고, 디바이스 신뢰성을 향상시킬 수도 있어서, 특성 변화가 거의 없는 안정한 특성을 갖는 고성능 반도체 소자를 실현할 수 있다.
따라서, 본 발명에 의해, 고성능 반도체 소자를 실현할 수 있고, 고집적도, 고성능 반도체 장치를 간단한 제조 공정으로 얻을 수 있다. 특히, 액정 표시 장치에 있어서, 본 발명은 엑티브 매트릭스 기판에 요구되는 화소 스위칭 TFT의 스위칭 특성의 향상을 제공하고, 주변 구동 회로부의 TFT에 요구되는 성능 및 집적도에 있어서의 향상을 제공한다. 따라서, 동일 기판에 형성된 엑티브 매트릭스부 및 주변 구동 회로부를 갖는 드라이버-모놀리식 엑티브 매트릭스 기판에 있어서, 모듈의 크기를 감소시키고, 그 성능을 향상하고, 그에 따른 비용을 감소시킬 수 있다.
본 발명은 엑티브 매트릭스 액정 표시 장치, 유기 EL 표시 장치, 콘택트 이미지 센서, 및 3차원 IC 등의 다양한 적용에 사용될 수 있다.
본 발명은 바람직한 실시예들에 관해 상술했지만, 공개 발명이 여러 방법으로 개조될 수 있고, 상기한 상술 내용과는 다른 많은 실시예들을 가정할 수 있다는 것은 당해 기술 분야의 당업자에게 명백하다. 따라서, 본 발명의 사상 및 범위 내에 있는 본 발명의 모든 개조는 첨부되는 청구항에 포함된다.

Claims (58)

  1. 채널 영역, 소스 영역 및 드레인 영역을 포함하는 반도체층, 상기 반도체층에 제공되는 게이트 절연막, 및 채널 영역의 도전성을 제어하는 게이트 전극을 포함하는 박막 트랜지스터를 구성하고, 상기 반도체층의 표면은 돌출부를 포함하고, 게이트 전극의 측면 경사각은 반도체층의 돌출부의 경사각보다 큰 반도체 장치.
  2. 채널 영역, 소스 영역 및 드레인 영역을 포함하는 반도체층, 상기 반도체층에 제공되는 게이트 절연막, 및 채널 영역의 도전성을 제어하는 게이트 전극을 포함하는 박막 트랜지스터를 구성하고, 상기 반도체층은 돌출부를 포함하고, 게이트 전극의 단면의 형상은 제1 계단부와 제1 계단부 위에 제공된 제2 계단부를 포함하고, 제1 및 제2 계단부 각각의 측면 경사각은 상기 반도체층의 돌출부의 경사각 보다 큰 반도체 장치.
  3. 제2항에 있어서, 상기 게이트 전극은 게이트 절연막 위에 제공된 제1 도전막 및 제1 도전막 위에 제공된 제2 도전막을 포함하고, 제1 도전막의 폭은 제2 도전막의 폭보다 크고, 제1 및 제2 도전막은 각각 제1 및 제2 계단부를 형성하는 반도체 장치.
  4. 제1항에 있어서, 상기 반도체층의 표면은 여러 돌출부들을 포함하고, 게이트전극의 측면 경사각은 상기 반도체층의 여러 돌출부들 중 어느 것보다도 큰 반도체 장치.
  5. 제2항에 있어서, 상기 반도체층의 표면은 여러 돌출부들을 포함하고, 게이트 전극의 제1 및 제2 계단부 각각의 측면 기울기는 상기 반도체층의 여러 돌출부들 중 어느 것보다도 큰 반도체 장치.
  6. 제1항에 있어서, 상기 게이트 전극의 측면 경사각은 약 75°내지 약 90°인 반도체 장치.
  7. 제2항에 있어서, 상기 게이트 전극의 제1 및 제2 계단부 각각의 측면 기울기는 약 75°내지 약 90°인 반도체 장치.
  8. 제1항에 있어서, 상기 반도체층의 돌출부의 경사각은 약 30°내지 약 70°인 반도체 장치.
  9. 제2항에 있어서, 상기 반도체층의 돌출부의 경사각은 약 30°내지 약 70°인 반도체 장치.
  10. 제1항에 있어서, 상기 돌출부의 평균 높이가 약 8 nm 내지 약 60 nm인 반도체 장치.
  11. 제2항에 있어서, 상기 돌출부의 평균 높이가 약 8 nm 내지 약 60 nm인 반도체 장치.
  12. 제1항에 있어서, 상기 반도체층 표면의 평균 표면 거칠기가 약 4 nm 내지 약 30 nm인 반도체 장치.
  13. 제2항에 있어서, 상기 반도체층 표면의 평균 거칠기가 약 4 nm 내지 약 30 nm인 반도체 장치.
  14. 제1항에 있어서, 상기 반도체층은 결정질 반도체막으로부터 형성되고, 상기 돌출부는 상기 반도체층에 포함된 결정립들의 경계 상에 위치하는 반도체 장치.
  15. 제14항에 있어서, 결정입계는 3 이상의 결정립들이 만나 다중점이 되는 반도체 장치.
  16. 제14항에 있어서, 상기 반도체층에 포함된 결정립들의 그레인 지름이 약 100 nm 내지 약 1000 nm인 반도체 장치.
  17. 제14항에 있어서, 상기 결정립계는 세코(Secco) 에칭법에 의한 에칭 공정을 통해 시각화되는 반도체 장치.
  18. 제2항에 있어서, 상기 반도체층은 결정질 반도체막으로부터 형성되고, 상기 돌출부는 반도체층에 포함된 결정립들의 경계상에 위치하는 반도체 장치.
  19. 제18항에 있어서, 상기 결정립계는 3 이상의 결정립들이 만나 다중점이 되는 반도체 장치.
  20. 제18항에 있어서, 상기 반도체층에 포함된 결정립들의 그레인 지름은 약 100 nm 내지 약 1000 nm인 반도체 장치.
  21. 제18항에 있어서, 상기 결정입계는 세코 에칭법에 의한 에칭 공정을 통해 시각화되는 반도체 장치.
  22. 제1항에 있어서, 상기 반도체층은 용융/응고화 공정을 통해 형성된 결정질 반도체층이고, 상기 돌출부는 용융/응고화 공정을 통해 형성되는 반도체 장치.
  23. 제2항에 있어서, 상기 반도체층은 용융/응고화 공정을 통해 형성된 결정질 반도체층이고, 상기 돌출부는 용융/응고화 공정을 통해 형성되는 반도체 장치.
  24. 제1항에 있어서, 상기 반도체층의 적어도 일부분은 비정질 반도체막의 결정화를 촉진할 수 있는 촉매 원소를 포함하는 반도체 장치.
  25. 제24항에 있어서, 상기 촉매 원소는 니켈(Ni), 철(Fe), 코발트(Co), 주석(Sn), 납(Pb), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 백금(Pt), 구리(Cu) 및 금(Au)으로 구성되는 그룹으로부터 선택된 1 이상의 원소인 반도체 장치.
  26. 제2항에 있어서, 상기 반도체층의 적어도 일부는 비정질 반도체막의 결정화를 촉진할 수 있는 촉매 원소를 포함하는 반도체 장치.
  27. 제26항에 있어서, 상기 촉매 원소는 니켈(Ni), 철(Fe), 코발트(Co), 주석(Sn), 납(Pb), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 백금(Pt), 구리(Cu) 및 금(Au)으로 구성되는 그룹으로부터 선택된 1 이상의 원소인 반도체 장치.
  28. 제1항에 있어서, 상기 반도체층은 <111> 정대면을 따라 배향된 영역들을 주된 구성으로 하는 결정질 반도체막인 반도체 장치.
  29. 제28항에 있어서, <111> 정대면을 따라 배향된 영역들 중 약 50% 이상은 (110)면 또는 (211)면을 따라 배향된 영역들인 반도체 장치.
  30. 제2항에 있어서, 상기 반도체층은 <111> 정대면을 따라 배향된 영역들을 주된 구성으로 하는 결정질 반도체막인 반도체 장치.
  31. 제30항에 있어서, <111> 정대면을 따라 배향된 영역들 중 약 50% 이상은 (110)면 또는 (211)면을 따라 배향된 영역들인 반도체 장치.
  32. 제1항에 있어서, 상기 반도체층의 결정 도메인들의 도메인 지름은 약 2㎛ 내지 약 10㎛인 반도체 장치.
  33. 제2항에 있어서, 상기 반도체층의 결정 도메인들의 도메인 지름은 약 2㎛ 내지 약 10㎛인 반도체 장치.
  34. 제1항에 있어서, 상기 반도체층의 채널 영역과 소스 또는 드레인 영역 사이의 접합부에 저농도 불순물 영역이 제공되는 반도체 장치.
  35. 제2항에 있어서, 상기 반도체층의 채널 영역과 소스 또는 드레인 영역 사이의 접합부에 저농도 불순물 영역이 제공되는 반도체 장치.
  36. 제2항에 있어서, 상기 게이트 전극의 제1 계단부는 저농도로 도핑된 불순물 영역에 존재하는 반도체 장치.
  37. 제3항에 있어서, 상기 게이트 전극은 채널 영역 위에 위치하고, 게이트 전극의 제1 도전막만이 저농도로 도핑된 불순물 영역에 존재하는 반도체 장치.
  38. (a)반도체막을 제공하는 공정;
    (b)표면에 돌출부를 포함하는 결정질 반도체층을 얻기 위해, 상기 반도체막을 용융 및 응고화하는 공정;
    (c)상기 결정질 반도체층 위에 게이트 절연막을 형성하는 공정;
    (d)상기 게이트 절연막 위에 도전막을 적층하는 공정; 및
    (e)상기 게이트 전극의 측면 경사각이 결정질 반도체층 표면의 돌출부의 경사각보다 크게 되도록, 상기 채널 영역의 도전성을 제어하기 위한 게이트 전극을 형성하기 위해 상기 도전막을 패터닝 하는 공정들로 구성되는 반도체 장치를 제조하는 방법.
  39. 제38항에 있어서, 상기 반도체막이 비정질 반도체막인 반도체 장치를 제조하는 방법
  40. 제38항에 있어서, 상기 공정(a)은 비정질 반도체막의 적어도 일부를 결정화하여 결정질 영역을 포함하는 반도체막을 제공하기 위해, 적어도 그 일부에 첨가되어 결정화를 촉진할 수 있는 촉매 원소를 첨가하여 비정질 반도체막에 대해 제1 가열 처리를 행하는 공정을 포함하고, 상기 공정(b)은 표면의 돌출부를 포함한 결정질 영역을 포함하는 반도체막을 얻기 위해, 상기 결정질 영역을 포함하는 반도체막을 용융 및 응고하는 공정을 포함하는 반도체 장치의 제조 방법.
  41. 제38항에 있어서, 상기 공정(d)은
    (d-1)게이트 절연막 위에 제1 도전막을 적층하는 공정;
    (d-2)제1 도전막 위에 제2 도전막을 적층하는 공정을 포함하는 반도체 장치를 제조하는 방법.
  42. 제38항에 있어서, 상기 공정(e)은
    제2 도전막이 제1 측면 경사각을 갖도록 제2 도전막을 에칭하는 제1 공정(e-1);
    제1 도전막이 제2 측면 경사각을 갖도록 제1 도전막을 에칭하는 제2 공정(e-2); 및
    제2 도전막은 제1 측면 경사각을 갖고, 제2 도전막은 제1 측면 경사각 보다 큰 제3 측면 경사각을 갖도록 에칭하여,
    제2 측면 경사각 및 제3 측면 경사각은 각각 결정질 반도체층 표면의 돌출부의 경사각보다 크게 되도록 제2 도전막을 더 선택적으로 에칭하는 제3 공정(e-3)을 포함하는 반도체 장치를 제조하는 방법.
  43. 제42항에 있어서, 상기 공정(e)의 공정(e-1), 공정(e-2) 및 공정(e-3)은 에칭 장치 내에서 연속적으로 행해지는 반도체 장치를 제조하는 방법.
  44. 제42항에 있어서, 상기 공정(e)은 공정(e-2)와 공정(e-3) 사이에 에칭된 제2 도전막 및 에칭된 제1 도전막을 마스크로 사용하여, n형 또는 p형 도전성을 부여하는 불순물 원소를 결정질 반도체층의 일부에 도핑하는 공정을 포함하는 반도체 장치를 제조하는 방법.
  45. 제42항에 있어서, 상기 공정(e) 후에, 게이트 전극을 마스크로 사용하여, n형 또는 p형 도전성을 부여하는 불순물 원소를 섬형 반도체층의 일부에 도핑하는 공정(f)을 더 구성하는 반도체 장치를 제조하는 방법.
  46. 제45항에 있어서, 상기 공정(f)은 게이트 전극의 제2 도전막을 마스크로 사용하여, 제1 도전막을 지나서 도핑 공정을 행하는 공정(f-1)을 포함하는 반도체 장치를 제조하는 방법.
  47. 제46항에 있어서, 상기 공정(f)은
    (f-1a)게이트 전극의 제2 도전막을 사용하여 제1 도전막을 지나서 n형 또는 p형 도전성을 부여하는 저농도 불순물 원소를 도핑하는 공정; 및
    (f-2)게이트 전극의 제1 도전막을 마스크로 사용하여 n형 또는 p형 도전성을 부여하는 고농도 불순물 원소를 도핑하는 공정을 포함하는 반도체 장치를 제조하는 방법.
  48. 제47항에 있어서, 공정(f-1a) 및 공정(f-2)을 동시에 행하고, 공정(f-1a)에 있어서의 저농도와 공정(f-2)에 있어서의 고농도는 각각 제1 도전막 및 제2 도전막의 두께와 제1 도전막의 두께에 의해 제어되는 반도체 장치를 제조하는 방법.
  49. 제42항에 있어서, 상기 공정(f) 후에, 게이트 전극의 제2 도전막을 마스크로 사용하여 제1 도전막의 노출된 영역들을 에칭 제거하는 공정을 더 구성하는 반도체 장치를 제조하는 방법.
  50. 제38항에 있어서, 상기 공정(e)을 ICP 에칭법에 의해 수행하는 반도체 장치를 제조하는 방법.
  51. 제38항에 있어서, 상기 공정(e)을 RIE법에 의해 수행하는 반도체 장치를 제조하는 방법.
  52. 제42항에 있어서, 상기 공정(b)은 상기 반도체막을 레이저광으로 조사하는 공정을 포함하는 반도체 장치를 제조하는 방법.
  53. 제52항에 있어서, 상기 반도체막의 임의의 점을 펄스 레이저광으로 연속하여 여러 번 조사하도록 레이저광 조사를 행하는 반도체 장치를 제조하는 방법.
  54. 제40항에 있어서, 상기 촉매 원소는 니켈(Ni), 철(Fe), 코발트(Co), 주석(Sn), 납(Pb), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 백금(Pt), 구리(Cu) 및 금(Au)으로 구성되는 그룹으로부터 선택된 1 이상의 원소인 반도체 장치를 제조하는 방법.
  55. 제1항에 따른 반도체 장치로 구성되는 전자 기기.
  56. 제55항에 있어서, 상기 반도체 장치를 사용해 화상이 표시되는 표시부를 더 포함하는 전자 기기.
  57. 제2항에 따른 반도체 장치로 구성되는 전자 기기.
  58. 제57항에 있어서, 상기 반도체 장치를 사용해 화상이 표시되는 표시부를 더 포함하는 전자 기기.
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